KR100629193B1 - 불휘발성 반도체 기억 장치 및 그의 기록 방법 - Google Patents

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Abstract

불휘발성 반도체 기억 장치는 전하 포획층의 양단에 제1 비트 및 제2 비트를 2비트 저장할 수 있는 메모리 셀 트랜지스터와, 제1 비트의 데이터를 판독하여 데이터 상태를 판정하는 비교기와, 데이터 상태가 0인지 1인지에 따라서 제2 비트에 대한 기록 동작의 전압 조건을 변화시키는 전압 변환 회로를 포함한다.

Description

불휘발성 반도체 기억 장치 및 그의 기록 방법{NONVOLATILE SEMICONDUCTOR STORAGE DEVICE}
본 발명은 일반적으로 불휘발성 반도체 기억 장치 및 그의 기록 방법에 관한 것이며, 자세하게는 질화막에 전하를 비축하는 불휘발성 반도체 기억 장치 및 그의 기록 방법에 관한 것이다.
불휘발성 반도체 기억 장치에는 버츄얼 그라운드 어레이 구조에 있어서 전하 포획층으로서 질화막을 사용하고, 물리적으로 하나의 메모리 셀 트랜지스터에 2비트의 정보를 저장할 수 있게 하는 것이 있다. 이러한 불휘발성 반도체 기억 장치에서는 비트 라인 사이에 존재하는 단일 질화막의 양단을 2개의 독립된 메모리 셀로서 취급하고, 각각에 핫 일렉트론을 주입하는지 아닌지에 따라서 합계 2비트의 데이터를 저장할 수 있다. 이것은 이 경우의 전하 포획층인 질화막 내에서는 전하가 이동하지 않는다고 하는 특성에 의해 가능해진다.
일반적으로 종래의 불휘발성 반도체 기억 장치에서는 핫 일렉트론을 주입하는 기록 동작에 있어서 드레인단에 인가하는 기록 전압은 모든 비트 공통이다. 또한 기록 검증 동작시와 데이터의 판독 동작시에 있어서 드레인단에 인가하는 전압은 같은 전압이다.
그러나 상기한 바와 같은 단일 전하 포획층에 2비트의 정보를 저장하는 방식에서는 한쪽의 셀의 임계값은 다른쪽의 셀 임계값의 영향을 받는다. 즉, 한쪽의 셀이 기록되어 있는 상태이거나 소거되어 있는 상태인 것에 따라서 다른쪽의 셀의 임계값이 변화하게 된다. 따라서, 종래와 같이 고정의 기록 전압을 이용했다면 기록 후의 임계값이 다른쪽의 셀의 상태에 따라서 달라진다. 예컨대, 한쪽의 셀이 소거되어 있는 상태보다도 기록되고 있는 상태쪽이 다른쪽의 셀의 기록 후의 임계값이 높아지게 된다.
이 결과, 기록 동작 종료후, 섹터 내의 각 메모리 셀 사이에서 임계값의 변동이 생긴다. 이와 같이 임계값에 변동이 있으면 소거시의 밴드사이 터널 전류가 달라지며, 소거후에 있어서 또한 임계값 변동이 커져, 소거 시간의 지연이나 개서 특성의 열화로 이어진다.
이상을 감안하여 본 발명은 기록 후의 임계값의 변동을 저감하는 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명에 의한 불휘발성 반도체 기억 장치는 전하 포획층의 양단에 제1 비트 및 제2 비트를 2비트 저장할 수 있는 메모리 셀 트랜지스터와, 제1 비트의 데이터를 판독하여 데이터 상태를 판정하는 비교기와, 데이터 상태가 0인지 1인지에 따라서 제2 비트에 대한 기록 동작의 전압 조건을 변화시키는 전압 변환 회로를 포함한다.
상기 발명에 있어서는 어떤 메모리 셀 트랜지스터의 전하 포획층의 일단의 메모리 셀에 기록을 하는 경우, 그 메모리 셀 트랜지스터의 전하 포획층의 타단의 메모리 셀의 데이터에 따라서 기록 동작의 전압 조건(기록 전압, 검증 전압, 기준 셀 임계값 전압 등)을 변화시킨다. 이것에 의해서, 데이터 기록 후의 임계값에 변동이 생기는 것을 막을 수 있다.
구체적으로는, 셀 B가 소거 상태(데이터 "1")일 때에는 셀 A의 기록 후의 임계값이 상대적으로 낮아지는 경향이 있기 때문에, 상대적으로 높은 기록 전압 및 검증 전압을 이용함으로써 주입 전하량을 크게 하여 기록 후의 임계값을 원하는 값으로 한다. 또한 셀 B가 기록 상태(데이터 "0")일 때에는 셀 A의 기록 후의 임계값이 상대적으로 높아지는 경향이 있기 때문에, 상대적으로 낮은 기록 전압 및 검증 전압을 이용함으로써 주입 전하량을 작게 하여 기록 후의 임계값을 원하는 값으로 한다.
본 발명의 별도의 측면에 따르면, 불휘발성 반도체 기억 장치는 전하 포획층의 양단에 2비트 저장할 수 있는 메모리 셀 트랜지스터와, 메모리 셀 트랜지스터에 대하여 판독 동작시에 제1 드레인 전압을 공급하는 동시에 기록 검증 동작시에 제1 드레인 전압보다 높은 제2 드레인 전압을 공급하는 전압 변환 회로를 포함하는 것을 특징으로 한다.
상기 발명에 있어서는 기록 검증시의 드레인 전압을 판독 동작시의 드레인 전압보다도 높게 함으로써 전하 포획층의 다른쪽의 메모리 셀로부터의 영향을 적게 하여, 기록 후의 임계값이 변동하지 않도록 한다.
도 1은 본 발명에 의한 불휘발성 반도체 기억 장치의 구성을 도시하는 블록도이다.
도 2는 셀 어레이의 일부를 도시한 도면이다.
도 3은 셀 어레이의 일부의 단면도이다.
도 4는 본 발명의 제1 실시예에 의한 데이터 기록 동작을 도시하는 흐름도이다.
도 5는 드레인 전압과 메모리 셀 사이의 임계값 의존성을 도시한 도면이다.
도 6a 및 도 6b는 판독 동작시와 기록 검증 동작시와의 전압 설정의 차이를 도시한 도면이다.
도 1은 본 발명에 의한 불휘발성 반도체 기억 장치의 구성을 도시하는 블럭도이다. 도 1의 불휘발성 반도체 기억 장치(10)는 제어 회로(11), 입출력 버퍼(12), 어드레스 래치(13), X 디코더(14), Y 디코더(15), 셀 어레이(16), 데이터 래치(비교기)(17), 전압 변환 회로(18), 소거 회로(19), 칩 인에이블/출력 인에이블 회로(20), 및 참조셀(21)을 포함한다.
제어 회로(11)는 제어 신호를 외부에서 받아들이고, 제어 신호에 기초하여 스테이트 머신으로서 동작하여 불휘발성 반도체 기억 장치(10)의 각부의 동작을 제어한다.
입출력 버퍼(12)는 외부에서 데이터를 받아들이고, 이 데이터를 데이터 래치(17)에 공급한다. 어드레스 래치(13)는 외부에서 공급되는 어드레스 신호를 받 아들여 래치하는 동시에, 이 어드레스 신호를 X 디코더(14) 및 Y 디코더(15)에 공급한다. X 디코더(14)는 어드레스 래치(13)로부터 공급된 어드레스를 디코드하여, 셀 어레이(16)에 설치된 워드선을 디코드 결과에 따라서 활성화시킨다. Y 디코더(15)는 어드레스 래치(13)로부터 공급된 어드레스를 디코드하여, 디코드 어드레스 신호에 기초하여 셀 어레이(16)의 비트선의 데이터를 선택적으로 판독하여 데이터 래치(17)에 공급한다.
셀 어레이(16)는 메모리 셀 트랜지스터의 배열, 워드선, 비트선을 포함하며, 각 메모리 셀 트랜지스터에 2비트의 정보를 기억한다. 데이터 판독시에는 활성화 워드선에서 지정되는 메모리 셀로부터의 데이터가 비트선에 판독된다. 프로그램 또는 소거시에는 워드선 및 비트선을 각각의 동작에 따른 적당한 전위로 설정함으로써 메모리 셀에 대한 전하 주입 또는 전하 추출의 동작을 실행한다.
데이터 래치(비교기)(17)는 Y 디코더(15)를 통해 셀 어레이(16)로부터 공급된 데이터의 레벨을 참조셀(21)이 나타내는 기준 레벨과 비교함으로써 데이터가 0인지 1인지의 판정을 행한다. 판정 결과는 판독 데이터로서 입출력 버퍼(12)에 공급된다. 또한 프로그램 동작 및 소거 동작에 따르는 검증 동작도 Y 디코더(15)를 통해 셀 어레이(16)로부터 공급된 데이터의 레벨을 참조셀(21)이 나타내는 기준 레벨과 비교함으로써 행해진다.
전압 변환 회로(18)는 기록 동작시(프로그램 동작시)에 워드선 및 비트선에 인가하는 전위, 및 판독 동작시에 워드선 및 비트선에 인가하는 전위를 생성하여 X 디코더(14)에 공급한다. 소거 회로(19)는 소거 동작시에 워드선 및 비트선에 인가 하는 전위를 생성하여 셀 어레이(16)에 대한 섹터 단위의 소거 동작을 실행한다.
칩 인에이블/출력 인에이블 회로(20)는 장치 외부에서 제어 신호로서 칩 인에이블 신호(/CE) 및 출력 허가 신호(/OE)를 받아들이고, 입출력 버퍼(12) 및 셀 어레이(16)의 동작/비동작을 제어한다.
본 발명의 제1 실시예에 있어서는 어떤 메모리 셀 트랜지스터의 전하 포획층의 일단의 메모리 셀에 기록을 하는 경우, 그 메모리 셀 트랜지스터의 전하 포획층의 타단의 메모리 셀의 데이터를 우선 데이터 래치(17)에 판독하여, 판독된 데이터내용에 따라서 전압 변환 회로(18)가 기록 동작에 관해서 생성하는 전압을 변화시킨다.
도 2는 셀 어레이(16)의 일부를 도시한 도면이다.
도 2에 도시된 바와 같이 셀 어레이(16)에는 복수의 워드선(WL1 내지 WL3) 및 복수의 비트선(B1 내지 B6)이 배치된다. 또한 인접하는 2개의 비트선을 드레인 및 소스로 하고, 또한 워드선을 게이트로 하도록 복수의 메모리 셀 트랜지스터(22)가 종횡으로 배치된다.
도 3은 셀 어레이(16)의 일부의 단면도이다.
도 3의 구성은 매립 확산층(110), 워드선(111), 전하 포획층(112), 비트 라인 옥사이드(113)를 포함한다. 전하 포획층(112)은 전하 축적막인 질화막(114) 및 산화막(115)을 포함하는 ONO(Oxide Nitride Oxide) 구성으로 되어 있다. 이것에 의해서, 전하 포획층(112)에 핫 일렉트론을 저장할 수 있는 메모리 셀 트랜지스터가 형성된다. 워드선(111)이 메모리 셀 트랜지스터의 게이트에 대응하고, 매립 확산층(110)이 메모리 셀 트랜지스터의 소스 및 드레인에 대응하게 된다.
본 발명의 이해를 쉽게 하기 위해서 우선 종래의 데이터 기록 및 데이터 판독 동작에 관해서 설명한다.
어떤 메모리 셀 트랜지스터에 대응하는 2개의 매립 확산층(110) 중, 한쪽을 드레인으로서 고전압(예컨대 5 V)을 인가하여, 다른쪽을 소스로서 기준 전위[예컨대 전원 그라운드(VSS)]에 접속한다. 더욱 이 메모리 셀 트랜지스터에 대응하는 워드선(111)에 고전압(예컨대 9 V)을 인가하면, 드레인측(고전압이 인가되어 있는 측)의 매립 확산층(110)의 부근에 핫 일렉트론이 발생하고, 전하(e)가 전하 포획 축적막(114)에 주입된다. 이 때, 전하 포획 축적막(114) 내에서 전하(e)가 축적되는 위치는 드레인으로서 고전압이 인가되어 있는 매립 확산층(110)에 가까운 측이다.
다음에, 상기한 드레인측을 이번엔 소스측으로서 기준 전위에 접속하고, 상기한 소스측을 이번에는 드레인측으로서 고전압을 인가함으로써 전하 포획 축적막(114)의 반대측의 위치에 전하(e)를 저장할 수 있다. 이와 같이 하여, 전하 포획층(112)의 양단에 각각 전하(e)를 주입함으로써 하나의 메모리 셀 트랜지스터에 대하여 2비트를 저장하는 것이 가능하게 된다. 이것은, 전하 포획 축적막(114)의 전하 포획 재료인 질화막(114) 내에서는 전하가 이동하지 않는다고 하는 특성에 의한다.
주입된 전하(전자)의 정보를 판독하는 경우에는 기록시에 드레인측인 매립 확산층(110)을 기준 전위로 하고, 기록시에 소스측인 매립 확산층(110)에 판독 전 압(예컨대 1.5 V)을 인가한다. 또한, 워드선(111)에 대하여 판독 게이트 전압(예컨대 5 V)을 인가한다. 이와 같이 하여, 판독 동작이 실행된다.
또, 주입된 전하(전자)를 소거할 때에는 기록시에 드레인측인 매립 확산층(110)에 고전압(예컨대 5 V)을 인가하는 동시에, 기록시에 소스측인 매립 확산층(110)을 플로우팅 상태로 한다. 이 상태로, 워드선(111)에 마이너스의 고전압(예컨대 -5 V)을 인가함으로써 고전압이 인가된 확산층(110)으로부터 기판으로 흐르는 밴드 사이 터널 전류에 의해 발생한 홀을 전하 축적막(114)에 주입하고, 포획되어 있는 전자를 중화할 수 있다. 이것에 의해서, 소거 동작이 실행된다.
전술한 바와 같이, 종래의 데이터 기록에 있어서는 비트선의 한쪽을 드레인으로서 고전압(예컨대 5 V)을 인가하여, 다른쪽을 소스로서 기준 전위[예컨대 전원 그라운드(VSS)]에 접속하고, 이 메모리 셀 트랜지스터에 대응하는 워드선에 고전압(예컨대 9 V)을 더 인가한다. 그러나 전술한 바와 같이, 전하 포획층의 일단에 존재하는 메모리 셀의 임계값은 타단에 존재하는 메모리 셀의 데이터의 상태에 따라서 영향을 받는다. 따라서, 이와 같이 택일적으로 기록 전압을 인가한 것에서는 데이터 기록 후의 임계값에 변동이 생긴다.
본 발명의 제1 실시예에 있어서는 어떤 메모리 셀 트랜지스터의 전하 포획층의 일단의 메모리 셀에 기록을 하는 경우, 그 메모리 셀 트랜지스터의 전하 포획층의 타단의 메모리 셀의 데이터에 따라서 기록 전압, 검증 전압, 및 기준셀 임계값 전압을 변화시킨다. 이것에 의해서, 데이터 기록 후의 임계값에 변동이 생기는 것을 막을 수 있다.
도 4는 본 발명의 제1 실시예에 의한 데이터 기록 동작을 도시하는 흐름도이다. 이 흐름도는 어떤 메모리 셀 트랜지스터의 전하 포획층의 일단의 메모리 셀을 셀 A로 하고, 타단의 메모리 셀을 셀 B로 하며, 셀 A에 대하여 기록을 하는 경우를 설명하기 위한 것이다.
우선 단계 S1에 있어서, 셀 B에 대한 검증 동작을 실행한다. 도 1을 참조하여 설명하면, 셀 B의 데이터를 셀 어레이(16)로부터 Y 디코더(15)를 통해 데이터 래치(17)에 판독하여, 데이터 레벨을 참조셀(21)의 기준 레벨과 비교함으로써 데이터 확인을 행한다. 데이터가 "1"이면 단계 S2로 진행하고, "0"이면 단계 S3으로 진행한다.
단계 S2에 있어서 프로그램 레벨 1로 설정한다. 또한 단계 S3에 있어서는 프로그램 레벨 2로 설정한다. 도 1을 참조하여 설명하면, 데이터 래치(17)로부터 전압 변환 회로(18)에 공급되는 데이터 확인 결과에 기초하여 셀 B의 데이터가 "1"이면 전압 변환 회로(18)는 셀 A의 기록용 및 검증용으로 생성하는 전압을 프로그램 레벨 1로 설정한다. 또한 셀 B의 데이터가 "0"이면 전압 변환 회로(18)는 셀 A의 기록용 및 검증용으로 생성하는 전압을 프로그램 레벨 2로 설정한다.
단계 S4에 있어서 설정된 프로그램 레벨에 따라서 셀 A의 검증 동작을 실행한다. 검증 동작이 통과인 경우에는 처리를 종료한다. 실패인 경우에는 단계 S5로 진행하고, 설정된 프로그램 레벨에 따라서 셀 A에 대한 기록 동작을 실행한다. 그 후, 단계 S4로 되돌아가 다시 검증 동작을 실행한다.
여기서 단계 S2 및 단계 S3에서 설정하는 프로그램 레벨이란 기록 동작시 및 검증 동작시의 드레인 전압 및 게이트 전압, 또 검증용 참조셀의 임계값 전압의 각 레벨을 정하는 것이며, 일례로서는 이하와 같이 된다.
프로그램 레벨 1
셀 기록 전압: Vg=9.0 V, Vd=5.0 V
셀 기록 검증 전압: Vg=5.0 V, Vd=1.0 V
셀 기록 검증 참조셀 임계값 전압: Vth=4.5 V
프로그램 레벨 2
셀 기록 전압: Vg=8.5 V, Vd= 4.5 V
셀 기록 검증 전압: Vg=4.5 V, Vd=1.0 V
셀 기록 검증 참조셀 임계값 전압: Vth=4.0 V
(단 Vg는 게이트 전압, Vd는 드레인 전압)
이와 같이 셀 B의 데이터 내용에 따라서 셀 A에 대한 기록 및 검증 동작의 전압을 제어함으로써 데이터 기록 후의 임계값의 변동이 생기지 않도록 한다. 구체적으로는, 셀 B가 소거 상태(데이터 "1")일 때에는 셀 A의 기록 후의 임계값이 상대적으로 낮아지는 경향이 있기 때문에, 프로그램 레벨 1과 같이 상대적으로 높은 기록 전압 및 검증 전압을 이용함으로써 주입 전하량을 크게 하여 기록 후의 임계값을 원하는 값으로 한다. 또한 셀 B가 기록 상태(데이터 "0")일 때에는 셀 A의 기록 후의 임계값이 상대적으로 높아지는 경향이 있기 때문에, 프로그램 레벨 2와 같이 상대적으로 낮은 기록 전압 및 검증 전압을 이용함으로써 주입 전하량을 작게 하여 기록 후의 임계값을 원하는 값으로 한다.
이하에 본 발명의 제2 실시예에 관해서 설명한다.
본 발명의 제2 실시예에서는 기록 검증시의 드레인 전압을 판독시의 드레인 전압보다도 높게 함으로써 전하 포획층의 다른쪽의 메모리 셀로부터의 영향을 적게 하고, 기록 후의 임계값이 변동되지 않도록 한다.
일반적으로, 드레인 전압을 높게 함으로써 전하 포획층의 다른쪽의 메모리 셀로부터의 영향을 적게 하는 것이 가능하다. 데이터 판독시의 드레인 전압을 높게 하는 것은 판독·방해에 의한 차지 게인이 발생하기 때문에 바람직하지 않다. 그러나 기록 검증 동작에 있어서 검증 전압이 메모리 셀 트랜지스터에 인가되는 시간은 판독 동작에 있어서 판독 전압이 인가되는 시간보다도 특히 짧다. 따라서, 기록 검증 동작시에는 어느 정도 높은 검증 전압을 이용하더라도 문제는 생기지 않는다.
도 5는 드레인 전압과 메모리 셀 사이의 임계값 의존성을 도시한 도면이다.
도 5에 있어서 드레인 전압을 횡축에 도시하고, 셀 A의 임계값을 종축의 한쪽에 도시하고, 셀 A에의 판독의 스트레스에 의한 셀 B의 임계값 시프트량을 종축의 다른쪽에 도시한다. 절선 C1은 셀 A의 판독 또는 검증에 있어서 드레인 전압을 인가할 때에 셀 A의 임계값이 셀 B의 전하의 영향을 받아 어느 정도 상승하는지를 나타낸다. 절선 C1이 나타내는 바와 같이 드레인 전압이 높은 경우에는 셀 A의 임계값에 대한 셀 B의 영향은 거의 존재하지 않는다. 그러나 드레인 전압이 낮아질수록 셀 A의 임계값에 대한 셀 B의 영향은 커진다. 일반적으로 데이터 판독에 이용되는 드레인 전압은 1.5 V이며, 도 5에 도시된 바와 같이, 1.5 V의 드레인 전압에서는 셀 A의 임계값은 셀 B의 전하의 영향을 받아 적지않게 상승한다.
도 5에 있어서 절선 C2는 셀 A의 판독 동작에 있어서 드레인 전압을 인가하면 셀 B의 임계값이 얼마만큼 시프트하는지를 나타낸다. 절선 C2가 나타내는 바와 같이 드레인 전압이 낮은 경우에는 셀 A의 판독 스트레스에 의한 셀 B에의 판독 방해는 거의 존재하지 않는다. 그러나 드레인 전압이 높아질수록 셀 B에의 판독 방해의 영향은 커진다. 일반적으로 데이터 판독에 이용되는 드레인 전압은 1.5 V이며, 판독 방해에 의한 데이터 에러가 일어나지 않는 전압으로 설정되어 있다.
전술한 바와 같이 기록 검증 동작에 있어서 검증 전압이 메모리 셀 트랜지스터에 인가되는 시간은 판독 동작에 있어서 판독 전압이 인가되는 시간보다도 특히 짧다. 따라서, 기록 검증 동작시에 어느 정도 높은 검증 전압을 이용하더라도 셀 A의 판독 스트레스에 의한 셀 B에의 방해가 문제가 되는 일은 없다.
본 발명에서는 셀 A에 대한 기록 검증 동작시의 드레인 전압을 셀 B로부터의 영향을 받지 않는 예컨대 약2.5 V로 한다. 또한 이 드레인 전압은 기록 검증 동작에 의해서 셀 B에 잘못 기록되는 일이 생기지 않을 정도의 전압이다. 도 5로부터 알 수 있는 바와 같이 기록 검증 동작시의 드레인 전압은 판독 동작시의 드레인 전압보다 높은 전압으로 설정되게 된다.
도 1을 참조하여 설명하면 전압 변환 회로(18)가 기록 동작시에 워드선 및 비트선에 인가하는 전위, 및 판독 동작시에 워드선 및 비트선에 인가하는 전위를 생성한다. 예컨대 제1 실시예에서는 판독 동작시에 드레인단의 비트선에 인가하는 전위 1.5 V를 기록 검증시에도 드레인단에 인가하는 구성이라도 좋다. 이 제2 실시예에서는 전압 변환 회로(18)는 기록 검증용의 드레인단 전위로서 예컨대 2.5 V를 더 생성하여, 이것을 X 디코더(14)에 공급한다.
도 6a 및 도 6b는 판독 동작시와 기록 검증 동작시와의 전압 설정의 차이를 도시한 도면이다.
도 6a는 판독 동작시에 메모리 셀 트랜지스터(22)의 게이트, 드레인, 및 소스단에 각각 인가되는 전압을 도시한다. 게이트에는 Vg=5 V가 인가되고, 드레인 및 소스에는 각각 Vd=1.5 V 및 Vs=0 V가 공급된다. 또 여기에 도시되는 것은 셀 A에 대한 판독 동작이며, 셀 B에는 전하(e)가 주입되고 있는 상태이다.
도 6b는 기록 검증 동작시에 메모리 셀 트랜지스터(22)의 게이트, 드레인, 및 소스단에 각각 인가되는 전압을 도시한다. 게이트에는 Vg=5 V가 인가되고, 드레인 및 소스에는 각각 Vd=2.5 V 및 Vs=0 V가 공급된다.
이와 같이 본 발명의 제2 실시예에서는 잘못 기록되는 일이 생기지 않을 정도로 기록 검증시의 드레인 전압을 판독시의 드레인 전압보다 높게 함으로써 전하 포획층의 다른쪽의 메모리 셀로부터의 영향을 적게 하고, 기록 후의 임계값이 변동되지 않도록 한다.
또 상기 제1 실시예와 제2 실시예는 독립적으로 실시할 수 있지만, 양쪽을 동시에 실시하도록 구성하더라도 좋다.
이상, 본 발명을 실시예에 기초하여 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 특허청구의 범위에 기재한 범위 내에서 여러 가지 변형이 가능하다.

Claims (8)

  1. 전하 포획층의 양단에 제1 비트 및 제2 비트를 2비트 저장할 수 있는 메모리 셀 트랜지스터와,
    상기 제1 비트의 데이터를 판독하여 데이터 상태를 판정하는 비교기와,
    상기 데이터 상태가 0인지 1인지에 따라서 상기 제2 비트에 대한 기록 동작의 전압 조건을 변화시키는 전압 변환 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 상기 전압 변환 회로는 상기 제2 비트에 대한 기록 전압을 상기 데이터 상태가 0인지 1인지에 따라서 변화시키는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서, 상기 전압 변환 회로는 상기 제2 비트에 대한 기록 검증 전압을 상기 데이터 상태가 0인지 1인지에 따라서 변화시키는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서, 상기 데이터 상태가 0인지 1인지에 따라서 기록 검증시의 임계값 전압이 변화되는 참조셀을 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 전하 포획층의 양단에 2비트 저장할 수 있는 메모리 셀 트랜지스터와,
    상기 메모리 셀 트랜지스터에 대하여 판독 동작시에 제1 드레인 전압을 공급하는 동시에 기록 검증 동작시에 상기 제1 드레인 전압보다 높은 제2 드레인 전압을 공급하는 전압 변환 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제5항에 있어서, 상기 제2 드레인 전압은 상기 2비트의 한편의 비트를 기록 검증할 때에 다른쪽의 비트의 영향을 받지 않을 정도로 높은 전압이며, 또한 상기 다른쪽의 비트에 잘못 기록하지 않을 정도로 낮은 전압인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 전하 포획층의 양단에 제1 비트 및 제2 비트를 2비트 저장할 수 있는 메모리 셀 트랜지스터로부터 상기 제1 비트의 데이터를 판독하여 데이터 상태를 판정하고,
    상기 데이터 상태가 0인지 1인지에 따라서 상기 제2 비트에 대한 기록 동작의 전압 조건을 결정하며,
    상기 결정된 전압 조건에서 상기 제2 비트에 대한 기록 동작을 실행하는 각 단계를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 기록 방법.
  8. 전하 포획층의 양단에 2비트 저장할 수 있는 메모리 셀 트랜지스터에 데이터 를 기록할 때에, 기록 검증시에는 상기 메모리 셀 트랜지스터에 판독 동작시에 인가하는 제1 드레인 전압보다 높은 제2 드레인 전압을 인가하여 데이터를 판독하는 단계를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 기록 방법.
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