KR20040103781A

KR20040103781A - 반도체 장치

Info

Publication number: KR20040103781A
Application number: KR1020040038120A
Authority: KR
Inventors: 마쯔자끼노조무; 이시마루데쯔야; 미즈노마꼬또; 하시모또다까시
Original assignee: 가부시끼가이샤 르네사스 테크놀로지
Priority date: 2003-05-28
Filing date: 2004-05-28
Publication date: 2004-12-09
Also published as: CN1574062A; US20050006698A1; JP2005011490A; TW200506952A; US8054680B2; JP4593159B2

Abstract

기판으로부터 전자를 주입하고, 게이트 전극측으로 전자를 추출하는 재기입 동작을 행하는 메모리 셀로 이루어지는 반도체 불휘발성 기억 장치, 즉 게이트 추출형의 반도체 불휘발성 기억 장치에서는, 재기입 시의 최초의 처리로서 소거 바이어스를 인가하면, 과소거 상태로 되는 메모리 셀이 출현하고, 그 메모리 셀의 전하 유지 특성이 열화된다고 하는 과제가 있다. 본 발명은, 소거 바이어스를 인가하기 전에, 소거 단위 중에 있는 모든 메모리 셀을 기입하고, 그 후에 소거 바이어스를 인가하는 수단을 이용한 반도체 불휘발성 기억 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은, 반도체 장치에 관한 것으로, 특히 마이크로 컴퓨터로 대표되는 논리 연산 기능을 갖는 반도체 장치와 동일 기판 상에 탑재하는 반도체 불휘발성 기억 장치의 구조, 및 그 신뢰성의 향상에 관한 것이다.

반도체 불휘발성 기억 장치에는 부유 게이트형이 널리 이용되고 있다. 최근에는, 전하 트랩막 중에 전하를 축적하는, MONOS형 혹은 MNOS형 메모리가 재평가되어, 대용량 데이터 저장 용도나 논리용 반도체 장치와 동일한 실리콘 기판 상에의 혼재 용도에의 적용 등이 재평가되고 있다. 이하, 단체의 반도체 불휘발성 기억 소자를 메모리 셀로 칭하고, 메모리 셀 복수개로 구성된, 불휘발성 기억 기능을 갖는 장치 전체를, 반도체 불휘발성 기억 장치로 칭한다. 본 발명과 관계가 있는, 메모리 셀에의 전자 주입·추출 동작을 나타내는 공지 특허로서, 예를 들면, 미국 특허 제5408115호 명세서가 있다. 이것에는, 산화막, 질화막, 산화막의 3층 구조로 이루어지는 전하 축적 구조에, 소스 사이드·열 전자로 전자를 주입하고, 게이트 전극에의 정전압 인가에 의해 전자를 게이트 전극측으로 추출하는 기술이 개시되어 있다.

본 발명자들은, 기입에 열 전자 주입을 이용하고, 소거는 게이트 전극측으로 주입 전하를 추출함으로써 행하는 메모리 셀의 동작을 검토하였다. 메모리 셀의 구조와, 각 동작에서의 전압 대응 관계를 도 1의 (a) 및 도 1의 (b)에 각각 도시한다. Vmg는 N형 게이트 전극에의 인가 전압, Vd는 N형 드레인 전극에의 인가 전압, Vs는 N형 소스 전극에의 인가 전압, Vwell은 P형 웰에의 인가 전압이다. 여기서는, 전자 주입을 기입, 전자 추출을 소거로 정의한다.

도 2에 메모리 셀의 소거 특성을 도시한다. 전자가 주입된 기입 상태에서의 임계값은 Vtw이고, 판독을 행해도 전류는 흐르지 않는다. 소거 바이어스를 인가하면 임계값은 내려가고, 판독 전류는 증가되어 간다. 판독 전류가 Iread에 도달하면 소거로 판정한다. 이 때의 소거 임계값은 Vte로 된다. 또한 소거 바이어스를 계속해서 인가하면 임계값은 내려가서, 전하 중성 임계값 Vti를 하회한다. 임계값은 Vtoe에서 포화되지만, 임계값이 Vti와 Vtoe 사이에 존재하는 상태를, 과소거 상태로 정의한다.

이러한 소거 특성을 갖는 메모리 셀의 전하 유지 특성을, 초기와 재기입 후에서 비교한 결과, 전하 추출 동작이 전하 유지 특성을 크게 열화시키는 요인이 되는 것을, 본 발명자들은 발견하였다(도 3 참조).

도 3에 도시한 바와 같이, 1000회의 재기입을 행한 경우의 전하 유지 특성은, 초기(재기입 없음)와 거의 변화되지 않는다. 그러나, 재기입 1000회의 적산 소거 시간에 상당하는 전압 펄스를, 동일한 메모리 셀에 대하여 인가한 경우, 전하 유지 특성은 크게 열화되는 것을 알 수 있다. 이것은, 기입 후의 임계값의 고저에 유래하는 것이 아니라, 메모리 셀 그 자체의 전하 유지 특성이 악화되는 것을 나타낸다.

소거와 기입을 반복하는 경우와, 소거만을 행하는 경우의, 각각의 임계값의변동 상태를 도 4에 도시한다. 소거와 기입을 반복하는 경우에는, 임계값이 Vte 이하로 내려가는 경우는 없다. 소거 시에 Vte까지 도달한 단계에서, 소거 처리를 멈추기 때문이다. 그러나, 소거만을 행하는 경우에는, 임계값 혹은 판독 전류의 대소에 상관없이, 소거 바이어스가 일방적으로 인가된다. 따라서, 소거만을 받는 메모리 셀의 임계값은 Vte 이하로 내려가서, 과소거 상태에 놓이는 것을 알 수 있다. 즉, 과소거 상태로 될 때까지 소거되기 때문에, 전하 유지 특성이 열화된다고 생각된다.

과소거 상태로 됨으로써 전하 유지 특성이 열화되는 현상을, 도 5의 대역도를 이용하여 설명한다. 이 메모리 셀은 N형이기 때문에, 웰은 P형이다. 축적된 전자를 게이트 전극으로 추출하기 위해, N형 게이트 전극에 정전압을 인가한 상태를 나타낸다. 축적된 전자는 전계를 따라 게이트 전극으로 이동한다. 높은 전계를 위해, 기초의 산화막으로부터도 FN 터널로 전자가 주입되지만, 축적 전자의 게이트 전극에의 이동량쪽이 크면 임계값은 계속해서 내려간다. 한편, 게이트 전극의 트랩막과의 계면에서는 홀이 발생하여, 트랩막 안으로 터널 주입된다. 그리고 전계를 따라 기판측으로 이동한다. 축적 전자와 홀은 재결합을 일으켜 소멸한다. 초기에 축적된 전자가 없어져, 기초 산화막에서의 전자 터널 주입과 전극으로부터의 홀 주입량이 동일하게 되면, 메모리 셀의 임계값은 포화되어, 그 이상은 저하되지 않게 된다. 그러나, 전계가 걸려 있는 경우에는 홀이 계속해서 공급되기 때문에, 전자와 재결합하지 않은 홀은, 기초 산화막을 터널링하여 기판측으로 빠져나간다. 이 때, 에너지를 방출하기 때문에, 기초 산화막 안 혹은 기초 산화막과 기판과의 계면에 준위를 생성시킨다. 이 준위를 통해, 축적 전하가 기판측으로 누설되기 때문에, 전하 유지 특성이 악화되는 것으로 생각된다. 소거 상태로부터 기입을 행하는 재기입의 경우, 대부분의 홀은 축적 전하와의 재결합으로 소멸되게 되기 때문에, 기판으로 빠져나가 기초 산화막을 손상시키지 않는다. 그러나, 소거만을 행하는 경우에는, 축적 전자가 거의 없는 과소거 상태에서 홀의 공급이 발생하기 때문에, 기초 산화막으로 빠져나가는 홀의 양이 많아진다. 결과로서, 소거에서만은 전하 유지 특성이 크게 열화된다.

실제의 반도체 불휘발성 기억 장치에 적용시켜 설명한다. 도 6에 NOR형 구성의 반도체 불휘발성 기억 장치의 구성예를 도시한다. 12개의 메모리 셀만 기재되어 있지만, 이것은 과제와 본 발명의 원리를 나타내기 위해 간략화하였기 때문이다. 워드선 WL1에는 M11, M21, M31의 3개의 메모리 셀의 게이트 전극이 접속되어 있다. 마찬가지로, WL2에는 M12, M22, M32가, WL3에는 M13, M23, M33이, WL4에는 M14, M24, M34가, 각각 접속되어 있다. WDEC는 워드 드라이버 WD1 내지 WD4를 선택하는 디코더이고, 워드 드라이버 WD1 내지 WD4는 WL1 내지 WL4에 전압을 공급하는 드라이버 회로이다. 비트선 BL1은, M11, M12, M13, M14 각각의 드레인에 접속되어 있다. 마찬가지로, BL2에는 M21, M22, M23, M24의 드레인이 접속되고, BL3에는 M31, M32, M33, M34의 각 메모리 셀의 드레인이 접속된다. BL1 내지 BL3의 선택은, 디코더와 감지 증폭기로 이루어지는 BDEC에서 행해진다. 소스선 SL1에는, M11 내지 M34, 모든 메모리 셀의 소스가 공통으로 접속되어 있다. SL1의 선택은 SDEC에서 행해진다. 도면에서의 모든 메모리 셀이 재기입 대상이며, 또한 소거 블록(동일한 소거 단위)인 것으로 한다. 재기입 시에는, WL1 내지 WL4에 12V가 동시에 인가되며, M11 내지 M34까지의 모든 메모리 셀에 플러스의 소거 전압이 인가된다. 재기입 시에는, 소거 블록 중의 복수의 메모리 셀을 일괄적으로 소거한다.

메모리 셀 중에는, 전회의 재기입 시에 기입이 없었던 것이 반드시 존재한다. 일괄 소거이기 때문에, 그와 같은 메모리 셀에도 소거 바이어스는 인가된다. 당연히 그 메모리 셀은 과소거 상태가 강해져, 도 5에서까지 설명한 바와 같이, 전하 유지 특성이 열화되게 된다. 그리고, 반도체 불휘발성 기억 장치로서의 신뢰도는 현저하게 저하되는 문제가 있다. 메모리 셀 개별로 소거하는 구성을 취하면, 반도체 불휘발성 기억 장치의 면적은 커지고, 또한 소거 시간이 방대해지기 때문에 실용적이지 않다.

또한, 도 1의 (a)에서는 드레인 사이드·열 전자 주입과 메모리 게이트 추출을 전제로 하였지만, 도 5의 원리에 따르면, 기판측으로부터의 전자 주입과 메모리 게이트 추출의 조합이면, 소스 사이드·열 전자 주입 등의 다른 전자 주입 방식에서도 마찬가지의 문제가 발생한다고 생각된다.

도 1의 (a)는 본 발명의 원리를 설명하기 위한 메모리 셀 구조를 도시하고, 도 1의 (b)는 메모리 셀 구조의 각 동작 시의 인가 전압을 도시하는 도면.

도 2는 도 1의 (a)의 메모리 셀의 소거 특성을 도시하는 도면.

도 3은 도 1의 (a)의 메모리 셀의 전하 유지 특성을 도시하는 도면.

도 4는 도 1의 (a)의 메모리 셀의 재기입 특성을 도시하는 도면.

도 5는 메모리 셀의 전하 유지 특성이 열화되는 원인을 도시하는 도면.

도 6은 본 발명을 적용해야 할 반도체 불휘발성 기억 장치.

도 7은 본 발명인, 반도체 불휘발성 기억 장치의 재기입 수순을 도시하는 흐름도.

도 8은 본 발명의 반도체 불휘발성 기억 장치를 탑재한 마이크로 컨트롤러.

<도면의 주요 부분에 대한 부호의 설명>

1 : N형 게이트 전극

2 : 전하 축적층

3 : 기초 산화막

4 : N형 드레인 전극

5 : N형 소스 전극

6 : P형 웰

Vmg : 메모리 게이트 전극 인가 전압

Vs : 소스 전극 인가 전압

Vd : 드레인 전극 인가 전압

Vwell : 웰 전압 인가 전압

Vtw : 기입 판정 임계값 전압

Vte : 소거 판정 임계값 전압

Vti : 전하 중성 임계값

Vtoe : 과소거 상태에서의 포화 임계값 전압

Iread : 소거 판정의 메모리 셀 판독 전류

M11 내지 M34 : 불휘발성 기억 장치를 구성하는 메모리 셀

WL1 내지 WL4 : 불휘발성 기억 장치를 구성하는 워드선

SL1 : 불휘발성 기억 장치를 구성하는 공통 소스선

BL1 내지 BL3 : 불휘발성 기억 장치를 구성하는 비트선

WDEC : WL1 내지 WL4를 선택하는 디코더

BLDEC : 제어 회로

SAC : BL1 내지 BL3에 전위를 공급하거나, 혹은 전위 변동을 검출하기 위한 감지 증폭기군과 그 제어 회로

SLC : SL1에 전위를 공급하는 제어 회로

재기입 시의 소거 단위에 포함되는 메모리 셀 모두를, 일단, 기입하고, 그 후에 소거 바이어스를 인가하여 소거를 행한다. 소거 단위마다 판독 전류로 검증을 실시하여, 불필요한 과소거 상태가 발생하지 않도록 한다.

<실시예1>

도 6과 같은 소거 블록 내에서 일괄 소거를 행하는 반도체 불휘발성 기억 장치를 상정하고, 본 발명의 실시예인 재기입 수순을 도 7에 도시한다. 재기입 개시 후, 소거 블록 내의 모든 메모리 셀을 기입한다. 그 처리가 완료되면, 소거 블록 내의 모든 메모리 셀에 소거 바이어스를 인가한다. 모든 셀에서, 필요한 판독 전류가 얻어질 때까지 임계값을 내린 것을 확인할 수 있었던 단계에서, 소거 처리는 종료로 된다. 본 발명의, 소거 블록 내의 모든 메모리 셀을 기입하는 처리는, 소거 바이어스의 인가와 일체인 것으로서, 소거 커맨드 실행 시에 반드시 행하는 것으로 한다. 계속해서, 필요한 정보를 저장하기 위해, 원하는 메모리 셀에 기입을 행한다. 기입 방식은, 열 전자 혹은 터널 주입으로 한다. 기입이 완료된 단계에서, 재기입 처리 모두가 완료된다. 이 일련의 동작에 의해, 과소거 상태로 되는 메모리 셀을 없앨 수 있어, 반도체 불휘발성 기억 장치의 신뢰도를 높일 수 있다. 또한, 도 6, 도 7에 대하여 이하에 상세히 설명을 한다.

도 6은 도 1에서 설명한 메모리 셀로 구성한, NOR형의 메모리 어레이를 도시하는 회로 블록도이다. WL1은 메모리 셀 M11 내지 M31에 공통되는 워드선, WL2는 메모리 셀 M12 내지 M32에 공통되는 워드선, WL3은 M13 내지 M33에 공통되는 워드선, WL4는 M14 내지 M34에 공통되는 워드선이다. 워드 드라이버 WD1 내지 WD4는, WL1 내지 WL4에 전압을 공급한다. 워드 디코더 WDEC는, 어드레스에 따라 WD1 내지 WD4 중 어느 하나를 선택하는 논리 회로군이다. BL1은 메모리 셀 M11 내지 M14에 공통되는 비트선, BL2는 메모리 셀 M21 내지 M24에 공통되는 비트선, BL3은 메모리 셀 M31 내지 M34에 공통되는 비트선이다. SAC는, BL1 내지 BL3에 전위를 공급하거나, 혹은 전위 변동을 검출하기 위한 감지 증폭기군과 그 제어 회로, BLDEC는, 어드레스에 따라 BL1 내지 BL3에 연결되는 감지 증폭기를 선택하기 위한 디코더 회로이다. 소스선 SL1은, M11 내지 M34 모든 메모리 셀에 공통이다. SLC는, SL1에 전위를 공급하는 제어 회로이다. 이것을 이용하여, 본 발명의 실시예를 설명한다. 또한, 여기서는 12개의 메모리 셀로 이루어지는 메모리 어레이로 하였지만, 이것은 메모리 어레이의 동작과 본 발명의 실시예를 간단하게 설명하기 위해서이며, 이 개수에 한정되는 것은 아니다.

기입에 의해 메모리 셀의 임계값이 높아진 상태를 "1", 기입되지 않고, 임계값이 낮은 그대로의 상태를 "0"으로 정의한다. 이 메모리 어레이에는 이미 어떤 정보가 기입되어 있고, M11 내지 M34는, 각각, "1", 혹은 "0" 중 어느 하나의 상태에 있는 것으로 한다. 이 메모리 어레이에 기억한 정보를 재기입할 때에, 우선, M11 내지 M34의 12개의 메모리 셀을 모두 기입 상태로 한다. 소거 전 기입은, 정보 저장 시의 기입과 동일한, 열 전자 주입으로 행해도 된다. WL1에 접속된 메모리 셀군으로부터 개시하여, 순서대로 WL4에 접속된 메모리 셀군으로 진행시킨다. WDEC에 의해 WD1을 선택하고, WL1에 10V를 인가한다. SLC는, SL1에 0V를 공급한다. 계속해서, BLDEC로부터 BL1을 선택하는 어드레스 신호를 SAC로 보낸다. 그 신호를 받아, SAC로부터 BL1에만 5V, BL2 및 BL3에 0V를 공급한다. 이 때, WL1 및 BL1의 쌍방이 선택 상태에 있는 메모리 셀 M11에서 열 전자 주입이 발생하여, M11은 기입된다. 계속해서, BLDEC로부터 BL2를 선택하는 신호를 SAC에 공급하고, BL2에 5V, BL1 및 BL3에는 0V를 공급한다. 이 때, M21이 기입된다. 마찬가지로, BL3을 선택하면, M31이 기입된다. WL1에 접속된 메모리 셀에의 기입을 종료하면, WL2를 선택하고, 다시, BL1로부터 BL3으로 순서대로 기입 전압인 5V를 공급해 간다. 이 반복에 의해, 모든 워드선(여기서 WL1 내지 WL4)에 접속된 메모리 셀 모두를 기입한다. 정보로서의 "1"을 저장하기 위한 기입에서는, 소정의 임계값에 도달하였는지의 여부를 판정하는 처리가 필요하지만, 정보 저장을 목적으로 하지 않는 본 발명의 소거 전 기입 처리에서는, 특별히 기입 판정 처리를 행할 필요는 없다. 그 만큼, 처리에 필요한 시간이 적어지는 장점이 있다. 특히, 열 전자 기입의 경우에는, 기입 속도는 메모리 셀마다의 변동이 작기 때문에, 기입 확인 처리는 행하지 않아도 충분하다. 또한, 이 소거 전 기입 처리는, "0" 상태에 있는 메모리 셀에만 행해도 되지만, 모든 메모리 셀에 기입 전압을 인가하면 판단 처리가 불필요하게 되어, 총 처리 시간을 단축할 수 있다. 또한, 여기서는 메모리 셀을 1개씩 기입하였지만, 복수의 비트선을 동시에 선택하여, 복수개의 메모리 셀을 동시에 기입해도 상관없다.

상기, 모든 메모리 셀에의 소거 전 기입을 행한 후에, 임계값을 내리는 소거 처리를 행한다. 여기서는, 모든 워드선에 일괄하여 소거 전압을 인가하는 방법을 설명한다. BLDEC로부터 SAC로 비트선을 선택하지 않는 신호를 보낸다. SAC는 그 신호를 받아, BL1 내지 BL3을 0V로 설정한다. SLC는 SL1을 0V로 설정한다. WDEC는 WD1 내지 WD4의 모두를 선택한다. WD1 내지 WD4는, WL1 내지 WL4에 소거용의 전압 10V를 인가한다. 이 때, M11 내지 M34의 게이트 전극에 소거용의 전압이 인가되어, 이들 메모리 셀의 임계값은 내려간다. 소정 시간만큼 소거 전압을 인가한 후, 각각의 메모리 셀이 소거되었는지의 여부, 즉, 임계값이 내려가서, 소정의 판독 전류가 흐르는 상태로 되었는지의 여부를 검증하기 위해, M11 내지 M34를 순서대로 판독한다. 우선, SLC에 의해 SL1을 1V로 하고, WD1에 의해 WL을 1V로 한다. 이 후, SAC에 의해 BL1을 0V로 설정하면, M11을 통해 SAC에 유입되는 신호의 대소를 검출할 수 있다. 원하는 판독 전류가 흐르는 것이 판명되면, M11을 소거 완료로 판단한다. 이하 마찬가지로, BL2를 선택지로서 M21, BL3을 선택지로서 M31을 판독한다. M11 내지 M31 중, 어느 하나라도 메모리 셀이 소거 상태로 되어 있지 않으면, WL1 내지 WL4에 10V를 인가하는 소거 처리를 재차 행하고, 다시 메모리 셀의 전류를 검증한다. M11 내지 M31의 소거를 확인할 수 있으면, 이 반복에 의해, M11 내지 M34 모두가 소거 상태로 된 것을 확인하면, 도 6의 메모리 어레이의 소거는 완료로 된다.

소거가 완료된 후, 재기입 정보에 따라, '1'을 저장하고자 하는 메모리 셀에만 기입을 행한다. 예로서, WL1에 접속된 메모리 셀 중, M11만을 '1'로 하고, M21, M31을 '0'으로 하는 경우를 설명한다. WDEC에 의해 WD1을 선택하고, WL1에 10V를 인가한다. SLC는, SL1에 0V를 공급한다. 계속해서, BLDEC로부터 BL1을 선택하는 어드레스 신호를 SAC로 보낸다. 그 신호를 받아, SAC로부터 BL1에만 5V, BL2 및 BL3에 0V를 공급한다. 이 때, WL1 및 BL1의 쌍방이 선택 상태에 있는 메모리 셀 M11에서 열 전자 주입이 발생하여, M11은 기입된다. M21, M31은 소거 상태에 있지만, 이것이 '0'에 해당하기 때문에, 그대로 기입 처리를 행하지 않고 두면 된다. M11이 필요한 기입 임계값에 도달하였는지의 여부를 검증하기 위해, 기입 전압을 인가한 후에, M11을 판독한다. 우선, SLC에 의해 SL1을 1V로 하고, WD1에의해 WL을 1V로 한다. 이 후, SAC에 의해 BL1을 0V로 설정하면, M11을 통해 SAC에 유입되는 신호의 대소를 검출할 수 있다. 판독 전류가 소정의 값 이하이면, M11의 임계값이 소정의 값에 도달한 것으로 되기 때문에, 기입 완료로 판단한다. 소정 전류 이상으로 흐르고 있는 경우에는 기입 부족이기 때문에, 재차, 기입 전압의 인가와 검증을 행한다. M12 내지 M34의 메모리 셀도, '1'을 저장할 때에는, M11과 마찬가지로 기입 처리를 행한 후에 판독을 행하여, 기입 완료인지의 여부를 검증한다. 이상이, 본 발명의, 불휘발성 메모리 셀의 전하 유지 특성을 확보하는 재기입 방법이다.

상기의 설명을 도 7의 흐름도에 도시한다.

우선, 재기입 대상으로 되는 모든 비트에 기입하는 처리를 행한다. 재기입 대상의 워드선군으로부터 최초의 1개를 선택하여, 기입 워드 전압을 인가한다. 다음으로, 공통 소스선에 기입 전압을 인가한다. 계속해서, 최초에 기입하는 셀에 접속된 비트선에, 기입 선택 신호인 0V를 인가하여 기입한다. 비트선의 기입 선택 신호는, 셀의 드레인에 인가되는 펄스 전압이다. 이 기입 처리 후, 다음 비트선을 선택하여 0V 펄스를 인가하고, 그 비트선에 접속된 셀을 기입한다. 이와 같이 하여, 동일한 워드선에 접속된 모든 비트선에 선택 신호를 인가하여, 그 워드선에 접속된 모든 셀에 기입하는 처리를 종료하면, 다음 워드선을 선택하여 다시 최초의 비트선으로부터 기입 전압을 인가한다. 이렇게 해서, 모든 워드선에 대하여 기입 처리를 종료하면, 일단, 모든 워드선, 모든 비트선, 공통 소스선의 전위를 0V로 떨어뜨린다. 이 후, 셀의 임계값을 내리는 처리를 행한다.

우선, 모든 워드선에 일괄적으로 소거 전압 펄스를 인가한다. 그 후, 모든 워드선의 전위를 0V로 떨어뜨린다. 그리고, 임계값이 충분히 내려갔는지의 여부를 검증하는 처리로 들어간다. 우선, 최초의 워드선에 판독 게이트 전압을 인가하고, 또한 최초의 비트선에도 판독의 전압을 인가하여 선택하며, 그 교점에 있는 셀의 전류를 판독한다. 이 전류가, 사전에 규정한 값 이상이면, 충분히 임계값이 내려간 것으로 간주한다. 만약 전류값이 작으면, 다시 모든 워드선에 소거 전압을 인가하는 처리로 되돌아가 다시 행한다. 그리고, 최초의 워드선, 최초의 비트선에 의해 선택한 셀 전류를 다시 판독하여, 전류가 규정값 이상이었으면, 다음 비트선으로 진행하여, 다음의 셀 전류가 규정값 이상인지의 여부를 검증한다. 만약 이 단계에서 규정값 이하인 경우, 다시 모든 워드선에 소거 전압을 인가하는 처리로 되돌아가야만 한다. 규정값 이상이면, 다시 다음 비트선으로 진행하여, 마찬가지의 검증을 계속한다. 동일한 워드선에 의해 모든 비트선을 선택하여 셀 전류를 검출하고, 이들 모든 셀 전류가 규정값 이상이면, 여기서 다음 워드선으로 진행한다. 이하, 마찬가지의 수순을 반복하여, 모두 셀 전류가 규정값 이상에 있는 것을 확인할 수 있으면, 모든 워드선, 모든 비트선, 공통 소스선의 전위를 0V로 떨어뜨리고, 임계값을 내리는 소거 처리는 종료한다. 여기서 행하는 소거 처리는, 모든 워드선에 일괄하여 소거 전압을 공급하는 것으로 하고 있지만, 워드선을 몇 개의 그룹으로 통합하고, 그 그룹 하나 하나를, 동시에 소거 처리를 행하는 소거 단위로서 취급해도 된다.

소거가 종료되었기 때문에, 다음은 필요한 정보를 기입한다. 최초의 기입워드선을 선택하고, 다음으로 공통 소스선에 기입 전압을 인가하며, 다음으로 기입 비트선을 선택한다. 기입 비트선 선택은, 셀의 드레인에 0V를 인가하는 것에 상당하고, 이에 의해, 그 셀의 소스·드레인간에 기입에 필요한 채널 전류가 흐른다. 다음으로 워드선과 공통 소스선을 0V로 하여 채널 전류를 절단한다. 계속해서, 이 셀에 올바르게 정보를 기입하였는지의 여부의 검증을 행한다. 공통 소스선에는 기입 시보다 낮은 판독 전압을 인가한다. 기입 시에 선택한 워드선에 판독 전압을 인가한다. 그리고, 그 셀이 접속되어 있는 비트선에 0V를 인가하여 선택하고, 셀 전류를 검출한다. 이 전류가 규정값 이상의 전류가 검출되었을 때는, 임계값이 충분히 높지 않기 때문에, 다시 기입 처리를 행한다. 규정값 이하이면, 임계값이 충분히 높아진, 즉, 정상적으로 기입할 수 있었다고 판단하고, 다음 기입 대상으로 되는 셀이 접속된 비트선을 선택하고, 다음 셀의 기입을 행한다. 이 수순을 반복하여, 동일 워드선 내에서의 기입이 종료되면, 다음 워드선을 선택하고, 기입 대상으로 되는 비트선을 차례차례 선택하여 기입 처리를 행한다. 모든 워드선 내에서, 대상으로 되는 셀에의 기입이 종료되면, 모든 워드선, 모든 비트선, 공통 소스선의 전위를 0V로 되돌리고, 재기입 처리는 종료된다.

본 발명의 재기입 방법에서의, 소거 전에 모든 메모리 셀을 기입하는 처리는, 소거 바이어스의 인가와 일체인 것으로서, 소거 커맨드 실행 시에 반드시 행하는 것으로 한다. 이 일련의 동작에 의해, 과소거 상태로 되는 메모리 셀을 없앨 수 있어, 반도체 불휘발성 기억 장치의 신뢰도를 높일 수 있다. 또한, 여기서 개시한 흐름은 일례로서, 재기입 대상 비트 모두를 일단 기입한 후에 소거 전압을 인가한다고 하는 본 발명의 주지로부터 벗어나지 않는 한, 다른 수순을 이용해도 된다. 예를 들면, 소거 종료 후의 정보 기입 시에 행하는 검증 처리는, 셀을 1개 기입할 때마다 행하는 것이 아니라 워드선마다 행하는, 즉, 1개의 워드선 내에서의 기입 대상으로 되는 셀에의 기입 전압 인가가 종료된 후에, 통합하여 행해도 된다.

<실시예2>

도 6과 같은 메모리 어레이를 동일 기판 상에 탑재한 반도체 논리 집적 회로의 실시예인, 마이크로 컨트롤러를 도 8에 도시한다. 중앙 연산 처리 장치 CPU, 불휘발성 메모리 어레이를 포함하며, 정보의 불휘발 저장 기능을 갖는 플래시 메모리 모듈, 그것을 제어하는 플래시 메모리 모듈 제어 회로, 휘발성 메모리 모듈 RAM, 버스 스테이트 제어 회로부, 입출력 회로부 I/O, 그 밖의 기능을 갖는 주변 회로부로 구성된다. 이들 회로 블록은 내부 버스에 접속된다. 이 내부 버스는, 어드레스 신호, 데이터 신호, 제어 신호를 전달하는 신호선을 갖는다. CPU는 명령 해독, 그것에 따른 연산 처리를 실행한다. 플래시 메모리 모듈은, CPU의 동작 프로그램 혹은 데이터의 저장에 이용된다. 플래시 메모리 모듈의 동작은, CPU가 플래시 메모리 모듈 제어 회로에 설정한 제어 데이터에 기초하여 행해진다. RAM은, CPU의 워크 영역 혹은 데이터의 일시 기억에 이용된다. 버스 스테이트 제어 회로는, 내부 버스를 통한 액세스, 외부 버스에 대한 액세스 사이클 수, 버스 폭 등의 제어를 행한다. 플래시 메모리 모듈의 정보 재기입 시에 본 발명의 재기입법을 이용하면, 전하 유지 특성의 열화를 억제할 수 있다. 즉, 신뢰성이 높은, 불휘발 메모리를 탑재한 마이크로 컨트롤러를 제공하는 것이 가능하게 된다.

본 발명의 기술을 이용한 반도체 집적 회로 장치를 이용하면, 신뢰성이 높은 반도체 불휘발성 기억 장치를 실현할 수 있다. 이 장치를 단체 칩으로서 제공하는 것이 가능하다. 또한, 본 발명의 기술을 이용한 반도체 집적 회로 장치를 반도체 논리 연산 장치와 동일한 기판 상에 혼재하면, 데이터나 프로그램의 저장에 이용할 수 있어, 신뢰성이 높은 조립형 마이크로 컴퓨터 혹은 카드형 마이크로 컴퓨터로서 제공할 수 있다. 또한, 프로그램 저장과 데이터 저장을 전용으로 행하는 반도체 불휘발성 기억 장치를 동시에 갖는 고기능의 마이크로 컴퓨터를 제공할 수 있다.

Claims

반도체 기판의 일 주면측에 소정의 간격을 두고 형성된 소스 확산층 및 드레인 확산층과, 상기 소스 확산층 및 상기 드레인 확산층 사이에 끼워진 상기 반도체 기판의 영역 상에 절연막을 개재하여 전하 축적막 및 게이트 전극이 적층되어 이루어지는 게이트부를 포함하는 메모리 셀을 포함하고,

상기 메모리 셀의 재기입(erase and write operation)을 행하기 전에, 상기 재기입의 대상으로 되는 메모리 셀에 기입을 행하고, 그 후에 상기 메모리 셀의 소거를 행하는 것을 특징으로 하는 반도체 장치.
반도체 기판의 일 주면측에 소정의 간격을 두고 형성된 소스 확산층 및 드레인 확산층과, 상기 소스 확산층 및 상기 드레인 확산층 사이에 끼워진 상기 반도체 기판의 영역 상에 절연막을 개재하여 전하 축적막 및 게이트 전극이 적층되어 이루어지는 게이트부를 포함하는 메모리 셀이 배치된 서브 블록을 포함하는 반도체 장치로서,

상기 메모리 셀의 재기입을 행하기 전에, 상기 재기입의 대상으로 되는 상기 서브 블록 내의 모든 메모리 셀에 전자를 주입함으로써 기입을 행하고, 그 후에 상기 게이트 전극에 바이어스를 인가하여 상기 메모리 셀에 주입된 전자를 추출함으로써 소거를 행하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 메모리 셀은, MONOS형 혹은 MNOS형 구조를 갖는 전하 트랩형 메모리 셀로서, 상기 반도체 기판측으로부터 상기 절연막을 통하여, 상기 전하 트랩형 메모리 셀에 전자를 주입함으로써 기입을 행하고, 상기 게이트 전극측으로 전자를 추출하는 동작에 의해 소거를 행하는 것을 특징으로 하는 반도체 장치.
제2항에 있어서,

상기 메모리 셀은, MONOS형 혹은 MNOS형 구조를 갖는 전하 트랩형 메모리 셀로서, 상기 반도체 기판측으로부터 상기 절연막을 통하여, 상기 전하 트랩형 메모리 셀에 전자를 주입함으로써 기입을 행하고, 상기 게이트 전극측으로 전자를 추출하는 동작에 의해 소거를 행하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 메모리 셀에의 기입은 열 전자(hot electrons)를 이용한 전자 주입에 의한 것을 특징으로 하는 반도체 장치.
제2항에 있어서,

상기 메모리 셀에의 기입은 열 전자를 이용한 전자 주입에 의한 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 메모리 셀의 소거는, 상기 메모리 셀의 메모리 셀 판독 전류를 검출하고, 소정의 메모리 셀 판독 전류가 검출된 시점에서 상기 소거를 정지하는 것을 특징으로 하는 반도체 장치.
제2항에 있어서,

상기 메모리 셀의 소거는, 상기 메모리 셀의 메모리 셀 판독 전류를 검출하고, 소정의 메모리 셀 판독 전류가 검출된 시점에서 상기 소거를 정지하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 메모리 셀의 소거는, 상기 메모리 셀의 메모리 셀 판독 전류를 검출하고, 소정의 메모리 셀 판독 전류가 검출된 시점에서 상기 소거를 정지하는 것을 특징으로 하는 반도체 장치.
제2항에 있어서,

상기 메모리 셀의 소거는, 상기 메모리 셀의 메모리 셀 판독 전류를 검출하고, 소정의 메모리 셀 판독 전류가 검출된 시점에서 상기 소거를 정지하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 메모리 셀의 소거는, 상기 메모리 셀의 임계값을 내림으로써 행해지는 것을 특징으로 하는 반도체 장치.
제2항에 있어서,

상기 메모리 셀의 소거는, 상기 메모리 셀의 임계값을 내림으로써 행해지는 것을 특징으로 하는 반도체 장치.
반도체 기판의 일 주면측에 소정의 간격을 두고 형성된 제1 불순물 도입층 및 제2 불순물 도입층과, 상기 제1 불순물 도입층 및 상기 제2 불순물 도입층 사이에 끼워진 상기 반도체 기판의 영역 상에 절연막을 개재하여 전하 축적막 및 전극이 적층되어 이루어지는 게이트부를 포함하는 메모리 셀을 포함하고,

상기 메모리 셀의 소거 커맨드의 실행은, 상기 소거 대상으로 되는 메모리 셀에 기입 처리를 행한 후에 행하는 것을 특징으로 하는 반도체 장치.