JP4965948B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置技術に関し、特に、不揮発性メモリ構造を有するものを有効に動作させる方式に関するものである。
現在、半導体素子を集積したLSI(Large Scale Integration)は、様々なシステムの制御に用いられており、社会を支えるインフラストラクチャとなってきている。今日のLSIの動作は、プログラムに従って演算処理を行うことを基本としているため、多くの場合プログラムを格納できることが必須の条件となっており、そのための素子として、LSIに組み込まれた集積半導体メモリの一つである不揮発性メモリが極めて重要になってきている。LSIを様々な応用に用いるには、プログラムを組みかえることで対応させることが求められるため、書き換えができ、かつLSIの電源を切っても記憶情報が残る不揮発性メモリは、無くてはならないものと言える。
半導体素子の不揮発性メモリについては、例えばS.Sze著、「フィジックス オブ セミコンダクタ デバイス (Physics of Semiconductor Devices,2nd edition)」 第2版、ウィリー出版(Wiley-Interscience pub.)、p.496〜506(非特許文献1)に、いわゆる浮遊ゲート型メモリや絶縁膜を用いたメモリの記載がみられる。ここでも記載があるように、絶縁膜を積層し、その界面や絶縁膜中のトラップ等に電荷を蓄えるものは、浮遊ゲート型に比べて新たな導電層を形成する必要がなく、CMOS(Complementary Metal Oxide Semiconductor)LSIプロセスと整合性よくメモリを形成できることが知られている。
電荷を蓄える絶縁膜としては、窒化膜と酸化膜を積層させることで、電荷の保持特性と書き換え特性を両立できることから、以前より広く用いられてきている。例えば、パイオニア的な開発例として、ヤツダ(Yatsuda)等による報告、「アイ・イー・イー・イー トランザクション オン エレクトロン デバイス(IEEE Transaction on Electron Devices)」VOL. ED-32, NO.2, pp.224-231, 1985(非特許文献2)がみられる。ここでは、メモリトランジスタと選択トランジスタとを直列に配した2トランジスタセルを用いている。メモリトランジスタでは、チャネルとゲート間にバイアスすることでF−N(ファウラーノルドハイム(Fowler-Nordheim))トンネル電流および直接トンネル電流を用いて、チャネル全面に電荷の注入・放出を行わせるようにしている。
米国特許US6215148号明細書 米国特許US5969383号明細書 米国特許US6477084号明細書 S.Sze著、「フィジックス オブ セミコンダクタ デバイス (Physics of Semiconductor Devices,2nd edition)」 第2版、ウィリー出版(Wiley-Interscience pub.)、p.496〜506 「アイ・イー・イー・イー トランザクション オン エレクトロン デバイス(IEEE Transaction on Electron Devices)」VOL. ED-32, NO.2, pp.224-231, 1985 「1997年シンポジウムオンVLSIテクノロジー(1997 Symposium on VLSI Technology)」、1997年、p.63〜64 「1986年アイ・イー・イー・イー、インターナショナル エレクトロン デバイス ミィーティング、テクニカルダイジェスト(1986 IEEE, International Electron Device Meeting, Technical Digest)」、1986年、p.584〜587 「1987年アイ・イー・イー・イー、インターナショナル エレクトロン デバイス ミィーティング、テクニカルダイジェスト(1987 IEEE, International Electron Device Meeting, Technical Digest)」、p.718〜721 「2001年アイ・イー・イー・イー、インターナショナル エレクトロン デバイス ミィーティング、テクニカルダイジェスト(2001 IEEE, International Electron Device Meeting, Technical Digest)」、p.719〜722 「2004年インターナショナル リライアビリティ フィジックス シンポジウム プロシーディング(2004 International Reliability Physics Symposium Proc.)」、p.527〜530 「2005年アイ・イー・イー・イー、インターナショナル エレクトロン デバイス ミィーティング、テクニカルダイジェスト(2005 IEEE, International Electron Device Meeting, Technical Digest)」、p.555〜558 応用物理学会、「応用物理第70巻、第9号(2001年)」、p.1050
しかし、電荷の注入放出を行なわせながら、充分な電荷保持特性を持つことを両立させなければならないことは、基本的に問題の根源となっている。例えば、実用においては、電荷保持特性を充分に確保するため積層膜を厚くすると、書き込み消去が困難になり、書き込みあるいは消去の時間が実用範囲を超えてしまう課題となってくる。
これに対して、電荷を放出させる代わりに、異なる符号を持った電荷を、ホットキャリアを用いて注入することで記憶情報の書き換えを行なうことが提案されている。ホットキャリア注入を用いることで、厚い絶縁膜があっても電荷の注入を効率的に行えるようにするものである。
この方式については、例えば米国特許US6215148号明細書(特許文献1)に記載がみられる。本方式によれば、局所的に電子と正孔とを交互に注入することができるため、プレーナ型MOSFETのチャネル方向の端部、すなわちソースおよびドレイン拡散層端に、それぞれ別の電荷注入状態を作り、電荷情報として読み出すことができることが示されている。このメモリセルは、基本的にはMOSFETのデバイス構造を用いて、ゲート絶縁膜を通常のシリコン酸化膜から、シリコン酸化膜とシリコン窒化膜およびシリコン酸化膜の3層の積層に置き換えたものである。ただし、メモリアレイの構成法として、ソース・ドレイン拡散層を厚い素子分離酸化膜下に形成すること、また、拡散層をゲート電極と同方向にライン状に形成して配線層として用いることなども考えられている。いずれのアレイにおいても、1つのセルに着目すると、多くの場合、基本的なメモリセル動作は同様で、以下に説明するものとなっている。また、このゲート絶縁膜の積層構造をMONOS(Metal-Oxide-Nitride-Oxide-Semiconductor(Silicon))と通称されており、ここでもこの表記を用いる。
代表的な不揮発性メモリセルの平面配置と、そのX1−X1線の断面構造とを図1(a),(b)に示す。半導体基板(以下、単に基板という)1は、例えばp型のシリコン(Si)単結晶からなり、その主面にはゲート絶縁膜2を介してゲート電極3が形成されている。ゲート絶縁膜2は、不揮発性メモリセルMC0の情報の記憶に係わる電荷を保持する電荷保持層としての機能を有しており、3つの絶縁膜2A1,2A2,2A3が基板1の主面側から順に積み重ねられて形成されている。絶縁膜2A1,2A3は、例えばシリコン酸化膜により形成され、それらの間の絶縁膜2A2は、例えばシリコン窒化膜により形成されている。基板1の主面においてゲート電極3の幅方向(短方向)の両側には、ソース、ドレイン用のn型の拡散層4a,4bが形成されている。
このような不揮発性メモリセルMC0の書き込み、消去動作および読み出し動作を図2(a),(b),(c),(d)に図示する。
書き込み時には、ゲート電極3(ワード線WL)に15V、拡散層4a(ビット線BL1)を0V、拡散層4b(ビット線BL2)を5Vとする。チャネルの電界で加速された電子がホットキャリア状態となり、拡散層4b(BL2)端の電荷蓄積部に注入される(図2(a)参照)。このホットキャリアの生成法としては、アバランシェ現象を用いることや、基板バイアス加速を用いることが知られている。
消去法としては、図2(b)に示すように、ゲート電極3(WL)に−6V、拡散層4a(BL1)に0V、拡散層4b(BL2)に6Vを与える。拡散層4b(BL2)の端部でバンド間トンネル現象により正孔を発生させ、拡散層4b(BL2)−基板1間バイアスで加速することで電荷保持層(ゲート絶縁膜2の絶縁膜2A2)に正孔を注入する。
読み出し時には、ゲート電極3(WL)に3V、拡散層4a(BL1)に1V、拡散層4b(BL2)に0Vを与えることで、図2(c)に示した矢印方向に流れるチャネル電流量を保持電荷情報として読み出す。すなわち、拡散層4b(BL2)端に電子が注入されているときには、閾値が高く、チャネル電流は流れない。また、正孔が注入された状態では閾値が低く、多くのチャネル電流をみることができる。
この不揮発性メモリセルMC0では、閾値は読み出すときのソース側となる拡散層端に注入された電荷に強く影響され、ドレイン側となる拡散層端の電荷状態には、あまり強く依存しない。そのため、上述した拡散層4a(BL1)と拡散層4b(BL2)とを入れ替えて用いることで、1セルを2ビットとして用いることができる。拡散層4a(BL1)側に電子を、拡散層4b(BL2)側に正孔を注入し、拡散層4a(BL1)側を読み出しているときの様子を図2(d)に示した。ここでは、拡散層4a(BL1)側に正孔が、拡散層4b(BL2)側には電子が蓄積(保持)された様子を示している。
また、一つのメモリトランジスタではなく、上述Yatsuda等の方法とは異なる2つのトランジスタを組み合わせることでメモリ動作させるメモリセルも提案されている。この動作については、例えば「1997年シンポジウムオンVLSIテクノロジー(1997 Symposium on VLSI Technology)」、1997年、p.63〜64(非特許文献3)に記述がみられる。この構造では、メモリ動作させる多結晶シリコンゲートとメモリセルの選択を行なうゲートとが分かれて形成されている。また、同様の記載が、例えば米国特許US5969383号明細書(特許文献2)や米国特許US6477084号明細書(特許文献3)にも見ることができ、‘スプリットゲート’構造と呼ばれることがある。
この不揮発性メモリセル構造では、基本的にはnチャネル型のMOSFETをベースとした2つのトランジスタを有している。すなわち、選択トランジスタと、その脇のメモリトランジスタとを、いわゆる‘縦積み‘の配置で連結させるようにした構成とされている。これを等価回路として示したのが図3(a)である。なお、図3(b)および図3(c)には、それぞれ図3(a)に示す回路に対応するメモリセルの平面図およびそのX2−X2線の断面図を一例として示す。
この不揮発性メモリセルMC1は、選択トランジスタQsと、メモリトランジスタQmとを有している。選択トランジスタQsとメモリトランジスタQmとは直列に電気的に接続されている。
選択トランジスタQsのゲート電極5は、例えば低抵抗な多結晶シリコンからなり、基板1の主面上にゲート絶縁膜6を介して形成されている。ゲート絶縁膜6は、例えばシリコン酸化膜により形成されている。一方、メモリトランジスタQmのゲート電極7は、例えば低抵抗な多結晶シリコンからなり、基板1の主面上であって、上記選択トランジスタQsのゲート電極5の側面に、ゲート絶縁膜2を介して形成されている。図3(c)で示したように、メモリトランジスタQmのゲート電極7は、スペーサと呼ばれるプロセスを用いることが有効であるが、形成方法等については、本願の実施の形態において詳しく述べる。メモリトランジスタQmのゲート絶縁膜2は、電荷保持層であり、シリコン酸化膜でシリコン窒化膜を挟む構造で形成された、いわゆるMONOS構造になっている。
また、基板1の主面において、上記ゲート電極5の片側には、ドレイン用の拡散層9Dが形成され、ゲート電極7の片側には、ソース用の拡散層9Sが形成されている。拡散層9D,9Sは、低不純物濃度の拡散層9aと、高不純物濃度の拡散層9bとを有している。拡散層9aは、チャネル側に形成され、拡散層9bは、チャネルから拡散層9a分だけ離れた位置に拡散層9aに電気的に接続された状態で形成されている。拡散層9D,9Sは、それぞれゲート電極5,7をマスクとして形成されている。
このような不揮発性メモリセルMC1を用いてメモリセルアレイを構成した場合の配置例を図4に示した。選択トランジスタQsとメモリトランジスタQmとのゲート電極(選択ゲート、メモリゲート)5,7が、それぞれ符号のSGL、MGLで示したワード線を構成し、選択トランジスタQsの拡散層9Dがビット線BLに、また、メモリトランジスタQmの拡散層9Sがソース線SLになっている。
図5および図6に、この不揮発性メモリセルMC1の代表的な書き込み消去動作オペレーションを図示した。このメモリセルの基本的な動作として、(1)書き込み、(2)消去、(3)保持、(4)読み出し、の4つの状態が考えられる。ただし、この4つの状態の呼び名は、代表的なものとして用いており、書き込みと消去については、逆の呼び方をすることもできる。また、動作オペレーションも代表的なものを用いて説明するが、様々な異なるオペレーション法が考えられている。ここでは、説明のためnチャネル型のMOSFEタイプで形成した不揮発性メモリセルについて述べるが、pチャネル型のMOSFETタイプでも原理的には同様に形成することができる。
(1)書き込み時を模式的に図5に示した。メモリトランジスタQmのゲート電極7側の拡散層9Sに正電位を与え、選択トランジスタQsのゲート電極5側の拡散層9Dには基板1と同じ接地電位を与える。メモリトランジスタQmのゲート電極7に基板1に対して高いゲートオーバードライブ電圧を加えることで、メモリトランジスタQmのゲート電極7下のチャネルをオン状態にする。ここで選択トランジスタQsのゲート電極5の電位を閾値より0.1ないし0.2V高い値をとることで、オン状態にする。このとき、2つのゲート電極5,7の境付近に最も強い電界を生じるため、多くのホットエレクトロンが発生し、メモリトランジスタQmのゲート電極7側に注入される。インパクトイオン化によるキャリアの発生の様子を符号のE1として図示した。電子を白抜きの丸印、正孔をハッチングを付した丸印で示した。この現象はソースサイドインジェクション(Source side injection:SSI)として知られているものであり、これについては、例えば「1986年アイ・イー・イー・イー、インターナショナル エレクトロン デバイス ミィーティング、テクニカルダイジェスト(1986 IEEE, International Electron Device Meeting, Technical Digest)」、1986年、p.584〜587(非特許文献4)にA.T.Wu等による記述がみられる。ここでの記述は、浮遊ゲート型のメモリセルを用いているが、絶縁膜型においても注入機構は同様である。この方式でのホットエレクトロン注入の特長として、電界が選択トランジスタのゲート電極とメモリトランジスタのゲート電極との境界付近に集中するため、メモリトランジスタのゲート電極において、選択トランジスタのゲート電極側端部に集中的に注入が行なわれることである。また、浮遊ゲート型では、電荷保持層が電極により構成されているが、絶縁膜型では、絶縁膜中に蓄積されることになるため、極めて狭い領域にエレクトロンが保持されることになる。
(2)消去時の様子を図6に模式的に示した。メモリトランジスタQmのゲート電極7に負電位を与え、そのゲート電極7側の拡散層9Sに正電位を与えることにより、拡散層端部のゲート電極7と拡散層9Sがオーバーラップした領域で、強反転が生じるようにすることで、バンド間トンネル現象を起こし、ホールを生成することができる。これを符号のE2で図示した。このバンド間トンネル現象については、例えば「1987年アイ・イー・イー・イー、インターナショナル エレクトロン デバイス ミィーティング、テクニカルダイジェスト(1987 IEEE, International Electron Device Meeting, Technical Digest)」、p.718〜721(非特許文献5)にT.Y.Chan等による記述が見られる。この不揮発性メモリセルMC1においては、発生したホールがチャネル方向へ加速され、メモリトランジスタQmのゲート電極7のバイアスにより引かれMONOS膜中に注入されることにより消去動作が行なわれる。また、発生したホールが2次的な電子―正孔対を発生する様子を符号のE3で示した。これらのキャリアもMONOS膜中に注入される。すなわち、エレクトロンの電荷により上昇していたメモリトランジスタQmのゲート電極7の閾値を、注入されたホールの電荷により引き下げることができる。
(3)保持時、電荷はMONOS絶縁膜中に注入されたキャリアの電荷として保持される。絶縁膜中でのキャリア移動は極めて少なく遅いため電極に電圧がかけられていなくても、良好に保持することができる。
(4)読み出し時、選択トランジスタQsのゲート電極5側の拡散層9Dに正電位を与え、選択トランジスタQsのゲート電極5に正電位を与えることで、そのゲート電極5下のチャネルをオン状態にする。ここで、書きこみ、消去状態により与えられるメモリトランジスタQmのゲート電極7の閾値差を判別できる適当なメモリトランジスタQmのゲート電位(すなわち、書き込み状態の閾値と消去状態の閾値の中間電位)を与えることで、保持していた電荷情報を電流として読み出すことができる。
これらの報告にみられるように、ホットキャリアを用いた電荷注入は、効率よく行える特長がある。一方、高エネルギー状態のキャリア注入は、膜に対して大きなストレスを与え、電荷注入が局所的に行なわれることから、書き換え耐性や電荷保持特性の劣化を引き起こすことが知られている。この劣化については、例えば「2001年アイ・イー・イー・イー、インターナショナル エレクトロン デバイス ミィーティング、テクニカルダイジェスト(2001 IEEE, International Electron Device Meeting, Technical Digest)」、p.719〜722(非特許文献6)のW.J.Tsai等による記述がみられる。ここでは、図1および図2を用いて説明した不揮発性メモリセル構造について、保持特性の劣化が説明されている。これによると、ホットキャリアの正孔注入により、MONOSの基板側のシリコン酸化膜にトラップが形成される。このトラップを介して電荷の移動が起こるため、電荷保持特性が書き換えとともに劣化して行くものと考えられている。また、例えば「2004年インターナショナル リライアビリティ フィジックス シンポジウム プロシーディング(2004 International Reliability Physics Symposium Proc.)」、p.527〜530(非特許文献7)に示したE.Lusky等によると、保持特性の劣化は、窒化膜中に局所的に注入された正孔の水平方向での移動による広がりによって引き起こされる機構が働くことが提起されている。
これらの課題は、ホットキャリアを用いて正孔を注入するために、膜を劣化させるものであり、また、高電界位置で局所的に注入されるために起こってくるものとみることができる。そのため、充分な電荷保持特性を有する厚いバリア膜を持ち、かつ、ホットキャリアを用いずに非局所的な正孔の注入ができるようにすることが課題となる。
これまで、上記課題を解決する方法として、正孔の注入にホットキャリアを用いずに行うことが、例えばH.Lue等による「2005年アイ・イー・イー・イー、インターナショナル エレクトロン デバイス ミィーティング、テクニカルダイジェスト(2005 IEEE, International Electron Device Meeting, Technical Digest)」、p.555〜558(非特許文献8)に示されている。シリコン酸化膜をバリア層として用いる積層絶縁膜構造では、チャネルより正孔を注入する際、シリコン窒化膜とシリコン基板との間に形成したシリコン酸化膜が厚いためトンネル注入させることができなかった。そこで、このシリコン酸化膜に代えて、極薄膜のシリコン酸化膜とシリコン窒化膜とシリコン酸化膜の積層構造を形成し、電界をかけた状態では、基板側から正孔がトンネルし易い状態を作るようにしたものである。しかし、基板側は読み出し時にチャネルとして用いることが必要なため、チャネル特性を維持し、ディスターブによる閾値変化を抑えるには、酸化膜を厚く形成することが必要になる。また、正孔注入時には、このバリア膜を通して電荷移動をさせるため、チャネル界面を正孔が通過することになる。これにより、界面特性の劣化はやはり避けることができないものとなる。
そこで、本発明の目的は、不揮発性メモリ構造を有する半導体装置の電気的特性を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、基板上に形成されたゲート絶縁膜を電荷保持層として用いる不揮発性メモリ素子を有し、前記ゲート絶縁膜は、前記基板側から順に第1絶縁膜、第2絶縁膜、第3絶縁膜および第4絶縁膜を積層した構造を有しており、前記第3絶縁膜は、そのバンドギャップが前記第2絶縁膜のバンドギャップよりも大きく、電荷に対してエネルギー障壁を持つものである。
また、本願において開示される発明のうち、他の代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、積層絶縁膜を用いた電荷保持層を持つ不揮発性メモリセルにおいて、電荷保持層への正孔の注入をゲート電極側から行うものである。また、電荷保持層の積層絶縁膜のゲート電極側のバンド構成をゲート電極からの正孔の注入が容易となるバンドの積層構造により形成するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、基板上にゲート絶縁膜を介して形成されたゲート電極により前記基板の表面に電界効果を及ぼす絶縁ゲート型電界効果トランジスタ構成とされ、前記ゲート絶縁膜を電荷保持層として用いる不揮発性メモリ素子を有し、前記ゲート絶縁膜は、前記基板側から順に第1絶縁膜、第2絶縁膜、第3絶縁膜および第4絶縁膜を積層した構成を有しており、前記第3絶縁膜は、そのバンドギャップが前記第2絶縁膜のバンドギャップよりも大きく、電荷に対してエネルギー障壁を持つことにより、不揮発性メモリ構造を有する半導体装置の電気的特性を向上させることができる。
本実施の形態では、上記問題点を解決し、高効率な書き込み・消去特性と、安定した電荷保持特性を両立させることができる不揮発性メモリを持った半導体装置を提供する。
以下の実施の形態においては、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではない。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明はできる限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
(実施の形態1)
本実施の形態1の特徴であるゲート電極側からの正孔注入については、基板垂直方向での1次元的なバンド構造によって理解することができる。そこで、本実施の形態1では、その構成が特徴的となる通常のMOSFET(Metal Oxide Semiconductor Field Effect Transistor)と同じデバイス構造をとる不揮発性メモリセル(以下、実施の形態において単にメモリセルという)を用いた場合を代表的なセル構造として説明する。その後、電子注入法の検討を行い、高速動作に適したセル構造に用いた場合を明らかにする。これらは、メモリセルの用途に応じて最適な構造を選んで用いることができる。
以下、本実施の形態1の不揮発性メモリを有する半導体装置の形成工程を図7〜図10により説明することにより、その構造について説明する。なお、図7〜図10は、図1(a)のX1−X1線に相当する箇所の断面図であり、ここでは、いわゆる0.13ミクロン世代相当のプロセス技術を用いて説明する。
まず、図7に示すように、基板1(ここでは平面略円形状のウエハ)を用意する。この基板1は、例えばp型のシリコン(Si)単結晶からなり、厚さ方向に沿って互いに反対側に位置する第1主面および第2主面を有している。この基板1の第1主面に、公知の浅溝素子分離(STI:Shallow Trench Isolation)プロセスを用いて、素子分離領域15と、これに取り囲まれた活性領域とを形成する。また、ボロンのイオン打ち込み法および活性化アニール処理を行うことで、基板表面に、例えば1017cm−3の濃度を持ったウエル領域を形成することができる。
次いで、図8に示すように、活性領域の基板1の第1主面に犠牲酸化を行い除去した後、露出した基板1の第1主面を、例えば4nm程度酸化することにより、シリコン酸化膜からなる絶縁膜(第1絶縁膜)2B1を形成する。続いて、基板1の第1主面上に、例えばシリコン窒化膜からなる絶縁膜(第2絶縁膜、電荷保持層、電荷蓄積層)2B2を、例えばCVD(Chemical Vapor Deposition)法により6nm程度堆積し、さらに、その上に、例えば酸素を含むシリコン窒化膜からなる絶縁膜(第3絶縁膜)2B3をCVD法により5nm程度を堆積する。
一般にシリコン窒化膜のCVDでは、例えばSiHClとNHを原料ガスとして用いるが、例えば原料ガスに酸化材NOを添加し、NH流量を制限することで酸素を所定の濃度含有したシリコン窒化膜を形成することができる。酸素を含有したシリコン窒化膜では、シリコン窒化膜に比べバンドギャップの大きくすることができる(図11参照)。ここでは、酸素と窒素との組成比が1:1となるようにした。
その後、さらに絶縁膜2B3上に、例えばシリコン酸化膜からなる絶縁膜(第4絶縁膜)2B4を1nm程度を形成する。この絶縁膜2B4の形成においては、ISSG(In-Situ Steam Generation)酸化を用いることができる。すなわち、酸素を含有したシリコン窒化膜(絶縁膜2B3)をISSG酸化することで、その上部に絶縁膜2B4を1nmを形成することができる。この場合、絶縁膜2B4の形成時、酸素を含有したシリコン窒化膜(絶縁膜2B3)が酸化されるため、絶縁膜2B3の堆積時に、予めこの酸化分を厚く堆積する必要がある。このようにして電荷保持層である積層絶縁膜構成のゲート絶縁膜2が形成される。
次いで、図9に示すように、例えばボロン(B)を高濃度にドーピングしたp型の多結晶シリコン膜を150nm程度、CVD法等により堆積した後、その多結晶シリコン膜を、ゲートパターンを用いてドライエッチング法により加工することにより、ゲート電極3を形成する。続いて、ゲート電極3をマスクに、例えば砒素(As)をイオン打ち込み法により40keVのエネルギーで2×1015cm−2のドーズ量で注入し、例えば950度60秒の熱処理により活性化することで、基板1の第1主面においてゲート電極3の幅方向(短方向)の両側にソース・ドレイン用の拡散層4a,4bを形成する。
このようにして絶縁ゲート型電界効果トランジスタ構成のメモリセルMC2を形成する。本実施の形態では、最終的にゲート電極3がp型の多結晶シリコンにより形成されている。これは、後述のように、本実施の形態では、ゲート電極3側から電荷保持層に対して正孔を注入するので、正孔の注入効率を向上させるためである。
その後、図10に示すように、基板1の第1主面上に絶縁膜17を堆積した後、既知の配線工程を行うことで、絶縁膜17に拡散層4a,4bおよびゲート電極3に達するコンタクトホール18を形成し、さらに絶縁膜17上に拡散層電極19a,19bおよびゲート電極配線等を形成する。平面図は図1(a)と同じである。
図10は、ソース・ドレインの両方の拡散層4a,4bに、それぞれ拡散層電極19a,19bを電気的に接続する構成を示している。拡散層4a,4bをライン状に形成することで配線として用いることもできる。また、メモリセルアレイ構成をとる場合、互いに隣接するメモリセルの一方の拡散層を両方のメモリセルで共有し、そこに電極とのコンタクトを配置することもできる。また、図10では、いわゆるメタル1層の構造で示しているが、半導体装置においては、多層の配線がなされることになる。しかし、これらの技術は既知のものであり、ここでは説明を省略する。
図11は、上記のように形成した本実施の形態1のメモリセルMC2の電荷保持層である積層絶縁膜(ゲート絶縁膜2)のバンド構造(図11(b))と、本発明者が検討した図1のMONOS構造のメモリセルMC0の電荷保持層である積層絶縁膜(ゲート絶縁膜2)のバンド構造(図11(a))とを比較して示している。
いずれの構造でもシリコン窒化膜(絶縁膜2A2,2B2)の電荷トラップが主たる電荷保持層になっている。メモリセルMC0の構造では、シリコン酸化膜(絶縁膜2A1,2A3)と、シリコン窒化膜(絶縁膜2A2)とでは、電子および正孔に対するバンドオフセットBD1、BD2は、例えば応用物理第70巻、第9号(2001年)、p.1050(非特許文献9)の財満等によるとそれぞれ1.1eV,2.9eVといわれている。
本実施の形態1の半導体装置のメモリセルMC2の構造による酸素含有シリコン窒化膜(絶縁膜2B3)では、電荷保持層(絶縁膜2B2)に対して、電子および正孔が、それぞれ0.5eV,0.8eVのオフセット障壁(バンドオフセットBD3,BD4)を持っている。なお、バンドオフセットBD5は、ゲート電極3からみて、正孔の注入に対するオフセットを示している。また、図11はフラットバンド状態(ゲート電極3と基板1との間のゲート絶縁膜2にバイアスがかかっていない状態、すなわち、電荷を持っていないゲート絶縁膜2の電界がゼロあるいはチャネル表面の電界がゼロの状態)を示している。
次に、本実施の形態1のメモリセルMC2の書き込み・消去動作について説明する。
本実施の形態1のメモリセルMC2の場合も書き込み・消去は図1および図2のメモリセルMC0と同様に、電子および正孔の注入によりトータルの電荷量を変えることで情報の記憶としている。書き込みおよび消去の呼び方は方式によるものであり、メモリセルの基本的動作に依らない。そこで、ここでは、電子および正孔の注入法として説明する。なお、本実施の形態1においても、読み出し動作については、前記図2(c)で説明したのと同じである。
図12は、電子注入における本実施の形態1のメモリセルMC2のゲート絶縁膜2のバンド構造(図12(b))と、本発明者が検討した図1のMONOS構造のメモリセルMC0のゲート絶縁膜2のバンド構造(図12(a))とを比較して示している。
電子eの注入は、本実施の形態1のメモリセルMC2の場合も図1のメモリセルMC0の場合も同様に、基板1側から電子eをホットキャリア状態とすることで、絶縁膜2B2,2Bへと注入する。このときチャネル電流を流し、ゲート電極3側に電子eを引き込むため、ゲート電極3に正電位(例えば12V)を与える。
図13は、正孔注入における本実施の形態1のメモリセルMC2のゲート絶縁膜2のバンド構造(図13(b))と、本発明者が検討した図1のMONOS構造のメモリセルMC0のゲート絶縁膜2のバンド構造(図13(a))とを比較して示している。
正孔hの注入は、図1のメモリセルMC0の構成では、図13(a)に示すように、基板1側からホットキャリア状態の正孔hを注入する。そのためゲート電極3に負電位(例えば−6V)を与える。
これに対して本実施の形態1のメモリセルMC2では、ゲート電極3に正電位(例えば8V)を与え、正孔hをゲート電極3側から主としてF−N(Fowler-Nordheim)トンネル現象により、絶縁膜2B3をトンネルさせて絶縁膜2B2に注入する。絶縁膜2B3上の絶縁膜2B4は、主として多結晶シリコンとの界面状態を良好にするものであり、1nm程度と薄い為、正孔hは直接トンネル現象により透過する。そのため、注入時の正孔透過を決める主因とはならない。絶縁膜2B3は、シリコン酸化膜に比べ、バンドギャップが小さく、正孔hを小さな電界でF−Nトンネルさせることができる。
一方、正孔hを注入した後の電荷保持状態では、ゲート電極3にバイアスが印加されていないため、絶縁膜2B2に捕獲された電荷は、絶縁膜2B3,2B4の積層膜を透過しなければ脱離することができない。そのため、良好な電荷保持特性を持つことができる。酸素を含有するシリコン窒化膜により形成された絶縁膜2B3をF−Nトンネルさせるには、絶縁膜2B3にかかる電界を強くすることが有効である。そのため、電荷保持層である絶縁膜2B2に比べ絶縁膜2B3の誘電率を低くすることで、電界を強くすることができる。絶縁膜2B3中に酸素を含有させることにより、絶縁膜2B3の比誘電率を5.5程度にし、比誘電率が7.5の絶縁膜2B2と差をつけることがでる。これにより、正孔hの注入効率を高くすることができる。
基板1側については、絶縁膜2B1により電荷脱離を抑えている。図1のメモリセルMC0の構造では、チャネル側から電子および正孔電荷を注入している。電子に比べチャネルで加速しにくい正孔を注入するため、絶縁膜2B1に厚い酸化膜を形成することができない。これに対して、本実施の形態1のメモリセルMC2の構造においては、基板1側からは、ホットキャリア状態の電子eのみを注入するため、絶縁膜2B1を充分に厚く(絶縁膜2A1よりも厚く)設定することができる。したがって、メモリセルMC2の電荷保持特性を向上させることができる。
ここでは、正孔hに対して酸化膜に比べ低いエネルギー障壁高さを持つ膜を酸素含有窒化膜(絶縁膜2B3)により形成することを示した。これ以外の方法として、窒化膜を用いずに、絶縁膜2B3の材料として、例えばTa,ZrO,HfOを用いることで、同様の効果を得ることができる。
このように、本実施の形態1のメモリセルMC2によれば、電荷保持層(絶縁膜2B2)への正孔hの注入をゲート電極3側から行うことにより、チャネルと接する界面および絶縁膜2B1に正孔hを通過させることなく動作させることができる。このため、絶縁膜2B1の劣化による書き換え耐性および電荷保持特性の劣化を引き起こすことがないので、高効率な書き換え(書き込み・消去)特性と、安定した電荷保持特性とを持ったメモリセルMC2を提供することができる。
(実施の形態2)
前記実施の形態1において明らかなように、電荷保持特性を維持するには、電荷保持層(絶縁膜2B2)に対してエネルギー障壁を持った絶縁膜により電荷脱離を抑さえることが必要である。
前記実施の形態1によれば、電子をホットキャリア注入できる下側(基板側)については、シリコン酸化膜により形成された絶縁膜2B1を用いるため、良好なバリア性を得ることができる。そこで、ここでは、上側(ゲート電極側)について、電荷保持特性と正孔注入とを両立する膜構成を考えれば良い。
すなわち、電荷保持層に対して、バンドギャップの大きな膜を用いることで、大きなバンドオフセットを得ることができる。一方、正孔注入を考えると、ゲート電極からのエネルギー障壁が、基板シリコンとシリコン酸化膜の障壁に比べ低いこと、もしくは、前記実施の形態1に示したように、界面にエネルギー障壁的には高くても、極めて薄い膜のため実効的には低いものと同等であることが求められる。H.Lue等による非特許文献8に示された酸化膜・窒化膜・酸化膜の積層構造も、この条件を満たすものと考えられる。
そこで、これを応用した本実施の形態2においては、図14のバンド構造に示すように、メモリセルMC3の電荷保持層の積層構造を、シリコン酸化膜により形成された絶縁膜2B1、シリコン窒化膜により形成された絶縁膜(電荷保持層)2B2、シリコン酸化膜により形成された絶縁膜2C1、シリコン窒化膜により形成された絶縁膜2C2、シリコン酸化膜により形成された絶縁膜2C3の積層構造により実現することができる。ここに絶縁膜2C1,2C2,2C3は、例えば2nm以下の極めて薄いもので構成することが必要である。
なお、本実施の形態2のメモリセルMC3において、ゲート絶縁膜2の構成以外の基本構成は、図10で示したのと同じである。また、図14はフラットバンド状態(ゲート電極3と基板1との間のゲート絶縁膜2にバイアスがかかっていない状態、すなわち、電荷を持っていないゲート絶縁膜2の電界がゼロあるいはチャネル表面の電界がゼロの状態)を示している。
このような本実施の形態2によれば、メモリセルMC3の電荷保持特性と正孔注入とを両立することができる。
(実施の形態3)
前記実施の形態1においては、酸素を含有したシリコン窒化膜を形成することで、電荷保持層(絶縁膜2B2)に対してエネルギー障壁を設けることができることを示した。
本実施の形態3においては、メモリセルの電荷保持層をシリコン組成量の多いシリコン窒化膜により形成する場合について説明する。シリコン組成量の多いシリコン窒化膜は、化学量論的組成の(通常の)シリコン窒化膜に比べて、バンドギャップが小さくなっている。この場合のゲート絶縁膜2のバンド構造の様子を図15に示した。また、図15はフラットバンド状態(ゲート電極3と基板1との間のゲート絶縁膜2にバイアスがかかっていない状態、すなわち、電荷を持っていないゲート絶縁膜2の電界がゼロあるいはチャネル表面の電界がゼロの状態)を示している。
本実施の形態3のメモリセルMC4においては、絶縁膜2B1と絶縁膜2B3との間に電荷保持層である絶縁膜2B5が形成されている。絶縁膜2B5は、前記実施の形態1,2の絶縁膜2B2と同様に、例えばシリコン窒化膜により形成されているが、そのシリコンの組成比が前記実施の形態1,2の絶縁膜2B2と異なる。すなわち、絶縁膜2B5のシリコン組成量(比)が、化学量論的組成(ストイキオメトリ)のシリコン窒化膜(絶縁膜2B2)のシリコンの組成量(比)よりも大きい。このようなシリコン組成の多い絶縁膜2B5は、例えばSiHClとNHを原料ガスとするCVD法により堆積するときに、NH流量を下げることで形成することができる。
このように電荷保持層である絶縁膜2B5のバンドギャップを小さくすることにより、電荷脱離阻止層である絶縁膜2B3との障壁高さ(バンドオフセットBD6,BD7)を高くすることができる。
図15中のバンドオフセットBD3、BD4は、通常のシリコン窒化膜を用いたときの、それぞれ電子および正孔に対するエネルギー障壁(0.5eV,0.8eV)を示し、また、図15中のバンドオフセットBD6、BD7は、上記シリコン組成量の多い絶縁膜2B5を用いたときの、それぞれ電子および正孔に対するエネルギー障壁(0.7eV,1.0eV)を示している。なお、本実施の形態3のメモリセルMC4において、ゲート絶縁膜2の構成以外の基本構成は、図10で示したのと同じである。
このような本実施の形態3によれば、ゲート電極3から絶縁膜2B2への正孔の注入を前記実施の形態1と同様に行える状態のまま、メモリセルMC4の電荷保持特性を前記実施の形態1よりも向上させることができる。
(実施の形態4)
図16は、本実施の形態4の半導体装置のメモリセルMC5のゲート絶縁膜2のバンド構成の説明図を示している。なお、図16はフラットバンド状態(ゲート電極3と基板1との間のゲート絶縁膜2にバイアスがかかっていない状態、すなわち、電荷を持っていないゲート絶縁膜2の電界がゼロあるいはチャネル表面の電界がゼロの状態)を示している。
本実施の形態4においては、メモリセルMC5のゲート絶縁膜2が、基板1の主面から順に、絶縁膜2B1、絶縁膜2B2、絶縁膜2C1および絶縁膜2B3を積層することで形成されている。絶縁膜2C1は、上記したように、例えばシリコン酸化膜からなり、その厚さは、絶縁膜2B2,2B3よりも薄く形成されている。また、絶縁膜2B3は、上記したように、例えば酸素を含むシリコン窒化膜により形成されている。なお、本実施の形態4のメモリセルMC5において、ゲート絶縁膜2の構成以外の基本構成は、図10で示したのと同じである。
このような本実施の形態4によれば、メモリセルMC5のゲート絶縁膜2の電荷保持層である絶縁膜2B2上に、高いエネルギー障壁をもつ絶縁膜2C1を形成することにより、電荷保持特性を良好にすることができる。なお、本実施の形態4においても、正孔をゲート電極3から絶縁膜2B2に良好に注入することができる。
ここでは、絶縁膜2B3上にゲート電極3を設けた場合が例示されているが、絶縁膜2B3上にシリコン酸化膜により形成された絶縁膜2B4(または絶縁膜2C3)を形成し、その上にゲート電極3を設けても良い。
(実施の形態5)
本実施の形態5においては、前記実施の形態4の構成において、電荷保持層を前記実施の形態3と同様にシリコンリッチな絶縁膜により形成した場合について説明する。
図17は、本実施の形態5の半導体装置のメモリセルMC6のゲート絶縁膜2のバンド構成の説明図を示している。なお、図17はフラットバンド状態(ゲート電極3と基板1との間のゲート絶縁膜2にバイアスがかかっていない状態、すなわち、電荷を持っていないゲート絶縁膜2の電界がゼロあるいはチャネル表面の電界がゼロの状態)を示している。
本実施の形態5では、前記実施の形態3と同様に、メモリセルMC6の電荷保持層がシリコン組成量の多いシリコン窒化膜からなる絶縁膜2B5により形成されている。これにより、絶縁膜2B5のバンドギャップは、化学量論的組成の(通常の)シリコン窒化膜に比べて、バンドギャップが小さくなっている。
なお、本実施の形態5のメモリセルMC6において、ゲート絶縁膜2の構成以外の基本構成は、図10で示したのと同じである。また、上記以外のゲート絶縁膜2の絶縁膜の積層構成は前記実施の形態4で説明したのと同じである。
このような本実施の形態5によれば、電荷蓄積層上に高いエネルギー障壁をもつ膜をもつこと、また、電荷蓄積層と上部絶縁膜層2C1のエネルギー障壁高さ(バンドオフセットBD6,BD7)を大きくすることができるので、電荷保持特性を良好にすることができる。なお、本実施の形態5においても、正孔をゲート電極3から絶縁膜2B5に良好に注入することができる。
(実施の形態6)
本実施の形態の特長を生かす上で、メモリセルの電荷保持層において、厚い下側酸化膜を持ちながら、電子注入の効率を上げることが有効である。図3で説明したスプリットゲート型のメモリセル構造に、本実施の形態のゲート絶縁膜2の積層構造を用いて、ゲート電極側から正孔を注入することが有効である。
前記実施の形態1において示したゲート絶縁膜2の積層構造をメモリトランジスタのゲート絶縁膜に適用したものを図18〜図21に示す。図18は本実施の形態6のメモリセルMC7の平面図、図19は図18のX3−X3線の断面図、図20は図19のメモリセルMC7の要部拡大断面図、図21は図18のX4−X4線の断面図を示している。なお、メモリセルMC7の回路図は図3(a)で示したものと同じである。また、メモリセルMC7を用いたメモリセルアレイの回路構成例も図4で示したものと同じである。また、ゲート絶縁膜2のバンド構造も前記実施の形態1で説明したのと同じである。
本実施の形態6のメモリセルMC7は、選択トランジスタ(第2の絶縁ゲート型電界効果トランジスタ)Qsと、メモリトランジスタ(第1の絶縁ゲート型電界効果トランジスタ、不揮発性メモリ素子)Qmとを有している。選択トランジスタQsとメモリトランジスタQmとは直列に電気的に接続されている。この選択トランジスタQsとメモリトランジスタQmとは、基板1の第1主面上に隣接して配置されている。
選択トランジスタQsのゲート電極(第2のゲート電極)5は、基板1の第1主面上にゲート絶縁膜(第2のゲート絶縁膜)6を介して形成されている。このゲート電極5は、例えば低抵抗な多結晶シリコンからなり、その上面には、例えばタングステンシリサイドのようなシリサイド層20が形成されている。このゲート電極5に印加する電圧により、メモリトランジスタQmを選択するようになっている。また、このゲート電極5の一方の側面には、例えばシリコン酸化膜により形成されたサイドウォール21aが形成されている。なお、ゲート絶縁膜6は、例えばシリコン酸化膜により形成されている。
一方、メモリトランジスタQmのゲート電極(第1のゲート電極)7は、基板1の第1主面上であって、上記選択トランジスタQsのゲート電極5の他方の側面に、ゲート絶縁膜(第1のゲート絶縁膜)2を介して形成されている。このゲート電極7は、ゲート電極5の側面のみに設けられ、その上面はラウンドテーパ状に加工されている。また、このゲート電極7は、例えば低抵抗なp型の多結晶シリコンにより形成されている。これは、本実施の形態では、ゲート電極3側から電荷保持層に対して正孔を注入するので、正孔の注入効率を向上させるためである。ゲート電極7の上面には、例えばタングステンシリサイドのようなシリサイド層20が形成されている。また、このゲート電極7の一方の側面には、例えばシリコン酸化膜により形成されたサイドウォール21bが形成されている。
上記ゲート絶縁膜2は、前記実施の形態1と同様に、例えばシリコン酸化膜からなる絶縁膜2B1と、例えばシリコン窒化膜からなる絶縁膜2B2と、例えば酸素を含むシリコン窒化膜からなる絶縁膜2B3と、例えばシリコン酸化膜からなる絶縁膜2B4とを基板1の第1主面およびゲート電極7の側面から順に積層することで形成されている。このゲート絶縁膜2によりゲート電極7と基板1およびゲート電極5とが絶縁されている。
また、基板1の主面において、上記ゲート電極5の片側には、ドレイン用の拡散層(第2の拡散層)9Dが形成され、ゲート電極7の片側には、ソース用の拡散層(第1の拡散層)9Sが形成されている。すなわち、基板1の第1主面には、ゲート電極5,7が配置される方向に沿って、拡散層9Sと、ゲート電極7により制御される第1のチャネルと、ゲート電極5に制御される第2のチャネルと、拡散層9Dとが配置されている。
拡散層9D,9Sは、不純物濃度が相対的に低い低不純物濃度の拡散層9aと、不純物濃度が相対的に高い高不純物濃度の拡散層9bとを有している。拡散層9aは、チャネル側に形成され、拡散層9bは、チャネルから拡散層9a分だけ離れた位置に拡散層9aに電気的に接続された状態で形成されている。また、拡散層9bの上面には、例えばタングステンシリサイドのようなシリサイド層20が形成されている。ここでは、互いに隣接するメモリセルMC7のドレイン用の拡散層9Dが共有になっている場合が例示されている。
この基板1の第1主面上には、上記ゲート電極5,7、サイドウォール21a,21b、拡散層9D,9Sおよび素子分離領域15等を覆うように、例えばシリコン酸化膜により形成された絶縁膜25が堆積されている。この絶縁膜25上には、ビット線BLが形成されている。このビット線BLは、例えばアルミニウム等のような金属からなり、絶縁膜25に形成されたコンタクトホール26を通じて拡散層9Dと電気的に接続されている。
このようなメモリセルMC7では、拡散層9S,9Dの間に流れる電流の、ゲート電極7による電圧特性変化を記憶情報とさせるようになっている。本実施の形態6の場合も、電荷保持層として用いるゲート絶縁膜2への保持電荷として電子と正孔とを用い、電子は基板1側から注入され、正孔はゲート電極7側から注入される。電子は、メモリトランジスタQmと選択トランジスタQsにより、ゲート電極7,5の間のチャネルに高電界領域を形成し、ソースサイドインジェクションによりゲート絶縁膜2に注入される。
ここでは、メモリトランジスタQmのゲート絶縁膜2に本実施の形態による積層膜を用いることに伴い、メモリセルMC7の消去動作が前記したものと変わることになる。すなわち、消去時には、メモリトランジスタQmのゲート電極7に正電位15Vを与え、ソース用の拡散層9S、ドレイン用の拡散層9D、選択トランジスタQsのゲート電極5および基板1には0Vを与える。これにより、ゲート電極7から電荷保持層(絶縁膜2B2)に正孔が注入される。書き込みおよび読み出し動作については前記したのと同様の動作を行うことができる。
この方式では、消去時に正孔をホットキャリア状態にする必要がないため、前記した消去法のような大きな消去電流が流れることがない。そのため、多くのメモリセルを同時に消去することができる。また、書き込み、消去、保持、読み出しの全てのメモリセル動作において、メモリトランジスタQmのゲート電極7に負電位を加える必要がないため、ゲート電極7の駆動回路構成を簡単なものにすることができる。また、消去時に、高効率で正孔を注入することができるため、閾値を低くすることができる。そのため、選択トランジスタQsによりメモリセルの選択を行うことができる本実施の形態6のメモリセルMC7では、メモリトランジスタQmのゲート電極7を0Vで読み出すことができる。書き込み消去時以外はメモリトランジスタQmのゲート電極7にバイアスがかからない状態になるため、電荷保持にとって有効である。
次に、本実施の形態6の半導体装置の製造方法の一例を図22〜図30により説明する。図22〜図30は、本実施の形態6の半導体装置の製造工程中におけるメモリ領域の要部断面図であって、各図の左側は、図18のX3−X3線に相当する箇所の断面図、右側は、図18のX4−X4に相当する箇所の断面図を示している。ここでは、いわゆる0.13ミクロン世代相当のプロセスを例示する。
まず、図22に示すように、公知の浅溝素子分離(STI: Shallow Trench Isolation)プロセスを用いて、基板1(この段階では半導体ウエハと称する平面略変形状の半導体薄板)の第1主面に活性領域と素子分離領域15を形成する。
続いて、活性領域にシリコン表面を露出させ、基板1の第1主面を熱酸化することにより、例えば2.5nmのゲート絶縁膜6を形成する。その後、多結晶シリコンをCVD法により200nm程度堆積した後、選択ゲートパターンによりパターニングした後、多結晶シリコンをエッチングし、選択トランジスタのゲート電極5(ワード線WL)を形成する。この時、ここでは示していないが、同一の基板1の第1主面上に、演算回路部のMOSFETのゲート電極を同時に加工することができる。
続いて、メモリトランジスタ形成領域のゲート絶縁膜6を除去した後、図23に示すように、基板1の第1主面およびゲート電極5の表面を覆うようにゲート絶縁膜2を前記実施の形態1と同様に形成する。すなわち、露出した基板1の第1主面を4nm程度酸化してシリコン酸化膜により形成された絶縁膜2B1を形成した後、その上に、シリコン窒化膜により形成された絶縁膜2B2をCVD法により4nm程度堆積する。続いて、絶縁膜2B2上に、酸素を含有したシリコン窒化膜により形成された絶縁膜2B3をCVD法により4nm堆積した後、さらにその上に、シリコン酸化膜により形成された絶縁膜2B4をCVD法により1nm程度堆積する(図20参照)。なお、絶縁膜2B1,2B2,2B3,2B4は薄いので、ここではゲート絶縁膜2として説明する。
次いで、図24に示すように、基板1の第1主面上に、高濃度にボロン(B)をインサイチュ(in-situ)でドーピングしたp型の多結晶シリコン膜7AをCVD法により70nm程度堆積する。
続いて、この多結晶シリコン膜7Aに対して異方性エッチングを行うことにより、図25に示すように、選択トランジスタ用のゲート電極5の側面にスペーサ形状のメモリトランジスタ用のゲート電極7を形成する。このとき、ゲート電極7において上層配線とのコンタクトをとる部分には、ホトレジストパターン(マスク)を形成しておく。また、ここでは図示していないが、不要部分の凸型側面から多結晶シリコン膜7Aを除くように、追加エッチングを行うことができる。
その後、図26に示すように、メモリトランジスタ用のゲート電極7は、選択トランジスタ用のゲート電極5の片側のみに形成すれば良いため、不要部分となる多結晶シリコン膜7Aをエッチング除去する。符号の26はホトレジストによるエッチングの保護パターンを示している。このときゲート絶縁膜2を下地保護層として用いることができる。
次いで、保護パターン26を除去した後、図27に示すように、露出したゲート絶縁膜2(ゲート電極7で覆われていないゲート絶縁膜2の部分)をエッチング除去し、洗浄する。
続いて、基板1に対して熱酸化処理を施すことにより基板1の第1主面に2nmのシリコン酸化膜を形成する(図中省略)。その後、ホトレジストによるパターニングを行い、メモリトランジスタ用のゲート電極7側拡散層領域に、砒素(As)を10keV、1015cm−2のドーズ量でイオン打ち込みすることにより、拡散層9aを形成する。
次いで、図28に示すように、基板1の第1主面上に、スペーサとなるシリコン酸化膜21を100nm程度堆積する。この工程は公知のLDD(Lightly doped drain)プロセスであり、不揮発性メモリの周辺回路やその他の演算回路部等のMOSFETを同時に形成することができる。すなわち、周辺の演算回路部のMOSFETも低不純物濃度の拡散層9aをチャネルの両側に持つ構成になる。
続いて、シリコン酸化膜21に対して異方性のドライエッチング処理を施すことにより、図29に示すように、選択トランジスタ用のゲート電極5およびメモリトランジスタ用のゲート電極7の片側側面にサイドウォール21a,21bを形成する。
その後、ゲート電極5,7およびサイドウォール21a,21bをマスクとして、基板1の第1主面に砒素(As)をイオン打ち込み法により導入することにより、拡散層9bを形成する。この不純物ドーピングにあわせて選択トランジスタ用のゲート電極5にも不純物をドーピングすることができる。なお、不揮発性メモリの周辺回路やその他の演算回路部等のMOSFETも高不純物濃度の拡散層9bをチャネルの両側に拡散層9aを介して持つ構成になる。
次いで、公知のサリサイドプロセスにより、図30に示すように、選択トランジスタ用のゲート電極5、メモリトランジスタ用のゲート電極7、ソースおよびドレイン用の拡散層9b、ドレイン拡散層9bの上面にシリサイド層20を形成する。なお、不揮発性メモリの周辺回路やその他の演算回路部等のMOSFETのゲート電極、ソースおよびドレイン用の拡散層の上面にもシリサイド層20を形成する。
このようにして、選択トランジスタQsおよびメモリトランジスタQmを形成し、消去時にゲート電極7側からゲート絶縁膜2の電荷保持層に正孔を注入するスプリットゲート構造のメモリセルMC7を形成する。以下、通常のCMOS(Complementary MOS)プロセスの配線工程を採用することにより、図18〜図21に示した半導体装置1を製造する。
ここでは、メモリトランジスタQmのゲート電極7を自己整合的に形成した例を示したが、図31のメモリセルMC8に示すように、メモリトランジスタQmのゲート電極7を、選択トランジスタQsのゲート電極5の側面に形成するとともに、ゲート電極5の上面にも被せるようにパターニングしても良い。この場合、実施の形態6で説明した構成に比べて、消去時の正孔注入動作の安定性を向上させることができる。
(実施の形態7)
本実施の形態7においては、前記実施の形態6で示したメモリセルの選択トランジスタ用のゲート電極と、メモリトランジスタ用のゲート電極とを入れ替えた場合の構成例を説明する。
図32は、本実施の形態7の半導体装置のメモリセルMC9の要部断面図を示している。ここでは、メモリセルMC9のメモリトランジスタQmのゲート電極7が平坦状に形成されている。ゲート電極7と基板1との間のゲート絶縁膜2も平坦に形成されている。なお、ゲート絶縁膜2のバンド構造は前記実施の形態1で説明したのと同じである。
ゲート電極7の上面には、例えばシリコン酸化膜により形成されたキャップ絶縁膜27が形成されている。ゲート電極7の片側の側面には、例えばシリコン酸化膜により形成されたサイドウォール28を介して選択トランジスタQsのゲート電極5が形成されている。これにより、ゲート電極5,7は互いに絶縁されている。ゲート電極5の上部はラウンドテーパ状に形成されている。ゲート電極5は、異方性のドライエッチングにより自己整合的に形成されている。
この構造では、メモリトランジスタQmのゲート電極7を平坦な形状に形成でき、積層膜にかかる電界を一定にできるため、前記実施の形態6に比べて均一に正孔を注入することができる。
ここでは、選択トランジスタQsのゲート電極5を自己整合的に形成した例を示したが、図33に示すメモリセルMC10のように、選択トランジスタQsのゲート電極5を、メモリトランジスタQmのゲート電極7の側面に形成するとともに、ゲート電極7の上面にも被せるようにパターニングしても良い。
この場合、ゲート電極5をパターニングする際に、周辺のCMOS回路のMOSFETのゲート電極を同時にパターン形成することができ、加工を簡便なものにすることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明は、不揮発性メモリ構造を有する半導体装置の製造業に適用できる。
(a)は代表的な不揮発性メモリセルの平面図、(b)は(a)のX1−X1線の断面図である。 (a),(b),(c),(d)は不揮発性メモリセルの書き込み、消去動作および読み出し動作時の説明図である。 (a)は選択トランジスタとメモリトランジスタとを有する不揮発性メモリセルの等価回路図、(b)は(a)に示す回路に対応する不揮発性メモリセルの平面図、(c)は(b)のX2−X2線の断面図である。 図3の不揮発性メモリセルを用いてメモリセルアレイを構成した場合の一例の回路図である。 図3の不揮発性メモリセルの代表的な書き込み動作オペレーションの説明図である。 図3の不揮発性メモリセルの代表的な消去動作オペレーションの説明図である。 本発明の一実施の形態である半導体装置の製造工程中の不揮発性メモリセルの断面図である。 図7に続く半導体装置の製造工程中の不揮発性メモリセルの断面図である。 図8に続く半導体装置の製造工程中の不揮発性メモリセルの断面図である。 図9に続く半導体装置の製造工程中の不揮発性メモリセルの断面図である。 (a)は本発明者が検討した図1のMONOS構造の不揮発性メモリセルの電荷保持層を有するゲート絶縁膜のバンド構造の説明図、(b)は図10の不揮発性メモリセルの電荷保持層を有するゲート絶縁膜のバンド構造の説明図である。 (a)は電子注入における本発明者が検討した図1のMONOS構造の不揮発性メモリセルの電荷保持層を有するゲート絶縁膜のバンド構造の説明図、(b)は電子注入における図10の不揮発性メモリセルの電荷保持層を有するゲート絶縁膜のバンド構造の説明図である。 (a)は正孔注入における本発明者が検討した図1のMONOS構造の不揮発性メモリセルの電荷保持層を有するゲート絶縁膜のバンド構造の説明図、(b)は正孔注入における図10の不揮発性メモリセルの電荷保持層を有するゲート絶縁膜のバンド構造の説明図である。 本発明の他の実施の形態(実施の形態2)である半導体装置の不揮発性メモリセルの電荷保持層を有するゲート絶縁膜のバンド構造の説明図である。 本発明の他の実施の形態(実施の形態3)である半導体装置の不揮発性メモリセルの電荷保持層を有するゲート絶縁膜のバンド構造の説明図である。 本発明の他の実施の形態(実施の形態4)である半導体装置の不揮発性メモリセルの電荷保持層を有するゲート絶縁膜のバンド構成の説明図である。 本発明の他の実施の形態(実施の形態5)である半導体装置の不揮発性メモリセルの電荷保持層を有するゲート絶縁膜のバンド構成の説明図である。 本発明の他の実施の形態(実施の形態6)である半導体装置の不揮発性メモリセルの平面図である。 図18のX3−X3線の断面図である。 図19の不揮発性メモリセルの要部拡大断面図である。 図18のX4−X4線の断面図である。 図18の半導体装置の製造工程中におけるメモリ領域の要部断面図であって、左側は、図18のX3−X3線に相当する箇所の断面図、右側は、図18のX4−X4に相当する箇所の断面図である。 図22に続く図18の半導体装置の製造工程中におけるメモリ領域の要部断面図であって、左側は、図18のX3−X3線に相当する箇所の断面図、右側は、図18のX4−X4に相当する箇所の断面図である。 図23に続く図18の半導体装置の製造工程中におけるメモリ領域の要部断面図であって、左側は、図18のX3−X3線に相当する箇所の断面図、右側は、図18のX4−X4に相当する箇所の断面図である。 図24に続く図18の半導体装置の製造工程中におけるメモリ領域の要部断面図であって、左側は、図18のX3−X3線に相当する箇所の断面図、右側は、図18のX4−X4に相当する箇所の断面図である。 図25に続く図18の半導体装置の製造工程中におけるメモリ領域の要部断面図であって、左側は、図18のX3−X3線に相当する箇所の断面図、右側は、図18のX4−X4に相当する箇所の断面図である。 図26に続く図18の半導体装置の製造工程中におけるメモリ領域の要部断面図であって、左側は、図18のX3−X3線に相当する箇所の断面図、右側は、図18のX4−X4に相当する箇所の断面図である。 図27に続く図18の半導体装置の製造工程中におけるメモリ領域の要部断面図であって、左側は、図18のX3−X3線に相当する箇所の断面図、右側は、図18のX4−X4に相当する箇所の断面図である。 図28に続く図18の半導体装置の製造工程中におけるメモリ領域の要部断面図であって、左側は、図18のX3−X3線に相当する箇所の断面図、右側は、図18のX4−X4に相当する箇所の断面図である。 図29に続く図18の半導体装置の製造工程中におけるメモリ領域の要部断面図であって、左側は、図18のX3−X3線に相当する箇所の断面図、右側は、図18のX4−X4に相当する箇所の断面図である。 本発明のさらに他の実施の形態である半導体装置の不揮発性メモリセルの断面図である。 本発明の他の実施の形態(実施の形態7)である半導体装置の不揮発性メモリセルの断面図である。 本発明のさらに他の実施の形態である半導体装置の不揮発性メモリセルの断面図である。
符号の説明
1 半導体基板
2 ゲート絶縁膜(第1のゲート絶縁膜)
2A1 絶縁膜
2A2 絶縁膜
2A3 絶縁膜
2B1 絶縁膜(第1絶縁膜)
2B2 絶縁膜(第2絶縁膜、電荷保持層)
2B3 絶縁膜(第3絶縁膜)
2B4 絶縁膜(第4絶縁膜)
2B5 絶縁膜(第2絶縁膜、電荷保持層)
2C1 絶縁膜
2C2 絶縁膜
2C3 絶縁膜
3 ゲート電極
4a,4b 拡散層
5 ゲート電極(第2のゲート電極)
6 ゲート絶縁膜(第2のゲート絶縁膜)
7 ゲート電極(第1のゲート電極)
7A 多結晶シリコン膜
9S 拡散層(第1の拡散層)
9D 拡散層(第2の拡散層)
9a 拡散層
9b 拡散層
15 素子分離領域
17 絶縁膜
18 コンタクトホール
19a,19b 拡散層電極
20 シリサイド層
21 シリコン酸化膜
21a,21b サイドウォール
25 絶縁膜
26 保護パターン
27 キャップ絶縁膜
28 サイドウォール
MC0 不揮発性メモリセル
MC1,MC2,MC3,MC4,MC5,MC6 不揮発性メモリセル
MC7,MC8,MC9,MC10 不揮発性メモリセル
Qs 選択トランジスタ(第2の絶縁ゲート型電界効果トランジスタ)
Qm メモリトランジスタ(第1の絶縁ゲート型電界効果トランジスタ)
WL,SGL0〜SGL3、MGL0〜MGL3 ワード線
BL,BL0,BL1,BL2 ビット線
SL0,SL1 ソース線
e 電子
h 正孔

Claims (10)

  1. 半導体基板の主面上に形成されたゲート絶縁膜を電荷保持層として用いる不揮発性メモリ素子を有し、
    前記ゲート絶縁膜は、前記半導体基板側から順に、第1絶縁膜、第2絶縁膜、第3絶縁膜および第4絶縁膜を積層した構造を有しており、前記第3絶縁膜は、そのバンドギャップが前記第2絶縁膜のバンドギャップよりも大きく、電荷に対してエネルギー障壁を持ち、
    前記第4絶縁膜は、そのバンドギャップが前記第2絶縁膜のバンドギャップよりも大きく、
    前記電荷保持層として用いる前記ゲート絶縁膜への保持電荷として電子と正孔とを用い、
    前記電子は前記半導体基板から前記電荷保持層へ注入され、前記正孔は前記ゲート電極から前記電荷保持層へ注入され、
    前記電子はホットキャリア状態で注入され、前記正孔はトンネル現象により注入されることを特徴とする半導体装置。
  2. 請求項1記載の半導体装置において、前記第1絶縁膜がシリコン酸化膜により形成され、前記第2絶縁膜がシリコン窒化膜により形成され、前記第3絶縁膜が酸素を含有するシリコン窒化膜により形成され、前記第4絶縁膜がシリコン酸化膜により形成されていることを特徴とする半導体装置。
  3. 請求項2記載の半導体装置において、前記第2絶縁膜のシリコンの組成比が化学量論的組成のシリコン窒化膜のシリコンの組成比よりも大きいことを特徴とする半導体装置。
  4. 請求項1記載の半導体装置において、前記第3絶縁膜の誘電率が、前記第2絶縁膜の誘電率よりも低いことを特徴とする半導体装置。
  5. 請求項1記載の半導体装置において、前記ゲート電極が、p型の多結晶シリコンにより形成されていることを特徴とする半導体装置。
  6. 半導体基板の主面に形成された不揮発性メモリ素子を形成する第1の絶縁ゲート型電界効果トランジスタと、
    前記半導体基板の主面に前記第1の絶縁ゲート型電界効果トランジスタに隣接して形成された第2の絶縁ゲート型の電界効果トランジスタとを備え、
    前記第1の絶縁ゲート型電界効果トランジスタは、
    前記半導体基板の主面上に形成された電荷保持層として用いる第1のゲート絶縁膜と、
    前記第1のゲート絶縁膜上に形成された第1のゲート電極とを有し、
    前記第2の絶縁ゲート型の電界効果トランジスタは、
    前記半導体基板の主面上に形成された第2のゲート絶縁膜と、
    前記第2のゲート絶縁膜上に形成された第2のゲート電極とを有し、
    前記第1のゲート絶縁膜は、前記半導体基板側から順に、第1絶縁膜、第2絶縁膜、第3絶縁膜および第4絶縁膜を積層した構造を有しており、前記第3絶縁膜は、そのバンドギャップが前記第2絶縁膜のバンドギャップよりも大きく、電荷に対してエネルギー障壁を持ち、
    前記第4絶縁膜は、そのバンドギャップが前記第2絶縁膜のバンドギャップよりも大きく、
    前記電荷保持層として用いる前記第1のゲート絶縁膜への保持電荷として電子と正孔とを用い、
    前記電子は前記半導体基板から前記電荷保持層へ注入され、前記正孔は前記第1のゲート電極から前記電荷保持層へ注入され、
    前記電子はホットキャリア状態で注入され、前記正孔はトンネル現象により注入されることを特徴とする半導体装置。
  7. 請求項6記載の半導体装置において、
    前記半導体基板の主面には、前記第1のゲート電極および前記第2のゲート電極が配置される方向に沿って、第1の拡散層と、前記第1のゲート電極により制御される第1のチャネルと、前記第2のゲート電極に制御される第2のチャネルと、第2の拡散層とが配置され、
    前記第1の拡散層と前記第2の拡散層との間に流れる電流の前記第1のゲート電極による電圧特性変化を記憶情報とさせることを特徴とする半導体装置。
  8. 請求項6記載の半導体装置において、前記第2のゲート電極に印加する電圧により、前記不揮発性メモリ素子を選択することを特徴とする半導体装置。
  9. 請求項6記載の半導体装置において、前記第1、第2の絶縁ゲート型電界効果トランジスタにより、前記第1のゲート電極と前記第2のゲート電極との間のチャネルに高電界領域を形成し、電子をソースサイドインジェクションにより前記第1のゲート絶縁膜に注入することを特徴とする半導体装置。
  10. 請求項6記載の半導体装置において、前記第1絶縁膜がシリコン酸化膜により形成され、前記第2絶縁膜がシリコン窒化膜により形成され、前記第3絶縁膜が酸素を含有するシリコン窒化膜により形成され、前記第4絶縁膜がシリコン酸化膜により形成されていることを特徴とする半導体装置。
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