JP2006196643A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】 消去動作に伴うＧｍの劣化を改善した不揮発性半導体記憶装置を提供する。
【解決手段】 不揮発性メモリがゲート絶縁膜１０２および選択ゲート電極１０３を有する選択ＭＯＳ型トランジスタと、下層電位障壁膜１０４、第１の電荷保持膜１０５および第２の電荷保持膜１０６よりなる容量絶縁膜と、メモリゲート電極１０７とを有するメモリＭＯＳ型トランジスタとで構成され、第１の電荷保持膜１０５に化学量論的にＳｉが過剰なＳｉ窒化膜、第２の電荷保持膜にＳｉ酸窒化膜を用いた構造とする。
【選択図】 図１

Description

本発明は不揮発性半導体記憶装置に係り、特に低電圧、高速プログラミングが可能な高信頼性の不揮発性半導体記憶装置に関する。

絶縁膜を記憶ノードとする不揮発性メモリ（不揮発性半導体記憶装置）の代表的な例としてＭＮＯＳ（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）メモリ、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）メモリが挙げられる。ＭＮＯＳメモリは、導電性ゲート電極（Ｍ）、シリコン窒化膜（Ｎ、以下「Ｓｉ窒化膜」という）、シリコン酸化膜（Ｏ、以下「Ｓｉ酸化膜」という）および半導体基板（Ｓ）の積層構造からなり、ＭＯＮＯＳメモリは、導電性ゲート電極（Ｍ）、Ｓｉ酸化膜（Ｏ）、Ｓｉ窒化膜（Ｎ）、Ｓｉ酸化膜（Ｏ）および半導体基板（Ｓ）の積層構造からなる。両者ともに電荷保持機能を有するＳｉ窒化膜にキャリアを注入、放出することで情報を記憶する。

上記不揮発性メモリの構造やプログラム方法については、例えば、特許文献１（特開２００１−１０２４６６号公報（対応ＵＳＰ６，２５５，１６６号））、特許文献２（特開２００１−１４８４３４号公報）等に開示されている。また、不揮発性メモリの消去速度、書換え耐性、データ保持特性（リテンション特性）等の性能向上に関して、電荷保持領域の膜構成に着目したものが、特許文献３（特開２００４−２３５５１９号公報）に開示されている。

ここでは、特許文献３（特開２００４−２３５５１９号公報）に開示されているタイプのメモリセルの構造と動作を、図２５を用いて簡単に説明する。

この不揮発性メモリは、記憶部を構成するメモリＭＯＳ型トランジスタと、そのメモリ部を選択して情報を読み出すための選択ＭＯＳ型トランジスタの、２つのＭＯＳ型トランジスタから構成されている。選択ＭＯＳ型トランジスタの拡散層（ソース領域）４０７はビット線に、選択ゲート電極［ＳＧ］４０３は制御ゲート配線に接続されている。一方、メモリＭＯＳ型トランジスタの拡散層（ドレイン領域）４０８は共通線に、メモリゲート電極［ＭＧ］４０５はワード線に接続されている。なお、上記ソース領域、ドレイン領域の名称は読み出し動作時の電圧関係により異なるので、名称が逆であっても問題はない。

ここではゲート電極が２つあるため、選択ＭＯＳトランジスタのゲート電極を［ＳＧ：Ｓｅｌｅｃｔｉｖｅ Ｇａｔｅ］、メモリＭＯＳトランジスタのゲート電極を［ＭＧ：Ｍｅｍｏｒｙ Ｇａｔｅ］と記載する。

メモリＭＯＳ型トランジスタの容量絶縁膜４０４は、２層膜、３層膜、もしくは４層膜で構成されている。２層膜の例を挙げると、シリコン基板（以下、「Ｓｉ基板」という）４０１表面側から、Ｓｉ酸化膜（第１層膜）、Ｓｉ酸窒化膜（第２層膜）で構成されている。膜厚は、第１層膜が３〜４ｎｍ程度、第２層膜が１０ｎｍ〜３０ｎｍである。

３層膜の例を挙げると、Ｓｉ基板４０１表面側から、Ｓｉ酸化膜（第１層膜）、Ｓｉ窒化膜（第２層膜）、およびＳｉ酸化膜（第３層膜）で構成されている。第１層膜〜第３層膜の膜厚は、それぞれ、３〜４ｎｍ程度、４ｎｍ程度、及び１０ｎｍ〜３０ｎｍである。

また別の３層膜の例では、Ｓｉ基板４０１表面側から、Ｓｉ酸化膜（第１層膜）、Ｓｉ酸窒化膜（第２層膜）、およびＳｉ窒化膜（第３層膜）で構成されており、各層の膜厚は、それぞれ、３〜４ｎｍ程度、１０ｎｍ〜３０ｎｍ、及び４ｎｍ程度である。

４層膜の例を挙げると、Ｓｉ基板４０１表面側から、Ｓｉ酸化膜（第１層膜）、Ｓｉ窒化膜（第２層膜）、Ｓｉ酸窒化膜（第３層膜）、及びＳｉ窒化膜（第４層膜）で構成されている。それぞれの膜厚は、３〜４ｎｍ程度、４ｎｍ程度、１０ｎｍ〜３０ｎｍ、及び４ｎｍ程度である。

上記メモリＭＯＳ型トランジスタにおいては、Ｓｉ窒化膜、Ｓｉ酸窒化膜がキャリア保持機能を有する電荷保持絶縁膜であるが、電子トラップ密度と膜厚の関係から、主たる電荷保持膜はＳｉ酸窒化膜となっている。薄いＳｉ窒化膜は、消去時にメモリゲート電極［ＭＧ］４０５から注入される正孔をＳｉ基板４０１側へ到達させないために形成されている。なお、メモリＭＯＳ型トランジスタの容量絶縁膜４０４の第１層膜はＳｉ酸化膜（電位障壁膜）である。

書込み動作は、選択ＭＯＳ型トランジスタの拡散層（ソース領域）４０７およびそのゲート電極［ＳＧ］４０３に所定の電圧を印加して選択ＭＯＳ型トランジスタをオン状態にすると同時に、メモリＭＯＳ型トランジスタの拡散層（ドレイン領域）４０８およびそのゲート電極［ＭＧ］４０５に所定の電圧を印加する。この時、Ｓｉ基板表面のキャリアの一部がメモリＭＯＳ型トランジスタのゲート電界により容量絶縁膜４０４に注入される。注入されたキャリアは容量絶縁膜４０４の第１層膜であるＳｉ酸化膜の電位障壁を超えて、その上層に位置するＳｉ酸窒化膜、もしくはＳｉ窒化膜とＳｉ酸窒化膜に捕獲される。

消去動作は、メモリＭＯＳ型トランジスタのゲート電極［ＭＧ］４０５に、所定の電圧を印加することで、電荷保持膜からメモリゲート電極４０５へ電子を引き抜く方法である。この消去方法は、書込み動作と同じ極性（メモリゲート電極の印加電圧）を用いて消去ができるため、回路構成が容易でチップ面積も小さくできる利点がある。

読み出し動作は、選択ＭＯＳ型トランジスタをオン状態にした時、メモリＭＯＳ型トランジスタのしきい値電圧の状態により、所定の電流が流れるか否かに応じて記憶情報を読み出す。

特開２００１−１０２４６６号公報（対応ＵＳＰ６，２５５，１６６号） 特開２００１−１４８４３４号公報 特開２００４−２３５５１９号公報

本発明者らは、不揮発性半導体記憶装置の研究・開発に従事しており、装置の高性能化に関する種々の検討を行っている。

例えば、書込みや消去速度の高速化、書換え（書込み／消去）耐性の向上、及びデータ保持特性の向上等を図るための装置の構造、また、高速書込みや高速消去の方法等を検討している。

特許文献３には、メモリＭＯＳ型トランジスタの電荷保持膜の一例として、例えばＳｉ窒化膜／Ｓｉ酸窒化膜の積層膜を用いることが記載されている。我々の検討によれば、上記膜構成にすることで書換え耐性は向上し、プログラム格納等の１万回以下の書換えには十分対応できる。しかし、数万回以上の書換えが必要なデータ格納に関しては、十分な書換え耐性とは言えない。また、特許文献３にはＳｉ窒化膜の組成と特性についての詳細な検討はなされていない。

本発明の目的は、不揮発性半導体記憶装置の性能の向上を図ることにある。

特に、消去速度の高速化を図ることにある。また、電流駆動能力の劣化を防止することで書換え耐性を向上することにある。また、データ保持特性の向上を図ることにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明に係る不揮発性半導体記憶装置は、半導体基板内に形成された第１および第２半導体領域と、前記第１および第２半導体領域間上の前記半導体基板上に形成された第１導電体および第２導電体と、前記第１導電体と前記半導体基板との間に形成された第１絶縁膜と、前記第２導電体と前記半導体基板との間に形成された第２絶縁膜と、を有し、前記第２絶縁膜は、電位障壁膜と、前記電位障壁膜上に形成された電荷保持膜よりなり、前記電荷保持膜は、Ｓｉ窒化膜とＳｉ酸窒化膜との積層膜とを含み、前記Ｓｉ窒化膜は、化学量論比のＳｉ窒化膜（Ｓｉ_３Ｎ_４）とＳｉとを用いて、［Ｓｉ_３Ｎ_４］_Ｘ・［Ｓｉ］_１−Ｘとした場合に、Ｘが、０．７５≦Ｘ≦０．９５の範囲にあることを特徴とするものである。

あるいは、Ｓｉ窒化膜の含有窒素濃度（Ｃ_Ｎ）で表した場合には、前記Ｓｉ窒化膜の窒素含有量は、４２．８％以上、５４．３％以下である。

次に、発明の実施の形態を説明する前に、本発明の基本概念について記述する。従来技術（特許文献３）に開示されているように、メモリゲート電極［ＭＧ］４０５に、大きい正の電圧を印加する消去条件においては、電荷保持膜４０４に捕獲されている電子はメモリゲート電極［ＭＧ］４０５へ引き抜かれるが、同時にメモリゲート電極［ＭＧ］４０５からは正孔が注入される。この注入された正孔の一部は、電荷保持膜中４０４の電子と再結合して消去に寄与するが、一部の正孔はＳｉ基板４０１直上に形成された電位障壁膜（例えばＳｉ酸化膜）を飛び越えて、Ｓｉ基板４０１に注入される。この、消去動作時にＳｉ基板４０１に到達した正孔が、Ｓｉ基板４０１とＳｉ酸化膜界面の界面準位密度を増加させ、メモリＭＯＳトランジスタの電流駆動能力Ｇｍ（電流供給能力としての相互コンダクタンス）の低下を招いている。本発明の基本概念は、上記消去動作時にＳｉ基板４０１へ注入される正孔量を抑制することに加え、消去時間の高速化を図り、消去に伴うＧｍの劣化を抑制することにある。以下、図を用いて詳細な説明を行う。

図２６に、書込み／消去を繰り返した場合の、メモリＭＯＳトランジスタのゲート電圧Ｖｍｇ［Ｖ］とドレイン電流Ｉｄ［Ａ］の一例を示す。図は消去側のＶｍｇ−Ｉｄ特性を示しており、矢印の方向に従い、書込み／消去回数が増加することに対応している。書込み／消去を行う前の初期状態（図中の実線）では、Ｇｍ劣化が無いためサブスレッショルド値は小さい（非飽和領域のＶｍｇ−Ｉｄの傾きが大きい）。

しかし、書込み／消去を繰り返すと、消去に伴うＧｍ劣化によりサブスレッショルド値が増大する（Ｖｍｇ−Ｉｄの傾きが小さくなる）。例えば、図２６のドレイン電流が０．１ｍＡ（１０^−４Ａ）になるゲート電圧を消去側のしきい電圧とすれば、しきい電圧はマイナス１Ｖからプラス３．５Ｖまで変化することになる。つまり、消去側のしきい電圧が、書込み／消去の繰り返し動作で上昇していく不良となる。厳密には、製品動作では、しきい電圧が所定の電圧になるまで消去を追加するので、所定の時間内に消去を完了することができなくなる。この、消去動作に伴うＧｍ劣化、→消去時間の増加、→Ｇｍ劣化という悪循環が、書換え回数低下の最大の障害となっている。

一方、消去動作に伴うＧｍの劣化は、書換え回数だけでなくデータ保持特性を劣化させる原因の一つでもある。図２７に、高温状態（１１０℃）保持時のＶｍｇ−Ｉｄ特性の経時変化を示す。この図は、書込み／消去を１００００回繰り返した後の、書込み側のＶｍｇ−Ｉｄ特性を示しており、矢印方向が時間経過に対応する。図中の実線は、書込み直後の初期特性を示している。図から明らかなように、データ保持時間の経過に伴いＶｍｇ−Ｉｄ特性のサブスレッショルド値は小さくなっていく。これは、高温状態でのＧｍの回復（界面準位密度の減少）を示しており、電荷保持膜からの電荷漏洩とは無関係である。例えば、図２７のドレイン電流が０．１ｍＡ（１０^−４Ａ）になるゲート電圧を、書込み側のしきい電圧とすれば、しきい電圧は５Ｖから２．５Ｖまで減少することになる。つまり、電荷漏洩が無くても、サブスレッショルド値の回復だけで、データ保持特性が劣化することになる。

以上、示したように、書換えに伴うメモリＭＯＳトランジスタのＧｍの劣化は、書換え回数の低下だけでなく、データ保持特性の劣化をも招いている。本発明は、書換え動作、特に消去動作に伴う素子特性の劣化を抑制することを目的としている。

従来技術（特許文献３）は、メモリゲート電極からＳｉ基板に到達する正孔注入量の抑制が可能になるが、本発明では、正孔注入量の抑制は無論のこと、消去時間の大幅な短縮が可能になる。これにより、消去１回あたりの正孔注入量が著しく減少し、書換え回数やデータ保持特性が飛躍的に改善される。

本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。

不揮発性半導体記憶装置の性能の向上を図ることができる。

特に、消去速度の高速化が可能となり、書換え耐性や電荷保持特性の向上を図ることができる。

本発明の実施例について、添付図面を参照しながら以下詳細に説明する。
本発明の実施例を説明する前に、本発明者らがあらかじめ検討した事項について説明する。

まず、本発明者らは、化学量論的にＳｉ過剰なＳｉ窒化膜（以下「ＳＲＮ膜」と記述する）を絶縁膜とするＭＩＳ型キャパシタを用いて、ＳＲＮ膜の膜組成とリーク電流の関係について詳細な検討を行った。図２に測定に用いたＭＩＳキャパシタの断面構造を示す。ｐ型単結晶Ｓｉ基板２０１上に素子分離領域２０２、ＳＲＮ膜２０３、及びリンを高濃度に含んだｎ型多結晶Ｓｉゲート電極２０４を有したＭＩＳキャパシタである。ここでは、ＳＲＮ膜の成膜条件だけをパラメータとした。

ＳＲＮ膜の形成には、枚葉式の減圧化学気相成長（ＬＰ−ＣＶＤ）装置を用いた。原料ガスには、モノシラン（ＳｉＨ_４）とアンモニア（ＮＨ_３）を用い、７００℃の温度で成膜した。ＳＲＮ膜の組成Ｘは、ＳｉＨ_４とＮＨ_３の流量比を調整することにより、０．７０≦Ｘ≦１の範囲で制御した。

図３に、組成Ｘの異なるＳＲＮ膜のリーク電流（電流密度−電界強度特性）の比較を示す。縦軸はＭＩＳキャパシタの面積で規格化した電流密度（Ｊｇ）で、横軸はＳＲＮ膜の光学膜厚で規格化した電界強度（Ｅｇ）で示している。図の実線は化学量論比のＳｉ_３Ｎ_４膜で、破線は組成Ｘの異なるＳＲＮ膜のリーク電流特性である。図の矢印方向、すなわちリーク電流が増加するほど、よりＳｉリッチなＳＲＮ膜となる。なお、ＳＲＮ膜（Ｓｉ_３Ｎ_４膜を含む）の光学膜厚は１００ｎｍとした。

図４に、ＳＲＮ膜の膜組成Ｘと絶縁耐圧の関係を示す。縦軸は絶縁耐圧を電界強度で示したものであり、図３のリーク電流密度が１μＡ／ｃｍ^２になるときのゲート電界強度である。ＳＲＮ膜の絶縁耐圧は、膜の組成がよりＳｉリッチになる（組成Ｘが小さくなる）に従い低下する。また、ＳＲＮ膜の組成、Ｘ≦０．７５（膜中窒素濃度；４２．８６％以下）の領域では、ほとんど絶縁耐性がないことが分かった。

これは、以下の理由によると考えられる。図５ＡにＳｉ_３Ｎ_４膜、図５ＢにＳＲＮ膜を絶縁膜とするＭＩＳキャパシタのバンドダイアグラムを示す。なお、図５Ａおよび図５Ｂにおいて、Ｓｉ＿ｓｕｂはＳｉ基板を示している。

周知のように、Ｓｉ_３Ｎ_４膜のリーク電流は膜中のトラップ準位を介したＰｏｏｌ−Ｆｒｅｎｋｅｌ型（Ｐ−Ｆ型）の伝導機構を示す。Ｓｉ_３Ｎ_４膜の成膜方法やトラップ準位の測定方法で若干の違いはあるが、一般的にはＳｉ_３Ｎ_４膜のトラップ準位の深さ（Ｅｔ）は、約１．２〜１．６ｅＶ程度である。一方、化学量論的にＳｉが過剰であるＳＲＮ膜は、膜中に形成されるＳｉ−Ｓｉ結合などの影響により、複数の浅いトラップ準位が形成される（図５Ｂ）。Ｐ−Ｆ型のリーク電流は、上記トラップ準位を介した電流であり、その準位の深さ（Ｅｔ）に対し指数関数的に変化する。ＳＲＮ膜が、よりＳｉ過剰な組成になることでリーク電流が増加する原因は、浅いトラップ準位が増加し、その準位を介した電流が流れるためと考えられる。

次に、ＳＲＮ膜に浅いトラップ準位が形成される現象を、他の構造のＭＩＳキャパシタでも評価した。図６に、測定に用いたＭＩＳキャパシタの断面構造を示す。基本的には、先に示した図２の構造と同じで、単結晶Ｓｉ基板３０１上に形成した、素子分離領域３０２、容量絶縁膜３０３、３０４、３０５、及び高濃度ｎ型多結晶Ｓｉゲート電極３０６で構成されている。Ｓｉ基板３０１とゲート電極３０６の間に位置する容量絶縁膜は、Ｓｉ基板３０１側から、Ｓｉ酸化膜３０３、及びその上に位置する中間膜３０４、更に最上層に位置するＳｉ酸窒化膜（ＳｉＯＮ膜）３０５から構成されている。それぞれの膜厚は、Ｓｉ基板側より、５ｎｍ、４ｎｍ、１８ｎｍである。なお、比較のために中間膜３０４をＳｉ_３Ｎ_４膜とした場合と、ＳＲＮ膜とした場合の試料を作製した。

最上層のＳｉ酸窒化膜３０５は、ジクロルシラン（ＳｉＨ_２Ｃｌ_２）、アンモニア（ＮＨ_３）および亜酸化窒素（Ｎ２Ｏ）を原料ガスとする減圧ＣＶＤ法で形成した。形成温度は７８０℃、全圧は６０Ｐａとした。膜中の酸素濃度は、アンモニアと亜酸化窒素の流量を調整することで２５％に設定した。

図６に示したＭＩＳ型キャパシタのＳｉ基板３０１を接地し、ゲート電極３０６に負の電圧を印加することで、３層の容量絶縁膜３０３、３０４、３０５に、１ｍＣ／ｃｍ^２の電荷を注入した（ゲート電極３０６側からの電子注入）。なお、注入電流密度Ｊｇは１μＡ／ｃｍ^２とした。

図７及び図８に、電荷注入前後の容量−電圧特性（Ｃ−Ｖ特性）の一例を示す。図中の（ａ）は電荷注入前、（ｂ）は電荷注入後に対応する。図７は中間層３０４としてＳｉ_３Ｎ_４膜を、図８はＳＲＮ膜を用いた場合である。図７に示すように、Ｓｉ_３Ｎ_４膜を用いた試料のＣ−Ｖ特性は、電荷を注入するとプラス側に約２．１Ｖシフトする。これは電子がＳｉ_３Ｎ_４膜中に捕獲されたことに対応する。これに対し、図８のＳＲＮ膜３０４を用いた試料は、約０．１５Ｖ程度しかシフトしない。これは、ＳＲＮ膜３０４中に電子がほとんど捕獲されないことを示している。

図９に、ＳＲＮ膜３０４の組成ＸとＣ−Ｖ特性から求めたフラットバンドシフト量（ΔＶｆｂ）の関係を示す。電荷注入量は１ｍＣ／ｃｍ^２、注入電流密度は１μＡ／ｃｍ^２である。組成Ｘ＝１は、化学量論比のＳｉ_３Ｎ_４膜に対応する。フラットバンドシフト量（ΔＶｆｂ）は、膜の組成Ｘ＝０．９８近傍でＸの減少に伴って僅かに増加するが、それ以下の範囲では、組成Ｘの減少に伴い低下する。つまり、ＳＲＮ膜３０４の組成がＸ＝０．９８近傍では電子捕獲量は最大となりＳｉ_３Ｎ_４膜よりも電子捕獲量は大きくなるが、Ｘ≦０．９５以下の領域ではＳｉ_３Ｎ_４膜よりも電子捕獲量が小さくなる。これは、以下の原因によるものと考えられる。

図１０及び図１１にゲート電極３０６側から電子を注入する場合の、バンドダイアグラムを示す。図１０は中間層３０４をＳｉ_３Ｎ_４膜とした場合、図１１は中間層３０４をＳＲＮ膜とした場合である。図１０に示すように、ゲート電極３０６側からＳｉ酸窒化膜３０５の伝導帯に注入された電子は、Ｓｉ酸窒化膜３０５のトラップ準位を介してＳｉ_３Ｎ_４膜まで到達する。大部分の電子はＳｉ_３Ｎ_４膜の導電帯からＦＮトンネリングによりＳｉ基板３０１側へ抜ける（図中のＪ_ＦＮ（ａ）に対応）が、一部の電子はＳｉ_３Ｎ４膜のトラップ準位へ捕獲される。先に示したようにＳｉ_３Ｎ_４膜のトラップ準位の深さは約１．２ｅＶ〜１．６ｅＶである。また、Ｓｉ_３Ｎ_４膜とＳｉＯ_２膜３０３のバンドオフセット（電子に対する障壁高さ）は約１ｅＶである。従って、Ｓｉ_３Ｎ_４膜のトラップ準位に捕獲された電子ｔｒｐ（ｅ⁻）は、ある一定以上の高電圧条件でなければ、ＦＮトンネリングでＳｉ基板３０１側に抜ける確率は非常に小さくなる。

図１１に示すように、ＳＲＮ膜３０４においても大部分の電子はＳＲＮ膜３０４の導電帯からＦＮトンネリングによりＳｉ基板３０１へ抜けるが（図中のＪ_ＦＮ（ａ）に対応）、一部の電子は、ＳＲＮ膜３０４のトラップ準位（図中のＥｔ（ＳＲＮ）に対応）へ落ち込む。しかし、ＳＲＮ膜３０４は浅いトラップ準位が多数存在するため、それらのトラップ準位からＦＮトンネリングでＳｉ基板３０１へ抜けることが可能となる（図中Ｊ_ＦＮ（ｂ）に対応）。上記ＳＲＮ膜３０４のトラップ準位は、Ｓｉリッチ組成になるほど増加すると共に、その準位深さも浅くなるため、電子捕獲量もＳｉリッチ組成になるほど減少する。

以上示したように、ＳＲＮ膜は組成を調整することにより、電子捕獲確率を制御することができる。言い換えれば、Ｓｉ_３Ｎ_４膜に近いバンドギャップ幅（５〜５．５ｅＶ）を有していながら、電子の捕獲率を小さくできる。本発明は、このＳＲＮ膜の特徴を利用するものである。

次に、本発明の実施例について詳細に説明する。図１は、本発明に係る不揮発性半導体記憶装置の一実施例を示す図であり、メモリセルの断面図である。実際には、図の上層に配線が存在するが本図では省略する。本実施例では、電荷保持膜の一部（第１の電荷保持膜）に化学量論比のＳｉ_３Ｎ_４膜を用いた場合と、化学量論的にＳｉ原子が過剰なＳＲＮ膜を用いた場合の２つの試料を作製した例を挙げる。図１に示したＳＲＮ膜１０５以外の膜構成、及び製造プロセスは全て同じとした。

メモリセルは、Ｓｉ基板（半導体基板）上に設けたｐ型ウエル領域１０１、ドレイン領域１１０となるｎ型拡散層（ｎ型半導体領域）、ソース領域１０９となるｎ型拡散層を有した２つのＭＯＳ型トランジスタから構成されている。

選択ＭＯＳ型トランジスタは、ゲート絶縁膜１０２となるＳｉ酸化膜、選択ゲート電極（導電体）１０３となるｎ型多結晶Ｓｉ膜から構成されている。

メモリＭＯＳ型トランジスタは、ｐ型ウエル領域１０１との下層電位障壁膜１０４となるＳｉ酸化膜、第１の電荷保持膜１０５となるＳＲＮ膜、第２の電荷保持膜となるＳｉ酸窒化膜１０６、及びメモリゲート電極１０７となるｎ型多結晶Ｓｉ膜から構成されている。

なお、本実施例の別の例として、第１の電荷保持膜であるＳＲＮ膜１０５と第２の電荷保持膜であるＳｉ酸窒化膜１０６との間に、１．５ｎｍ以下のＳｉ酸化膜を形成した構造が挙げられる。この別の例の説明は、後で詳細に説明する。

２つのトランジスタのゲート電極１０３，１０７は、ギャップ絶縁膜１０８となるＳｉ酸化膜で電気的に分離されている。このギャップ絶縁膜１０８は、選択ＭＯＳ型トランジスタのゲート絶縁膜１０２とは別層で形成されている。

選択ＭＯＳ型トランジスタのゲート絶縁膜１０２およびメモリＭＯＳトランジスタのｐ型ウエル領域１０１に対する下層電位障壁膜１０４は、例えば、ｐ型ウエル領域１０１を酸化性雰囲気中で熱酸化して形成したＳｉ酸化膜であり、膜厚はそれぞれ３ｎｍおよび４．５ｎｍとした。ここでは、選択ＭＯＳ型トランジスタのゲート絶縁膜１０２やメモリＭＯＳトランジスタの下層電位障壁膜１０４として熱酸化膜を例示したが、熱酸化膜を一酸化窒素（ＮＯ）や亜酸化窒素（Ｎ_２Ｏ）雰囲気等の窒化性雰囲気中で処理（窒化処理）したＳｉ酸窒化膜を用いることも可能である。

第１の電荷保持膜１０５であるＳＲＮ膜は、例えばモノシラン（ＳｉＨ_４）とアンモニア（ＮＨ_３）を原料ガスとする減圧化学気相成長（ＬＰ−ＣＶＤ：Ｌｏｗ Ｐｒｅｓｓｕｒｅ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成した。形成温度は７００℃、全圧は１００Ｐａ、膜厚は４ｎｍとした。ここでは、ＳＲＮ膜の形成に枚葉式のＣＶＤ装置を用い、ガス流量比（ＳｉＨ_４／ＮＨ_３＝２００ｓｃｃｍ／２００ｓｃｃｍ）を制御することで、組成Ｘ≒０．８とした。なお、このＳＲＮ膜１０５の屈折率は約２．４（波長＝６３３ｎｍ）である。

本実施例では、ＳＲＮ膜１０５の形成方法として、モノシランとアンモニアを原料ガスとする熱ＣＶＤ法の例を示したが、本発明は原料ガスの種類で限定されるものではなく、Ｓｉの供給源（Ｓｉ化合物）としてモノシラン、ジシラン、ジクロルシラン等の水素Ｓｉ化合物、四塩化シリコンや六塩化シリコン等のハロゲンＳｉ化合物、また、窒素の供給源として、ヒドラジンなどを用いることも無論可能である。また、成膜方法においても、プラズマＣＶＤ法や触媒ＣＶＤ法等の他のＣＶＤ法を用いても良い。また、スパッタリング（ＰＶＤ法）を用いてＳＲＮ膜を形成してもよい。例えば、Ｓｉをターゲットとし窒化性の雰囲気中でスパッタリングを行いＳＲＮ膜を形成する。

また、化学量論的にＳｉ過剰なＳＲＮ膜が、化学量論比のＳｉ_３Ｎ_４とＳｉからなるアロイモデルで表されるとした場合、ＳＲＮ膜の膜組成はＳｉ_３Ｎ_４の混晶比Ｘを用いてＳＲＮ膜の膜組成は、以下のように表すことができる。
［Ｓｉ_３Ｎ_４］_Ｘ・［Ｓｉ］_１−Ｘ（但し、０＜Ｘ＜１）
ここで、本発明の効果が得られるＳＲＮ膜の膜組成Ｘは、０．７５≦Ｘ≦０．９５の範囲が好ましい。あるいは、ＳＲＮ膜の含有窒素濃度Ｃ_Ｎで表した場合、４２．８６％≦Ｃ_Ｎ≦５４．２８％の範囲が好ましい。また、ＳＲＮ膜の膜厚の下限は消去速度で、上限は書込み速度で限定される。消去速度の点からは２ｎｍ以上、書込み速度の点からは１０ｎｍ以下が好ましい。より好ましくは２ｎｍ以上５ｎｍ以下の膜厚に設定するのが好ましい。

ＳＲＮ膜１０５の比較試料となるＳｉ_３Ｎ_４膜の形成は、例えばジクロルシラン（ＳｉＨ_２Ｃｌ_２）とアンモニア（ＮＨ_３）を原料ガスとするＬＰ−ＣＶＤ法で形成した。形成温度は７８０℃、全圧は６０Ｐａ、ガス流量は、ＳｉＨ_２Ｃｌ_２＝３０ｓｃｃｍ、ＮＨ_３＝５００ｓｃｃｍ、膜厚は４ｎｍとした。このＳｉ_３Ｎ_４膜の屈折率は約２．０（波長＝６３３ｎｍ）である。

第２の電荷保持膜１０６であるＳｉ酸窒化膜は、例えばジクロルシラン（ＳｉＨ_２Ｃｌ_２）、アンモニア（ＮＨ_３）および亜酸化窒素（Ｎ_２Ｏ）を原料ガスとするＬＰ−ＣＶＤ法で形成した。形成温度は７８０℃、全圧は６０Ｐａ、膜厚は１８ｎｍとした。膜中の酸素濃度は、アンモニアと亜酸化窒素の流量を調整することで２５％に設定した。

ここでは、Ｓｉ酸窒化膜１０６の形成方法として、ジクロルシラン、アンモニア、亜酸化窒素を原料ガスとする熱ＣＶＤ法の例を示したが、本発明は原料ガスの種類で限定されるものではなく、例えばＳｉの供給源（Ｓｉ化合物）として、モノシラン、ジシラン等の水素Ｓｉ化合物、四塩化シリコンや六塩化シリコン等のハロゲンＳｉ化合物を用いることができる。また、酸素や窒素の供給源（酸素化合物、窒素化合物）として、ヒドラジンや一酸化窒素などを用いることも無論可能である。

即ち、Ｓｉ酸窒化膜を、シリコン化合物、酸素化合物および窒素化合物、もしくはシリコン化合物および酸素と窒素を含有する化合物、を原料とする化学気相成長法で形成することができる。また、成膜方法においても、プラズマＣＶＤ法や触媒ＣＶＤ法等の他のＣＶＤ法を用いても良い。また、スパッタリング（ＰＶＤ法）を用いてＳｉ酸窒化膜を形成してもよい。例えば、Ｓｉをターゲットとし、酸化性および窒化性の雰囲気中でスパッタリングを行ない、Ｓｉ酸窒化膜を形成する。

また、Ｓｉ酸窒化膜をＳｉ_ｘＯ_ｙＮ_ｚで表した場合、膜中の酸素（Ｏ）が常に２個のＳｉと結合、窒素（Ｎ）が常に３個のＳｉと結合しているとすると（未結合手が無いと仮定）、上記Ｓｉ_ｘＯ_ｙＮ_ｚのｘ，ｙ，ｚは、「４ｘ＝２ｙ＋３ｚ」と、表すことができる。但し、ｘ＋ｙ＋ｚ＝１とする。
Ｓｉ、Ｏ、Ｎの組成比（ｘ：ｙ：ｚ）は、酸素や窒素の供給源の導入比を変えることにより変えることができる。

本実施例で示すＳｉ酸窒化膜１０６の酸素濃度範囲は、下限がデータ保持特性で、上限が消去時間で制限される。例えば、窒素濃度は３１．４％以上（ｚ≧０．３１４）が好ましい。また、酸素濃度は５％以上３０％以下（０．０５≦ｙ≦０．３）が好ましい。

また同様に、本実施例で示すＳｉ酸窒化膜１０６の膜厚許容範囲は、膜厚上限が消去時間で膜厚下限が電荷保持特性で決定される。消去の面からは３０ｎｍ以下、電荷保持特性の面からは１０ｎｍ以上、より好ましくは２０ｎｍ以下１２ｎｍ以上の膜厚に設定するのが好ましい。

図１２に、図１に示したメモリセルの動作と電圧の印加方法の一例を示す。ここでは、電荷保持膜１０５，１０６への電荷注入を書込み（ＷＲ）と定義する。書込み方式はソースサイド・インジェクション（ＳＳＩＮＪ）を用いたホットエレクトロン書込みであり、ソース領域１０９に印加する電圧（Ｖｓ）は５Ｖ、ドレイン領域１１０に印加する電圧（Ｖｄ）は０Ｖ、メモリＭＯＳ型トランジスタのゲート電極１０７に印加する電圧（Ｖｍｇ）は１１Ｖ、選択ＭＯＳ型トランジスタのゲート電極１０３へ印加する電圧（Ｖｓｇ）は、そのトランジスタのしきい電圧（Ｖｔ）と概ね同じとする。ホットエレクトロンの発生領域は、２つのトランジスタのゲート電極１０３，１０７が絶縁された領域下のチャネル部である。なお、Ｖｗｅｌｌは、ｐ型ウエル領域１０１に印加する電圧である。

消去（ＥＲ）は、メモリＭＯＳ型トランジスタのを印加することにより、第１の電荷保持膜１０５および第２の電荷保持膜１０６からメモリゲート電極１０７側への電子のトンネル（ＴＮ−ＭＧ）による放出で行った。なお、図１２に示した選択ＭＯＳトランジスタのゲート電極１０７への印加電圧Ｖｍｇは、消去時間の印加電圧依存性を評価するため可変（ＶＲ）とした。また、図１２に示した電圧条件および書込み／消去のしきい値の絶対値は一例であって、この数値をもって本発明が限定されるわけではない。このように、消去方法を書込み動作と同じ極性（メモリゲート電極の印加電圧）を用いた消去とすることで、回路構成が容易となりチップ面積も小さくできる。

読み出し（ＲＤ）は、印加する電圧の大小関係により２つの読み出しモードがある。１つは書込み時に印加するソース、ドレイン電圧の大小関係と同じモードで読み出す場合である。例えば、書込み時の印加電圧は、図１のドレイン領域１１０に比べソース領域１０９の電圧が大きく設定されている。ここでは、ソース電圧（Ｖｓ）＞ドレイン電圧（Ｖｄ）で読み出しを行なう場合をＦＷＤ（Ｆｏｗｅｒｄ）モード、ソース電圧（Ｖｓ）＜ドレイン電圧（Ｖｄ）で読み出しを行なう場合をＲＶＳ（Ｒｅｖｅｒｓｅ）モードと定義する。読み出しは、どちらを選択しても無論可能であるが、本実施例においては、ＦＷＤモードで読み出しを行なった。

図１３に、書込み特性の比較を示す。図中に、矢印で示した書込み前のしきい電圧（Ｖｔｈ）は、約マイナス１Ｖである。書込み時間（Ｔｗ）が１ｍ秒以下の場合、両者に有意差は見られないが、１ｍ秒を超えると第１の電荷保持膜１０５としてＳＲＮ膜を用いた場合（以下、「ＳＲＮ膜１０５」と記述する）の書込み速度が、若干遅くなる傾向が見られる。これは、先に示した、ＳＲＮ膜の電子捕獲量が小さいという結果を反映している。つまり、第１の電荷保持膜１０５としてＳｉ_３Ｎ_４膜を用いた場合（以下、「Ｓｉ_３Ｎ_４膜１０５」と記述する）のＳｉ_３Ｎ_４膜とＳｉ酸窒化膜１０６の積層構造では、Ｓｉ_３Ｎ_４膜１０５にも、Ｓｉ酸窒化膜１０６にも電子が書込まれる（捕獲される）。

これに対し、ＳＲＮ膜１０５とＳｉ酸窒化膜１０６の積層構造では電子の大部分がＳｉ酸窒化膜１０６への書込みであり、ＳＲＮ膜１０５には電子がほとんど書込まれないことに起因している。

厳密に言えば、トラップ準位は多数存在するが、そのトラップレベルが浅いため、書込み電界により注入された電子はＳｉ酸窒化膜１０６側へトンネルしてしまう。このため、ＳＲＮ膜１０５には膜厚の上限がある。本図には示していないが、ＳＲＮ膜１０５を厚くすると、書込み速度の低下が観測される。これは、実効的に電子が書込まれるＳｉ酸窒化膜１０６がＳｉ基板１０１表面から離れるためである。この書込み速度の制限から、ＳＲＮ膜１０５の膜厚は１０ｎｍ以下であることが好ましく、より好ましくは５ｎｍ以下であることが望ましい。

次に、本発明の最も特徴的である消去速度に関する説明を行う。図１４に消去特性の比較を示す。図中に、矢印で示した書込み時（消去前）のしきい電圧（Ｖｔｈ）は、６Ｖに統一している。実線はメモリゲート電圧（Ｖｍｇ）を１８Ｖとした時のＳｉ_３Ｎ_４膜試料の特性を、破線はＳＲＮ膜試料の消去特性を示している。また、ＳＲＮ膜の試料は２つの消去電圧の例を示しており、破線ＡはＶｍｇ＝１６Ｖ、破線ＢはＶｍｇ＝１８Ｖの特性である。消去時間（Ｔｅ）が１秒を超える領域で、しきい電圧が急激に上昇する原因は、過消去によりメモリＭＯＳ型トランジスタのＧｍが著しく劣化するためである。すなわち、図２６を用いて先に説明したように、Ｇｍ劣化によりＶｍｇ−Ｉｄ特性のサブスレッショルド値が大きくなるために、しきい電圧が上昇する現象である。

この過消去領域のしきい電圧の上昇に着目しても、ＳＲＮ膜の試料がＳｉ_３Ｎ_４膜の試料に比べＧｍ劣化が抑制されていることが分かる。例えば、１８Ｖで消去した結果で比較すれば、ＳＲＮ膜の試料はＳｉ_３Ｎ_４膜の試料より速く消去が進んでいるが、しきい電圧が上昇する時間は、Ｓｉ_３Ｎ_４膜の試料よりも遅い。すなわち、Ｓｉ_３Ｎ_４膜の試料よりも大幅な過消去が発生しているが、Ｇｍ劣化はＳｉ_３Ｎ_４膜より抑制されている。ＳＲＮ膜の試料の消去電圧を１６Ｖにした試料と比較しても、同様の結果が得られている。

図１５に、書込み初期から、しきい電圧が１．５Ｖになるまでの消去時間（Ｔｅ）と消去電圧が印加されるメモリゲートの電圧（Ｖｍｇ）との関係を示す。本図から明らかなように、同じ消去電圧で比較すれば、第１の電荷保持膜１０５としてＳＲＮ膜を用いた試料はＳｉ_３Ｎ_４膜を用いた試料に比べ消去速度を約１．５桁高速化できる。一方、同じ消去時間で比較すれば、ＳＲＮ膜の試料はＳｉ_３Ｎ_４膜のそれに比べ消去電圧を約２Ｖ低電圧化できる。

本発明者らの別の実験結果によれば、ＳＲＮ膜を用いた場合の消去速度は、ＳＲＮ膜の膜組成Ｘと膜厚に依存することが分かっている。膜組成Ｘの上限は、図９に示したフラットバンドシフト量（ΔＶｆｂ）と同じ傾向を示しており、ＳＲＮ膜の膜組成Ｘを０．９５以下（Ｘ≦０．９５）にすることで、Ｓｉ_３Ｎ_４膜を用いた場合よりも高速に消去できることが分かっている。これを窒素濃度で表せば、５４．２８％以下の領域である。また、その膜厚は、２ｎｍ以上で本発明の効果が得られた。

次に、第１の電荷保持膜１０５としてＳＲＮ膜を用いた試料の消去速度の高速化を、図１６および図１７を用いて説明する。図１６に消去時のＳｉ酸化膜／Ｓｉ_３Ｎ_４膜／Ｓｉ酸窒化膜のバンドダイアグラムを、図１７に消去時のＳｉ酸化膜／ＳＲＮ膜／Ｓｉ酸窒化膜のバンドダイアグラムを示す。図１６に示したように、Ｓｉ_３Ｎ_４膜／Ｓｉ酸窒化膜構造は、書き込みにおいて両膜に電子が捕獲される。Ｓｉ酸窒化膜１０６に捕獲された電子は比較的早く消去できるが、Ｓｉ_３Ｎ_４膜１０５に捕獲された電子は、Ｓｉ_３Ｎ_４膜１０５のトラップ準位（１．２〜１．６ｅＶ）とＳｉ酸窒化膜／Ｓｉ_３Ｎ_４膜のバンドオフセット（約０．５ｅＶ）分の電位障壁があるため、消去確率が小さくなる（消去時間が長くなる）。

これに対し、ＳＲＮ膜／Ｓｉ酸窒化膜構造では、書き込みにおいてＳＲＮ膜１０５に捕獲される電子数が極めて少ない。また、ＳＲＮ膜１０５ｂ中には浅い準位が多数存在するため、ＳＲＮ膜１０５ｂに捕獲されていた電子は、この浅い準位を介してＦＮトンネル（Ｊ_ＦＮ（ｂ））で容易に消去される（図１７）。更に、ＳＲＮ膜１０５ｂはＳｉ_３Ｎ_４膜１０５より比誘電率が大きいため、Ｓｉ酸窒化膜１０６に印加される電界が実効的に大きくなる。この影響も相乗効果となって消去速度が著しく高速化していると考えられる。

続いて、書換え耐性（書換え回数）の比較結果について説明する。まず、書込み条件の設定であるが、図１３から明らかなように書込み速度に両者の有意差はないので、図１２に示した書込み条件に統一した。一方、図１４に示したように消去速度は大きく異なるので、マイナス４５℃の温度で、書込み初期から消去側のしきい電圧が１．５Ｖになるまでの時間に設定した。マイナス４５℃の消去時間に設定する理由は、使用環境におけるワースト条件を考慮するためである（低温ほど消去速度が低下する）。

図１８〜図２０に書込み／消去を繰り返した時の、しきい電圧（Ｖｔｈ）変化を示す。なお、各図において横軸は、書込み（ＷＲ）／消去（ＥＲ）を１サイクルとした繰り返し回数［ｃｙｃ］を示している。

図１８はＳｉ酸化膜／Ｓｉ_３Ｎ_４膜／Ｓｉ酸窒化膜構造の試料で、消去条件はメモリゲート電圧Ｖｍｇ＝１８Ｖ、消去パルス幅Ｗｔ＝３００ｍ秒である。図１９と図２０はＳｉ酸化膜／ＳＲＮ膜／Ｓｉ酸窒化膜構造の試料で、図１９の消去条件はメモリゲート電圧Ｖｍｇ＝１８Ｖ、消去パルス幅Ｗｔ＝１０ｍ秒、図２０の消去条件はメモリゲート電圧Ｖｍｇ＝１６Ｖ、消去パルス幅Ｗｔ＝３００ｍ秒である。

このように、同じ書込み深さ、消去深さになる条件の下で、繰り返し書込み／消去のしきい電圧シフト量を比較すると、ＳＲＮ膜を用いた試料の消去側のしきい電圧変動が、飛躍的に改善されることが分かる。消去側のしきい電圧が、１．５Ｖに上昇するまでの書換え回数で比較すれば、ＳＲＮ膜を用いた試料は、約２桁の向上が観測された。

図２１および図２２は、書換え回数に伴うメモリＭＯＳトランジスタのＧｍの劣化率を比較した図である（破線はＳｉ_３Ｎ_４膜、実線はＳＲＮ膜）。縦軸のＧｍ比（Ｇｍ Ｒａｔｉｏ）は、１回消去を行った時のＧｍで規格化している。図２１はメモリゲートに印加する消去電圧Ｖｍｇ＝１８Ｖ一定で比較した場合、図２２は消去時間Ｗｔ＝３００ｍ秒一定で比較した場合である。Ｇｍ劣化率＝１０％（Ｇｍ比＝０．９）で比較すると、ＳＲＮ膜はＳｉ_３Ｎ_４膜に比べＧｍ劣化が約２桁改善される。

以上の結果は、ＳＲＮ膜／Ｓｉ酸窒化膜構造にすることで消去動作に伴うＧｍ劣化が、著しく改善されていることを示している。

次に、データ保持特性について説明する。データ保持特性の評価は、１１０℃の高温状態で、１００００回の書込み／消去を繰り返し、最後の書込みを行った時点から、所定の時間毎に、しきい電圧の測定を行った。書込み条件は、図１２に示した条件に統一した。一方、消去条件は、書換え耐性評価とは異なり、Ｓｉ酸化膜／Ｓｉ_３Ｎ_４膜／Ｓｉ酸窒化膜構造の試料は、メモリゲート電圧Ｖｍｇ＝１８Ｖ、パルス幅Ｗｔ＝３０ｍ秒、Ｓｉ酸化膜／ＳＲＮ膜／Ｓｉ酸窒化膜構造の試料は、メモリゲート電圧Ｖｍｇ＝１８Ｖ、パルス幅Ｗｔ＝１０ｍ秒とした。Ｓｉ_３Ｎ_４膜の試料の消去時間を短く設定した理由は、高温環境では消去速度が速くなるため、書換え耐性評価と同じ条件に設定すると、著しい過消去により正確なデータ保持特性が得られないためである。ちなみに、ＳＲＮ膜の試料も高温環境では消去速度が速くなるので、本来ならば１桁短くすべきであるが、１０ｍ秒の消去でもＧｍ劣化率が小さく、正確な測定が可能であったため、消去時間の変更は行っていない。

図２３に、データ保持特性（書込み側、しきい電圧の経時変化）の比較を示す。書込み初期のしきい電圧から、しきい電圧が１Ｖ低下するまでのデータ保持時間Ｔｒｔｎで比較すると、ＳＲＮ膜の試料は、Ｓｉ_３Ｎ_４膜の試料に比べ、約１．５桁も向上した。

図２４は、データ保持時間Ｔｒｔｎ測定中のサブスレッショルド値Ｓの変化を比較したものである。書換え直後のサブスレッショルド値Ｓを比較すれば、Ｓｉ_３Ｎ_４膜の試料に比べＳＲＮ膜の試料は７５％程度に改善される。一方、サブスレッショルド値の時間変化で比較すると、Ｓｉ_３Ｎ_４膜の試料は、高温保持状態でサブスレッショルド値（Ｇｍと表現することも可能）が著しく改善している。言い換えれば界面準位密度が時間と共に大幅に減少していることが分かる。すなわち、ＳＲＮ膜の試料は書換えに伴うＧｍの劣化が少ないため、高温保持状態においてもＧｍの回復率は小さい。このため、高温状態で保持していてもＧｍの変動が少なく、結果的にデータ保持特性が改善されることになる。

データ保持特性の劣化は、書換えに動作により大幅に劣化したＧｍが、高温保持状態で回復することで、しきい電圧が低下する現象と、電荷保持膜からメモリゲート電極側、もしくはＳｉ基板側に電子が漏洩する現象の２つがある。ＳＲＮ膜は、前者の抑制に対しては非常に大きな効果が得られるが、一方で、ＳＲＮ膜中のトラップレベルが浅いため、膜自身の電荷保持能力が低下する。このため、ＳＲＮ膜の組成をＳｉリッチにし過ぎると、電荷の漏洩が顕在化する。

本発明者らの検討によれば、ＳＲＮ膜からの電荷漏洩が顕著になるのは、その組成Ｘが０．７５未満の範囲（膜中の窒素濃度で表現すれば、４２．８６％未満）であり、それ以上であれば十分なデータ保持特性が得られた。また、ＳＲＮ膜の組成Ｘが、０．７５未満の領域は、ＳＲＮ膜のウエハ面内の屈折率のバラツキが著しく大きくなった。この屈折率のバラツキは、ＳＲＮ組成の微視的なバラツキを反映しており、生産性の面からもＳＲＮ膜の組成Ｘは０．７５以上が好ましい。

従って、本発明の効果が得られるＳＲＮ膜の膜組成範囲は、消去速度の観点から上限が、データ保持特性や生産性（歩留り）の観点から下限が決定される。すなわち、その組成範囲Ｘは、０．７５≦Ｘ≦０．９５の範囲である。また、膜中の含有窒素濃度Ｃ_Ｎで表した場合、Ｃ_Ｎは、４２．８６６％≦Ｃ_Ｎ≦５４．２８％の範囲である。なお、ＳＲＮ膜中の窒素濃度は、ＳＩＭＳ分析（２次イオン質量分析）、オージェ分析等を用いて容易に定量化が可能である。

本発明の実施例においては、電荷保持膜の構成としてＳＲＮ膜／Ｓｉ酸窒化膜の積層構造としたが、厳密にはＳＲＮ膜とＳｉ酸窒化膜の間には薄いＳｉ酸化膜が存在する。これは、大気中の酸素でＳＲＮ膜の表面に自然酸化膜が形成されること、およびＳｉ酸窒化膜を形成する雰囲気によりＳＲＮ膜の表面が酸化されるためである。但し、このＳＲＮ膜とＳｉ酸窒化膜の間に形成されるＳｉ酸化膜の膜厚は、厚くとも１．５ｎｍ以下であれば、本発明と同様の効果が得られる。これは、以下の理由による。

これまで説明したように、ＳＲＮ膜は浅いトラップ準位が多数存在するため、書込みに印加される電界で、電子は捕獲されずＳｉ酸窒化膜側にトンネルしてしまう。この現象は、ＳＲＮ膜とＳｉ酸窒化膜の間にＳｉ酸化膜が存在していても同様の効果がある。但し、Ｓｉ酸化膜の膜厚は、電子が直接トンネリングする膜厚範囲に限定される。

本発明の検討において、上記Ｓｉ酸化膜の膜厚と消去速度の関係を調べた結果、その膜厚が厚くとも１．５ｎｍ以下であれば、十分に効果が得られることが分かった。

以上、書込み特性、消去特性、書換え耐性、データ保持特性について記述してきたが、上記測定条件、測定環境の数値の絶対値は一例であり、この数値をもって本発明が限定されるわけではない。また、本発明においては、図１に示したように、選択ＭＯＳトランジスタのゲート電極が、メモリＭＯＳトランジスタに乗り上げる構造の素子を用いて評価を行なったが、メモリＭＯＳトランジスタのゲート電極が、選択ＭＯＳトランジスに乗り上げた逆の素子構造を用いることも無論可能である。

また、本発明においては、図２８に示したようにメモリＭＯＳ型トランジスタが、選択ＭＯＳトランジスタの側壁部に自己整合的に形成されている構造等を用いても、本発明の効果を確認できた。この素子構造では、メモリアレー面積が大幅に縮小される利点があった。

以上、本発明者によってなされた発明を実施例により具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲内で種々変更可能であることはいうまでもない。

また、本発明の不揮発性メモリは、マイクロコンピュータに用いるなど、種々の装置に搭載可能である。

本発明の実施の形態である不揮発性メモリの要部断面図。 本発明者らが事前に検討したリーク電流を測定する素子の断面図。 本発明者らが事前に検討したリーク電流特性の比較である。 本発明者らが事前に検討した絶縁耐圧の比較である。 本発明者らが事前に検討した絶縁膜としてＳｉ_３Ｎ_４膜を用いた場合のＭＩＳキャパシタのバンド構造図。 本発明者らが事前に検討した絶縁膜としてＳＲＮ膜を用いた場合のＭＩＳキャパシタのバンド構造図。 本発明者らが事前に検討したＣ−Ｖ特性を測定する素子の断面図。 本発明者らが事前に検討した従来膜構造のＣ−Ｖ特性のシフト量を示した図。 本発明者らが事前に検討した本発明の膜構造のＣ−Ｖ特性のシフト量を示した図。 本発明者らが事前に検討したフラットバンドシフト量を比較する図。 本発明者らが事前に検討したバンド構造図。 本発明者らが事前に検討したバンド構造図。 本発明の実施の形態の不揮発性メモリの電圧印加条件を示す図表。 本発明の実施の形態の不揮発性メモリの書込み特性を示す図。 本発明の実施の形態の不揮発性メモリの消去特性を示す図。 本発明の実施の形態の不揮発性メモリの消去速度の比較を示す図。 発明の実施の形態の不揮発性メモリのバンド構造を示す図。 発明の実施の形態の不揮発性メモリのバンド構造を示す図。 本発明の実施の形態の不揮発性メモリの書換え耐性を示す図。 本発明の実施の形態の不揮発性メモリの書換え耐性を示す図。 本発明の実施の形態の不揮発性メモリの書換え耐性を示す図。 本発明の実施の形態の不揮発性メモリのＧｍ劣化の比較を示す図。 本発明の実施の形態の不揮発性メモリのＧｍ劣化の比較を示す図。 本発明の実施の形態の不揮発性メモリのデータ保持特性の比較を示す図。 本発明の実施の形態の不揮発性メモリのサブスレッショルド値の比較を示す図。 従来の不揮発性メモリの要部断面図。 不揮発性メモリの素子特性劣化を説明する図。 不揮発性メモリのデータ保持特性劣化の一因を説明する図。 不揮発性メモリの他の構造を示す要部断面図。

符号の説明

１０１…ｐ型ウエル領域（Ｓｉ基板）、１０２…ゲート絶縁膜、１０３…ゲート電極（選択ゲート電極）、１０４…下層電位障壁膜（Ｓｉ酸化膜）、１０５…第１の電荷保持膜（ＳＲＮ膜）、１０６…第２の電荷保持膜（Ｓｉ酸窒化膜）、１０７…ゲート電極（メモリゲート電極）、１０８…ギャップ絶縁膜、１０９…ソース領域、１１０…ドレイン領域、２０１…Ｓｉ基板、２０２…素子分離領域、２０３…ＳＲＮ膜、２０４…ゲート電極、３０１…Ｓｉ基板、３０２…素子分離領域、３０３…Ｓｉ酸化膜、３０４…ＳＲＮ膜、３０５…Ｓｉ酸窒化膜、３０６…ゲート電極、４０１…ｐ型ウエル領域（Ｓｉ基板）、４０２…ゲート絶縁膜、４０３…ゲート電極（選択ゲート電極）、４０４…容量絶縁膜（電荷保持膜含む）、４０５…ゲート電極（メモリゲート電極）、４０６…ギャップ絶縁膜、４０７…ドレイン領域、４０８…ソース領域、５０１…ｐ型ウエル領域（Ｓｉ基板）、５０２…ゲート絶縁膜、５０３…ゲート電極（選択ゲート電極）、５０４…絶縁膜、５０５…下層電位障壁膜（Ｓｉ酸化膜）、５０６…ＳＲＮ膜（第１の電荷保持膜）、５０７…Ｓｉ酸窒化膜（第２の電荷保持膜）、５０８…ゲート電極（メモリゲート電極）、５０９…ドレイン領域、５１０…ソース領域。

Claims (20)

1. 半導体基板内に形成された第１および第２半導体領域と、
   前記第１および第２半導体領域間上の前記半導体基板上に形成された第１導電体および第２導電体と、
   前記第１導電体と前記半導体基板との間に形成された第１絶縁膜と、
   前記第２導電体と前記半導体基板との間に形成された第２絶縁膜と、を有し、
   前記第２絶縁膜は、電位障壁膜と、前記電位障壁膜上に形成された電荷保持膜よりなり、
   前記電荷保持膜は、Ｓｉ窒化膜とＳｉ酸窒化膜との積層膜とを含み、前記Ｓｉ窒化膜は、化学量論比のＳｉ窒化膜（Ｓｉ_３Ｎ_４）とＳｉとを用いて、［Ｓｉ_３Ｎ_４］_Ｘ・［Ｓｉ］_１−Ｘとした場合に、Ｘが、０．７５≦Ｘ≦０．９５の範囲にあることを特徴とする不揮発性半導体記憶装置。
2. 半導体基板内に形成された第１および第２半導体領域と、
   前記第１および第２半導体領域間上の前記半導体基板上に形成された第１導電体および第２導電体と、
   前記第１導電体と前記半導体基板との間に形成された第１絶縁膜と、
   前記第２導電体と前記半導体基板との間に形成された第２絶縁膜と、を有し、
   前記第２絶縁膜は、電位障壁膜と、前記電位障壁膜上に形成された電荷保持膜よりなり、
   前記電荷保持膜は、Ｓｉ窒化膜とＳｉ酸化膜とＳｉ酸窒化膜との積層膜とを含み、前記Ｓｉ窒化膜の窒素含有量は、４２．８％以上、５４．３％以下であることを特徴とする不揮発性半導体記憶装置。
3. 前記電荷保持膜は、前記Ｓｉ窒化膜とＳｉ酸化膜と前記Ｓｉ酸窒化膜との積層膜であって、前記Ｓｉ酸化膜の膜厚は厚くとも１．５ｎｍであることを特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 前記電荷保持膜は、前記Ｓｉ窒化膜とＳｉ酸化膜と前記Ｓｉ酸窒化膜との積層膜であって、前記Ｓｉ酸化膜の膜厚は厚くとも１．５ｎｍであることを特徴とする請求項２記載の不揮発性半導体記憶装置。
5. 前記Ｓｉ窒化膜と前記Ｓｉ酸窒化膜は、電荷保持機能を有する電荷保持膜であり、前記電荷保持膜に蓄積された電子は、前記第２導電体に電位を印加することにより、前記第２導電体中に引き抜かれることを特徴とする請求項１記載の不揮発性半導体記憶装置。
6. 前記Ｓｉ窒化膜と前記Ｓｉ酸窒化膜は、電荷保持機能を有する電荷保持膜であり、前記電荷保持膜に蓄積された電子は、前記第２導電体に電位を印加することにより、前記第２導電体中に引き抜かれることを特徴とする請求項２記載の不揮発性半導体記憶装置。
7. 前記Ｓｉ酸窒化膜を、Ｓｉ_ｘＯ_ｙＮ_ｚ（ｘ＋ｙ＋ｚ＝１）とした場合に、ｚは０．３１４以上であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
8. 前記Ｓｉ酸窒化膜を、Ｓｉ_ｘＯ_ｙＮ_ｚ（ｘ＋ｙ＋ｚ＝１）とした場合に、ｚは０．３１４以上であることを特徴とする請求項２記載の不揮発性半導体記憶装置。
9. 前記Ｓｉ酸窒化膜を、Ｓｉ_ｘＯ_ｙＮ_ｚ（ｘ＋ｙ＋ｚ＝１）とした場合に、ｙは０．３以下であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
10. 前記Ｓｉ酸窒化膜を、Ｓｉ_ｘＯ_ｙＮ_ｚ（ｘ＋ｙ＋ｚ＝１）とした場合に、ｙは０．３以下であることを特徴とする請求項２記載の不揮発性半導体記憶装置。
11. 前記Ｓｉ窒化膜の膜厚は、２ｎｍ以上１０ｎｍ以下、より好ましくは２ｎｍ以上５ｎｍ以下であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
12. 前記Ｓｉ窒化膜の膜厚は、２ｎｍ以上１０ｎｍ以下、より好ましくは２ｎｍ以上５ｎｍ以下であることを特徴とする請求項２記載の不揮発性半導体記憶装置。
13. 前記Ｓｉ酸窒化膜の膜厚は、１０ｎｍ以上３０ｎｍ以下、より好ましくは１２ｎｍ以上２０ｎｍ以下であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
14. 前記Ｓｉ酸窒化膜の膜厚は、１０ｎｍ以上３０ｎｍ以下、より好ましくは１２ｎｍ以上２０ｎｍ以下であることを特徴とする請求項２記載の不揮発性半導体記憶装置。
15. 前記Ｓｉ窒化膜、及び前記Ｓｉ酸窒化膜は、堆積膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
16. 前記Ｓｉ窒化膜、及び前記Ｓｉ酸窒化膜は、堆積膜であることを特徴とする請求項２記載の不揮発性半導体記憶装置。
17. 前記Ｓｉ窒化膜は、シリコン化合物と窒素化合物もしくはシリコン化合物と窒素を含有する化合物を原料とする化学気相成長法で形成された膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
18. 前記Ｓｉ窒化膜は、シリコン化合物と窒素化合物もしくはシリコン化合物と窒素を含有する化合物を原料とする化学気相成長法で形成された膜であることを特徴とする請求項２記載の不揮発性半導体記憶装置。
19. 前記Ｓｉ窒化膜は、Ｓｉを窒化性雰囲気下で堆積することにより形成された膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
20. 前記Ｓｉ窒化膜は、Ｓｉを窒化性雰囲気下で堆積することにより形成された膜であることを特徴とする請求項２記載の不揮発性半導体記憶装置。
    

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