JP2008078376A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2008078376A
JP2008078376A JP2006255653A JP2006255653A JP2008078376A JP 2008078376 A JP2008078376 A JP 2008078376A JP 2006255653 A JP2006255653 A JP 2006255653A JP 2006255653 A JP2006255653 A JP 2006255653A JP 2008078376 A JP2008078376 A JP 2008078376A
Authority
JP
Japan
Prior art keywords
film
silicon nitride
nitride film
charge storage
oxide film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006255653A
Other languages
English (en)
Inventor
Keiichi Hashimoto
圭市 橋本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Miyagi Oki Electric Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Miyagi Oki Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd, Miyagi Oki Electric Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2006255653A priority Critical patent/JP2008078376A/ja
Priority to US11/896,685 priority patent/US7602012B2/en
Publication of JP2008078376A publication Critical patent/JP2008078376A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7923—Programmable transistors with more than two possible different levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42348—Gate electrodes for transistors with charge trapping gate insulator with trapping site formed by at least two separated sites, e.g. multi-particles trapping site
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7887—Programmable transistors with more than two possible different levels of programmation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】トンネル酸化膜と電荷蓄積膜との界面付近に電荷を蓄積することを可能にするとともに、トンネル酸化膜と電荷蓄積膜の電位障壁を高くすることにより、蓄積された電荷の基板側への流出を防ぐ。
【解決手段】制御電極３４と、第１及び第２不純物拡散領域２４ａ及び２４ｂと、第１及び第２抵抗変化部２２ａ及び２２ｂと、第１及び第２電荷蓄積部４０ａ及び４０ｂとを備えている。第１及び第２電荷蓄積部は、第１及び第２抵抗変化部上に設けられている。第１及び第２電荷蓄積部は、それぞれ、トンネル酸化膜４１、電荷蓄積膜４３、及びトップ酸化膜４７を備えている。電荷蓄積膜は、トンネル酸化膜上に形成されたＳｉリッチな第１シリコン窒化膜４４と、第１シリコン窒化膜上に形成されたＮリッチな第２シリコン窒化膜４５の２層構造で形成される。
【選択図】図１

Description

この発明は、半導体記憶装置、特にサイドウォール型の半導体不揮発性メモリに関するものである。
従来用いられている半導体記憶装置には、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ／Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ／Ｓｉｌｉｃｏｎ）構造の半導体不揮発性メモリがある（例えば、特許文献１、２又は３参照）。
図３（Ａ）及び（Ｂ）を参照して、従来のＳＯＮＯＳ構造の半導体不揮発性メモリ（ＳＯＮＯＳメモリ）について説明する。図３（Ａ）及び（Ｂ）は、従来のＳＯＮＯＳメモリについて説明するための図である。図３（Ａ）は、従来のＳＯＮＯＳメモリの概略的な断面図であり、及び、図３（Ｂ）は、従来のＳＯＮＯＳメモリのバンド構造を示す図である。
ＳＯＮＯＳメモリは、素子分離領域（図示を省略する。）で分離された、アクティブ領域１２２のシリコン基板１２０上に順次に形成された、トンネル酸化膜１４１、電荷蓄積膜１４２及びブロッキング酸化膜１４７を備えている。
素子分離領域のシリコン基板１２０には、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）又はＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）でシリコン酸化膜が形成されている。
トンネル酸化膜１４１は、例えば熱酸化により７ｎｍの厚みで形成される。電荷蓄積膜１４２及びブロッキング酸化膜１４７は、例えば減圧（ＬＰ）ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、それぞれ６ｎｍ及び９ｎｍの厚みで形成される。
このＳＯＮＯＳメモリは、さらに、ブロッキング酸化膜１４７上に、ポリシリコン膜１３５とタングステンシリサイド膜１３６を順次に積層した、いわゆるポリサイド構造のゲート電極１３４を備えている。ポリシリコン膜１３５は、例えばＣＶＤ法により形成される。一方、タングステンシリサイド膜１３６は、例えばスパッタ法により形成される。ポリシリコン膜１３５には、リン（Ｐ）が３×１０２０（／ｃｍ３）程度注入されている。ポリシリコン膜１３５とタングステンシリサイド膜１３６の膜厚はそれぞれ１００ｎｍ程度である。
シリコン基板１２０の表層領域のうち、ゲート電極１３４を挟む領域には、不純物拡散層１２４ａ及び１２４ｂが形成されている。不純物拡散領域１２４ａ及び１２４ｂは、Ａｓを１×１０１５／ｃｍ２以上ドープした後、１０００℃程度の活性化アニールを行うことで形成される。この不純物拡散領域１２４ａ及び１２４ｂは、ソース又はドレインとして機能する。
シリコン基板１２０及びゲート電極１３４上には、中間絶縁膜１５０が設けられている。中間絶縁膜１５０は、１０００ｎｍ程度の厚みで、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を形成した後、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）で平坦化されて形成される。
中間絶縁膜１５０には、タングステンプラグ１５５が設けられている。タングステンプラグ１５５は、不純物拡散層１２４ａ及び１２４ｂ並びにゲート電極１３４と、中間絶縁膜１５０上に設けられているＡｌ配線１６０とを電気的に接続する。
上述した構成のＳＯＮＯＳメモリでは、電荷蓄積膜１４２に電荷、例えば電子が蓄積されているか否かにより、情報が記憶される。
電荷蓄積膜１４２は、電子を局所的に蓄積できるため、シリコン基板１２０のゲート電極１３４下の領域に形成されるチャネルのソース側及びドレイン側のいずれかにホットキャリアを発生させることで、電荷蓄積膜１４２のソース側及びドレイン側のどちらにも電荷を蓄積させることができる。すなわち、このＳＯＮＯＳメモリでは、１つのメモリセルあたり２ビットの情報を記憶することができる。
ここで、電荷蓄積膜１４２は、ＬＰＣＶＤ法により形成される。電荷蓄積膜１４２の堆積条件は、雰囲気温度が７５５℃であり、反応ガスがアンモニア（ＮＨ３）及びジクロルシラン（ＤＣＳ：ＳｉＨ２Ｃｌ２）であり、ガス流量がそれぞれ１０００ｓｃｃｍ及び１００ｓｃｃｍであり、及びガス圧が３３．３Ｐａ（０．２５Ｔｏｒｒ）である。ここで、ｓｃｃｍ（ｓｔａｎｄａｒｄ ｃｕｂｉｃ ｃｍ ｐｅｒ ｍｉｎｕｔｅ）は、０℃、１気圧（＝１０１３ｈＰａ）に換算した場合のガス流量を表す単位である。
この結果、電荷蓄積膜１４２は、原子の組成比がほぼ整数比で表される、ストイキオメトリな膜となる。すなわち、電荷蓄積膜１４２は、ＳｉｘＮｙ（ｘ〜３、ｙ〜４、ｘ／ｙ〜０．７５）となっている。
しかしながら、電荷蓄積膜１４２として、このストイキオメトリなシリコン窒化膜のみを用いると、トンネル酸化膜１４１と電荷蓄積膜１４２の間の電位障壁と、電荷蓄積膜１４２の電荷捕獲準位は１ｅＶ程度になる。注入される電子の活性化エネルギーはおよそ１ｅＶであるので、ストイキオメトリなシリコン窒化膜のみを用いた電荷蓄積膜１４２では、電子の捕獲効率が充分でなく、また、電荷保持特性も不充分である。
そこで、特許文献１及び２には、電荷保持特性を改善させる電荷蓄積膜の構造及びその製造方法が提案されている。
図４（Ａ）及び（Ｂ）を参照して、電荷保持特性の改善について説明する。図４（Ａ）及び（Ｂ）は、従来のＳＯＮＯＳメモリの他の例を説明するための図である。図４（Ａ）は、ＳＯＮＯＳメモリの概略的な断面図であり、及び、図４（Ｂ）は、ＳＯＮＯＳメモリのバンド構造を示す図である。
ここでは、電荷蓄積膜１４３を、ストイキオメトリな第１シリコン窒化膜１４４と、Ｓｉリッチ組成の第２シリコン窒化膜１４５の２層構造にしている。
また、特許文献３には、電荷蓄積膜を形成する方法として、ストイキオメトリなシリコン窒化膜を堆積した後、シリコン窒化膜の表面にＳｉをイオンインプランテーションなどで注入する方法が提案されている。
この電荷蓄積膜１４３の構造によれば、電荷をより深い準位に捕獲するＳｉリッチ組成の第２シリコン窒化膜１４５が、トンネル酸化膜１４１から遠い位置に配置される。その結果、電荷蓄積膜１４３に注入される電子は、トンネル酸化膜１４１から離れた位置の、深いエネルギー準位ａに捕獲されるため、トンネル酸化膜１４１を通過してのシリコン基板１２０への電荷の漏れが小さくなり、電荷保持特性が向上する。
半導体記憶装置には、上述したＳＯＮＯＳ型メモリの他に、サイドウォール型の半導体不揮発性メモリ（以下、単にサイドウォール型メモリと称することもある。）もある（例えば、特許文献４参照）。
図５を参照して、サイドウォール型メモリの従来例について説明する。図５は、従来のサイドウォール型メモリの概略的な断面図である。
サイドウォール型メモリを構成する基本セル（以下、メモリセルと称する。）２１０は、シリコン基板２２０に、ＭＯＳ型のトランジスタ（ＭＯＳＦＥＴ）を備えている。ＭＯＳＦＥＴは、ゲート電極２３４と、第１及び第２不純物拡散領域２２４ａ及び２２４ｂと、第１及び第２抵抗変化部２２２ａ及び２２２ｂを備えている。
ゲート電極２３４は、シリコン基板２２０上にゲート酸化膜２３２を介して設けられている。ゲート電極２３４は、例えば、ポリシリコン膜２３５とタングステンシリサイド膜２３６を順次に積層した、いわゆるポリサイド構造とすることができる。
第１及び第２不純物拡散領域２２４ａ及び２２４ｂは、ゲート電極２３４を挟む位置に、例えばｎ型の不純物が拡散されて形成されている。この第１及び第２不純物拡散領域２２２４ａ及び２２４ｂは、ＭＯＳＦＥＴのソース又はドレインとして機能する領域である。以下の説明では、第１不純物拡散領域２２４ａをドレインとし、第２不純物拡散領域２２４ｂをソースとして用いる例について説明する。なお、ドレイン及びソースを、それぞれ第１及び第２不純物拡散領域２２４ａ及び２２４ｂと同じ符号を付して説明する。
第１及び第２抵抗変化部２２２ａ及び２２２ｂは、それぞれ、第１及び第２不純物拡散領域２２４ａ及び２２４ｂと、ゲート電極２３４の下側の領域部分との間に設けられる領域である。第１及び第２抵抗変化部２２２ａ及び２２２ｂは、第１及び第２不純物拡散領域２２４ａ及び２２４ｂと同じ導電型、ここではｎ型の不純物が拡散する領域である。なお、第１及び第２抵抗変化部２２２ａ及び２２２ｂの不純物濃度は、第１及び第２不純物拡散領域２２４ａ及び２２４ｂよりも低い。
この半導体不揮発性メモリは、第１抵抗変化部２２２ａ上に、第１電荷蓄積部２４０ａを備えるとともに、第２抵抗変化部２２２ｂ上に、第２電荷蓄積部２４０ｂを備えている。第１及び第２電荷蓄積部２４０ａ及び２４０ｂは、それぞれトンネル酸化膜２４１と、電荷蓄積膜２４３と、トップ酸化膜２４７とが順次に積層された、電荷を蓄積可能な積層構造（以下、ＯＮＯ積層絶縁膜と称する。）である。
メモリセル２１０は、第１及び第２電荷蓄積部２４０ａ及び２４０ｂのそれぞれに電子が蓄積されているか否かにより、シリコン基板２２０の表層領域のうち、第１及び第２電荷蓄積部２４０ａ及び２４０ｂの下側の領域部分中に設けられている第１及び第２抵抗変化部２２２ａ及び２２２ｂの抵抗を変化させて、“１”又は“０”のデータを区別する。
例えば、第１電荷蓄積部２４０ａへの電子の注入は、ソース及び基板を接地し、ゲート電極及びドレインに正電圧を印加することで行う。このとき、チャネルを走ってきた電子が、ドレイン近傍でドレインに向かう強い電界により、高エネルギー状態、すなわちホットエレクトロンになる。このホットエレクトロンが、ゲート電極２３４に向かう方向の電界により、第１電荷蓄積部２４０ａに注入される。
この注入された電子が蓄積されている状態を“１”とし、一方、電子が蓄積されていない状態を“０”として、データを区別する。
例えば、第１電荷蓄積部２４０ａに電子が蓄積されている場合は、第１電荷蓄積部２４０ａの下側の第１抵抗変化部２２２ａの抵抗値が上昇する。このとき、第１電荷蓄積部２４０ａに隣接する第１不純物拡散領域（例えばドレイン）２２４ａを接地電位とし、ゲート電極２３４を挟んで反対側の第２不純物拡散領域（例えばソース）２２４ｂを正電位とする。第１電荷蓄積部２４０ａに蓄積された電子は、その直下の第１抵抗変化部２２２ａに正電荷を誘起させる。この誘起された正電荷により、第１電荷蓄積部２４０ａの下側の第１抵抗変化部２２２ａの抵抗値が上昇し、ドレイン電流が低下する。一方、第１電荷蓄積部２４０ａに電荷が蓄積されていない場合は、第１抵抗変化部２２２ａの抵抗値は上昇しないので、ドレイン電流は低下しない。このドレイン電流の大小により、電荷の蓄積の有無、すなわち“０”と“１”のデータが区別される。
特開２００２−１８４８７３号公報 特開２００３−３４７５４３号公報 特開平９−６４２０５号公報 特開２００５−６４２９５号公報
上述の特許文献１〜３に開示されている、トンネル酸化膜上に、ストイキオメトリなシリコン窒化膜及びＳｉリッチなシリコン窒化膜を積層して形成される、電荷蓄積膜は、ＳＯＮＯＳ構造の半導体記憶装置に対しては、充分効果が発揮できると考えられる。
しかしながら、この電荷蓄積膜を、図５を参照して説明した従来のサイドウォール型メモリにそのまま適用することは、不適切と考えられる。
図５及び図６を参照して、この不適切である理由について説明する。
図６は、サイドウォール型の不揮発性メモリ素子の電荷蓄積膜に、電荷として電子を注入した場合の、ドレイン電流の電荷蓄積位置依存性を説明するための図である。
図６（Ａ）及び（Ｂ）は、第１電荷蓄積部と第１抵抗変化部の部分を拡大して示す断面図である。図６（Ａ）は、電荷が蓄積されている位置（図６（Ａ）中、Ｘで示す。）が、トンネル酸化膜２４１と電荷蓄積膜２４３の界面２４１ａ付近である場合を示している。図６（Ｂ）は、電荷が蓄積されている位置（図６（Ａ）中、Ｙで示す。）が、トンネル酸化膜と電荷蓄積膜の界面２４１ａから離れている場合を示している。
図６（Ｃ）は、書込み側及び未書込み側のドレイン電流についてのシミュレーションにより得られた特性図である。横軸にゲート電圧Ｖｇａｔｅ（Ｖ）を取って示し、縦軸にドレイン電流Ｉｄｒａｉｎ（Ａ）を取って示している。なお、図６（Ｃ）では、ドレイン側とソース側とで、電流の符号を、反対にして示している。
ここでは、第１電荷蓄積部２４０ａにのみ電子を注入した例について説明する。書込み側電流は、第１不純物拡散領域２２４ａの電位を接地電位とし、第２不純物拡散領域２２４ｂの電位を正電位とした場合のドレイン電流である。このとき、第１電荷蓄積部２４０ａに蓄積された電荷の有無が区別される。
一方、未書込み側電流は、第１及び第２不純物拡散領域２２４ａ及び２２４ｂに印加する電圧を入れ替えた場合であり、第１不純物拡散領域２２４ａの電位を正電位とし、第２不純物拡散領域２２４ｂの電位を接地電位とした場合のドレイン電流である。このとき、第２電荷蓄積部２４０ｂに蓄積された電荷の有無が区別される。
図６（Ｃ）中、曲線ＩＸは、図６（Ａ）に示すように電荷が界面２４１ａ付近に蓄積された時の書込み側電流を示している。図６（Ｃ）中、曲線ＩＩＸは、図６（Ａ）に示すように電荷が界面２４１ａ付近に蓄積された時の未書込み側電流を示している。
図６（Ｃ）中、曲線ＩＹは、図６（Ｂ）に示すように電荷が界面２４１ａから離れた位置に蓄積された時の書込み側電流を示している。図６（Ｃ）中、曲線ＩＩＹは、図６（Ｂ）に示すように電荷が界面２４１ａから離れた位置に蓄積された時の未書込み側電流を示している。
図６（Ｃ）では、トンネル酸化膜２４１の厚みを６５ｎｍとしている。また、電荷が界面２４１ａから離れた位置の書込み側電流（ＩＹ)及び未書込み側電流（ＩＩＹ）は、界面２４１ａからの高さが４０ｎｍのときのデータである。
電荷が蓄積されている位置が、トンネル酸化膜２４１と電荷蓄積膜２４３の界面２４１ａ付近の場合の、書込み側電流（ＩＸ）と、未書込み側電流（ＩＩＸ）を比較すると、絶対値が大きく異なっている。これは、書き込み状態と未書込み状態の差が大きく、２つの状態の判別が容易であることを意味する。
これに対し、電荷が蓄積されている位置が、トンネル酸化膜２４１と電荷蓄積膜２４３の界面２４１ａから離れている場合の、書込み側電流（ＩＹ）と、未書込み側電流（ＩＩＹ）を比較すると、絶対値の差がほとんどなくなってしまう。すなわち、書き込み状態と未書込み状態の判別が困難になり、メモリとしての機能を果たさなくなる。
特許文献１〜３に開示されている電荷蓄積膜の構造では、電子を蓄積する位置を、Ｓｉ基板から、すなわち、トンネル酸化膜との界面から遠ざけるようにしているため、この構造をサイドウォール型の電荷蓄積膜に適用することは難しい。
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、トンネル酸化膜と電荷蓄積膜との界面付近に電荷を蓄積することを可能にするとともに、トンネル酸化膜と電荷蓄積膜の電位障壁を高くすることにより、蓄積された電荷の基板側への流出を防ぐことを可能にする半導体記憶装置及びその製造方法を提供することにある。
上述した目的を達成するために、この発明の半導体記憶装置は、制御電極と、第１及び第２不純物拡散領域と、第１及び第２抵抗変化部と、第１及び第２電荷蓄積部とを備えている。
制御電極は、半導体基板の一方の主表面上にゲート絶縁膜を介して設けられている。第１及び第２不純物拡散領域は、半導体基板の一方の主表面側の表層領域であってかつ制御電極を挟む位置に設けられた一対の不純物拡散領域である。
第１及び第２抵抗変化部は、半導体基板の一方の主表面側の表層領域のうち、第１及び第２不純物拡散領域と、制御電極の直下の領域とによって挟まれる部分に設けられていて、第１及び第２不純物拡散領域よりも不純物濃度が低い。
第１及び第２電荷蓄積部は、第１及び第２抵抗変化部上に設けられている。第１及び第２電荷蓄積部は、それぞれ、トンネル酸化膜、電荷蓄積膜、及びトップ酸化膜を備えている。
電荷蓄積膜は、トンネル酸化膜上に形成されたＳｉリッチな第１シリコン窒化膜と、第１シリコン窒化膜上に形成された第２シリコン窒化膜の２層構造で形成される。
ここで、Ｓｉリッチなシリコン窒化膜とは、窒素原子数（ｙ）に対するシリコン原子数（ｘ）の比（ｘ／ｙ）が、ストイキオメトリなシリコン窒化膜における比よりも大きいものを指すものとする。また、Ｎリッチなシリコン窒化膜とは、窒素原子数（ｙ）に対するシリコン原子数（ｘ）の比（ｘ／ｙ）が、ストイキオメトリなシリコン窒化膜における比よりも小さいものを指すものとする。
この発明の半導体記憶装置によれば、電荷蓄積膜を、トンネル酸化膜上に形成された電荷捕獲準位の深いＳｉリッチの第１シリコン窒化膜と、第１シリコン窒化膜上に形成された、第１シリコン窒化膜よりもバンドギャップエネルギーの大きいストイキオメトリ又はＮリッチな第２シリコン窒化膜との２層構造で形成している。
この構成によれば、トンネル酸化膜を通過して電荷蓄積膜に入ってきた電子は、第１シリコン窒化膜と第２シリコン窒化膜との間の電位障壁により第２シリコン窒化膜の伝導帯に上がることはできないため、第１シリコン窒化膜に捕獲されやすい。また、Ｓｉリッチな第１シリコン窒化膜とトンネル酸化膜との電位障壁も、ストイキオメトリなシリコン窒化膜とトンネル酸化膜との間の電位障壁に比べて大きくなるので、第１シリコン窒化膜に捕獲された電子が、トンネル酸化膜を経て半導体基板側に逃げにくい。すなわち、電荷保持特性が向上する。
以下、図を参照して、この発明の実施の形態について説明するが、構成および配置関係についてはこの発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成の組成（材質）および数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されない。
（第１実施形態）
図１を参照して、第１実施形態の半導体記憶装置を、サイドウォール型の半導体不揮発性メモリ（サイドウォール型メモリ）を例にとって説明する。図１は、第１実施形態の半導体記憶装置として、サイドウォール型メモリを説明するための概略図である。図１（Ａ）は、サイドウォール型メモリの主要部の切断端面を示す図であり、図１（Ｂ）は、サイドウォール型メモリのバンド構造を示す模式図である。
サイドウォール型メモリは、素子分離領域（図示を省略する。）で分離された、アクティブ領域２１の半導体基板２０に、ＭＯＳ型のトランジスタ（ＭＯＳＦＥＴ）を備えている。なお、半導体基板２０として、シリコン基板を用いることができ、以下の説明では、シリコン基板を用いる例について説明する。このシリコン基板２０には、例えばしきい値電圧調整のため、ｐ型の不純物イオンなど、所定のイオンが注入されていても良い。
素子分離領域のシリコン基板２０には、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）又はＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）でシリコン酸化膜が形成されている。
ＭＯＳＦＥＴは、ゲート電極３４と、第１及び第２不純物拡散領域２４ａ及び２４ｂと、第１及び第２抵抗変化部２２ａ及び２２ｂを備えている。
ゲート電極３４は、シリコン基板２０の一方の主表面２０ａ上にゲート酸化膜３２を介して設けられている。ゲート酸化膜３２は、例えばシリコン酸化膜で形成される。ゲート電極３４は、例えば、ポリシリコン膜３５とタングステンシリサイド膜３６を順次に積層した、いわゆるポリサイド構造とすることができる。
第１及び第２不純物拡散領域２４ａ及び２４ｂは、シリコン基板２０の一方の主表面２０ａ側の表層領域のうち、ゲート電極３４を挟む位置に、例えばｎ型の不純物が高濃度に拡散されて、すなわちｎ＋層として形成されている。この第１及び第２不純物拡散領域２４ａ及び２４ｂは、ＭＯＳＦＥＴのソース又はドレインとして機能する領域である。以下の説明では、第１不純物拡散領域２４ａをドレインとし、第２不純物拡散領域２４ｂをソースとして用いる例について説明する。なお、ドレイン及びソースを、それぞれ第１及び第２不純物拡散領域２４ａ及び２４ｂと同じ符号を付して説明する。
第１及び第２抵抗変化部２２ａ及び２２ｂは、シリコン基板２０の一方の主表面２１ａ側の表層領域のうち、それぞれ、第１及び第２不純物拡散領域２４ａ及び２４ｂと、ゲート電極３４の直下の領域部分とによって挟まれる部分に設けられる領域である。第１及び第２抵抗変化部２２ａ及び２２ｂは、第１及び第２不純物拡散領域２４ａ及び２４ｂと同じ導電型、ここではｎ型の不純物が拡散する領域である。
なお、第１及び第２抵抗変化部２２ａ及び２２ｂの不純物の濃度は、第１及び第２不純物拡散領域２４ａ及び２４ｂよりも低く、すなわちｎ−層として形成される。これは、後述する第１及び第２電荷蓄積部４０ａ及び４０ｂへ電荷、例えば電子を選択的に注入するために、これら第１及び第２抵抗変化部２２ａ及び２２ｂ周辺に電界を集中させるためである。その結果、ホットキャリアの発生を第１及び第２抵抗変化部２２ａ及び２２ｂに集中させることができる。ここで、第１及び第２抵抗変化部２２ａ及び２２ｂの濃度及び領域の広さ（幅や深さ）は、目的や設計に応じて任意好適に設定することができる。また、これら第１及び第２抵抗変化部２２ａ及び２２ｂの構造は、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）と実質的に同様な構造である。
このサイドウォール型メモリは、第１抵抗変化部２２ａ上に、第１電荷蓄積部４０ａを備えるとともに、第２抵抗変化部２２ｂ上に、第２電荷蓄積部４０ｂを備えている。これら、第１電荷蓄積部４０ａ及び４０ｂは、ゲート電極３４の両側にサイドウォール状に形成される。
第１及び第２電荷蓄積部４０ａ及び４０ｂは、それぞれトンネル酸化膜４１と、電荷蓄積膜４３と、トップ酸化膜４７とが順次に積層された、電荷を蓄積可能な積層構造（以下、ＯＮＯ積層絶縁膜と称する。）で構成される。
ゲート電極３４の側壁３４ａ及び第１及び第２抵抗変化部２２ａ及び２２ｂの直上には、トンネル酸化膜４１が、例えば膜厚１０ｎｍのシリコン酸化膜で形成される。
トンネル酸化膜４１上には、電荷蓄積用の膜である電荷蓄積膜４３が形成される。電荷蓄積膜の膜厚を、例えば１０ｎｍとする。
電荷蓄積膜４３上には、トップ酸化膜４７が、例えば、膜厚が４０ｎｍのシリコン酸化膜で形成される。
なお、ここでのトンネル酸化膜４１、電荷蓄積膜４３、トップ酸化膜４７の厚みは、ゲート電極３４の側面３４ａに対する厚みである。
ここで、電荷蓄積膜４３は、Ｓｉリッチな第１シリコン窒化膜４４と、ストイキオメトリ又はＮリッチな第２シリコン窒化膜４５の２層からなる。トンネル酸化膜４１側に、Ｓｉリッチな第１シリコン窒化膜４４が形成され、トップ酸化膜４７側に、Ｎリッチな第２シリコン窒化膜４５が形成される。
Ｓｉリッチな第１シリコン窒化膜４４は、ストイキオメトリなシリコン窒化膜に対して、Ｓｉの比が大きく形成され、すなわちＳｉｘＮｙ（ｘ／ｙ＞０．７５）となる膜である。このＳｉリッチな第１シリコン窒化膜４４をトンネル酸化膜４１上に形成することで、トンネル酸化膜４１と電荷蓄積膜４３の界面４１ａの電位障壁が大きくなり、シリコン酸化膜とシリコンとの界面の電位障壁（〜３．２ｅＶ）に近づくと考えられる。この結果、電位障壁が従来の１ｅＶに比べて高くなるとともに、電子の捕獲準位ａが深くなり電子捕獲効率が向上する。
電位障壁を確実に１ｅＶよりも大きくするためには、Ｓｉリッチな第１シリコン窒化膜４４の原子数比（ｘ／ｙ）は最小でも０．８、すなわち０．８以上であることが望ましい。
なお、Ｓｉリッチな第１シリコン窒化膜として、シリコン膜に数％の窒素原子が含まれるものを用いても良い。
第２シリコン窒化膜４５は、ストイキオメトリなシリコン窒化膜、すなわちＳｉｘＮｙ（ｘ／ｙ〜０．７５）か、あるいはＮリッチなシリコン窒化膜、すなわち、ＳｉｘＮｙ（ｘ／ｙ＜０．７５）となる膜である。Ｓｉリッチな第１シリコン窒化膜４４の直上にストイキオメトリ又はＮリッチな第２シリコン窒化膜４５を形成すると、第１シリコン窒化膜４４と第２シリコン窒化膜４５との界面４４ａに電位障壁φｉが形成される。
トンネル酸化膜４１を経て第１シリコン窒化膜４４に注入されたホットエレクトロンが、第１シリコン窒化膜４４の捕獲準位ａに捕獲されないで、そのまま伝導帯に上がったとしても、この第１シリコン窒化膜４４及び第２シリコン窒化膜４５間の電位障壁φｉのため、第２シリコン窒化膜４５の伝導帯には上がることが難しい。この結果、注入されたホットエレクトロンは、第１シリコン窒化膜４４に閉じ込められて捕獲されることになる。なお、第２シリコン窒化膜４５に達したホットエレクトロンは、第２シリコン窒化膜４５中の、第１シリコン窒化膜４４との界面近傍に位置する捕獲準位ｂに捕獲されることになる。
従って、第１シリコン窒化膜４４と第２シリコン窒化膜４５との界面４４ａの電位障壁φｉは大きいほど良い。このため、第２シリコン窒化膜４５の原子数比（ｘ／ｙ）は最大でも０．７、すなわち０．７以下であることが望ましい。
更に、これら２種類の膜は、アモルファスシリコン、シリコン窒化膜に限られず、電子捕獲準位を有し、積層した場合、その界面の電位障壁がＳｉ基板側から遠い方に高ければ、いかなる元素、又はいかなる元素から成る化合物の組み合わせでも構わない。また、２種類の膜でなくても、１層の膜中にイオン注入等で不純物をドーピングした、特性の異なる２層を形成しても良い。その際、Ｓｉ基板に近い方の膜、あるいは層の電子捕獲準位をより深く、密度をより高く、さらに厚みをより薄くすれば良い。
なお、Ｓｉリッチな第１シリコン窒化膜４４の膜厚Ｔａとストイキオメトリ又はＮリッチな第２シリコン窒化膜４５の膜厚Ｔｂは、例えば１〜５ｎｍ程度にする。図６を参照して説明したシミュレーション結果によれば、できるだけシリコン基板２０に近い位置に電子を蓄積するのが良い。従って、電子が蓄積されるＳｉリッチな第１シリコン窒化膜４４の厚みＴａを薄くして、Ｔａ≦Ｔｂとするのが良い。
なお、Ｓｉリッチな第１シリコン窒化膜の代わりに、厚みが１ｎｍ未満のアモルファスＳｉ膜を形成しても良い。
上述したように、この半導体記憶装置によれば、Ｓｉ基板側に電荷捕獲準位の深いＳｉリッチなシリコン窒化膜を形成し、Ｓｉリッチなシリコン窒化膜上にＮリッチなシリコン窒化膜を形成している。
このため、Ｓｉリッチなシリコン窒化膜とストイキオメトリ又はＮリッチなシリコン窒化膜の界面に電位障壁φｉが形成され、トンネル酸化膜側に設けたＳｉリッチなシリコン窒化膜に電子を閉じ込めやすくなる。
また、Ｎリッチなシリコン窒化膜に電子が到達したとしても、Ｓｉリッチなシリコン窒化膜とＮリッチなシリコン窒化膜の界面付近に電子が捕獲されるので、よりトンネル酸化膜に近い側に電荷を蓄積することができる。
この結果、書き込み特性が向上するとともに、電荷保持特性が向上する。
（製造方法）
図１（Ａ）を参照して、第１実施形態のサイドウォール型メモリの製造方法について説明する。なお、上述した第１実施形態のサイドウォール型メモリは、電荷蓄積膜の構造が従来のサイドウォール型メモリと異なっており、他の部分は従来周知の構成にすることができる。そこで、ここでは、電荷蓄積部４０ａ、特に電荷蓄積膜４３を形成する工程について説明し、他の工程についての説明は省略する。
先ず、シリコン基板２０の一方の主表面２０ａ上に、ゲート電極３４を形成した後、ドライ酸化を行って、抵抗変化部２２ａ及び２２ｂ上及びゲート電極３４の側面３４ａに、シリコン酸化膜を例えば、１０ｎｍ程度成長させて、トンネル酸化膜４１を形成する。
次に、ジクロルシラン（ＤＣＳ）とアンモニア（ＮＨ３）を原料ガスとしたＬＰＣＶＤ法により、トンネル酸化膜４１上にＳｉリッチな第１シリコン窒化膜４４を形成する。このときの成膜条件として、雰囲気温度を６９０〜７８０℃とし、圧力を２６．７Ｐａ（０．２Ｔｏｒｒ）前後にする。
またＤＣＳとＮＨ３の流量比は、ＤＣＳ／ＮＨ３＝０．１〜０．２程度にすると、ほぼストイキオメトリな、すなわち、ｘ／ｙ＝０．７５程度のシリコン窒化膜が得られる。これに対し、Ｓｉリッチなシリコン窒化膜を堆積するには、ＤＣＳの流量を多くして、ＤＣＳ／ＮＨ３＝２程度にすればよい。
また、電荷蓄積膜４３の形成には、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いても良い。ＡＬＤ法は、１原子層あるいは１分子層ずつ膜を堆積して成膜する方法である。
ＡＬＤ法では、先ず、炉内を真空排気した後封止し、ＳｉＨ４やＤＣＳなどのＳｉを多く含む材料ガスを必要なだけ供給した後、さらにＮＨ３ガスを必要なだけ供給してプラズマをたてることにより、シリコン窒化膜をおよそ１原子層だけ形成する工程を１サイクルとして、これを繰り返すことにより膜を堆積する方法である。
このＡＬＤ法において、材料ガスとしてＳｉ含有量が多いトリシラン（Ｓｉ３Ｈ８）を用いることにより、Ｓｉリッチなシリコン窒化膜が形成できる。
一方、Ｎリッチなシリコン窒化膜、特にｘ／ｙ＜０．７のシリコン窒化膜を堆積するには、ＡＬＤ法において材料ガスにＤＣＳとＮＨ３の混合ガスを用いると、アンモニアプラズマの強い窒化力によりＮリッチなシリコン窒化膜が得られる。
（第２実施形態）
図２を参照して、第２実施形態の半導体記憶装置を、サイドウォール型メモリを例にとって説明する。図２は、第２実施形態の半導体記憶装置として、サイドウォール型メモリを説明するための概略図である。図２（Ａ）は、サイドウォール型メモリの主要部の切断端面を示す図であり、図２（Ｂ）は、サイドウォール型メモリのバンド構造を示す模式図である。
第２実施形態の半導体記憶装置では、第１及び第２電荷蓄積部５０ａ及び５０ｂにフローティング電極３８を埋め込んで形成している点が第１実施形態の半導体装置と異なっている。その他の点は、図１（Ａ）及び（Ｂ）を参照して説明した第１実施形態と同様なので説明を省略する。
ここでは、第１及び第２電荷蓄積部５０ａ及び５０ｂは、それぞれトンネル酸化膜４１と、電荷蓄積膜４２と、トップ酸化膜４８とが順次に積層されたＯＮＯ積層絶縁膜４６を備えている。さらに、ＯＮＯ積層絶縁膜４６上に、フローティング電極３８が形成され、ＯＮＯ積層絶縁膜４６上にフローティング電極３８を覆うサイドウォール酸化膜４９が設けられている。
フローティング電極３８は、例えば、リンを３×１０２０／ｃｍ２以上ドープしたポリシリコンで形成することができる。サイドウォール酸化膜４９は、トップ酸化膜４７と同様に形成することができる。
この構造によれば、第１実施形態の効果に加えて、フローティング電極と基板との間に電位差を与えることで、トンネル酸化膜、電荷蓄積膜、トップ酸化膜に印加される電界が強まり、効率的に電子の注入を行うことができるという効果が得られる。
なお、電界が強まるため、注入された電子が電荷蓄積膜に捕獲されずにフローティング電極に達する可能性があるが、トンネル酸化膜側に電荷捕獲準位の深いＳｉリッチなシリコン窒化膜を形成し、その上にストイキオメトリ又はＮリッチなシリコン窒化膜を形成しているので、注入された電子は、Ｓｉリッチなシリコン窒化膜とストイキオメトリ又はＮリッチなシリコン窒化膜の電位障壁により、フローティング電極に達することを抑制することができ、電荷蓄積膜のトンネル酸化膜に近い位置に蓄積することができる。
第１実施形態の半導体記憶装置を説明するための概略図である。 第２実施形態の半導体記憶装置を説明するための概略図である。 従来のＳＯＮＯＳ型メモリを説明するための概略図である。 従来のＳＯＮＯＳ型メモリの他の例を説明するための概略図である。 従来のサイドウォール型メモリを説明するための概略図である。 従来のサイドウォール型メモリにおけるドレイン電流の電荷蓄積位置依存性を説明するための概略図である。
符号の説明
２０、１２０、２２０ シリコン基板
２１、１２２ アクティブ領域
２２ａ、２２２ａ 第１抵抗変化部
２２ｂ、２２２ｂ 第２抵抗変化部
２４ａ、１２４ａ、２２４ａ 第１不純物拡散領域
２４ｂ、１２４ｂ、２２４ｂ 第２不純物拡散領域
３２、２３２ ゲート酸化膜
３４、１３４、２３４ ゲート電極
３５、１３５、２３５ ポリシリコン膜
３６、１３６、２３６ タングステンシリサイド膜
３８ フローティング電極
４０ａ、５０ａ、２４０ａ 第１電荷蓄積部
４０ｂ、５０ｂ、２４０ｂ 第２電荷蓄積部
４１、１４１、２４１ トンネル酸化膜
４３、１４２、１４３、２４３ 電荷蓄積膜
４４、１４４ 第１シリコン窒化膜
４５、１４５ 第２シリコン窒化膜
４６ ＯＮＯ積層絶縁膜
４７、４８、２４７ トップ酸化膜
４９ サイドウォール酸化膜
１４７ ブロッキング酸化膜
１５０ 中間絶縁膜
１５５ タングステンプラグ
１６０ Ａｌ配線
２４１ａ 界面

Claims (6)

  1. 半導体基板の一方の主表面上にゲート絶縁膜を介して設けられた制御電極と、
    前記半導体基板の一方の主表面側の表層領域であってかつ前記制御電極を挟む位置に設けられた、一対の不純物拡散領域である第１及び第２不純物拡散領域と、
    前記半導体基板の一方の主表面側の表層領域のうち、前記第１及び第２不純物拡散領域と、前記制御電極の直下の領域とによって挟まれる部分に設けられた、第１及び第２不純物拡散領域よりも不純物濃度の低い第１及び第２抵抗変化部と、
    前記第１及び第２抵抗変化部上にそれぞれ形成された、トンネル酸化膜、電荷蓄積膜、及びトップ酸化膜が順次に積層されて構成される第１及び第２電荷蓄積部と
    を備え、
    前記電荷蓄積膜は、前記トンネル酸化膜上に形成されたＳｉリッチな第１シリコン窒化膜と、前記第１シリコン窒化膜上に形成されたストイキオメトリ又はＮリッチな第２シリコン窒化膜の２層構造である
    ことを特徴とする半導体記憶装置。
  2. 前記第１シリコン窒化膜は、窒素原子数（ｙ）に対するシリコン原子数（ｘ）の比（ｘ／ｙ）が最小でも０．８であることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記第２シリコン窒化膜は、窒素原子数（ｙ）に対するシリコン原子数（ｘ）の比（ｘ／ｙ）が最大でも０．７であることを特徴とする請求項１又は２に記載の半導体記憶装置。
  4. 前記第１シリコン窒化膜及び第２シリコン窒化膜の厚みは１〜５ｎｍであり、及び
    前記第１シリコン窒化膜の厚みが、前記第２シリコン窒化膜の厚み以下である
    ことを特徴とする請求項１〜３のいずれか一項に記載の半導体記憶装置。
  5. 半導体基板の一方の主表面上にゲート絶縁膜を介して設けられた制御電極と、
    前記半導体基板の一方の主表面側の表層領域であってかつ前記制御電極を挟む位置に設けられた、一対の不純物拡散領域である第１及び第２不純物拡散領域と、
    前記半導体基板の一方の主表面側の表層領域のうち、前記第１及び第２不純物拡散領域と、前記制御電極の直下の領域とによって挟まれる部分に設けられた、第１及び第２不純物拡散領域よりも不純物濃度の低い第１及び第２抵抗変化部と、
    前記第１及び第２抵抗変化部上にそれぞれ形成された、トンネル酸化膜、電荷蓄積膜、及びトップ酸化膜が順次に積層されて構成される第１及び第２電荷蓄積部と
    を備え、
    前記電荷蓄積膜は、前記トンネル酸化膜上に形成された厚さが最大でも１ｎｍのアモルファスＳｉ膜と、該アモルファスＳｉ膜上に形成されたストイキオメトリ又はＮリッチなシリコン窒化膜の２層構造である
    ことを特徴とする半導体記憶装置。
  6. 前記電荷蓄積部が、前記トップ酸化膜上に、フローティング電極と該フローティング電極を覆うサイドウォール酸化膜を備える
    ことを特徴とする請求項１〜５のいずれか一項に記載の半導体記憶装置。
JP2006255653A 2006-09-21 2006-09-21 半導体記憶装置 Pending JP2008078376A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006255653A JP2008078376A (ja) 2006-09-21 2006-09-21 半導体記憶装置
US11/896,685 US7602012B2 (en) 2006-09-21 2007-09-05 Semiconductor memory devices with charge traps

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006255653A JP2008078376A (ja) 2006-09-21 2006-09-21 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2008078376A true JP2008078376A (ja) 2008-04-03

Family

ID=39350139

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006255653A Pending JP2008078376A (ja) 2006-09-21 2006-09-21 半導体記憶装置

Country Status (2)

Country Link
US (1) US7602012B2 (ja)
JP (1) JP2008078376A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011049239A (ja) * 2009-08-25 2011-03-10 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US9741555B2 (en) 2015-01-14 2017-08-22 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device, substrate processing apparatus, and recording medium
US10403642B2 (en) 2017-11-08 2019-09-03 Toshiba Memory Corporation Semiconductor device

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7838920B2 (en) * 2006-12-04 2010-11-23 Micron Technology, Inc. Trench memory structures and operation
US20100052037A1 (en) * 2008-08-28 2010-03-04 Albert Chin Charge-trapping engineered flash non-volatile memory
KR20110090393A (ko) * 2010-02-03 2011-08-10 삼성전자주식회사 저항 변화 물질을 이용한 반도체 소자 및 그 구동 방법
CN106298671A (zh) * 2015-05-11 2017-01-04 联华电子股份有限公司 具sonos存储单元的非挥发性存储器的制造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09252059A (ja) * 1996-03-18 1997-09-22 Toshiba Corp 半導体装置
JP2002231829A (ja) * 2001-01-22 2002-08-16 Halo Lsi Design & Device Technol Inc 不揮発性半導体メモリおよびその製造方法
JP2003203998A (ja) * 2002-01-07 2003-07-18 Sony Corp 不揮発性半導体メモリ装置およびその動作方法
JP2004342927A (ja) * 2003-05-16 2004-12-02 Sharp Corp 半導体記憶装置及び携帯電子機器
JP2004342659A (ja) * 2003-05-13 2004-12-02 Sharp Corp 半導体装置及びその製造方法、携帯電子機器、並びにｉｃカード
JP2005064295A (ja) * 2003-08-14 2005-03-10 Oki Electric Ind Co Ltd 半導体不揮発性メモリ、この半導体不揮発性メモリへの情報の記録方法、及びこの半導体不揮発性メモリからの情報の読み出し方法
JP2005184028A (ja) * 2005-02-18 2005-07-07 Renesas Technology Corp 不揮発性記憶素子
JP2006196643A (ja) * 2005-01-13 2006-07-27 Renesas Technology Corp 不揮発性半導体記憶装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0964205A (ja) 1995-08-22 1997-03-07 Sony Corp 窒化シリコン膜の形成方法
JP2002184873A (ja) 2000-10-03 2002-06-28 Sony Corp 不揮発性半導体記憶装置及びその製造方法
JP3637332B2 (ja) 2002-05-29 2005-04-13 株式会社東芝 半導体装置及びその製造方法
US7391653B2 (en) * 2002-10-15 2008-06-24 Halo Lsi, Inc. Twin insulator charge storage device operation and its fabrication method
KR100505108B1 (ko) * 2003-02-12 2005-07-29 삼성전자주식회사 소노스 기억셀 및 그 제조방법
JP2004342276A (ja) * 2003-05-19 2004-12-02 Sharp Corp 半導体記憶装置およびそのプログラム方法
JP2004348791A (ja) * 2003-05-20 2004-12-09 Sharp Corp 半導体記憶装置及び携帯電子機器
JP2004348790A (ja) * 2003-05-20 2004-12-09 Sharp Corp 半導体記憶装置及び携帯電子機器
JP2005294791A (ja) * 2004-03-09 2005-10-20 Nec Corp 不揮発性メモリ及び不揮発性メモリの製造方法
JP2006237423A (ja) 2005-02-28 2006-09-07 Oki Electric Ind Co Ltd 半導体記憶装置および半導体記憶装置の製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09252059A (ja) * 1996-03-18 1997-09-22 Toshiba Corp 半導体装置
JP2002231829A (ja) * 2001-01-22 2002-08-16 Halo Lsi Design & Device Technol Inc 不揮発性半導体メモリおよびその製造方法
JP2003203998A (ja) * 2002-01-07 2003-07-18 Sony Corp 不揮発性半導体メモリ装置およびその動作方法
JP2004342659A (ja) * 2003-05-13 2004-12-02 Sharp Corp 半導体装置及びその製造方法、携帯電子機器、並びにｉｃカード
JP2004342927A (ja) * 2003-05-16 2004-12-02 Sharp Corp 半導体記憶装置及び携帯電子機器
JP2005064295A (ja) * 2003-08-14 2005-03-10 Oki Electric Ind Co Ltd 半導体不揮発性メモリ、この半導体不揮発性メモリへの情報の記録方法、及びこの半導体不揮発性メモリからの情報の読み出し方法
JP2006196643A (ja) * 2005-01-13 2006-07-27 Renesas Technology Corp 不揮発性半導体記憶装置
JP2005184028A (ja) * 2005-02-18 2005-07-07 Renesas Technology Corp 不揮発性記憶素子

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011049239A (ja) * 2009-08-25 2011-03-10 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US9741555B2 (en) 2015-01-14 2017-08-22 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device, substrate processing apparatus, and recording medium
US10403642B2 (en) 2017-11-08 2019-09-03 Toshiba Memory Corporation Semiconductor device

Also Published As

Publication number Publication date
US7602012B2 (en) 2009-10-13
US20080251835A1 (en) 2008-10-16

Similar Documents

Publication Publication Date Title
US8390048B2 (en) Method of manufacturing a nonvolatile semiconductor memory device, and a nonvolatile semiconductor memory device
US8928062B2 (en) Nonvolatile semiconductor memory device and manufacturing method thereof
US7115949B2 (en) Method of forming a semiconductor device in a semiconductor layer and structure thereof
US8294200B2 (en) Non-volatile memory device
JP2008141173A (ja) メモリ素子
JP2008078589A (ja) 半導体装置及びその製造方法
KR100949231B1 (ko) 불휘발성 반도체 메모리 장치 및 그 제조 방법
JP2008277530A (ja) 不揮発性半導体記憶装置
JP4965878B2 (ja) 不揮発性半導体メモリ装置
US20080227254A1 (en) Electronic device including channel regions lying at different elevations and processes of forming the same
JP2004356562A (ja) 半導体装置の製造方法および半導体装置
JP2008078376A (ja) 半導体記憶装置
US6674133B2 (en) Twin bit cell flash memory device
US20090256192A1 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
JP2008053553A (ja) 半導体装置及びその製造方法
US7622373B2 (en) Memory device having implanted oxide to block electron drift, and method of manufacturing the same
JP2007305788A (ja) 半導体記憶装置
WO2011091707A1 (zh) 电荷俘获非挥发半导体存储器及其制造方法
JP2006041101A (ja) 半導体装置及びその製造方法
KR20080002030A (ko) 비휘발성 메모리 장치의 게이트 구조물 형성 방법
CN109285840B (zh) 3d-nand闪存及其工作方法
CN109300904B (zh) 3d-nand闪存的形成方法
JP2009170732A (ja) 半導体記憶装置
KR20070014410A (ko) 불휘발성 메모리 장치의 제조방법
JP2008153424A (ja) 半導体記憶装置及びこの半導体記憶装置への情報の記録方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080922

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20081210

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20090223

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101202

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110111

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110224

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110830