JP2005294791A - 不揮発性メモリ及び不揮発性メモリの製造方法 - Google Patents

Abstract

【課題】
チャネル領域の半導体基板の応力を制御し、メモリセルの電流のオン／オフ比を高くすること、同時に、ゲート酸化膜の劣化を抑制する。
【解決手段】
【０１９０】
ソース電極２７、ドレイン電極２８、第１絶縁層１１、電荷蓄積層１６、第２絶縁層２２、及び制御ゲート電極２６を具備する不揮発性メモリを用いる。ソース電極２７は半導体基板１０内に設けられる。ドレイン電極２８は半導体基板１０内にソース電極２７から離れて設けられる。第１絶縁層１１はソース電極２７とドレイン電極２８との間の第１領域８を覆うように設けられる。電荷蓄積層１６は第１絶縁層１１を介して第１領域８を覆うように設けられる。第２絶縁層２２は電荷蓄積層１６を覆うように設けられる。制御ゲート電極２６は第２絶縁層２２を覆うように設けられる。第１領域８における圧縮応力の大きさが５０ＭＰａ以下である。
【選択図】 図１Ｂ

Description

本発明は不揮発性メモリ及び不揮発性メモリの製造方法に関し、特にメモリセルの保持特性を改善した不揮発性メモリ及び不揮発性メモリの製造方法に関する。

消去や書き込みをしない限り、一度記憶されたデータが電源を切っても消えないという不揮発性の特性を持つ不揮発性メモリが知られている。この不揮発性メモリのセル構造の例として、１トランジスタ型メモリセル構造がある。このセル構造では、半導体基板上に形成されたゲート絶縁膜上に、電荷蓄積層と制御ゲートとがこの順に積層構造を形成している。電荷蓄積層に蓄積された電荷が記憶されるデータに対応する。１トランジスタ型メモリセル構造は電荷蓄積層の構造により、以下のように分類される。すなわち、電荷蓄積層が層間絶縁膜と導電性を帯びるように不純物が導入された半導体とがこの順に積層した構造である場合、フローティングゲート型セルと呼ばれる。層間絶縁膜と電荷捕獲中心を多く含む絶縁膜がこの順に積層した構造である場合、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型セルと呼ばれる。また、電荷蓄積層が層間絶縁膜と半導体の微粒子を含む絶縁膜とがこの順に積層した構造である場合、ナノクリスタル型セルと呼ばれる。この半導体の微粒子を含む絶縁膜は、さらに金属の微粒子を含む場合もある。さらに、電荷蓄積層が強誘電体、又は、強誘電体、金属電極がこの順に積層した構造である場合、ＭＦ（Ｍ）ＩＳ（Ｍｅｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ−（Ｍｅｔａｌ）−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型セルと呼ばれる。ＭＦＭＩＳ型セルを用いた不揮発性メモリにおいては、電荷蓄積層に含まれる強誘電体の自発分極の方向が記憶されるデータに対応する。

これらの１トランジスタ型メモリセル構造をとる不揮発性メモリの共通点は、データの書き込みや読み出しが、セル構造周辺の半導体基板上に形成された、ソース、ドレイン及び積層構造の制御ゲートを用いて、ソースとドレインの間のチャネル領域に流れる電流を制御することで行われるということである。したがって、これらの構造を用いた不揮発性メモリの高性能化、高信頼性化を実現するには、その製造プロセスにおいて、チャネル領域、ゲート絶縁膜の諸物性量を十分に制御することが必須である。

他方、メモリの大容量化、小型化の要請から、メモリセルの微細化が追求されている。これに伴い、素子分離に起因する応力が、チャネル領域に及ぶようになる。浅いトレンチによる素子分離の場合、トレンチに埋設される絶縁膜はチャネル領域において、基板表面に平行方向の圧縮応力を及ぼす。チャネル領域に強い圧縮応力が印加されると、電子の移動度が低下する。このとき、メモリセルの電流のオン／オフ比が低下するため、ゲート酸化膜を介して電荷蓄積層に出し入れする電荷量を多くしなくてはならない。出し入れする電荷量が多くなると、ゲート酸化膜の劣化が著しくなり、オン電流の減少や、保持特性の劣化が生じる。また、浅いトレンチによる素子分離に起因する圧縮応力はチャネル領域とともにゲート絶縁膜にも同様に印加される。ゲート絶縁膜に強い圧縮応力が印加されると、ゲート絶縁膜中に存在する、電子トラップの活性化エネルギーが減少する。このことは電子トラップに捕獲されていた電子が放出されやすくなること、したがって、トランジスタのしきい値電圧が変動しやすくなることを意味している。これは保持特性劣化の一因となる。

以上ではチャネル領域やゲート絶縁膜に対する圧縮応力の影響について述べたが、引張応力も、メモリ動作に影響を与える。強い引張応力がチャネル領域及びゲート絶縁膜に印加されると、ゲート絶縁膜と半導体基板との界面に存在するダングリングボンド−水素原子等の結合が切断されやすくなる。したがって、強い引張応力下では、応力なしの場合に比べゲート絶縁膜／半導体基板界面の界面準位数が多い。このことは、強い引張応力下では界面準位の回復によるトランジスタのしきい値電圧の変動が大きくなることを意味している。よって、強い引張応力も保持特性劣化の一因である。

したがって、保持特性劣化を抑制し、高信頼化された不揮発性メモリを実現するには、チャネル領域における半導体基板応力の絶対値を低減する技術が望まれる。この技術により、メモリセルの電流のオン／オフ比を高くすること、ゲート酸化膜の劣化を抑制することメモリセルの特性を維持することが可能となる。その結果、書き換え回数を向上することや、多値メモリに適するセル特性を得ることが可能となる。

関連する技術として、特開平８−３１９６２号公報に不揮発性半導体記憶装置の製造方法の技術が開示されている。この発明の目的は、ゲート絶縁膜特性の劣化をもたらさないような層間絶縁膜を実現することにある。この不揮発性半導体記憶装置の製造方法は、電気的に書き換え可能な不揮発性半導体記憶装置の製造方法である。ここで、不揮発性半導体記憶装置は、第１導電型を有する半導体基板にゲート絶縁膜を介して設けられた浮遊ゲート電極と、その浮遊ゲート電極上に少なくとも一部分が積層される形で層間絶縁膜を介して設けられた制御ゲート電極と、その半導体基板内に互いに分離して設けられた第２導電型のソース、ドレイン領域を備える。そして、その層間絶縁膜として化学気相成長法により単層酸化シリコン膜を形成することを特徴とする。本公報では、この技術により、層間絶縁膜の応力が緩和されるため、ゲート絶縁膜の劣化が低減されると記載されている。

特開平８−３１９６２号公報

従って、本発明の目的は、チャネル領域における半導体基板の応力の絶対値を抑制することが可能な不揮発性メモリ及び不揮発性メモリの製造方法を提供することにある。

また、本発明の他の目的は、メモリセルの電流のオン／オフ比を高くすることができる不揮発性メモリの構造及び不揮発性メモリの製造方法を提供することにある。

本発明の更に他の目的は、ゲート酸化膜の劣化を抑制することができる不揮発性メモリの構造及び不揮発性メモリの製造方法を提供することにある。

本発明の別の目的は、メモリセルの特性を維持し、書き換え回数を向上することが可能な不揮発性メモリの構造及び不揮発性メモリの製造方法を提供することにある。

本発明の更に別の目的は、多値メモリに適するセル特性を得ることができる不揮発半導体メモリの構造及び不揮発性メモリの製造方法を提供することにある。

以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を，特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

上記課題を解決するために、本発明の不揮発性メモリは、ソース電極（２７）と、ドレイン電極（２８）と、第１絶縁層（１１）と、電荷蓄積層（１６）と、第２絶縁層（２２）と、制御ゲート電極（２６）とを具備する。ソース電極（２７）は、半導体基板（１０）内に設けられている。ドレイン電極（２８）は、半導体基板（１０）内にソース電極（２７）から離れて設けられている。第１絶縁層（１１）は、ソース電極（２７）及びドレイン電極（２８）の少なくとも一部、及び、ソース電極（２７）とドレイン電極（２８）との間の第１領域（８）を覆うように設けられている。電荷蓄積層（１６）は、第１絶縁層（１１）を介して第１領域（８）を覆うように設けられている。第２絶縁層（２２）は、電荷蓄積層（１６）を覆うように設けられている。制御ゲート電極（２６）は、第２絶縁層（２２）を覆うように設けられている。第１領域（８）における圧縮応力の大きさが、５０ＭＰａ以下である。

上記の不揮発性メモリにおいて、第１領域（８）における引張応力の大きさが、５０ＭＰａ以下である。

上記の不揮発性メモリにおいて、制御ゲート電極（２６）は、第２絶縁層（２２）側から順に半導体膜（２４）、金属膜（２５）の積層構造を有する。

上記の不揮発性メモリにおいて、金属膜（２５）は、タングステン、タンタル、モリブデン、窒化タングステン、窒化タンタル、及び窒化モリブデンのうちの少なくとも一つを含む。

上記の不揮発性メモリにおいて、半導体基板（１０）の少なくとも一部が表面側から順にシリコン、シリコンゲルマニウムの積層構造を有する。

上記の不揮発性メモリにおいて、ソース電極（２７）及びドレイン電極（２８）の少なくとも一方が、炭素が添加されたシリコンゲルマニウム（２９）及び炭素が添加されたシリコン（２９）のうちの少なくとも一方を含む。

上記の不揮発性メモリにおいて、電荷蓄積層（１６）が、半導体薄膜である。

上記の不揮発性メモリにおいて、電荷蓄積層（１６）が電荷捕獲中心を含有する絶縁層である。

上記の不揮発性メモリにおいて、その電荷捕獲中心を含有する絶縁層は、窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、酸化ハフニウム、酸窒化ハフニウム、酸化シリコンハフニウム、酸窒化シリコンハフニウム、酸化ジルコニウム、酸窒化ジルコニウム、酸化シリコンジルコニウム、及び、酸窒化シリコンジルコニウムのうちの少なくとも一つである。

上記の不揮発性メモリにおいて、電荷蓄積層（１６）は、絶縁体薄膜（１６ａ）と半導体微粒子（１６ｂ）とから形成される。

上記の不揮発性メモリにおいて、第２絶縁層（２２）を持たず、かつ、電荷蓄積層（１６）が強誘電体ある。

上記の不揮発性メモリにおいて、第２絶縁層（２２）を持たず、かつ、電荷蓄積層（１６）が第１絶縁層側から順に金属、強誘電体の積層構造を有する。

上記の不揮発性メモリにおいて、第１絶縁層（１１）と制御ゲート電極（２６）とを覆うように設けられた第３絶縁層（３５）とを更に具備する。

上記の不揮発性メモリにおいて、第３絶縁膜（３５）は、引張応力を有する。

上記の不揮発性メモリにおいて、第３絶縁膜（３５）は、ＳｉＮ膜、ＳｉＯＮ膜、ＳｉＣＮ膜、ＡｌＯ膜、及びＡｌＳｉＮ膜の少なくとも一つを含む。

上記の不揮発性メモリにおいて、電荷蓄積層（１６）、第２絶縁層（２２）及び制御ゲート電極（２６）の側面を覆い、下部が第１絶縁層（１１）に接するように設けられたサイドウォール（３０）を更に具備する。サイドウォール（３０）は、第１絶縁層（１１）に概ね平行な第１層と、その側面に概ね平行な第２層とを備えている。その第１層は、引張応力を有する。

上記の不揮発性メモリにおいて、その第１層は、ＳｉＮ膜、ＳｉＯＮ膜、ＳｉＣＮ膜、ＡｌＯ膜、及びＡｌＳｉＮ膜の少なくとも一つを含む。

上記の不揮発性メモリにおいて、半導体基板（１０）内に設けられた素子分離絶縁部（２０）を更に具備する。

上記の不揮発性メモリにおいて、素子分離絶縁部（２０）は、少なくとも一部にシリコン窒化膜を含むトレンチ溝（１９）である。

上記課題を解決するために、本発明の不揮発性メモリの製造方法は、半導体基板（１０）上に第１絶縁層（１１）を形成するステップと、半導体基板（１０）の第１領域（８）上の第１絶縁層（１１）を覆うように、電荷蓄積膜（１６）、第２絶縁層（２２）及び制御ゲート電極（２６）がこの順で積層された上部構造を形成するステップと、半導体基板（１０）内において、ソース電極（２７）及びドレイン電極（２８）を、各々が第１領域（８）に接し、互いに離れるように形成するステップとを具備する。その上部構造を形成するステップは、不揮発性メモリ製造後の第１領域（８）における圧縮応力の大きさが５０ＭＰａ以下、あるいは引張応力の大きさが５０ＭＰａ以下であるように、制御ゲート電極（２６）として第２絶縁層（２２）側から順に半導体膜（２４）、金属膜（２５）の積層構造を形成するステップを備える。

上記の不揮発性メモリの製造方法において、金属膜（２５）は、タングステン、タンタル、モリブデン、窒化タングステン、窒化タンタル、及び窒化モリブデンのうちの少なくとも一つを含む膜である。

上記課題を解決するために、本発明の不揮発性メモリの製造方法は、半導体基板（１０）上に、シリコンゲルマニウム膜（１０ｂ）とシリコン膜（１０ａ）とがこの順に積層された積層構造を形成するステップと、その積層構造上に、第１絶縁層（１１）を形成するステップと、半導体基板（１０）の第１領域（８）上の第１絶縁層（１１）を覆うように、電荷蓄積膜（１６）、第２絶縁層（２２）及び制御ゲート電極（２６）がこの順で積層された上部構造を形成するステップと、半導体基板（１０）内において、ソース電極（２７）及びドレイン電極（２８）を、各々が第１領域（８）に接し、互いに離れるように形成するステップとを具備する。その積層構造は、不揮発性メモリ製造後の第１領域（８）における圧縮応力の大きさが５０ＭＰａ以下、あるいは引張応力の大きさが５０ＭＰａ以下となるように形成される。

上記課題を解決するために、本発明の不揮発性メモリの製造方法は、シリコン基板（１０）上に、第１絶縁層（１１）を形成するステップと、シリコン基板（１０）の第１領域（８）上の第１絶縁層（１１）を覆うように、電荷蓄積膜（１６）、第２絶縁層（２２）及び制御ゲート電極（２６）がこの順で積層された上部構造を形成するステップと、シリコン基板（１０）内のソース電極（２７）及びドレイン電極（２８）となる部分の少なくとも一部に、炭素を添加したシリコンゲルマニウム膜（２９）及び炭素を添加したシリコン膜（２９）の少なくとも一方を形成するステップと、シリコン基板（１０）内においてソース電極（２７）及びドレイン電極（２８）を、各々が第１領域（８）に接し、互いに離れるように形成するステップとを具備する。炭素を添加されたシリコンゲルマニウム膜（２９）及び炭素を添加されたシリコン膜（２９）は、不揮発性メモリ製造後の第１領域（８）における圧縮応力の大きさが５０ＭＰａ以下、あるいは引張応力の大きさが５０ＭＰａ以下であるように形成される。

上記課題を解決するために、本発明の不揮発性メモリの製造方法は、半導体基板（１０）上に、素子分離絶縁部（２０）を形成するステップと、素子分離絶縁部（２０）以外の半導体基板（１０）上に第１絶縁層（１１）を形成するステップと、半導体基板（１０）の第１領域（８）上の第１絶縁層（１１）を覆うように、電荷蓄積膜（１６）、第２絶縁層（２２）及び制御ゲート電極（２６）がこの順で積層された上部構造を形成するステップと、半導体基板（１０）内において，ソース電極（２７）及びドレイン電極（２８）を、各々が第１領域（８）に接し、互いに離れるように形成するステップとを具備する。素子分離絶縁部（２０）を形成するステップは、不揮発性メモリ製造後の第１領域（８）における圧縮応力の大きさが５０ＭＰａ以下、あるいは引張応力の大きさが５０ＭＰａ以下であるように、素子分離絶縁部（２０）の少なくとも一部を窒化シリコン膜が含まれるトレンチ溝（１９）で形成するステップを備える。

上記課題を解決するために、本発明の不揮発性メモリの製造方法は、半導体基板（１０）上に第１絶縁層（１１）を形成するステップと、半導体基板（１０）の第１領域（８）上の第１絶縁層（１１）を覆うように、電荷蓄積膜（１６）、第２絶縁層（２２）及び制御ゲート電極（２６）がこの順で積層された上部構造を形成するステップと、半導体基板（１０）内において、ソース電極（２７）及びドレイン電極（２８）を、各々が第１領域（８）に接し、互いに離れるように形成するステップと、第１絶縁層（１１）上及びその上部構造上に、第１領域（８）における圧縮応力の大きさが５０ＭＰａ以下、あるいは引張応力の大きさが５０ＭＰａ以下であるように第３絶縁層（３５）を形成するステップとを具備する。

上記の不揮発性メモリの製造方法において、第３絶縁層（３５）を形成するステップは、シラン又はジクロルシランを原料ガスとして、ＣＶＤ法で６００℃以上の温度にて製膜するステップを備える。

上記の不揮発性メモリの製造方法において、第３絶縁層（３５）を形成するステップは、モノメチルシランとヒドラジンを原料ガスとして、ＣＶＤ法で製膜するステップを備える。

上記の不揮発性メモリの製造方法において、第１絶縁層（１１）上及びその上部構造上に第４絶縁層（３１ａ、３２ａ、３３ａ）を形成するステップと、第４絶縁層（３１ａ、３２ａ、３３ａ）のうち、その上部構造の側面を除いた部分を除去して、その側面にサイドウォール（３０）を形成するステップとを更に具備する。サイドウォール（３０）は、引張応力を有する。

上記の不揮発性メモリにおいて、第３絶縁層（３５）及びサイドウォール（３０）のうちの少なくとも一方は、ＳｉＮ膜、ＳｉＯＮ膜、ＳｉＣＮ膜、ＡｌＯ膜、及びＡｌＳｉＮ膜の少なくとも一つを含む。

上記の不揮発性メモリの製造方法において、その上部構造を形成するステップは、電荷蓄積膜（１６）として、半導体薄膜を形成するステップを備える。

上記の不揮発性メモリの製造方法において、その上部構造を形成するステップは、電荷蓄積膜（１６）として、電荷捕獲中心を含有する絶縁膜を形成するステップを備える。

上記の不揮発性メモリの製造方法において、その電荷捕獲中心を含有するその絶縁膜を形成するステップが、窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、酸化ハフニウム、酸窒化ハフニウム、酸化シリコンハフニウム、酸窒化シリコンハフニウム、酸化ジルコニウム、酸窒化ジルコニウム、酸化シリコンジルコニウム、酸窒化シリコンジルコニウムのうちの少なくとも一つの薄膜を形成するステップを備える。

上記の不揮発性メモリの製造方法において、その上部構造を形成するステップは、電荷蓄積膜（１６）として、絶縁体（１６ａ）と半導体微粒子（１６ｂ）とからなる薄膜を形成するステップを備える。

上記の不揮発性メモリの製造方法において、その上部構造を形成するステップは、電荷蓄積膜（１８）として、強誘電体薄膜を形成するステップを備え、第２絶縁層（２２）を形成するステップを有しない。

上記の不揮発性メモリの製造方法において、その上部構造を形成するステップは、電荷蓄積膜（１８）として、第１絶縁層（１１）側から順に、金属、強誘電体の積層構造を持つ薄膜を形成するステップを備え、第２絶縁層（２２）を形成するステップを有しない。

上記の不揮発性メモリの製造方法において、その上部構造を用いて自己整合的に素子分離領域（２０）を形成するステップを更に具備する。

本発明により，チャネル領域（８）における半導体基板の応力を抑制することができる。その結果、メモリセルの電流のオン／オフ比を高くし，ゲート酸化膜の劣化を抑制することが可能となる。これにより、メモリセルの特性を維持し，書き換え回数を向上すると共に，多値メモリに適するセル特性を得ることができる。

以下、本発明の不揮発性メモリ及び不揮発性メモリの製造方法の実施の形態に関して、添付図面を参照して説明する。

（第１の実施の形態）
まず、本発明の不揮発性メモリの第１の実施の形態について説明する。

図１Ａ及び図１Ｂは、本発明の不揮発性メモリの第１の実施の形態の構成を示す断面図である。ただし、図１Ｂは、図１ＡにおけるＡＡ’断面図である。不揮発性メモリは、半導体基板１０、ゲート絶縁層１１、浮遊ゲート１６、ポリシリコン層間絶縁層２２、制御ゲート２６及び素子分離絶縁部２０を具備する。ここでは、半導体基板１０の導電型がＰ型の場合について説明するが、Ｎ型の場合も同様に適用可能である。

図１Ｂを参照して，半導体基板１０は、Ｎ型不純物をドープしたディープＮウエル１３と、半導体基板１０表面側のＰ型不純物をドープしたＰウエル１４を備える。Ｐウエル１４には、Ｎ型のソース２７及びドレイン２８が半導体基板１０表面に接するように設けられている。ソース２７とドレイン２８との間の領域は、不揮発性メモリのチャネル領域８（第１領域）である。両者の距離は、例えば、１５０ｎｍである。

第１絶縁層としてのゲート絶縁層１１は，チャネル領域８とソース２７及びドレイン２８の各々の少なくとも一部とを覆うように設けられている。材質は、例えば、酸化シリコンである。膜厚は、電荷がトンネルすることが可能な大きさであり、例えば、１０ｎｍである。

電荷蓄積層としての浮遊ゲート１６は、チャネル領域８上のゲート絶縁層１１を覆うように設けられている。材質は、例えば、ポリシリコンである。膜厚は、例えば、２５０ｎｍである。半導体基板１０に平行な平面の大きさは、例えば１５０ｎｍ×１５０ｎｍである。

第２絶縁層としてのポリシリコン層間絶縁層２２は、浮遊ゲート１６を覆うように設けられている。材質は、例えば、酸窒化シリコンや、酸化シリコン／窒化シリコン／酸化シリコンの積層膜である。膜厚は、例えば、３０ｎｍである。

制御ゲート２６は、ポリシリコン層間絶縁層２２を覆うように設けられている。制御ゲート２６は、ポリシリコン層２４及び金属層２５を備える。ポリシリコン層２４は、ポリシリコン層間絶縁層２２を覆うように設けられている。膜厚は、例えば、１００ｎｍである。金属層２５は、ポリシリコン層２４を覆うように設けられている。金属層２５はチャネル領域８に引張応力を及ぼし、チャネル領域８の圧縮応力を緩和する。金属層２５の膜厚は例えば１５０ｎｍである。その材質は、たとえば、タングステン、タンタル、モリブデン及びそれらの窒化物である。それらの組み合わせ（積層膜）でも良い。

金属層２５は、その膜厚や、その膜中の材質を調整することにより、所望の引張応力とすることができる。また、上記タングステン等及びそれらの窒化物の成分の調整により、所望の引張応力とすることができる。例えば、タングステン等：他の導電性物質＝９０：１０、などである。これにより、チャネル領域８の圧縮応力の大きさに対応して、その圧縮応力を緩和することができる。

図１Ａを参照して、半導体基板１０には、隣接する素子同士を分離する素子分離溝１９が設けられ、素子分離絶縁部２０が満たされている。素子分離絶縁部２０は、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である。その深さは、Ｎウエル１３よりも深い。材質は、例えば、酸化シリコンである。

上記の構造を有する不揮発性メモリの特性について説明する。
図３４は、メモリセルの電圧と電流との関係を示すグラフである。縦軸はドレイン電流Ｉであり、ｏｎはオン電流に対応し、ｏｆｆがオフ電流に対応する。横軸は制御ゲートの電圧Ｖ_ＣＧである。
破線のグラフは、チャネル領域８の応力が高い場合を示す。実線のグラフは、チャネル領域８の応力が低い場合を示す。“消去”は、データが消去されている場合を示す。“書き込み”は、データが書き込まれている場合を示す。

この図において、チャネル領域８の応力が小さい場合（実線）の電圧Ｖ_ＣＧの閾値の変動ΔＶ_ＴＭ２は、応力が大きい場合（破線）の電圧ＶＣＧの閾値の変動ΔＶ_ＴＭ１に比較して小さくなる。データの書き換えに伴いチャネル領域８から浮遊ゲート１６へ移動する電荷ΔＱは、
ΔＱ＝Ｃ_ＦＧ・ΔＶ_ＴＭ
で表される。ここで、Ｃ_ＦＧは浮遊ゲート１６とゲート絶縁層１１とチャネル領域８とで形成される容量の大きさである。すなわち、応力を小さくするほど、閾値の変動ΔＶ_ＴＭが、例えばΔＶ_ＴＭ１からΔＶ_ＴＭ２へと小さくなる。そうすると、上式より、データの書き換え毎にゲート絶縁層１１を介して出し入れする電荷量が小さくなる。それにより、ゲート酸化膜の劣化が抑制され、オン電流の劣化や、保持特性の劣化が抑制される。

図３５は、チャネル領域８の圧縮応力とゲート電圧の閾値の変動との関係を示すグラフである。縦軸はゲート電圧の閾値の変動であるＶ_ＴＭシフト（Ｖ）（上記のΔＶ_ＴＭ）、横軸はチャネル領域８の圧縮応力（ＭＰａ）である。ただし、数字の符号であるマイナスは圧縮応力を示す。この図から、チャネル領域８の圧縮応力を小さくするほど、Ｖ_ＴＭシフト（ΔＶ_ＴＭ）が小さく抑えられることが分かる。上記のような劣化の抑制等の効果を得るには、メモリセルの設計からＶ_ＴＭシフトを０．５Ｖ以下にすることが好ましい。その場合、チャネル領域８の圧縮応力を概ね５０ＭＰａ以下にする必要があることが分かる。更に、Ｖ_ＴＭシフトを０．３Ｖ以下にすることがより好ましい。その場合、圧縮応力を概ね２０ＭＰａ以下にする。

一方、チャネル領域８の引張り応力が大きい場合、例えば、Ｊ．ＡＰＰｌ．Ｐｈｙｓ．７７、６９９−７０５（１９９５）、Ｊ．Ｔ．Ｙｏｕｎｔ、ｅｔ ａｌ．に記載されるように、酸化シリコン／シリコン界面に存在する水素により終端された界面準位の結合が弱くなり、界面準位が生成しやすくなるという問題がある。トンネル膜／シリコン界面における界面準位の生成、回復は、フラッシュメモリではゲート電圧の閾値変動の原因となる。したがって、引張応力が大きい場合もフラッシュメモリの保持特性は劣化する。良好な保持特性を得るためのチャネル領域８の引張り応力上限値は必ずしも明らかではないが，少なくとも＋５０ＭＰａ以下の素子については良好な保持特性が得られることが分かっている。より好ましくは、＋２０ＭＰａである。ただし、数字の符号のプラスは引張応力を示す。したがって、チャネル領域８が＋５０ＭＰａ以下の引張応力を有することは良好な保持特性を得るうえで好ましい。＋２０ＭＰａ以下の引張応力であることはより好ましい。

以上の結果から、チャネル領域８における応力Ｐは、−５０ＭＰａ（圧縮）≦Ｐ≦＋５０ＭＰａ（引張）であることが好ましい。より好ましくは、−２０ＭＰａ（圧縮）≦Ｐ≦＋２０ＭＰａ（引張）である。

また、上記のようにΔＶ_ＴＭを小さくすることは、メモリセルの多値化にも効果がある。図３６は、ゲート電圧の閾値の分布を示すグラフである。グラフの右側に示す“データ”は、記憶されるデータを示し、それに対応する閾値電圧Ｖ_ＴＭが縦軸に示されている。横軸は、その度数である。各データに対応する閾値電圧Ｖ_ＴＭは、そのＶ_ＴＭシフト（ΔＶ_ＴＭ）が小さいほど、狭い範囲に分布する。この図では例として４種類のデータのいずれかを格納できるとしているが、Ｖ_ＴＭシフトを小さくするほど、より多くの種類のデータのいずれかを格納することが可能となる。

次に、本発明の不揮発性メモリの製造方法の第１の実施の形態について説明する。図２Ａ及び図２Ｂ〜図１１Ａ及び図１１Ｂは、本発明の不揮発性メモリの製造方法の実施の形態の各ステップを説明する断面図である。ただし、各図における図Ａと図Ｂとの関係は、図１Ａ及び図１Ｂとの関係（各図Ｂは各図Ａの図１におけるＡＡ’断面）と同じである。また説明には図１Ａ及び図１Ｂも適宜用いる。

まず、図２Ａ及び図２Ｂを参照して，表面を洗浄した半導体基板１０を覆うように、熱酸化法で、ゲート絶縁膜１１ａを１０ｎｍの膜厚で形成する。

次に、図３Ａ及び図３Ｂを参照して、ゲート絶縁膜１１ａを介して半導体基板１０へＮ型不純物をイオン注入する。その後、熱処理により、ディープＮウェル１３を形成する。続いて、ゲート絶縁膜１１ａを介して半導体基板１０へＰ型不純物をイオン注入する。その後、熱処理により、Ｐウェル１４を形成する。

続いて、図４Ａ及び図４Ｂを参照して、ゲート絶縁膜１１ａを覆うように、ＣＶＤ（化学気相成長）法でポリシリコン膜を２５０ｎｍの膜厚で形成する。そのポリシリコン膜上に、ＣＶＤ法で窒化シリコン膜を１５０ｎｍの膜厚で形成する。その後、フォトリソグラフィ及びエッチングの技術により、窒化シリコン膜及びポリシリコン膜をメモリセルの形状にパターンニングする。これより，窒化シリコン層１７及び浮遊ゲート１６が形成される。

その後、図５Ａを参照して、窒化シリコン層１７及び浮遊ゲート１６に対して、フォトリソグラフィ及びエッチングの技術により、自己整合的に素子分離溝（トレンチ）１９を形成する。その深さは、ディープＮウエル１３よりも深くする。ゲート絶縁膜１１ａは、ゲート絶縁層１１になる。ただし、図５Ｂを参照して、図５Ｂ方向については、素子分離溝を形成しない。

次に、図６Ａ及び図６Ｂを参照して、素子分離溝１９を埋め、窒化シリコン層１７及び浮遊ゲート１６の周辺及び上部を覆うように高密度プラズマＣＶＤ法により、酸化シリコン層２０ｄを形成する。そして、窒化シリコン１７の表面が露出し、酸化シリコン層２０ｄの表面が平坦になるようにＣＭＰ（化学機械研磨）法で、酸化シリコン層２０ｄを研磨する。

続いて、図７Ａ及び図７Ｂを参照して、浮遊ゲート１６上の窒化シリコン層１７をウエットエッチングの技術により除去する。

次に、図８Ａ及び図８Ｂを参照して、異方性エッチングの技術により、酸化シリコン層２０ｄを浮遊ゲート１６の高さよりも低くし，素子分離絶縁部２０とする。そして、素子分離絶縁部２０、浮遊ゲート１６及びゲート絶縁層１１を覆うように、ＣＶＤ法で、酸窒化シリコン膜２２ａを３０ｎｍの膜厚で形成する。

更に、図９Ａ及び図９Ｂを参照して、酸窒化シリコン膜２２ａを覆うように、ＣＶＤ法で、ポリシリコン膜２４ａを１００ｎｍの膜厚で形成する。さらにポリシリコン膜を覆うように、マグネトロンスパッタ法でタングステン膜２５ａを形成する。このタングステン膜２５ａは半導体基板１０に引張応力を印加する。この応力を用いて、チャネル領域の応力を制御することができる。堆積速度や、スパッタ時の基板温度、膜厚を変化させ応力値を所望の値となるように制御する。

その後、図１０Ａ及び図１０Ｂを参照して、フォトリソグラフィ及びエッチングの技術により、酸窒化シリコン膜２２ａ、ポリシリコン膜２４ａ及びタングステン膜２５ａをパターンニングして、ポリシリコン層間絶縁層２２、ポリシリコン層２４、及び金属層２５を形成する。

図１１Ａ及び図１１Ｂを参照して、ポリシリコン層２４をマスクとして、Ｎ型不純物のイオン注入を行う。その後、熱処理により、ソース２７及びドレイン２８を形成する。

上記製造方法により、図１Ａ及び図１Ｂに示すチャネル領域８の応力の小さい不揮発性メモリを製造することができる。

本発明により、チャネル領域の応力を緩和することができ、チャネル領域での電子の移動度を向上させることができる。そのため、メモリセルのオン／オフ比が向上し、書き換え毎に浮遊ゲートに出し入れする電荷量を小さくすることができる。そして、ゲート絶縁膜（トンネル酸化膜）の劣化を低減することが可能となる。加えて、ゲート絶縁膜（トンネル酸化膜）とチャネル領域との界面の応力を緩和することで、書き換え動作により生成される界面準位の増加が抑制される。それにより、オン電流の劣化を抑えることができる。それにより、不揮発性メモリにおける書き込み消去の書き換え動作の繰り返しよるオン電流の低下や、保持特性の劣化が抑制できる。

（第２の実施の形態）
以下、本発明の不揮発性メモリの第２の実施の形態に関して、添付図面を参照して説明する。

図１２Ａ及び図１２Ｂは、本発明の不揮発性メモリの第２の実施の形態の構成を示す断面図である。ただし、図１２Ｂは、図１２ＡにおけるＡＡ’断面図である。不揮発性メモリは、半導体基板１０、ゲート絶縁層１１、浮遊ゲート１６、ポリシリコン層間絶縁層２２、制御ゲート２６及び素子分離絶縁部２０を具備する。ここでは、半導体基板１０の導電型がＰ型の場合について説明するが，Ｎ型の場合も同様に適用可能である。

図１２Ｂを参照して、半導体基板１０は、Ｎ型不純物をドープしたディープＮウエル１３と、半導体基板１０表面側のＰ型不純物をドープしたＰウエル１４を備える。Ｐウエル１４には、Ｎ型のソース２７及びドレイン２８が半導体基板１０表面に接するように設けられている。ソース２７とドレイン２８との間の領域は、不揮発性メモリのチャネル領域８（第１領域）である。両者の距離は、例えば、１５０ｎｍである。

第１絶縁層としてのゲート絶縁層１１は、チャネル領域８とソース２７及びドレイン２８の各々の少なくとも一部とを覆うように設けられている。材質は、例えば、酸化シリコンである。膜厚は、電荷がトンネルすることが可能な大きさであり、例えば、１０ｎｍである。

電荷蓄積層としての浮遊ゲート１６は、チャネル領域８上のゲート絶縁層１１を覆うように設けられている。材質は、例えば，ポリシリコンである。膜厚は、例えば、２５０ｎｍである。半導体基板１０に平行な平面の大きさは、例えば１５０ｎｍ×１５０ｎｍである。

第２絶縁層としてのポリシリコン層間絶縁層２２は、浮遊ゲート１６を覆うように設けられている。材質は、例えば、酸窒化シリコンや、酸化シリコン／窒化シリコン／酸化シリコンの積層膜である。膜厚は、例えば、３０ｎｍである。

制御ゲート２６は、ポリシリコン層間絶縁層２２を覆うように設けられている。材質は、例えば、多結晶シリコンである。膜厚は、例えば、２００ｎｍである。

図１２Ａを参照して、半導体基板１０には、隣接する素子同士を分離する素子分離溝１９が設けられ、素子分離絶縁部２０が満たされている。素子分離絶縁部２０は、素子分離溝１９に接する側から順に、酸化シリコン２０ａ、窒化シリコン２０ｂ、酸化シリコン２０ｃの層状構造をもつＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である。その深さは、ディープＮウエル１３よりも深く設ける。酸化シリコン２０ａ、窒化シリコン２０ｂの厚さは、例えば１０ｎｍ、３ｎｍである。この層状構造をもつＳＴＩによりチャネル領域の応力を制御することができる。

層状構造をもつＳＴＩは、その各膜の膜厚の組み合わせ及び成膜条件、素子分離溝１９の深さを調整することにより、チャネル領域８に与える応力を小さくすることができる。また、素子分離絶縁部２０に用いる膜の材質（成分）の調整により、チャネル領域８に与える応力を小さくすることができる。

図３４〜図３６については、第１の実施の形態と同様であるので、その説明を省略する。

次に、本発明の不揮発性メモリの製造方法の第２の実施の形態について説明する。図２Ａ及び図２Ｂ〜図５Ａ及び図５Ｂ、図１９Ａ及び図１９Ｂ〜図２１Ａ及び図２１Ｂ、図９Ａ及び図９Ｂ〜図１１Ａ及び図１１Ｂは、本発明の不揮発性メモリの製造方法の実施の形態の各ステップを説明する断面図である。ただし、各図における図Ａと図Ｂとの関係は、図１２Ａ及び図１２Ｂとの関係（各図Ｂは各図Ａの図１２におけるＡＡ’断面）と同じである。また説明には図１２Ａ及び図１２Ｂも適宜用いる。

まず、不揮発性メモリの製造方法の第１の実施の形態に基づき、図２Ａ及び図２Ｂ〜図５Ａ及び図５Ｂに示される素子分離溝１９の形成まで行う。

次に、図１３Ａ及び図１３Ｂを参照して、素子分離溝１９の内壁及び浮遊ゲート１６の外壁を熱酸化法で酸化して、酸化シリコン層２０ａを形成する。厚さは、例えば１０ｎｍである。続いて、プラズマＣＶＤ法で窒化シリコン膜２０ｂを形成する。厚さは、例えば３ｎｍである。さらに、高密度プラズマＣＶＤ法で酸化シリコン膜２０ｃを、素子分離溝１９を埋めるように形成する。そして、窒化シリコン膜１７の表面が露出するまで、窒化シリコン膜２０ｂ及び酸化シリコン膜２０ｃをＣＭＰで研磨する。このような層状構造を持つＳＴＩは通常のＳＴＩに比べ、チャネル領域に与える圧縮応力が小さい。したがって、良好な保持特性を得ることができる。チャネル領域に与える応力の大きさは窒化シリコン膜２０ｂの厚さや、酸化シリコン層２０ａの酸化条件により制御することができる。

続いて、図１４Ａ及び図１４Ｂを参照して、ウエットエッチングにより、浮遊ゲート１６上の窒化シリコン層１７及び窒化シリコン層２０ｂの一部を取り除く。

次に、図１５Ａ及び図１５Ｂを参照して、異方性エッチングの技術により、酸化シリコン層２０ａ及び酸化シリコン膜２０ｃを窒化シリコン層２０ｂの高さに合わせ、素子分離絶縁部２０とする。そして、素子分離絶縁部２０、浮遊ゲート１６及びゲート絶縁層１１を覆うように、ＣＶＤ法で、酸窒化シリコン膜２２ａを形成する。膜厚は、例えば３０ｎｍである。

その後、上記の不揮発性メモリの製造方法の第１の実施の形態における図９Ａ及び図９Ｂ〜図１１Ａ及び図１１Ｂで説明したステップ（工程）に基づき、上部構造およびソース２７とドレイン２８を形成する。ただし、上部構造を形成する際、金属膜２５を形成するステップは必ずしも必要ではない。また、そのステップは、シリコンと金属との化合物薄膜を形成するステップであっても良い。

上記製造方法により、図１２Ａ及び図１２Ｂに示されるチャネル領域８の応力の小さい不揮発性メモリを製造することができる。

本実施の形態においても、第１の実施の形態で説明したものと同様の効果を得ることができる。

（第３の実施の形態）
以下、本発明の不揮発性メモリの第３の実施の形態に関して、添付図面を参照して説明する。

図１６Ａ及び図１６Ｂは、本発明の不揮発性メモリの第３の実施の形態の構成を示す断面図である。ただし、図１６Ｂは、図１６ＡにおけるＡＡ’断面図である。不揮発性メモリは、半導体基板１０、ゲート絶縁層１１、浮遊ゲート１６、層間絶縁層２２、制御ゲート２６及び素子分離絶縁部２０を具備する。ここでは、半導体基板１０がＰ型の場合について説明するが、Ｎ型の場合も同様に適用可能である。

図１６Ｂを参照して、半導体基板１０は、その表面側から順にシリコン層１０ａ、シリコンゲルマニウム層１０ｂの層構造を含む。不揮発性メモリが作られる前のシリコン層１０ａはシリコンゲルマニウム層１０ｂから引張応力を受けており、不揮発性メモリが作られることにより生じる圧縮応力が打ち消されることになる。これによりチャネル領域８の応力を制御することができる。さらに、半導体基板１０はＮ型不純物をドープしたディープＮウエル１３と、半導体基板１０表面側のＰ型不純物をドープしたＰウエル１４を備える。Ｐウエル１４には、Ｎ型のソース２７及びドレイン２８が半導体基板１０表面に接するように設けられている。ソース２７とドレイン２８との間の領域は、不揮発性メモリのチャネル領域８（第１領域）である。両者の距離は、例えば、１５０ｎｍである。

層構造をもつ半導体基板１０は、シリコンゲルマニウム層１０ｂ及びシリコン層１０ａの膜厚の組み合わせ及び成膜条件を調整することにより、チャネル領域８に与える応力を調整することができる。

第１絶縁層としてのゲート絶縁層１１は、チャネル領域８とソース２７及びドレイン２８の各々の少なくとも一部とを覆うように設けられている。材質は、例えば、酸化シリコンである。膜厚は、電荷がトンネルすることが可能な大きさであり、例えば、１０ｎｍである。

電荷蓄積層としての浮遊ゲート１６は、チャネル領域８上のゲート絶縁層１１を覆うように設けられている。材質は、例えば、ポリシリコンである。膜厚は、例えば、２５０ｎｍである。半導体基板１０に平行な平面の大きさは、例えば１５０ｎｍ×１５０ｎｍである。

第２絶縁層としての層間絶縁層２２は、浮遊ゲート１６を覆うように設けられている。材質は、例えば、酸窒化シリコンや、酸化シリコン／窒化シリコン／酸化シリコンの積層膜である。膜厚は、例えば，３０ｎｍである。

制御ゲート２６は、層間絶縁層２２を覆うように設けられている。材質は例えばポリシリコンである。膜厚は、例えば、２００ｎｍである。

図１６Ａを参照して、半導体基板１０には、隣接する素子同士を分離する素子分離溝１９が設けられ、素子分離絶縁部２０が満たされている。素子分離絶縁部２０は、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である。その深さは、ディープＮウエル１３よりも深く設ける。材質は、例えば、酸化シリコンである。

図３４〜図３６については、第１の実施の形態と同様であるので、その説明を省略する。

次に、本発明の不揮発性メモリの製造方法の第３の実施の形態について説明する。図１７Ａ及び図１７Ｂ、図２Ａ及び図２Ｂ〜図１１Ａ及び図１１Ｂは、本発明の不揮発性メモリの製造方法の実施の形態の各ステップを説明する断面図である。ただし、各図における図Ａと図Ｂとの関係は、図１６Ａ及び図１６Ｂとの関係（各図Ｂは各図Ａの図１６におけるＡＡ’断面）と同じである。また説明には図１６Ａ及び図１６Ｂも適宜用いる。

図１７Ａ及び図１７Ｂを参照して、まず表面を洗浄したシリコン基板１０ｃ上にＣＶＤ法によりシリコンゲルマニウム膜をシリコンゲルマニウム層１０ｂとしてエピタキシャル成長させる。このとき、シリコンゲルマニウム膜の膜厚は、シリコン基板１０ｃとの間に発生する応力が緩和するのに十分で、且つ、この応力緩和に伴い生じる結晶欠陥が、デバイス製造に支障のない密度にまで減少する膜厚である。その後ＣＶＤ法によりシリコン膜をシリコン層１０ａとしてエピタキシャル成長させる。このシリコン膜にはシリコンゲルマニウム膜との格子定数の差から生じる引張応力が印加されている。これによりチャネル領域８の応力を制御することができる。

その後、上記の不揮発性メモリの製造方法の第１の実施の形態における図２Ａ及び図２Ｂ〜図１１Ａ及び図１１Ｂで説明したステップに基づき、図１７Ａ及び図１７Ｂに示された基板上に不揮発性メモリを形成する。その際、金属膜２５を形成するステップは必ずしも必要ではない。また、そのステップは、シリコンと金属との化合物薄膜を形成するステップであっても良い。

上記製造方法により、図１６Ａ及び図１６Ｂに示されるチャネル領域８の応力の小さい不揮発性メモリを製造することができる。

本実施の形態においても、第１の実施の形態で説明したものと同様の効果を得ることができる。

（第４の実施の形態）
以下、本発明の不揮発性メモリの第４の実施の形態に関して、添付図面を参照して説明する。

図１８Ａ及び図１８Ｂは、本発明の不揮発性メモリの第４の実施の形態の構成を示す断面図である。ただし、図１８Ｂは、図１８ＡにおけるＡＡ’断面図である。不揮発性メモリは、シリコン基板１０、ゲート絶縁層１１、浮遊ゲート１６、層間絶縁層２２、制御ゲート２６及び素子分離絶縁部２０を具備する。ここでは、シリコン基板１０がＰ型の場合について説明するが、Ｎ型の場合も同様に適用可能である。

図１８Ｂを参照して、シリコン基板１０は、Ｎ型不純物をドープしたディープＮウエル１３と、半導体基板１０表面側のＰ型不純物をドープしたＰウエル１４を備える。Ｐウエル１４には、Ｎ型のソース２７及びドレイン２８が半導体基板１０表面に接するように設けられている。ソース２７とドレイン２８との間の領域は、不揮発性メモリのチャネル領域８（第１領域）である。両者の距離は、例えば、１５０ｎｍである。領域２９は半導体基板１０をエッチングした後、炭素を添加したシリコンをエピタキシャル成長させた領域である。領域２９は、ソース２７とドレイン２８は領域２９の一部を含むように設けられている。この構造をとることで、チャネル領域８には引張応力が印加される。この応力は、チャネル領域８のシリコンと領域２９の炭素を添加したシリコンとの間の格子定数の差によって生じる。その応力の大きさは炭素の添加量や、領域２９とチャネル８との位置関係、深さを変えることで調整することができる。それにより、その応力を使って、チャネル領域８の応力を制御することができる。

第１絶縁層としてのゲート絶縁層１１は、チャネル領域８とソース２７及びドレイン２８の各々の少なくとも一部とを覆うように設けられている。材質は、例えば、酸化シリコンである。膜厚は，電荷がトンネルすることが可能な大きさであり、例えば、１０ｎｍである。

電荷蓄積層としての浮遊ゲート１６は、チャネル領域８上のゲート絶縁層１１を覆うように設けられている。材質は、例えば、ポリシリコンである。膜厚は、例えば、２５０ｎｍである。半導体基板１０に平行な平面の大きさは、例えば１５０ｎｍ×１５０ｎｍである。

第２絶縁層としてのポリシリコン層間絶縁層２２は、浮遊ゲート１６を覆うように設けられている。材質は、例えば、酸窒化シリコンや、酸化シリコン／窒化シリコン／酸化シリコンの積層膜である。膜厚は、例えば、３０ｎｍである。

制御ゲート２６は、層間絶縁層２２を覆うように設けられている。材質は例えばポリシリコンである。膜厚は、例えば、２００ｎｍである。

図１８Ａを参照して、半導体基板１０には、隣接する素子同士を分離する素子分離溝１９が設けられ、素子分離絶縁部２０が満たされている。素子分離絶縁部２０は、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である。その深さは、ディープＮウエル１３よりも深く設ける。材質は、例えば、酸化シリコンである。

図３４〜図３６については、第１の実施の形態と同様であるので、その説明を省略する。

次に、本発明の不揮発性メモリの製造方法の第４の実施の形態について説明する。図２Ａ及び図２Ｂ〜図１０Ａ及び図１０Ｂ、図１９Ａ及び図１９Ｂ〜図２２Ａ及び図２２Ｂは、本発明の不揮発性メモリの製造方法の実施の形態の各ステップを説明する断面図である。ただし、各図における図Ａと図Ｂとの関係は、図１８Ａ及び図１８Ｂとの関係（各図Ｂは各図Ａの図１８におけるＡＡ’断面）と同じである。また説明には図１８Ａ及び図１８Ｂも適宜用いる。

まず、不揮発性メモリの製造方法の第１の実施の形態に基づき、図２Ａ及び図２Ｂ〜図１０Ａ及び図１０Ｂに示される制御ゲート２６の形成までを行う。この際、金属膜２５を形成するステップは必ずしも必要ではない。また、このステップがシリコンと金属との化合物薄膜を形成するステップであっても良い。

次に、図１９Ａ及び図１９Ｂを参照して、浮遊ゲート１６、層間絶縁層２２、制御ゲート２６及びゲート絶縁層１１を覆うようにＣＶＤ法により酸化シリコン膜４０を形成する。

続いて、図２０Ａ及び図２０Ｂを参照して、フォトリソグラフィ及びエッチングの技術により、酸化シリコン膜４０及びゲート絶縁膜１１をパターンニングする。

その後、図２１Ａ及び図２１Ｂを参照して、酸化シリコン膜４０をマスクとして半導体基板１０をドライエッチングによりエッチングする。さらに、エッチングされた半導体基板表面を洗浄した後、選択的エピタキシャル成長の技術により半導体基板のエッチングされた領域にのみ，炭素が添加されたシリコン膜２９を形成する。この炭素が添加されたシリコン膜２９と半導体基板１０との間の格子定数の差により、チャネル領域には引張応力が印加される。この応力によりチャネル領域の応力を制御することが可能となる。チャネル領域に印加される引張り応力の大きさは、添加される炭素の量により制御することができる。

次に、図２２Ａ及び図２２Ｂを参照して、酸化シリコン膜をエッチングにより除去する。続いて、制御ゲート２６をマスクとして、Ｎ型不純物のイオン注入を行う。その後、熱処理により、ソース２７及びドレイン２８を形成する。

上記製造方法により、図１８Ａ及び図１８Ｂに示されるチャネル領域８の応力の小さい不揮発性メモリを製造することができる。

本実施の形態においても、第１の実施の形態で説明したものと同様の効果を得ることができる。

（第５の実施の形態）
以下、本発明の不揮発性メモリの第５の実施の形態に関して、添付図面を参照して説明する。

図２３Ａ及び図２３Ｂは、本発明の不揮発性メモリの第５の実施の形態の構成を示す断面図である。ただし、図２３Ｂは、図２３ＡにおけるＡＡ’断面図である。不揮発性メモリは、シリコン基板１０、ゲート絶縁層１１、電荷蓄積絶縁層１６、層間絶縁層２２、制御ゲート２６及び素子分離絶縁部２０を具備する。ここでは，半導体基板１０の導電型がＰ型の場合について説明するが、Ｎ型の場合も同様に適用可能である。

図２３Ｂを参照して、半導体基板１０は、Ｎ型不純物をドープしたディープＮウエル１３と、半導体基板１０表面側のＰ型不純物をドープしたＰウエル１４を備える。Ｐウエル１４には、Ｎ型のソース２７及びドレイン２８が半導体基板１０表面に接するように設けられている。ソース２７とドレイン２８との間の領域は、不揮発性メモリのチャネル領域８（第１領域）である。両者の距離は、例えば、１５０ｎｍである。

ゲート絶縁層１１は、チャネル領域８とソース２７及びドレイン２８の各々の少なくとも一部とを覆うように設けられている。材質は、例えば、酸化シリコンである。膜厚は、電荷がトンネルすることが可能な大きさであり、例えば、１．５ｎｍである。

電荷蓄積絶縁層１６は、チャネル領域８上のゲート絶縁層１１上に設けられている。材質は，シリコン微粒子１６ｂを含んだ酸化シリコン膜１６ａである。酸化シリコン膜１６ａの膜厚は、例えば、２５０ｎｍである。シリコン微粒子１６ｂの粒径は例えば５ｎｍである。半導体基板１０に平行な平面の大きさは，例えば１５０ｎｍ×１５０ｎｍである。

層間絶縁層２２は，電荷蓄積絶縁層を覆うように設けられている。材質は、例えば、酸化シリコンである。膜厚は、例えば７ｎｍである。

制御ゲート２６は、層間絶縁層２２を覆うように設けられている。制御ゲート２６は、金属層２５及びポリシリコン層２４を備える。ポリシリコン層２４は、ポリシリコン層間絶縁層２２を覆うように設けられている。膜厚は、例えば、１００ｎｍである。金属層２５は、ポリシリコン層２４を覆うように設けられている。金属層２５はチャネル領域８に引張応力を及ぼし、チャネル領域８の圧縮応力を緩和する。金属層２６Ａの膜厚は、例えば１５０ｎｍである。その材質は、たとえば、タングステン、タンタル、モリブデンおよびそれらの窒化物である。

金属層２５は、その膜厚や、その膜中の材質を調整することにより、所望の引張応力とすることができる。また、上記タングステン等及びそれらの窒化物の成分調整により、所望の引張応力とすることができる。これにより、チャネル領域８の圧縮応力の大きさに対応して、その圧縮応力を緩和することができる。

図２３Ａを参照して、半導体基板１０には、隣接する素子同士を分離する素子分離溝１９が設けられ，素子分離絶縁部２０が満たされている。素子分離絶縁部２０は、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である。その深さは、Ｎウエル１３よりも深く設ける。材質は、例えば、酸化シリコンである。

図３４〜図３６については、第１の実施の形態と同様であるので、その説明を省略する。

本発明の不揮発性メモリの製造方法の第５の実施の形態については、電荷蓄積絶縁層１６の材質が異なるほかは、第１の実施の形態と同様であるのでその説明を省略する。ただし、電荷蓄積絶縁層１６は、シリコン微粒子を分散された酸化シリコンのスラリーを塗布、焼成して形成することが出来る。

本実施の形態においても、第１の実施の形態で説明したものと同様の効果を得ることができる。

（第６の実施の形態）
以下、本発明の不揮発性メモリの第６の実施の形態に関して、添付図面を参照して説明する。

図２４Ａ及び図２４Ｂは、本発明の不揮発性メモリの第６の実施の形態の構成を示す断面図である。ただし、図２４Ｂは、図２４ＡにおけるＡＡ’断面図である。不揮発性メモリは、シリコン基板１０、ゲート絶縁層１１、電荷蓄積絶縁層１６、層間絶縁層２２、制御ゲート２６及び素子分離絶縁部２０を具備する。ここでは，半導体基板１０の導電型がＰ型の場合について説明するが、Ｎ型の場合も同様に適用可能である。

図２４Ｂを参照して、半導体基板１０は、Ｎ型不純物をドープしたディープＮウエル１３と、半導体基板１０表面側のＰ型不純物をドープしたＰウエル１４を備える。Ｐウエル１４には、Ｎ型のソース２７及びドレイン２８が半導体基板１０表面に接するように設けられている。ソース２７とドレイン２８との間の領域は、不揮発性メモリのチャネル領域８（第１領域）である。両者の距離は、例えば、１５０ｎｍである。

ゲート絶縁層１１は、チャネル領域８とソース２７及びドレイン２８の各々の少なくとも一部とを覆うように設けられている。材質は、例えば、酸化シリコンである。膜厚は、電荷がトンネルすることが可能な大きさであり、例えば、７ｎｍである。

電荷蓄積絶縁層１６は、チャネル領域８上のゲート絶縁層１１上に設けられている。材質は、例えば、窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、酸化ハフニウム、酸窒化ハフニウム、酸窒化シリコンハフニウム、酸化ジルコニウム、酸窒化ジルコニウム、酸窒化シリコンジルコニウムのいずれかである。これらの材料により形成される電荷蓄積層１６は、電荷捕獲中心を含有する。膜厚は、例えば、１０ｎｍである。半導体基板１０に平行な平面の大きさは、例えば１５０ｎｍ×１５０ｎｍである。

層間絶縁層２２は、電荷蓄積絶縁層１６の上に設けられている。材質は、例えば、酸化シリコンである。膜厚は例えば７ｎｍである。

制御ゲート２６は、層間絶縁層２２を覆うように設けられている。制御ゲート２６は、金属層２５及びポリシリコン層２４を備える。ポリシリコン層２４は、ポリシリコン層間絶縁層２２を覆うように設けられている。膜厚は、例えば、１００ｎｍである。金属層２５は、ポリシリコン層２６Ａを覆うように設けられている。金属層２５はチャネル領域８に引張応力を及ぼし、チャネル領域８の圧縮応力を緩和する。金属層２５の膜厚は例えば１５０ｎｍである。その材質は、たとえば、タングステン、タンタル、モリブデンおよびそれらの窒化物、それらの組み合わせ（積層）である。

図２４Ａを参照して、半導体基板１０には、隣接する素子同士を分離する素子分離溝１９が設けられ、素子分離絶縁部２０が満たされている。素子分離絶縁部２０は、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である。その深さは、Ｎウエル１３よりも深く設ける。材質は、例えば、酸化シリコンである。

図３４〜図３６については、第１の実施の形態と同様であるので、その説明を省略する。

本発明の不揮発性メモリの製造方法の第６の実施の形態については、電荷蓄積絶縁層１６の材質が異なるほかは、第１の実施の形態と同様であるのでその説明を省略する。

本実施の形態においても、第１の実施の形態で説明したものと同様の効果を得ることができる。

（第７の実施の形態）
以下、本発明の不揮発性メモリの第７の実施の形態に関して、添付図面を参照して説明する。

図２５Ａ及び図２５Ｂは、本発明の不揮発性メモリの第７の実施の形態の構成を示す断面図である。ただし、図２５Ｂは、図２５ＡにおけるＡＡ’断面図である。不揮発性メモリは、半導体基板１０、ゲート絶縁層１１、強誘電体層１８、制御ゲート２６及び素子分離絶縁部２０を具備する。ここでは、半導体基板１０の導電型がＰ型の場合について説明するが、Ｎ型の場合も同様に適用可能である。強誘電体層１８はゲート絶縁層１１側から順に金属、強誘電体の積層構造をとる薄膜であっても良い。

図２５Ｂを参照して、半導体基板１０は、Ｎ型不純物をドープしたディープＮウエル１３と、半導体基板１０表面側のＰ型不純物をドープしたＰウエル１４を備える。Ｐウエル１４には、Ｎ型のソース２７及びドレイン２８が半導体基板１０表面に接するように設けられている。ソース２７とドレイン２８との間の領域は、不揮発性メモリのチャネル領域８（第１領域）である。両者の距離は、例えば、１５０ｎｍである。

第１絶縁層としてのゲート絶縁層１１は、チャネル領域８とソース２７及びドレイン２８の各々の少なくとも一部とを覆うように設けられている。材質は、例えば、酸化ハフニウムである。膜厚は、例えば、８ｎｍである。

電荷蓄積層としての強誘電体層１８は、チャネル領域８上のゲート絶縁層１１の上に設けられている。材質は、例えば、タンタル酸ビスマス酸ストロンチウムである。膜厚は、例えば、２５０ｎｍである。半導体基板１０に平行な平面の大きさは、例えば１５０ｎｍ×１５０ｎｍである。ゲート絶縁層１１と強誘電体層１８との間に金属層（図示されず）を有していても良い。

制御ゲート２６は、強誘電体層１６の上に設けられている。材質は例えばルテニウムである。膜厚は例えば１００ｎｍである。

図２５Ａを参照して，半導体基板１０には、隣接する素子同士を分離する素子分離溝１９が設けられ、素子分離絶縁部２０が満たされている。素子分離絶縁部２０は、酸化シリコン２０ａ、窒化シリコン２０ｂ、酸化シリコン２０ｃの層状構造をもつＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である。その深さは、ディープＮウエル１３よりも深く設ける。酸化シリコン２０ａ、窒化シリコン２０ｂの厚さは例えば１０ｎｍ、３ｎｍである。この層状構造をもつＳＴＩにより、第２の実施の形態と同様にチャネル領域の応力を制御することができる。

図３４〜図３６については、第１の実施の形態と同様であるので、その説明を省略する。

本発明の不揮発性メモリの製造方法の第７の実施の形態については、層間絶縁層２２を設けないほかは、第２の実施の形態と同様であるのでその説明を省略する。

本実施の形態においても、第１の実施の形態で説明したものと同様の効果を得ることができる。

（第８の実施の形態）
以下、本発明の不揮発性メモリの第８の実施の形態に関して、添付図面を参照して説明する。

図２６Ａ及び図２６Ｂは、本発明の不揮発性メモリの第８の実施の形態の構成を示す断面図である。ただし、図２６Ｂは、図２６ＡにおけるＡＡ’断面図である。不揮発性メモリは、半導体基板１０、ゲート絶縁層１１、浮遊ゲート１６、ポリシリコン層間絶縁層２２、制御ゲート２６、サイドウォール３０、層間絶縁層３５及び素子分離絶縁部２０を具備する。ここでは、半導体基板１０がＰ型の場合について説明するが、Ｎ型の場合も同様に適用可能である。

図２６Ｂを参照して、半導体基板１０は、Ｎ型不純物をドープしたディープＮウエル１３と、半導体基板１０表面側のＰ型不純物をドープしたＰウエル１４を備える。Ｐウエル１４には、Ｎ型のソース２７及びドレイン２８が半導体基板１０表面に接するように設けられている。ソース２７とドレイン２８との間の領域は、不揮発性メモリのチャネル領域８（第１領域）である。両者の距離は、例えば、１５０ｎｍである。

第１絶縁層としてのゲート絶縁層１１は、チャネル領域８とソース２７及びドレイン２８の各々の少なくとも一部とを覆うように設けられている。材質は、例えば、酸化シリコンである。膜厚は、電荷がトンネルすることが可能な大きさであり、例えば、１０ｎｍである。

電荷蓄積層としての浮遊ゲート１６は、チャネル領域８上のゲート絶縁層１１を覆うように設けられている。材質は、例えば、ポリシリコンである。膜厚は、例えば、２５０ｎｍである。半導体基板１０に平行な平面の大きさは、例えば１５０ｎｍ×１５０ｎｍである。

第２絶縁層としてのポリシリコン層間絶縁層２２は、浮遊ゲート１６を覆うように設けられている。材質は、例えば、酸窒化シリコンや、酸化シリコン／窒化シリコン／酸化シリコンの積層膜である。膜厚は、例えば、３０ｎｍである。

制御ゲート２６は、ポリシリコン層間絶縁層２２を覆うように設けられている。制御ゲート２６は、シリサイド層２５及びポリシリコン層２４を備える。ポリシリコン層２４は、ポリシリコン層間絶縁層２２を覆うように設けられている。膜厚は、例えば、２００ｎｍである。シリサイド層２５は、ポリシリコン層２４を覆うように設けられている。材質は、例えば、ＣｏＳｉ２である。膜厚は、例えば、１００ｎｍである。

サイドウォール３０は、浮遊ゲート１６、ポリシリコン層間絶縁層２２及び制御ゲート２６の側面を覆い、下部がゲート絶縁層１１に接するように設けられている。サイドウォール３０は、引張応力を有する。そして、その引張応力により、チャネル領域８の圧縮応力を緩和することができる。特に、ゲート絶縁層１１に接する部分及びそれと概ね平行な部分の引張応力の効果が大きい。サイドウォール３０は、第１側壁絶縁層３１、第２側壁絶縁層３２及び第３側壁絶縁層３３を備える。

第１側壁絶縁層３１は、浮遊ゲート１６、ポリシリコン層間絶縁層２２及び制御ゲート２６の側面を覆い、下部がゲート絶縁層１１に接するように設けられている。材質は、例えば、酸化シリコンである。製造方法は、減圧ＣＶＤ法に例示されるＣＶＤ法である。膜厚は、例えば、１０ｎｍである。
第２側壁絶縁層３２は、第１側壁絶縁層３１の表面を覆うように設けられている。例えば、窒化シリコン（ＳｉＮ）、ＳｉＯＮ膜、ＳｉＣＮ膜、ＡｌＯ膜、及びＡｌＳｉＮ膜の少なくとも一つを含む膜である。製造方法は、減圧ＣＶＤ法である。製膜温度は、６００℃以上９００℃以下が好ましい。この範囲では、膜に引張応力を持たせることができる。膜厚は、例えば、１０ｎｍである。
第３側壁絶縁層３３は、第２側壁絶縁層３２の表面を覆うように設けられている。材質は、例えば、酸化シリコンである。製造方法は、製造方法は、減圧ＣＶＤ法に例示されるＣＶＤ法である。膜厚は、例えば、２０ｎｍである。これら第１側壁絶縁層３１、第２側壁絶縁層３２及び第３側壁絶縁層３３の少なくとも一つが、特に、半導体基板１０の表面に概ね平行な方向に引張応力を有することにより、チャネル領域８の圧縮応力を緩和することができる。

第３絶縁層としての層間絶縁層３５は、ゲート絶縁層１１、サイドウォール３０及び制御ゲート２６を覆うように設けられている。例えば、窒化シリコン、ＳｉＯＮ膜、ＳｉＣＮ膜、ＡｌＯ膜、及びＡｌＳｉＮ膜の少なくとも一つを含む膜である。製造方法は、減圧ＣＶＤ法のようなＣＶＤ法である。原料ガスは、シラン又はジクロルシランである。製膜温度は、膜質（膜に引張応力を持たせる条件）から６００℃以上９００℃以下が好ましい。膜厚は、例えば、２００ｎｍである。モノメチルシランとヒドラジンを原料ガスとして、ＣＶＤ法で製膜しても良い。この層間絶縁層３５は、引張応力を有する。そして、その引張応力により、チャネル領域８の圧縮応力を緩和することができる。

図２６Ａを参照して、半導体基板１０には、隣接する素子同士を分離する素子分離溝１９が設けられ、素子分離絶縁部２０が満たされている。素子分離絶縁部２０は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）に例示される。その深さは、ディープＮウエル１３よりも深く設ける。材質は、例えば、酸化シリコンである。

図３４〜図３６については、第１の実施の形態と同様であるので、その説明を省略する。

次に、本発明の不揮発性メモリの製造方法の第８の実施の形態について説明する。図２Ａ及び図２Ｂ〜図８Ａ及び図８Ｂ、図２７Ａ及び図２７Ｂ〜図３３Ａ及び図３３Ｂは、本発明の不揮発性メモリの製造方法の実施の形態の各ステップを説明する断面図である。ただし、各図における図Ａと図Ｂとの関係は、図２６Ａ及び図２６Ｂとの関係（各図Ｂは各図Ａの図２６におけるＡＡ’断面）と同じである。

まず、不揮発性メモリの製造方法の第１の実施の形態に基づき、図２Ａ及び図２Ｂ〜図８Ａ及び図８Ｂに示される酸窒化シリコン膜２２ａの形成までを行う。

次に、図２７Ａ及び図２７Ｂを参照して、酸窒化シリコン膜２２ａを覆うように、ＣＶＤ法で、ポリシリコン膜２４ａを３００ｎｍの膜厚で形成する。

その後、図２８Ａ及び図２８Ｂを参照して、フォトリソグラフィ及びエッチングの技術により、酸窒化シリコン膜２２ａ及びポリシリコン膜２４ａをパターンニングして、ポリシリコン層２４及びポリシリコン層間絶縁層２２を形成する。

図２９Ａ及び図２９Ｂを参照して、ポリシリコン層２４をマスクとして、Ｎ型不純物のイオン注入を行い、その後の熱処理により、ソース２７及びドレイン２８を形成する。

図３０Ａ及び図３０Ｂを参照して、ゲート絶縁層１１及びポリシリコン層２４を覆うように、ＣＶＤ法で、サイドウォール用の酸化シリコン膜３１ａ、窒化シリコン膜３２ａ及び酸化シリコン膜３３ａをそれぞれ１０ｎｍ、１０ｎｍ及び２０ｎｍの膜厚で形成する。その時、引張応力を有するように、上述の製造条件を用いる。それにより、チャネル領域８の圧縮応力を低減することができる。

図３１Ａ及び図３１Ｂを参照して、異方性エッチングにより、サイドウォール３０（第１側壁絶縁層３１、第２側壁絶縁層３２及び第３側壁絶縁層３３）を形成する。

図３２Ａ及び図３２Ｂを参照して、ポリシリコン層２４を覆うように、スパッタ法で、Ｃｏ膜を１００ｎｍの膜厚で製膜後、フォトリソグラフィ及びエッチングの技術により、ポリシリコン層２４上にＣｏ膜を残す。そして、熱処理によりポリシリコン層２４と反応させ、１００ｎｍ膜厚のＣｏＳｉ２のシリサイド層２５を形成する。これにより、制御ゲート２６（シリサイド層２５及びポリシリコン層２４）を形成する。

図３３Ａ及び図３３Ｂを参照して、ゲート絶縁膜１１、サイドウォール３０及び制御ゲート２６を覆うように、ＣＶＤ法で、層間絶縁膜３５を２００ｎｍの膜厚で形成する。その時、引張応力を有するように、上述の製造条件を用いる。それにより、チャネル領域８の圧縮応力を低減することができる。

上記製造方法により、図２６Ａ及び図２６Ｂに示されるチャネル領域８の応力の小さい不揮発性メモリを製造することができる。

本実施の形態においても、第１の実施の形態で説明したものと同様の効果を得ることができる。

上記各実施の形態は、互いに矛盾が発生しない限り、重複して実施しても良い。

図１Ａは、本発明の不揮発性メモリの第１の実施の形態の構成を示す断面図である。 図１Ｂは、図１ＡにおけるＡＡ’断面図である。 図２Ａは、本発明の不揮発性メモリの製造方法の第１の実施の形態のステップの一つにおける断面図である。 図２Ｂは、図２ＡにおけるＡＡ’断面図である。 図３Ａは、本発明の不揮発性メモリの製造方法の第１の実施の形態のステップの一つにおける断面図である。 図３Ｂは、図３ＡにおけるＡＡ’断面図である。 図４Ａは、本発明の不揮発性メモリの製造方法の第１の実施の形態のステップの一つにおける断面図である。 図４Ｂは、図４ＡにおけるＡＡ’断面図である。 図５Ａは、本発明の不揮発性メモリの製造方法の第１の実施の形態のステップの一つにおける断面図である。 図５Ｂは、図５ＡにおけるＡＡ’断面図である。 図６Ａは、本発明の不揮発性メモリの製造方法の第１の実施の形態のステップの一つにおける断面図である。 図６Ｂは、図６ＡにおけるＡＡ’断面図である。 図７Ａは、本発明の不揮発性メモリの製造方法の第１の実施の形態のステップの一つにおける断面図である。 図７Ｂは、図７ＡにおけるＡＡ’断面図である。 図８Ａは、本発明の不揮発性メモリの製造方法の第１の実施の形態のステップの一つにおける断面図である。 図８Ｂは、図８ＡにおけるＡＡ’断面図である。 図９Ａは、本発明の不揮発性メモリの製造方法の第１の実施の形態のステップの一つにおける断面図である。 図９Ｂは、図９ＡにおけるＡＡ’断面図である。 図１０Ａは、本発明の不揮発性メモリの製造方法の第１の実施の形態のステップの一つにおける断面図である。 図１０Ｂは、図１０ＡにおけるＡＡ’断面図である。 図１１Ａは、本発明の不揮発性メモリの製造方法の第１の実施の形態のステップの一つにおける断面図である。 図１１Ｂは、図１１ＡにおけるＡＡ’断面図である。 図１２Ａは、本発明の不揮発性メモリの第１の実施の形態の構成を示す断面図である。 図１２Ｂは、図１２ＡにおけるＡＡ’断面図である。 図１３Ａは、本発明の不揮発性メモリの製造方法の第２の実施の形態のステップの一つにおける断面図である。 図１３Ｂは、図１３ＡにおけるＡＡ’断面図である。 図１４Ａは、本発明の不揮発性メモリの製造方法の第２の実施の形態のステップの一つにおける断面図である。 図１４Ｂは、図１４ＡにおけるＡＡ’断面図である。 図１５Ａは、本発明の不揮発性メモリの製造方法の第２の実施の形態のステップの一つにおける断面図である。 図１５Ｂは、図１５ＡにおけるＡＡ’断面図である。 図１６Ａは、本発明の不揮発性メモリの第３の実施の形態の構成を示す断面図である。 図１６Ｂは、図１６ＡにおけるＡＡ’断面図である。 図１７Ａは、本発明の不揮発性メモリの製造方法の第３の実施の形態のステップの一つにおける断面図である。 図１７Ｂは、図１７ＡにおけるＡＡ’断面図である。 図１８Ａは、本発明の不揮発性メモリの第４の実施の形態の構成を示す断面図である。 図１８Ｂは、図１８ＡにおけるＡＡ’断面図である。 図１９Ａは、本発明の不揮発性メモリの製造方法の第４の実施の形態のステップの一つにおける断面図である。 図１９Ｂは、図１９ＡにおけるＡＡ’断面図である。 図２０Ａは、本発明の不揮発性メモリの製造方法の第４の実施の形態のステップの一つにおける断面図である。 図２０Ｂは、図２０ＡにおけるＡＡ’断面図である。 図２１Ａは、本発明の不揮発性メモリの製造方法の第４の実施の形態のステップの一つにおける断面図である。 図２１Ｂは、図２１ＡにおけるＡＡ’断面図である。 図２２Ａは、本発明の不揮発性メモリの製造方法の第４の実施の形態のステップの一つにおける断面図である。 図２２Ｂは、図２２ＡにおけるＡＡ’断面図である。 図２３Ａは、本発明の不揮発性メモリの第５の実施の形態の構成を示す断面図である。 図２３Ｂは、図２３ＡにおけるＡＡ’断面図である。 図２４Ａは、本発明の不揮発性メモリの第６の実施の形態の構成を示す断面図である。 図２４Ｂは、図２４ＡにおけるＡＡ’断面図である。 図２５Ａは、本発明の不揮発性メモリの第７の実施の形態の構成を示す断面図である。 図２５Ｂは、図２５ＡにおけるＡＡ’断面図である。 図２６Ａは、本発明の不揮発性メモリの第８の実施の形態の構成を示す断面図である。 図２６Ｂは、図２６ＡにおけるＡＡ’断面図である。 図２７Ａは、本発明の不揮発性メモリの製造方法の第４の実施の形態のステップの一つにおける断面図である。 図２７Ｂは、図２７ＡにおけるＡＡ’断面図である。 図２８Ａは、本発明の不揮発性メモリの製造方法の第４の実施の形態のステップの一つにおける断面図である。 図２８Ｂは、図２８ＡにおけるＡＡ’断面図である。 図２９Ａは、本発明の不揮発性メモリの製造方法の第４の実施の形態のステップの一つにおける断面図である。 図２９Ｂは、図２９ＡにおけるＡＡ’断面図である。 図３０Ａは、本発明の不揮発性メモリの製造方法の第４の実施の形態のステップの一つにおける断面図である。 図３０Ｂは、図３０ＡにおけるＡＡ’断面図である。 図３１Ａは、本発明の不揮発性メモリの製造方法の第４の実施の形態のステップの一つにおける断面図である。 図３１Ｂは、図３１ＡにおけるＡＡ’断面図である。 図３２Ａは、本発明の不揮発性メモリの製造方法の第４の実施の形態のステップの一つにおける断面図である。 図３２Ｂは、図３２ＡにおけるＡＡ’断面図である。 図３３Ａは、本発明の不揮発性メモリの製造方法の第４の実施の形態のステップの一つにおける断面図である。 図３３Ｂは、図３３ＡにおけるＡＡ’断面図である。 図３４は、メモリセルの電圧と電流との関係を示すグラフである。 図３５は、チャネル領域８の圧縮応力とゲート電圧の閾値の変動との関係を示すグラフである。 図３６は、ゲート電圧の閾値の分布を示すグラフである。

符号の説明

８ チャネル領域
１０ 半導体基板
１０ａ シリコン
１０ｂ シリコンゲルマニウム
１１ ゲート絶縁膜
１３ Ｎウエル
１４ Ｐウエル
１６ 電荷蓄積層
１６ａ 絶縁体
１６ｂ 半導体微粒子
１７ 窒化シリコン
１８ 強誘電体膜
２０ 素子分離絶縁部
２０ａ 酸化シリコン
２０ｂ 窒化シリコン
２０ｃ 酸化シリコン
２０ｄ 酸化シリコン
２２ 層間絶縁膜
２２ａ 酸窒化シリコン
２４ ポリシリコン
２４ａ ポリシリコン膜
２５ 金属
２５ａ 金属膜
２６ 制御ゲート
２７ ソース
２８ ドレイン
２９ 炭素が添加されたシリコン
４０ 酸化シリコン
３０ サイドウォール
３１ 第１側壁絶縁層
３２ 第２側壁絶縁層
３３ 第３側壁絶縁層
３５ 第２層間絶縁膜

Claims (36)

1. 半導体基板内に設けられたソース電極と、
   前記半導体基板内に前記ソース電極から離れて設けられたドレイン電極と、
   前記ソース電極及び前記ドレイン電極の少なくとも一部、及び、前記ソース電極と前記ドレイン電極との間の第１領域を覆うように設けられた第１絶縁層と、
   前記第１絶縁層を介して前記第１領域を覆うように設けられた電荷蓄積層と、
   前記電荷蓄積層を覆うように設けられた第２絶縁層と、
   前記第２絶縁層を覆うように設けられた制御ゲート電極と
   を具備し、
   前記第１領域における圧縮応力の大きさが、５０ＭＰａ以下である
   不揮発性メモリ。
2. 請求項１に記載の不揮発性メモリにおいて、
   前記第１領域における引張応力の大きさが、５０ＭＰａ以下である
   不揮発性メモリ。
3. 請求項１又は２に記載の不揮発性メモリにおいて、
   前記制御ゲート電極は、前記第２絶縁層側から順に半導体膜、金属膜の積層構造を有する
   不揮発性メモリ。
4. 請求項３に記載の不揮発性メモリにおいて、
   前記金属膜は、タングステン、タンタル、モリブデン、窒化タングステン、窒化タンタル、及び窒化モリブデンのうちの少なくとも一つを含む
   不揮発性メモリ。
5. 請求項１乃至４のいずれか一項に記載の不揮発性メモリにおいて、
   前記半導体基板の少なくとも一部が表面側から順にシリコン、シリコンゲルマニウムの積層構造を有する
   不揮発性メモリ。
6. 請求項１乃至４のいずれか一項に記載の不揮発性メモリにおいて、
   前記ソース電極及び前記ドレイン電極の少なくとも一方が、炭素が添加されたシリコンゲルマニウム及び炭素が添加されたシリコンのうちの少なくとも一方を含む
   不揮発性メモリ。
7. 請求項１乃至６のいずれかに記載の不揮発性メモリにおいて、
   前記電荷蓄積層が、半導体薄膜である
   不揮発性メモリ。
8. 請求項１乃至６のいずれかに記載の不揮発性メモリにおいて、
   前記電荷蓄積層が電荷捕獲中心を含有する絶縁層である
   不揮発性メモリ。
9. 請求項８に記載の不揮発性メモリにおいて、
   前記電荷捕獲中心を含有する絶縁層は、窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、酸化ハフニウム、酸窒化ハフニウム、酸化シリコンハフニウム、酸窒化シリコンハフニウム、酸化ジルコニウム、酸窒化ジルコニウム、酸化シリコンジルコニウム、及び、酸窒化シリコンジルコニウムのうちの少なくとも一つである
   不揮発性メモリ。
10. 請求項１乃至６のいずれかに記載の不揮発性メモリにおいて、
    前記電荷蓄積層は、絶縁体薄膜と半導体微粒子とから形成される
    不揮発性メモリ。
11. 請求項１乃至６のいずれかに記載の不揮発性メモリにおいて、
    前記第２絶縁層を持たず、かつ、前記電荷蓄積層が強誘電体ある
    不揮発性メモリ。
12. 請求項１乃至６のいずれかに記載の不揮発性メモリにおいて、
    前記第２絶縁層を持たず、かつ、前記電荷蓄積層が第１絶縁層側から順に金属、強誘電体の積層構造を有する
    不揮発性メモリ。
13. 請求項７乃至１２に記載の不揮発性メモリにおいて、
    前記第１絶縁層と前記制御ゲート電極とを覆うように設けられた第３絶縁層と
    を更に具備する
    不揮発性メモリ。
14. 請求項１３に記載の不揮発性メモリにおいて、
    前記第３絶縁膜は、引張応力を有する
    不揮発性メモリ。
15. 請求項１３又は１４に記載の不揮発性メモリにおいて、
    前記第３絶縁膜は、ＳｉＮ膜、ＳｉＯＮ膜、ＳｉＣＮ膜、ＡｌＯ膜、及びＡｌＳｉＮ膜の少なくとも一つを含む
    不揮発性メモリ。
16. 請求項１３乃至１５のいずれか一項に記載の不揮発性メモリにおいて、
    前記電荷蓄積層、前記第２絶縁層及び前記制御ゲート電極の側面を覆い、下部が前記第１絶縁層に接するように設けられたサイドウォールを更に具備し、
    前記サイドウォールは、
    前記第１絶縁層に概ね平行な第１層と、
    前記側面に概ね平行な第２層と
    を備え、
    前記第１層は、引張応力を有する
    不揮発性メモリ。
17. 請求項１６に記載の不揮発性メモリにおいて、
    前記第１層は、ＳｉＮ膜、ＳｉＯＮ膜、ＳｉＣＮ膜、ＡｌＯ膜、及びＡｌＳｉＮ膜の少なくとも一つを含む
    不揮発性メモリ。
18. 請求項１乃至１７のいずれかに記載の不揮発性メモリにおいて、
    前記半導体基板内に設けられた素子分離絶縁部を更に具備する
    不揮発性メモリ。
19. 請求項１８に記載の不揮発性メモリにおいて、
    前記素子分離絶縁部は、少なくとも一部にシリコン窒化膜を含むトレンチ溝である
    不揮発性メモリ。
20. 半導体基板上に第１絶縁層を形成するステップと、
    前記半導体基板の第１領域上の前記第１絶縁層を覆うように、電荷蓄積膜、第２絶縁層及び制御ゲート電極がこの順で積層された上部構造を形成するステップと、
    前記半導体基板内において、ソース電極及びドレイン電極を、各々が前記第１領域に接し、互いに離れるように形成するステップと
    を具備し、
    前記上部構造を形成するステップは、
    不揮発性メモリ製造後の前記第１領域における圧縮応力の大きさが５０ＭＰａ以下、あるいは引張応力の大きさが５０ＭＰａ以下であるように、前記制御ゲート電極として前記第２絶縁層側から順に半導体膜、金属膜の積層構造を形成するステップを備える
    不揮発性メモリの製造方法。
21. 請求項２０に記載の不揮発性メモリの製造方法において、
    前記金属膜は、タングステン、タンタル、モリブデン、窒化タングステン、窒化タンタル、及び窒化モリブデンのうちの少なくとも一つを含む膜である
    不揮発性メモリの製造方法。
22. 半導体基板上に、シリコンゲルマニウム膜とシリコン膜とがこの順に積層された積層構造を形成するステップと、
    前記積層構造上に、第１絶縁層を形成するステップと、
    前記半導体基板の第１領域上の前記第１絶縁層を覆うように、電荷蓄積膜、第２絶縁層及び制御ゲート電極がこの順で積層された上部構造を形成するステップと、
    前記半導体基板内において、ソース電極及びドレイン電極を、各々が前記第１領域に接し、互いに離れるように形成するステップと
    を具備し、
    前記積層構造は、不揮発性メモリ製造後の前記第１領域における圧縮応力の大きさが５０ＭＰａ以下、あるいは引張応力の大きさが５０ＭＰａ以下となるように形成される
    不揮発性メモリの製造方法。
23. シリコン基板上に、第１絶縁層を形成するステップと、
    前記シリコン基板の第１領域上の前記第１絶縁層を覆うように、電荷蓄積膜、第２絶縁層及び制御ゲート電極がこの順で積層された上部構造を形成するステップと、
    前記シリコン基板内のソース電極及びドレイン電極となる部分の少なくとも一部に、炭素を添加したシリコンゲルマニウム膜及び炭素を添加したシリコン膜の少なくとも一方を形成するステップと、
    前記シリコン基板内において前記ソース電極及び前記ドレイン電極を、各々が前記第１領域に接し、互いに離れるように形成するステップと
    を具備し、
    前記炭素を添加されたシリコンゲルマニウム膜及び前記炭素を添加されたシリコン膜は、不揮発性メモリ製造後の前記第１領域における圧縮応力の大きさが５０ＭＰａ以下、あるいは引張応力の大きさが５０ＭＰａ以下であるように形成される
    不揮発性メモリの製造方法。
24. 半導体基板上に、素子分離絶縁部を形成するステップと、
    前記素子分離絶縁部以外の前記半導体基板上に第１絶縁層を形成するステップと、
    前記半導体基板の第１領域上の前記第１絶縁層を覆うように、電荷蓄積膜、第２絶縁層及び制御ゲート電極がこの順で積層された上部構造を形成するステップと、
    前記半導体基板内において，ソース電極及びドレイン電極を、各々が前記第１領域に接し、互いに離れるように形成するステップと
    を具備し、
    前記素子分離絶縁部を形成するステップは、
    不揮発性メモリ製造後の前記第１領域における圧縮応力の大きさが５０ＭＰａ以下、あるいは引張応力の大きさが５０ＭＰａ以下であるように、前記素子分離絶縁部の少なくとも一部を窒化シリコン膜が含まれるトレンチ溝で形成するステップを備える
    不揮発性メモリの製造方法。
25. 半導体基板上に第１絶縁層を形成するステップと、
    前記半導体基板の第１領域上の前記第１絶縁層を覆うように、電荷蓄積膜、第２絶縁層及び制御ゲート電極がこの順で積層された上部構造を形成するステップと、
    前記半導体基板内において、ソース電極及びドレイン電極を、各々が前記第１領域に接し、互いに離れるように形成するステップと、
    前記第１絶縁層上及び前記上部構造上に、前記第１領域における圧縮応力の大きさが５０ＭＰａ以下、あるいは引張応力の大きさが５０ＭＰａ以下であるように第３絶縁層を形成するステップと
    を具備する
    不揮発性メモリの製造方法。
26. 請求項２５に記載の不揮発性メモリの製造方法において、
    前記第３絶縁層を形成するステップは、
    シラン又はジクロルシランを原料ガスとして、ＣＶＤ法で６００℃以上の温度にて製膜するステップを備える
    不揮発性メモリの製造方法。
27. 請求項２５に記載の不揮発性メモリの製造方法において、
    前記第３絶縁層を形成するステップは、
    モノメチルシランとヒドラジンを原料ガスとして、ＣＶＤ法で製膜するステップを備える
    不揮発性メモリの製造方法。
28. 請求項２５乃至２７のいずれか一項に記載の不揮発性メモリの製造方法において、
    前記第１絶縁層上及び前記上部構造上に、第４絶縁層を形成するステップと、
    前記第４絶縁層のうち、前記上部構造の側面を除いた部分を除去して、前記側面にサイドウォールを形成するステップと
    を更に具備し、
    前記サイドウォールは、引張応力を有する
    不揮発性メモリの製造方法。
29. 請求項２８に記載の不揮発性メモリにおいて、
    前記第３絶縁層及び前記サイドウォールのうちの少なくとも一方は、ＳｉＮ膜、ＳｉＯＮ膜、ＳｉＣＮ膜、ＡｌＯ膜、及びＡｌＳｉＮ膜の少なくとも一つを含む
    不揮発性メモリの製造方法。
30. 請求項２０乃至２９のいずれかに記載の不揮発性メモリの製造方法において、
    前記上部構造を形成するステップは、
    前記電荷蓄積膜として、半導体薄膜を形成するステップを備える
    不揮発性メモリの製造方法。
31. 請求項２０乃至２９のいずれかに記載の不揮発性メモリの製造方法において、
    前記上部構造を形成するステップは、
    前記電荷蓄積膜として、電荷捕獲中心を含有する絶縁膜を形成するステップを備える
    不揮発性メモリの製造方法。
32. 請求項３１に記載の不揮発性メモリの製造方法において、
    前記電荷捕獲中心を含有する前記絶縁膜を形成するステップが、
    窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、酸化ハフニウム、酸窒化ハフニウム、酸化シリコンハフニウム、酸窒化シリコンハフニウム、酸化ジルコニウム、酸窒化ジルコニウム、酸化シリコンジルコニウム、酸窒化シリコンジルコニウムのうちの少なくとも一つの薄膜を形成するステップを備える
    不揮発性メモリの製造方法。
33. 請求項２０乃至２９のいずれかに記載の不揮発性メモリの製造方法において、
    前記上部構造を形成するステップは、
    前記電荷蓄積膜として、絶縁体と半導体微粒子とからなる薄膜を形成するステップを備える
    不揮発性メモリの製造方法。
34. 請求項２０乃至請求項２９のいずれかに記載の不揮発性メモリの製造方法において、
    前記上部構造を形成するステップは、
    前記電荷蓄積膜として、強誘電体薄膜を形成するステップを備え、前記第２絶縁層を形成するステップを有しない
    不揮発性メモリの製造方法。
35. 請求項２０乃至２９のいずれかに記載の不揮発性メモリの製造方法において、
    前記上部構造を形成するステップは、
    前記電荷蓄積膜として、前記第１絶縁層側から順に、金属、強誘電体の積層構造を持つ薄膜を形成するステップを備え、前記第２絶縁層を形成するステップを有しない
    不揮発性メモリの製造方法。
36. 請求項２０乃至３５のいずれか一項に記載の不揮発性メモリの製造方法において、
    前記上部構造を用いて自己整合的に素子分離領域を形成するステップを更に具備する
    不揮発性メモリの製造方法。

Images