JP7089967B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、特に、不揮発性メモリセルを有する半導体装置に適用して有効な技術に関するものである。
電気的に書込および消去が可能な不揮発性メモリとして、フラッシュメモリまたはＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。これらの不揮発性メモリセルには、ゲート電極下に、例えば窒化シリコン膜のようなトラップ性絶縁膜を有する電荷蓄積層を設けた、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタと呼ばれるメモリセルがある。この電荷蓄積層に電荷の注入および放出を行うことによって、トランジスタの閾値をシフトさせることで、このトランジスタを不揮発性メモリセルとして使用することが可能となる。また、近年では、電荷蓄積層である窒化シリコン膜に代えて、酸化ハフニウム膜などのような高誘電率膜を用いた不揮発性メモリセルも開発されている。
例えば、特許文献１には、電荷蓄積層にハフニウムシリケート膜を用いた不揮発性メモリセルが開示されている。
特開２０１５－５３４７４号公報
高誘電率膜を用いた不揮発性メモリセルにおいて、リテンション特性などの信頼性を向上させることが望まれている。
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、半導体基板上に形成され、且つ、電荷の保持が可能な電荷蓄積層を含む第１ゲート絶縁膜と、第１ゲート絶縁膜上に形成された第１ゲート電極とを有する不揮発性メモリセルを備える。ここで、電荷蓄積層は、ハフニウム、シリコンおよび酸素を含む第１絶縁膜と、第１絶縁膜上に形成され、第１絶縁膜とは異なる材料からなり、且つ、アルミニウムを含む第１挿入層と、第１挿入層上に形成され、第１挿入層とは異なる材料からなり、且つ、ハフニウム、シリコンおよび酸素を含む第２絶縁膜と、を有する。
また、一実施の形態である半導体装置は、電荷の保持が可能な電荷蓄積層を有する不揮発性メモリセルを備える。ここで、電荷蓄積層は、ハフニウム、シリコンおよび酸素を含む第１絶縁膜を有する。そして、ハフニウムと異なる金属を含む挿入層が、第１絶縁膜の膜中に、少なくとも１層以上形成されている。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
実施の形態１の半導体装置を示す断面図である。 実施の形態１のメモリセルの等価回路図である。 「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。 実施の形態１の半導体装置の要部を拡大した断面図である。 本願発明者らによる実験結果を示すグラフである。 電荷蓄積層の内部に存在するトラップ準位を示した模式図である。 本願発明者らによる実験結果を示すグラフである。 本願発明者らによる実験結果を示すグラフである。 実施の形態１の半導体装置の製造工程を説明する断面図である。 図９に続く製造工程を説明する断面図である。 図１０に続く製造工程を説明する断面図である。 図１１に続く製造工程を説明する断面図である。 図１２に続く製造工程を説明する断面図である。 実施の形態２の半導体装置の要部を拡大した断面図である。 実施の形態３の半導体装置の要部を拡大した断面図である。 図１５の一部を拡大した断面図である。 実施の形態４の半導体装置を示す断面図である。 実施の形態４のメモリセルの等価回路図である。 「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。 実施の形態４の半導体装置の製造工程を説明する断面図である。 図２０に続く製造工程を説明する断面図である。 図２１に続く製造工程を説明する断面図である。 図２２に続く製造工程を説明する断面図である。 図２３に続く製造工程を説明する断面図である。 図２４に続く製造工程を説明する断面図である。 変形例の半導体装置を示す断面図である。 検討例１の半導体装置の要部を拡大した断面図である。 検討例２の半導体装置の要部を拡大した断面図である。 検討例３の半導体装置の要部を拡大した断面図である。
以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。
（実施の形態１）
＜メモリセルＭＣ１の構造＞
本実施の形態における不揮発性メモリセルであるメモリセルＭＣ１を備える半導体装置について、図面を参照しながら説明する。図１は、本実施の形態の半導体装置の断面図であり、図２は、図１の要部を拡大した断面図である。
本実施の形態のメモリセルＭＣ１は、ゲート絶縁膜ＭＺに電荷の保持が可能な電荷蓄積層ＣＳＬを備えたｎ型のトランジスタであり、電荷蓄積層ＣＳＬは、トラップ性絶縁膜を有する。
図１に示されるように、半導体基板（基板）ＳＢには、ｐ型のウェル領域ＰＷが形成されており、ウェル領域ＰＷには、メモリセルＭＣ１が形成されている。半導体基板ＳＢは、例えば１Ωｃｍ～１０Ωｃｍの比抵抗を有するｐ型の単結晶シリコン（Ｓｉ）からなる。
半導体基板ＳＢ上（すなわちウエル領域ＰＷ１上）には、ゲート絶縁膜ＭＺが形成されており、ゲート絶縁膜ＭＺ上には、メモリゲート電極ＭＧが形成されている。メモリゲート電極ＭＧは、例えばｎ型の不純物が導入された多結晶シリコン膜のような導電性膜である。なお、消去時の正孔トンネル電流を確保するために、メモリゲート電極ＭＧに、ｐ型の不純物が導入された多結晶シリコン膜、または、不純物が導入されていない多結晶シリコン膜を適用してもよい。また、メモリゲート電極ＭＧは、例えば窒化チタン膜、アルミニウム膜若しくはタングステン膜のような金属膜、または、これらの金属膜の積層膜であってもよい。
また、図１では、図面を見易くするため、ゲート絶縁膜ＭＺは単層の絶縁膜として表されているが、後述の図４で説明するように、実際には、ゲート絶縁膜ＭＺは、絶縁膜ＢＴ、絶縁膜ＨＳＯ１、挿入層ＡＬ１、絶縁膜ＨＳＯ２および絶縁膜ＴＰを有する積層膜である。
メモリゲート電極ＭＧの側面上には、サイドウォールスペーサＳＷが形成されている。サイドウォールスペーサＳＷは、例えば酸化シリコン膜と窒化シリコン膜との積層膜からなる。
サイドウォールスペーサＳＷ下のウェル領域ＰＷには、低濃度のｎ型不純物領域であるエクステンション領域ＥＸＳおよびエクステンション領域ＥＸＤが形成されている。また、サイドウォールスペーサＳＷと整合する位置のウェル領域ＰＷには、エクステンション領域ＥＸＳよりも高濃度のｎ型不純物領域である拡散領域ＭＳ、および、エクステンション領域ＥＸＤよりも高濃度のｎ型不純物領域である拡散領域ＭＤが形成されている。エクステンション領域ＥＸＳおよび拡散領域ＭＳは、互いに接続されており、それぞれメモリセルＭＣ１のソース領域の一部を構成している。エクステンション領域ＥＸＤおよび拡散領域ＭＤは、互いに接続されており、それぞれメモリセルＭＣ１のドレイン領域の一部を構成している。
メモリゲート電極ＭＧ上、拡散領域ＭＳ上および拡散領域ＭＤ上には、例えばコバルトシリサイド（ＣｏＳｉ２）、ニッケルシリサイド（ＮｉＳｉ）またはニッケルプラチナシリサイド（ＮｉＰｔＳｉ）からなるシリサイド層ＳＩが形成されている。シリサイド層ＳＩは、主に、後述のプラグＰＧとの接触抵抗を低減するために形成されている。
このようなメモリセルＭＣ１上には、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１には複数のコンタクトホールが形成され、複数のコンタクトホール内には、複数のプラグＰＧが形成されている。プラグＰＧは、例えば、チタン膜、窒化チタン膜、または、これらの積層膜からなるバリアメタル膜と、例えばタングステンを主体とする導電性膜とからなる。プラグＰＧは、シリサイド層ＳＩを介して、拡散領域ＭＳまたは拡散領域ＭＤに電気的に接続されている。なお、図示はしていないが、層間絶縁膜ＩＬ１中には、メモリゲート電極ＭＧに電気的に接続されるプラグＰＧも存在している。
プラグＰＧ上および層間絶縁膜ＩＬ１上には、層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２には配線用の溝が形成され、この溝内には、例えば銅を主体とする導電性膜を有する配線Ｍ１が埋め込まれている。また、配線Ｍ１はプラグＰＧに電気的に接続されている。このような配線は、所謂ダマシン構造の配線である。配線Ｍ１の上方には、更に多層の配線および層間絶縁膜も形成されているが、ここではそれらの図示および説明は省略する。
＜メモリセルＭＣ１の動作について＞
以下に、不揮発性メモリセルであるメモリセルＭＣ１の動作例について、図２および図３を参照して説明する。なお、ここで説明するメモリセルＭＣ１は、半導体装置内に存在している複数のメモリセルＭＣ１のうち、選択メモリセルである。
図２は、メモリセルＭＣ１の等価回路図である。図３は、「書込」、「消去」および「読出」時におけるメモリセルＭＣ１の各部位への電圧の印加条件の一例を示す表である。図３の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、ドレイン領域である拡散領域ＭＤに印加される電圧Ｖｄ、メモリゲート電極ＭＧに印加される電圧Ｖｍｇ、ソース領域である拡散領域ＭＳに印加される電圧Ｖｓ、および、ウェル領域ＰＷに印加される電圧Ｖｂが記載されている。
なお、図３の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、ウェル領域ＰＷから電荷蓄積層ＣＳＬへの電子の注入を「書込」と定義し、電荷蓄積層ＣＳＬからウェル領域ＰＷへの電子の放出を「消去」と定義する。
書込動作は、ＦＮトンネル（Fowler Nordheim Tunneling）方式によって行われる。例えば図３の「書込」の欄に示されるような電圧を、書込みを行うメモリセルＭＣ１の各部位に印加し、ウェル領域ＰＷからメモリセルＭＣ１の電荷蓄積層ＣＳＬに電子を注入することで書込みを行う。注入された電子は、電荷蓄積層ＣＳＬ中のトラップ準位に捕獲され、その結果、メモリゲート電極ＭＧを有するメモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込状態となる。
消去動作は、ＦＮトンネル方式によって行われる。例えば図３の「消去」の欄に示されるような電圧を、消去を行うメモリセルＭＣ１の各部位に印加し、電荷蓄積層ＣＳＬ中の電子をウェル領域ＰＷへ放出する。その結果、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
読出動作には、例えば図３の「読出」の欄に示されるような電圧を、読出しを行うメモリセルＭＣ１の各部位に印加する。読出し時のメモリゲート電極ＭＧに印加される電圧Ｖｍｇを、書込状態におけるメモリトランジスタのしきい値電圧と、消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込状態または消去状態を判別することができる。
＜ゲート絶縁膜ＭＺの詳細な構造＞
図４は、図１に示される半導体装置の要部を拡大した断面図であり、ゲート絶縁膜ＭＺの詳細な構造を示す断面図である。
ゲート絶縁膜ＭＺは、半導体基板ＳＢ（ウェル領域ＰＷ）とメモリゲート電極ＭＧとの間に介在しており、メモリセルＭＣ１のゲート絶縁膜として機能する膜であり、その内部に電荷蓄積層ＣＳＬを有する積層膜である。具体的には、ゲート絶縁膜ＭＺは、半導体基板ＳＢ上に形成された絶縁膜ＢＴと、絶縁膜ＢＴ上に形成された絶縁膜ＨＳＯ１と、絶縁膜ＨＳＯ１上に形成された挿入層ＡＬ１と、挿入層ＡＬ１上に形成された絶縁膜ＨＳＯ２と、絶縁膜ＨＳＯ２上に形成された絶縁膜ＴＰとの積層膜からなる。
絶縁膜（ボトム絶縁膜）ＢＴは、例えば酸化シリコン膜または酸窒化シリコン膜であり、例えば２ｎｍ～５ｎｍの厚さを有する。
絶縁膜ＨＳＯ１は、窒化シリコン膜よりも高い誘電率を有する膜であり、酸化金属膜であり、例えば５ｎｍ～９ｎｍの厚さを有する。具体的には、絶縁膜ＨＳＯ１は、ハフニウム（Ｈｆ）、シリコン（Ｓｉ）および酸素（Ｏ）を含む膜であり、好ましくはＨｆｘＳｉ１－ｘＯ２（０＜ｘ＜１）膜のようなハフニウムシリケート膜である。なお、絶縁膜ＨＳＯ１中のトラップ準位の密度を向上させるため、ＨｆｘＳｉ１－ｘＯ２膜の組成比は、０．６＜ｘ＜１であることが好ましく、ｘ＝０．８であることが最も好ましい。
挿入層ＡＬ１は、ハフニウムとは異なる金属を含む膜であり、アルミニウム（Ａｌ）を含む膜であり、例えば１ｎｍ～４ｎｍの厚さを有する。具体的には、挿入層ＡＬ１は、アルミニウム（Ａｌ）膜、窒化アルミニウム（ＡｌＮ）膜、炭化アルミニウム（ＡｌＣ）膜、アルミニウムシリケート（ＡｌＳｉＯ）膜または酸化アルミニウム膜である。本実施の形態において、挿入層ＡＬ１として好ましいのは、アルミニウム（Ａｌ）および酸素（Ｏ）を含む酸化金属膜であり、最も好ましいのＡｌ２Ｏ３膜のような酸化アルミニウム膜である。
絶縁膜ＨＳＯ２は、挿入層ＡＬ１と異なる材料からなる膜であり、ハフニウム（Ｈｆ）、シリコン（Ｓｉ）および酸素（Ｏ）を含む膜であり、例えば５ｎｍ～９ｎｍの厚さを有する。絶縁膜ＨＳＯ２は、絶縁膜ＨＳＯ１と同じ材料であることが好ましい。
このように、本実施の形態では、電荷蓄積層ＣＳＬの内部において、ハフニウム、シリコンおよび酸素を含む膜（絶縁膜ＨＳＯ１、絶縁膜ＨＳＯ２）の膜中に、アルミニウムを含む膜（挿入層ＡＬ１）が、１層形成されている。
絶縁膜（トップ絶縁膜）ＴＰは、窒化シリコン膜よりも高い誘電率を有する膜であり、絶縁膜ＨＳＯ１および絶縁膜ＨＳＯ２と異なる材料からなる酸化金属膜であり、例えば５ｎｍ～１２ｎｍの厚さを有する。具体的には、絶縁膜ＴＰは、アルミニウム（Ａｌ）および酸素（Ｏ）を含む膜であり、好ましくは酸化アルミニウム膜、酸窒化アルミニウム膜またはアルミニウムシリケート膜である。また、絶縁膜ＴＰとして、他の酸化金属膜を用いることもでき、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、イットリウム（Ｙ）、ランタン（Ｌａ）、プラセオジム（Ｐｒ）またはルテチウム（Ｌｕ）の何れかの金属の酸化物からなる酸化金属膜を、絶縁膜ＴＰ１として用いることもできる。
絶縁膜ＴＰは、主に、電荷蓄積層ＣＳＬの内部に蓄積された電荷が、メモリゲート電極ＭＧへ抜けることを防止する役目を果たす。このため、絶縁膜ＴＰは、挿入層ＡＬ１よりも、厚い厚さを有していることが好ましい。
ところで、従来の不揮発性メモリセルでは、トラップ準位を備えたゲート絶縁膜としては、酸化シリコン膜、電荷蓄積層である窒化シリコン膜、および、酸化シリコン膜を積層したＯＮＯ（oxide nitride oxide）膜が知られている。ＯＮＯ膜を採用した場合は、誘電率が比較的低いことから、ゲート絶縁膜のＥＯＴ（Equivalent Oxide Thickness：酸化膜換算膜厚）が大きくなってしまう。このため、ゲート絶縁膜のＥＯＴが大きくなることで動作電圧が高くなる懸念がある。また、ゲート絶縁膜のＥＯＴを小さくするために物理的膜厚を薄くしようとすると、電荷蓄積層内に蓄積した電荷のリークによって、リテンション特性（電荷保持特性、データ保持特性）の劣化が生じる懸念がある。これらは、半導体装置の信頼性を低下させてしまう。
本実施の形態では、電荷蓄積層ＣＳＬは、主に、高誘電率膜である絶縁膜ＨＳＯ１および絶縁膜ＨＳＯ２によって構成されている。また、絶縁膜ＴＰも高誘電率膜である。これらの膜により、ゲート絶縁膜ＭＺのＥＯＴを抑制しながらゲート絶縁膜ＭＺの物理的膜厚を増加させることができるため、リークによるリテンション特性の劣化を防止し、リテンション特性の向上を図ることができる。また、ゲート絶縁膜ＭＺの物理的膜厚を確保しながらＥＯＴを低減できるため、リークによるリテンション特性の劣化を防止しながら、メモリセルＭＣ１の動作電圧の低減および動作速度の向上を図ることができる。
ここで、本実施の形態の電荷蓄積層ＣＳＬが有するトラップ準位は、ＨｆｘＳｉ１－ｘＯ２（０＜ｘ＜１）膜である絶縁膜ＨＳＯ１および絶縁膜ＨＳＯ２の内部に多く存在するが、絶縁膜ＨＳＯ１と挿入層ＡＬ１との界面付近、および、絶縁膜ＨＳＯ２と挿入層ＡＬ１との界面付近に、より多くのトラップ準位が存在している。このため、電荷蓄積層ＣＳＬの中央部に近い位置に、より多くのトラップ準位を存在させることができる。すなわち、電荷蓄積層ＣＳＬの内部のうち、絶縁膜ＨＳＯ１の下面から離れた位置、および、絶縁膜ＨＳＯ２の上面から離れた位置に、より多くの深いトラップ準位を存在させることができる。また、後述の図７でも説明するが、ハフニウムシリケート膜と酸化アルミニウム膜との界面には、多くの深いトラップ準位が存在する。本実施の形態では、このような界面を形成することができるため、多くの深いトラップ準位を形成することができる。これらにより、電荷蓄積層ＣＳＬの内部に蓄積した電荷が、電荷蓄積層ＣＳＬから抜けにくくなり、メモリセルＭＣ１のリテンション特性を向上させることができる。
また、挿入層ＡＬ１は、電荷蓄積層ＣＳＬの内部におけるトラップ準位を多くするために設けられた膜である。例えば、挿入層ＡＬ１が酸化アルミニウム膜であり、絶縁膜ＨＳＯ１および絶縁膜ＨＳＯ２がハフニウムシリケート膜である場合、酸化アルミニウム膜の誘電率は、ハフニウムシリケート膜の誘電率よりも低い。このため、挿入層ＡＬ１の厚さは、必要以上に厚くしない方が好ましく、絶縁膜ＨＳＯ１の厚さおよび絶縁膜ＨＳＯ２の厚さよりも薄いことが好ましい。
＜検討例１～３の半導体装置と、本実施の形態の半導体装置との比較＞
以下に、上述のようなリテンション特性の向上について、図５～図８および図２７～図２９を用いて詳しく説明する。
図２７～図２９は、それぞれ検討例１～検討例３の半導体装置の要部を拡大した断面図であり、図６は、電荷蓄積層ＣＳＬの内部に存在するトラップ準位を示した模式図であり、図５、図７および図８は、本願発明者らによる実験結果を示すグラフである。
検討例１の半導体装置は、図２７に示されるように、電荷蓄積層ＣＳＬとして絶縁膜ＨＳＯ１のみが形成されており、電荷蓄積層ＣＳＬには、挿入層ＡＬ１および絶縁膜ＨＳＯ２が含まれていない。また、検討例１の絶縁膜ＨＳＯ１の厚さは、本実施の形態の絶縁膜ＨＳＯ１の厚さと、挿入層ＡＬ１の厚さと、絶縁膜ＨＳＯ２の厚さとを合計した程度の厚さとなっている。
検討例２の半導体装置は、図２８に示されるように、電荷蓄積層ＣＳＬとして絶縁膜ＨＯ、挿入層ＡＬ１および絶縁膜ＨＳＯ２が形成されている。絶縁膜ＨＯは、本実施の形態の絶縁膜ＨＳＯ１のようなＨｆｘＳｉ１－ｘＯ２（０＜ｘ＜１）膜ではなく、酸化ハフニウム膜（ＨｆＯ膜）である。また、検討例２の絶縁膜ＨＯの厚さは、本実施の形態の絶縁膜ＨＳＯ１の厚さと同程度である。
検討例３の半導体装置は、図２９に示されるように、電荷蓄積層ＣＳＬとして挿入層ＡＬ１および絶縁膜ＨＳＯ２が形成されており、絶縁膜ＨＳＯ１が形成されていない。このため、検討例３の挿入層ＡＬ１は、絶縁膜ＢＴと直接接している。また、検討例３の絶縁膜ＨＳＯ２の厚さは、本実施の形態の絶縁膜ＨＳＯ１の厚さと、絶縁膜ＨＳＯ２の厚さとを合計した程度の厚さとなっている。
図５の横軸は、メモリセルＭＣ１に書込動作を行った後に、１５０℃の高温でメモリセルＭＣ１を放置した時間を示している。図５の縦軸は、フラットバンド電圧の変動量ΔＶｆｂを示しており、具体的には、書込動作後に一定時間が経過した後のフラットバンド電圧（Ｖｆｂ）と、書込動作を行う前のフラットバンド電圧（Ｖｆｂｉ）との差を示している。なお、図５のΔＶｆｂの値は、フラットバンド電圧の変動量の相対値である。また、ここでは、絶縁膜ＨＳＯ１にＨｆｘＳｉ１－ｘＯ２（ｘ＝０．８）膜を適用し、絶縁膜ＢＴに酸窒化シリコン（ＳｉＯＮ）膜を適用した場合で測定している。また、トップ絶縁膜ＴＰは、酸化アルミニウム膜などの単層膜である場合で説明するが、後述の実施の形態３のように、トップ絶縁膜ＴＰが、絶縁膜ＴＰ１～ＴＰ３のような積層膜であっても、フラットバンド電圧の変動量ΔＶｆｂの比率は同様である。
図５から判るように、本実施の形態（●）、検討例１（□）および検討例２（▲）では、時間の経過と共に、それぞれ上記変動量ΔＶｆｂが減少しているが、本実施の形態（●）では、検討例１（□）および検討例２（▲）よりも、上記変動量ΔＶｆｂの減少が抑制されている。すなわち、本実施の形態（●）では、検討例１（□）および検討例２（▲）よりも、リテンション特性が改善されていることが判る。
また、リテンション特性が改善された結果から、本実施の形態（●）では絶縁膜ＨＳＯ１と絶縁膜ＨＳＯ２との間に、挿入層ＡＬ１を形成しているので、本実施の形態（●）の電荷蓄積層ＣＳＬの内部のトラップ準位は、検討例１（□）よりも、増えたと推測できる。
また、本実施の形態（●）のように、絶縁膜ＨＳＯ１にＨｆｘＳｉ１－ｘＯ２膜を適用したことで、検討例２（▲）のように、絶縁膜ＨＳＯ１にＨｆＯ膜を適用するよりも、電荷蓄積層ＣＳＬの内部のトラップ準位が増えたと推測できる。
図６は、検討例１の構造を基にして、電荷蓄積層ＣＳＬの内部に存在するトラップ準位を示した模式図である。●印は１．３ｅＶ～２．１ｅＶのエネルギーを有する深いトラップ準位を示し、■印は０．８ｅＶ～１．３ｅＶのエネルギーを有する浅いトラップ準位を示している。距離Ｘａは、メモリゲート電極ＭＧから、絶縁膜ＴＰと絶縁膜ＨＳＯ１との界面付近までの距離を示している。距離Ｘｂは、メモリゲート電極ＭＧから絶縁膜ＨＳＯ１の膜中までの距離を示している。距離Ｘｃは、メモリゲート電極ＭＧから、絶縁膜ＨＳＯ１と絶縁膜ＢＴとの界面付近までの距離を示している。
図７（ａ）は、電荷蓄積層ＣＳＬの内部に存在するトラップ準位を、ＴＳＣ－ＣＶ(Thermally Stimulated Current-Capacitance Voltage)法を用いて、エネルギー的な分布深さ毎に分解したグラフを示している。図７（ａ）の縦軸は、フラットバンド電圧の変動量ΔＶｆｂを示し、図７（ａ）の横軸は、ゲート絶縁膜ＭＺの電気的な厚さを示している。ここでは、絶縁膜ＢＴの厚さと絶縁膜ＴＰの厚さとが一定であるとして測定した結果を示している。
ここで、電荷蓄積層ＣＳＬに蓄積された電荷Ｑによるフラットバンド電圧の変動量ΔＶｆｂは、以下の式（１）で表され、メモリゲート電極ＭＧから電荷Ｑまでの距離Ｘに比例し、誘電率ｋに反比例する。なお、容量Ｃは、電荷Ｑとメモリゲート電極ＭＧとの間の容量である。
ΔＶｆｂ＝Ｑ／Ｃ＝Ｑ×Ｘ／ｋ （１）
距離Ｘを図６の距離Ｘａ～Ｘｃに当てはめた場合、Ｘ＝Ｘａの時には、変動量ΔＶｆｂはほぼ一定となる。Ｘ＝Ｘｂの時には、電荷蓄積層ＣＳＬの膜中において距離Ｘｂが変化するので、変動量ΔＶｆｂはＸｂの積分値（∫Ｘｂｄｘ）に比例する。すなわち、変動量ΔＶｆｂはＸｂの２乗（Ｘｂ２）に比例する。Ｘ＝Ｘｃの時には、変動量ΔＶｆｂはＸｃに比例する。
このため、図７（ａ）の破線で示されるように、深いトラップ準位（●）においては、厚さ方向に対して変動量ΔＶｆｂはほぼ一定となり、浅いトラップ準位（■）においては、厚さ方向に対して変動量ΔＶｆｂはほぼ二次曲線と重なっている。
図７（ｂ）は、ＴＳＣ－ＣＶ法を用いて、ゲート絶縁膜ＭＺの膜中に存在するトラップ準位の表面密度を求めたグラフである。図７の横軸は、絶縁膜ＴＰと絶縁膜ＨＳＯ１との界面付近、絶縁膜ＨＳＯ１の膜中、および、絶縁膜ＨＳＯ１と絶縁膜ＢＴとの界面付近における、各々の領域を示している。図７の縦軸は、トラップ準位の表面密度の値を示している。ここでは、検討例１の構造において、絶縁膜ＢＴが酸窒化シリコン膜であり、絶縁膜ＨＳＯ１がハフニウムシリケート膜であり、絶縁膜ＴＰが酸化アルミニウム膜である場合で測定している。
図７（ｂ）に示されるように、深いトラップ準位は、酸化アルミニウム膜である絶縁膜ＴＰと、ハフニウムシリケート膜である絶縁膜ＨＳＯ１との界面に多く存在していることが判る。すなわち、図７（ａ）および図７（ｂ）の結果から、ゲート絶縁膜ＭＺの内部のトラップ準位は、図６のような分布になっていることが判る。
本願発明者らは、この結果を応用し、ハフニウムシリケート膜の膜中に酸化アルミニウム膜を挿入することで、ハフニウムシリケート膜と酸化アルミニウム膜との界面を多く形成し、多くの深いトラップ準位を形成することを考案した。すなわち、本実施の形態では、絶縁膜ＨＳＯ１と絶縁膜ＨＳＯ２との間に、挿入層ＡＬ１が形成されていることで、電荷蓄積層ＣＳＬの内部において、多くの深いトラップ準位を存在させることが可能となっている。
以上のように、図６および図７の結果と、図５の結果とを組み合わせて考察すると、本実施の形態の電荷蓄積層ＣＳＬの厚さは、検討例１の電荷蓄積層ＣＳＬの厚さとほぼ同じであるにも関わらず、本実施の形態では、検討例１よりも、リテンション特性が改善されている。これは、本実施の形態では、絶縁膜ＨＳＯ１と絶縁膜ＨＳＯ２との間に、挿入層ＡＬ１を形成することで、絶縁膜ＨＳＯ１と挿入層ＡＬ１との界面付近、および、絶縁膜ＨＳＯ２と挿入層ＡＬ１との界面付近に、より多くの深いトラップ準位を存在させる事ができるからである。言い換えれば、電荷蓄積層ＣＳＬの内部において、ハフニウムシリケート膜と酸化アルミニウム膜との界面、すなわち深いトラップ準位が形成され易い界面が増えている。従って、電荷蓄積層ＣＳＬの中央部に近い位置に、より多くの深いトラップ準位を存在させることができる。これにより、リテンション特性が改善できるので、半導体装置の信頼性を向上させることができる。
更に、本実施の形態の電荷蓄積層ＣＳＬでは、絶縁膜ＨＳＯ１は、ハフニウム（Ｈｆ）、シリコン（Ｓｉ）および酸素（Ｏ）を含む膜であり、好ましくはＨｆｘＳｉ１－ｘＯ２（０＜ｘ＜１）膜のようなハフニウムシリケート膜である。これにより、検討例２のように、絶縁膜ＨＳＯ１にＨｆＯ膜を適用するよりも、電荷蓄積層ＣＳＬの内部において、深いトラップ準位を増やすことができ、リテンション特性を改善させることができる。
図８の横軸は、メモリセルＭＣ１に書込動作を行った後に、室温（２６℃）でメモリセルＭＣ１を放置した時間を示している。図８の縦軸は、図５の縦軸と同様に、フラットバンド電圧の変動量ΔＶｆｂを示している。
図８から判るように、本実施の形態（●）および検討例３（▲）では、時間の経過と共に、それぞれ上記変動量ΔＶｆｂが減少しているが、本実施の形態（●）では、検討例３（▲）よりも、上記変動量ΔＶｆｂの減少が抑制されている。すなわち、本実施の形態（●）では、検討例３（▲）よりも、リテンション特性が改善されていることが判る。また、図８のグラフは室温でメモリセルＭＣ１を放置したものであるが、例えば１５０℃以上の高温でメモリセルＭＣ１を放置した場合には、本実施の形態（●）の変動量ΔＶｆｂと、検討例３（▲）変動量ΔＶｆｂとの差が、更に大きくなることは自明である。
すなわち、検討例３のように、絶縁膜ＨＳＯ１を形成せずに、挿入層ＡＬ１を絶縁膜ＢＴに直接接するように形成すると、リテンション特性が劣化した。このため、本実施の形態のように、挿入層ＡＬ１が絶縁膜ＢＴに直接接しないように、挿入層ＡＬ１は絶縁膜ＨＳＯ１と絶縁膜ＨＳＯ２との間に形成し、絶縁膜ＨＳＯ１が絶縁膜ＢＴに直接接していることが好ましい。これにより、リテンション特性を改善させることができる。
＜メモリセルＭＣ１の製造方法＞
以下に、図９～図１３を用いて、本実施の形態の半導体装置の製造方法を説明する。
まず、図９に示されるように、フォトリソグラフィ法およびイオン注入法によって、例えばボロン（Ｂ）または二フッ化ボロン（ＢＦ２）を半導体基板ＳＢ内に導入することで、ｐ型のウェル領域ＰＷを形成する。
図１０は、ゲート絶縁膜ＭＺの形成工程を示している。なお、図１０以降では、図面を見易くするために、ゲート絶縁膜ＭＺを単層膜として図示しているが、実際には、図１０の破線で囲まれた領域である拡大図のように、ゲート絶縁膜ＭＺは、絶縁膜ＢＴ、絶縁膜ＨＳＯ１、挿入層ＡＬ１、絶縁膜ＨＳＯ２および絶縁膜ＴＰを有する積層膜である。
まず、例えばＩＳＳＧ（In Situ Steam Generation）酸化法によって、半導体基板ＳＢ上に、例えば酸化シリコン膜である絶縁膜ＢＴを形成する。絶縁膜ＢＴは、例えば２ｎｍ～５ｎｍの厚さを有する。その後、ＮＯ処理またはプラズマ窒化処理を行うことで、酸化シリコン膜を窒化して、酸窒化シリコン膜としてもよい。
次に、半導体基板ＳＢ上に、絶縁膜ＢＴを介して、絶縁膜ＨＳＯ１、挿入層ＡＬ１および絶縁膜ＨＳＯ２を有する電荷蓄積層ＣＳＬを形成する。
例えば、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法またはＡＬＤ（Atomic Layer Deposition）法によって、絶縁膜ＢＴ上に、ハフニウム（Ｈｆ）、シリコン（Ｓｉ）および酸素（Ｏ）を含む絶縁膜ＨＳＯ１を形成する。絶縁膜ＨＳＯ１は、例えば５ｎｍ～９ｎｍの厚さを有する。また、絶縁膜ＨＳＯ１形成時の成膜温度は、例えば２００℃～５００℃である。
次に、ＬＰＣＶＤ法またはＡＬＤ法によって、絶縁膜ＨＳＯ１上に、ハフニウムと異なる金属として、アルミニウム（Ａｌ）を含む挿入層ＡＬ１を形成する。挿入層ＡＬ１は、例えば１ｎｍ～４ｎｍの厚さを有する。また、挿入層ＡＬ１形成時の成膜温度は、例えば２００℃～５００℃である。
次に、ＬＰＣＶＤ法またはＡＬＤ法によって、挿入層ＡＬ１上に、ハフニウム（Ｈｆ）、シリコン（Ｓｉ）および酸素（Ｏ）を含む絶縁膜ＨＳＯ２を形成する。絶縁膜ＨＳＯ２は、挿入層ＡＬ１と異なる材料からなり、絶縁膜ＨＳＯ１と同じ材料からなり、例えば５ｎｍ～９ｎｍの厚さを有する。また、絶縁膜ＨＳＯ２形成時の成膜温度は、例えば２００℃～５００℃である。
次に、ＬＰＣＶＤ法またはＡＬＤ法によって、電荷蓄積層ＣＳＬ上に、アルミニウム（Ａｌ）および酸素（Ｏ）を含む絶縁膜ＴＰを形成する。絶縁膜ＴＰは、絶縁膜ＨＳＯ２と異なる材料からなり、好ましくは酸化アルミニウム膜、酸窒化アルミニウム膜またはアルミニウムシリケート膜であり、例えば５ｎｍ～１０ｎｍの厚さを有する。また、絶縁膜ＴＰ形成時の成膜温度は、例えば２００℃～５００℃である。
次に、主に、絶縁膜ＨＳＯ１、挿入層ＡＬ１、絶縁膜ＨＳＯ２および絶縁膜ＴＰを結晶化させる目的で、例えば８００℃～１０５０℃の熱処理を行う。この熱処理により、これらの絶縁膜が、非晶質膜から多結晶膜となる。ここで、絶縁膜ＨＳＯ１および絶縁膜ＨＳＯ２が、ＨｆｘＳｉ１－ｘＯ２（０．９≦ｘ＜１）膜である場合には、熱処理の温度を８００℃以上、９７５℃未満とし、絶縁膜ＨＳＯ１および絶縁膜ＨＳＯ２が、ＨｆｘＳｉ１－ｘＯ２（０＜ｘ＜０．９）膜である場合には、熱処理の温度を９７５℃以上、１０５０℃以下とする。このように熱処理の温度を調整することで、絶縁膜ＨＳＯ１および絶縁膜ＨＳＯ２を適切に結晶化させることができる。
図１１は、メモリゲート電極ＭＧの形成工程を示している。
まず、例えばＬＰＣＶＤ法によって、ゲート絶縁膜ＭＺ上に、例えば多結晶シリコン膜のような導電性膜を形成する。次に、フォトリソグラフィ法およびイオン注入法によって、多結晶シリコン膜に、ｎ型の不純物を導入する。なお、この導電性膜は、ｐ型の不純物が導入された多結晶シリコン膜、または、不純物が導入されていない多結晶シリコン膜でもよい。また、この導電性膜は、例えば窒化チタン膜、アルミニウム膜若しくはタングステン膜のような金属膜、または、これらの金属膜の積層膜であってもよい。
次に、フォトリソグラフィ法およびエッチング処理によって、上記導電性膜をパターニングし、メモリゲート電極ＭＧを形成する。その後、ドライエッチング処理およびウェットエッチング処理によって、メモリゲート電極ＭＧから露出しているゲート絶縁膜ＭＺを除去する。
図１２は、エクステンション領域ＥＸＳおよびエクステンション領域ＥＸＤの形成工程を示している。
フォトリソグラフィ法およびイオン注入法によって、例えばヒ素（Ａｓ）またはリン（Ｐ）をメモリゲート電極ＭＧの横のウェル領域ＰＷ内に導入することで、ｎ型の不純物領域であるエクステンション領域ＥＸＳおよびエクステンション領域ＥＸＤを形成する。エクステンション領域ＥＸＳはメモリセルＭＣ１のソース領域の一部を構成し、エクステンション領域ＥＸＤはメモリセルＭＣ１のドレイン領域の一部を構成する。
図１３は、サイドウォールスペーサＳＷ、拡散領域ＭＳ、拡散領域ＭＤおよびシリサイド層ＳＩの形成工程を示している。
まず、メモリゲート電極ＭＧを覆うように、例えばＬＰＣＶＤ法により、例えば窒化シリコン膜からなる絶縁膜を形成する。次に、この絶縁膜に対して異方性エッチングを行うことで、メモリゲート電極ＭＧの側面に、サイドウォールスペーサＳＷを形成する。なお、サイドウォールスペーサＳＷを構成する絶縁膜は、酸化シリコン膜と、酸化シリコン膜上に形成された窒化シリコン膜としてもよい。
次に、フォトリソグラフィ法およびイオン注入法によって、サイドウォールスペーサＳＷをマスクとして例えばヒ素（Ａｓ）またはリン（Ｐ）をウェル領域ＰＷ内に導入することで、ｎ型の不純物領域である拡散領域ＭＳおよび拡散領域ＭＤを形成する。拡散領域ＭＳは、エクステンション領域ＥＸＳよりも高い不純物濃度を有し、エクステンション領域ＥＸＳと接続し、メモリセルＭＣ１のソース領域の一部を構成する。拡散領域ＭＤは、エクステンション領域ＥＸＤよりも高い不純物濃度を有し、エクステンション領域ＥＸＤと接続し、メモリセルＭＣ１のドレイン領域の一部を構成する。
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、拡散領域ＭＳ、拡散領域ＭＳおよびメモリゲート電極ＭＧの各々の上面上に、低抵抗のシリサイド層ＳＩを形成する。
シリサイド層ＳＩは、具体的には次のようにして形成することができる。まず、サイドウォールスペーサＳＷ、拡散領域ＭＳ、拡散領域ＭＳおよびメモリゲート電極ＭＧを覆うように、シリサイド層ＳＩ形成用の金属膜を形成する。この金属膜は、例えばコバルト、ニッケルまたはニッケル白金合金からなる。次に、半導体基板ＳＢに、例えば３００℃～５００℃の第１熱処理と、例えば６００℃～７００℃の第２熱処理とを施すことによって、拡散領域ＭＳ、拡散領域ＭＤおよびメモリゲート電極ＭＧに含まれる材料と、上記金属膜と反応させる。これにより、拡散領域ＭＳ、拡散領域ＭＳおよびメモリゲート電極ＭＧの各々の上面上に、シリサイド層ＳＩが形成される。その後、未反応の金属膜を除去する。
以上のようにして、本実施の形態のメモリセルＭＣ１が形成される。
図１３の工程後、層間絶縁膜ＩＬ１、プラグＰＧ、層間絶縁膜ＩＬ２および配線Ｍ１を形成することで、図１に示される半導体装置が製造される。
まず、メモリセルＭＣ１を覆うように、層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１としては、酸化シリコン膜の単体膜、または、窒化シリコン膜とその上に厚い酸化シリコン膜とを形成した積層膜などを用いることができる。層間絶縁膜ＩＬ１の形成後、必要に応じて、層間絶縁膜ＩＬ１の上面をＣＭＰ（Chemical Mechanical Polishing）法で研磨してもよい。
次に、フォトリソグラフィ法およびドライエッチング法などによって、層間絶縁膜ＩＬ１内にコンタクトホールを形成し、コンタクトホール内にタングステンなど主体とする導電性膜を埋め込むことで、層間絶縁膜ＩＬ１内に複数のプラグＰＧを形成する。複数のプラグＰＧは、それぞれシリサイド層ＳＩを介して、拡散領域ＭＳおよび拡散領域ＭＤに接続される。なお、メモリゲート電極ＭＧもプラグＰＧに接続されるが、本実施の形態ではその図示を省略する。
次に、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２を形成する。その後、層間絶縁膜ＩＬ２に配線用の溝を形成した後、配線用の溝内に例えば銅を主成分とする導電性膜を埋め込むことで、層間絶縁膜ＩＬ２内にプラグＰＧに接続される配線Ｍ１を形成する。この配線Ｍ１の構造は、所謂ダマシン（Damascene）配線構造と呼ばれる。
その後、デュアルダマシン（Dual Damascene）法などにより、２層目以降の配線を形成するが、ここではそれらの説明および図示は省略する。また、配線Ｍ１および配線Ｍ１よりも上層の配線は、ダマシン配線構造に限定されず、例えばタングステン膜またはアルミニウム膜をパターニングすることで形成してもよい。
（実施の形態２）
以下に、実施の形態２の半導体装置を、図１４を用いて説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。図１４は、実施の形態２の半導体装置の要部を拡大した断面図であり、ゲート絶縁膜ＭＺの詳細な構造を示す断面図である。
実施の形態１では、電荷蓄積層ＣＳＬの内部において、ハフニウムシリケート膜（絶縁膜ＨＳＯ１、絶縁膜ＨＳＯ２）の膜中に、１層の酸化アルミニウム膜（挿入層ＡＬ１）が形成されていた。すなわち、絶縁膜ＨＳＯ１と絶縁膜ＨＳＯ２との間に、挿入層ＡＬ１が形成されていた。
図１４に示されるように、実施の形態２では、電荷蓄積層ＣＳＬは、絶縁膜ＨＳＯ１～ＨＳＯ３を有し、絶縁膜ＨＳＯ１と絶縁膜ＨＳＯ２と間に挿入層ＡＬ１を有し、絶縁膜ＨＳＯ２と絶縁膜ＨＳＯ３と間に挿入層ＡＬ２を有している。
絶縁膜ＨＳＯ３は、絶縁膜ＨＯＳ１または絶縁膜ＨＳＯ２と同じ材料からなる膜であり、ハフニウムシリケート膜などである。また、挿入層ＡＬ２は、ハフニウムと異なる金属を含む膜であり、挿入層ＡＬ１と同じ材料からなる膜であり、酸化アルミニウム膜などである。また、絶縁膜ＨＳＯ３を形成する方法は、絶縁膜ＨＳＯ１と同じであり、挿入層ＡＬ２を形成する方法は、挿入層ＡＬ１と同じである。
このように、実施の形態２では、ハフニウム、シリコンおよび酸素を含む膜（絶縁膜ＨＳＯ１～ＨＳＯ３）の膜中に、２層のアルミニウムを含む膜（挿入層ＡＬ１、挿入層ＡＬ２）が形成されている。従って、ハフニウムシリケート膜と酸化アルミニウム膜との界面が、実施の形態１と比較して、２倍となる。このため、電荷蓄積層ＣＳＬの内部において、より多くのトラップ準位を存在させることができる。従って、メモリセルＭＣ１のリテンション特性を更に改善させることができる。
また、実施の形態２では、２層のアルミニウムを含む膜（挿入層ＡＬ１、挿入層ＡＬ２）を例示したが、３層以上のアルミニウムを含む膜を形成してもよい。
例えば、実施の形態２のように、挿入層ＡＬ１の厚さを１ｎｍ～４ｎｍに設定した場合、電荷蓄積層ＣＳＬは、最大で４層の酸化アルミニウム膜と、最大で５層のハフニウムシリケート膜とを有する。この場合、電荷蓄積層ＣＳＬの内部において、ハフニウムシリケート膜と酸化アルミニウム膜との界面の数は８つとなる。
なお、実施の形態２の電荷蓄積層ＣＳＬは、実施の形態１よりも多くの膜を有することになるが、積層膜からなる電荷蓄積層ＣＳＬの合計の厚さが大きくなりすぎると、ゲート絶縁膜ＭＺのＥＯＴが増加することになる。従って、実施の形態２の電荷蓄積層ＣＳＬの厚さが、実施の形態１の電荷蓄積層ＣＳＬの厚さと同程度になるように、絶縁膜ＨＳＯ１～ＨＳＯ３、挿入層ＡＬ１および挿入層ＡＬ２の各々の厚さを調整することが好ましい。
（実施の形態３）
以下に、実施の形態３の半導体装置を、図１５および図１６を用いて説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。図１５は、実施の形態３の半導体装置の要部を拡大した断面図であり、ゲート絶縁膜ＭＺの詳細な構造を示す断面図である。図１６は、ゲート絶縁膜ＭＺのうちの一部を拡大し、絶縁膜ＴＰの詳細な構造を示す断面図である。
実施の形態１では、トップ絶縁膜ＴＰは、酸化アルミニウム膜などからなる単層膜であった。
図１５に示されるように、実施の形態３では、トップ絶縁膜ＴＰは、電荷蓄積層ＣＳＬ上に形成された絶縁膜ＴＰ１と、絶縁膜ＴＰ１上に形成された絶縁膜ＴＰ２と、絶縁膜ＴＰ２上に形成された絶縁膜ＴＰ３とを有する積層膜である。
絶縁膜ＴＰ１は、窒化シリコン膜よりも高い誘電率を有する膜であり、絶縁膜ＨＳＯ２と異なる材料からなる酸化金属膜であり、例えば２ｎｍ～５ｎｍの厚さを有する。具体的に、絶縁膜ＴＰ１は、アルミニウム（Ａｌ）および酸素（Ｏ）を含む膜であり、好ましくは酸化アルミニウム膜、酸窒化アルミニウム膜またはアルミニウムシリケート膜であり、より好ましくはＡｌ２Ｏ３膜である。また、絶縁膜ＴＰ１として、他の酸化金属膜を用いることもでき、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、イットリウム（Ｙ）、ランタン（Ｌａ）、プラセオジム（Ｐｒ）またはルテチウム（Ｌｕ）の何れかの金属の酸化物からなる酸化金属膜を、絶縁膜ＴＰ１として用いることもできる。
絶縁膜ＴＰ２は、絶縁膜ＴＰ１と異なる材料からなる膜であり、酸化シリコン膜、酸窒化シリコン膜または窒化シリコン膜であり、例えば１ｎｍ～２ｎｍの厚さを有する。このような絶縁膜ＴＰ２は、例えばＬＰＣＶＤ法またはＡＬＤ法によって形成することができる。
絶縁膜ＴＰ３は、絶縁膜ＴＰ１と同じ材料からなる膜であり、例えば２ｎｍ～５ｎｍの厚さを有する。また、絶縁膜ＴＰ１および絶縁膜ＴＰ３は、実施の形態１の絶縁膜ＴＰと同じ方法で形成することができる。
絶縁膜ＴＰ１および絶縁膜ＴＰ３は、主に、電荷蓄積層ＣＳＬの内部に蓄積された電荷が、メモリゲート電極ＭＧへ抜けることを防止する役目を果たす。このため、絶縁膜ＴＰ１および絶縁膜ＴＰ３は、絶縁膜ＨＳＯ２を構成する絶縁膜よりもバンドギャップが大きい絶縁膜であることが好ましく、挿入層ＡＬ１よりも厚い厚さを有していることが好ましい。
実施の形態３では、絶縁膜ＴＰ１と絶縁膜ＴＰ３との間に、これらと異なる材料からなる絶縁膜ＴＰ２を形成している。このため、電荷蓄積層ＣＳＬの内部に蓄積された電荷が、絶縁膜ＴＰを介して、メモリゲート電極ＭＧへ抜けやすくなることを防止でき、メモリセルＭＣ１のリテンション特性を改善させることができる。以下に、このような理由について説明する。
実施の形態１では、電荷蓄積層ＣＳＬとメモリゲート電極ＭＧとの間には、絶縁膜ＴＰのような酸化アルミニウム膜などからなる単層膜が形成されている。このとき、絶縁膜ＴＰの内部において、大きな結晶粒（グレイン）が形成されていると、この結晶粒の外周を構成する粒界が、電荷蓄積層ＣＳＬとメモリゲート電極ＭＧとを繋いでしまう。このため、粒界がリーク経路となり、電荷蓄積層ＣＳＬの内部に蓄積された電荷が、メモリゲート電極ＭＧへリークする恐れがある。
絶縁膜ＴＰ２は、主に、上記リーク経路を分断するために設けられている。すなわち、図１６に示されるように、絶縁膜ＴＰ１を構成する複数の結晶粒ＧＲ１と、絶縁膜ＴＰ３を構成する複数の結晶粒ＧＲ２とは、絶縁膜ＴＰ２によって分離されている。絶縁膜ＴＰ１および絶縁膜ＴＰ３は、それぞれ別々に形成されるため、絶縁膜ＴＰ１の粒界ＧＢ１の位置と、絶縁膜ＴＰ３の粒界ＧＢ２の位置とをずらすことができ、絶縁膜ＴＰ１の粒界ＧＢ１と絶縁膜ＴＰ３の粒界ＧＢ２とを分断することができる。
また、実施の形態１では、図１０の工程時に熱処理を行うことにより、絶縁膜ＴＰを結晶化していた。実施の形態３でも同じ熱処理を行うことで、非晶質膜であった絶縁膜ＴＰ１および絶縁膜ＴＰ３が結晶化され、多結晶膜となるが、絶縁膜ＴＰ２は、非晶質膜として残すこともできる。絶縁膜ＴＰ２が非晶質膜であることで、絶縁膜ＴＰ１の粒界ＧＢ１と絶縁膜ＴＰ３の粒界ＧＢ２とが、絶縁膜ＴＰ２を介して繋がる恐れを、より確実に防止できる。
このように、実施の形態３では、電荷蓄積層ＣＳＬとメモリゲート電極ＭＧとの間において、絶縁膜ＴＰの粒界に起因したリークが発生することを抑制できる。従って、メモリセルＭＣ１のリテンション特性を更に向上させることができ、半導体装置の信頼性を更に向上させることができる。
また、実施の形態３に開示した技術を、実施の形態２と組み合わせて用いることもできる。
（実施の形態４）
以下に、実施の形態４の半導体装置を図１７～図１９を用いて説明し、実施の形態４の半導体装置の製造方法を図２０～図２５を用いて説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。
実施の形態１のメモリセルＭＣ１は、メモリゲート電極ＭＧを有するシングルゲート型のメモリセルであった。
実施の形態４のメモリセルＭＣ２は、メモリゲート電極ＭＧだけでなく、メモリゲート電極ＭＧと隣接する位置に制御ゲート電極ＣＧを有するスプリットゲート型のメモリセルである。以下に、実施の形態４における不揮発性メモリセルであるメモリセルＭＣ２を備える半導体装置について説明する。図１７は、メモリセルＭＣ２の断面図を示している。
＜メモリセルＭＣ２の構造＞
図１７に示されるように、半導体基板ＳＢには、ｐ型のウェル領域ＰＷが形成されている。ウェル領域ＰＷ上には、ゲート絶縁膜ＧＦが形成され、ゲート絶縁膜ＧＦ上には、制御ゲート電極ＣＧが形成されている。ゲート絶縁膜ＧＦは、例えば酸化シリコン膜であり、例えば２ｎｍ～５ｎｍの厚さを有する。ゲート絶縁膜ＧＦは、酸化シリコン膜に代えて、酸化ハフニウム膜などの酸化金属膜のような高誘電率膜であってもよい。制御ゲート電極ＣＧは、例えばｎ型の不純物が導入された多結晶シリコン膜である。また、制御ゲート電極ＣＧは、例えば窒化チタン膜、アルミニウム膜若しくはタングステン膜のような金属膜、または、これらの金属膜の積層膜であってもよい。
ウェル領域ＰＷ上、および、制御ゲート電極ＣＧの一方の側面上には、ゲート絶縁膜ＭＺが形成されている。実施の形態４のゲート絶縁膜ＭＺは、実施の形態１のゲート絶縁膜ＭＺと同じ構造である。なお、図１７では、図面を見易くするために、ゲート絶縁膜ＭＺを単層膜として図示しているが、実際には、図１７の破線で囲まれた領域である拡大図のように、ゲート絶縁膜ＭＺは、絶縁膜ＢＴ、絶縁膜ＨＳＯ１、挿入層ＡＬ１、絶縁膜ＨＳＯ２および絶縁膜ＴＰを有する積層膜である。
制御ゲート電極ＣＧの一方の側面上には、ゲート絶縁膜ＭＺを介して、メモリゲート電極ＭＧが形成されている。すなわち、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、ゲート絶縁膜ＭＺのような絶縁膜が形成されており、制御ゲート電極ＣＧは、メモリゲート電極ＭＧと絶縁分離されている。メモリゲート電極ＭＧの２つの側面のうち、制御ゲート電極ＣＧと反対側の側面上、および、制御ゲート電極ＣＧの他方の側面上には、サイドウォールスペーサＳＷが形成されている。
メモリゲート電極ＭＧ側のサイドウォールスペーサＳＷの下部のウェル領域ＰＷには、ｎ型の不純物領域であるエクステンション領域ＥＸＳが形成されており、制御ゲート電極ＣＧ側のサイドウォールスペーサＳＷの下部のウェル領域ＰＷには、ｎ型の不純物領域であるエクステンション領域ＥＸＤが形成されている。エクステンション領域ＥＸＳは、メモリセルＭＣ２のソース領域の一部を構成し、エクステンション領域ＥＸＤは、メモリセルＭＣ２のドレイン領域の一部を構成する。
メモリゲート電極ＭＧ側のサイドウォールスペーサＳＷに整合する位置のウェル領域ＰＷには、ｎ型の不純物領域である拡散領域ＭＳが形成されており、制御ゲート電極ＣＧ側のサイドウォールスペーサＳＷに整合する位置のウェル領域ＰＷには、ｎ型の不純物領域である拡散領域ＭＤが形成されている。拡散領域ＭＳは、エクステンション領域ＥＸＳよりも高い不純物濃度を有し、エクステンション領域ＥＸＳに接続し、メモリセルＭＣ２のソース領域の一部を構成する。拡散領域ＭＤは、エクステンション領域ＥＸＤよりも高い不純物濃度を有し、エクステンション領域ＥＸＤに接続し、メモリセルＭＣ２のドレイン領域の一部を構成する。
メモリゲート電極ＭＧ上、制御ゲート電極ＣＧ上、拡散領域ＭＳ上および拡散領域ＭＤ上には、シリサイド層ＳＩが形成されている。
なお、メモリセルＭＣ２の上方には、実施の形態１と同様に、層間絶縁膜ＩＬ１、プラグＰＧ、層間絶縁膜ＩＬ２および配線Ｍ１などが形成されているが、ここではこれらの図示を省略している。
＜メモリセルＭＣ２の動作について＞
次に、不揮発性メモリセルであるメモリセルＭＣ２の動作例について、図１８および図１９を参照して説明する。なお、ここで説明するメモリセルＭＣ２は、半導体装置内に存在している複数のメモリセルＭＣ２のうち、選択メモリセルである。
図１８は、不揮発性メモリのメモリセルＭＣ２の等価回路図である。図１９は、「書込」、「消去」および「読出」時におけるメモリセルＭＣ２の各部位への電圧の印加条件の一例を示す表である。図１９の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、ドレイン領域である拡散領域ＭＤに印加される電圧Ｖｄ、制御ゲート電極ＣＧに印加される電圧Ｖｃｇ、メモリゲート電極ＭＧに印加される電圧Ｖｍｇ、ソース領域である拡散領域ＭＳに印加される電圧Ｖｓ、および、ウェル領域ＰＷに印加される電圧Ｖｂが記載されている。
なお、図１９の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、実施の形態４では、電荷蓄積層ＣＳＬへの電子の注入を「書込」と定義し、電荷蓄積層ＣＳＬへのホール（正孔）の注入を「消去」と定義する。
書込動作は、ＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれる、ソースサイド注入によるホットエレクトロン注入を用いた書込み方式によって行われる。例えば図１９の「書込」の欄に示されるような電圧を、書込みを行うメモリセルＭＣ２の各部位に印加し、電荷蓄積層ＣＳＬに電子を注入することで書込みを行う。
この際、ホットエレクトロンは、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧに覆われた箇所（チャネル領域）で発生し、メモリゲート電極ＭＧの下部の電荷蓄積層ＣＳＬにホットエレクトロンが注入される。注入されたホットエレクトロンは、電荷蓄積層ＣＳＬ中のトラップ準位に捕獲され、その結果、メモリゲート電極ＭＧを有するメモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込状態となる。
消去動作は、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）方式と呼ばれる、ＢＴＢＴによるホットホール注入を用いた消去方式によって行われる。すなわち、ＢＴＢＴにより発生したホールを電荷蓄積層ＣＳＬに注入することにより消去を行う。例えば図１９の「消去」の欄に示されるような電圧を、消去を行うメモリセルＭＣ２の各部位に印加し、ＢＴＢＴ現象によりホールを発生させ、電界加速することで電荷蓄積層ＣＳＬ中にホールを注入する。その結果、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
読出動作には、例えば図１９の「読出」の欄に示されるような電圧を、読出しを行うメモリセルＭＣ２の各部位に印加する。読出し時のメモリゲート電極ＭＧに印加される電圧Ｖｍｇを、書込状態におけるメモリトランジスタのしきい値電圧と、消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込状態または消去状態を判別することができる。
実施の形態４のメモリセルＭＣ２は、実施の形態１のメモリセルＭＣ１と同様に、ゲート絶縁膜ＭＺは、絶縁膜ＢＴ、絶縁膜ＨＳＯ１、挿入層ＡＬ１、絶縁膜ＨＳＯ２および絶縁膜ＴＰを有する積層膜である。このため、実施の形態４においても、メモリセルＭＣ２のリテンション特性を改善させることができ、半導体装置の信頼性を向上させることができる。
＜メモリセルＭＣ２の製造方法＞
以下に、図２０～図２５を用いて、実施の形態４の半導体装置の製造方法を説明する。
まず、図２０に示されるように、フォトリソグラフィ法およびイオン注入法をもちいて、半導体基板ＳＢに、ｐ型のウェル領域ＰＷを形成する。
次に、例えば熱酸化法またはＩＳＳＧ酸化法によって、例えば酸化シリコンからなるゲート絶縁膜ＧＦを形成する。その後、ＮＯ処理またはプラズマ窒化処理を行うことで、酸化シリコン膜を窒化して、酸窒化シリコン膜としてもよい。また、ゲート絶縁膜ＧＦとして、例えばＡＬＤ法によって、例えば酸化ハフニウム膜などの酸化金属膜を形成してもよい。
次に、ゲート絶縁膜ＧＦ上に、例えばＣＶＤ法を用いて、例えば多結晶シリコン膜からなる導電性膜を堆積する。また、この導電性膜は、例えば窒化チタン膜、アルミニウム膜若しくはタングステン膜のような金属膜、または、これらの金属膜の積層膜であってもよい。次に、フォトリソグラフィ法およびドライエッチング法を用いて、導電性膜をパターニングする。これにより、導電性膜が加工されて制御ゲート電極ＣＧが形成される。次に、制御ゲート電極ＣＧから露出しているゲート絶縁膜ＧＦを除去することで、制御ゲート電極ＣＧ下にゲート絶縁膜ＧＦが残される。
図２１は、ゲート絶縁膜ＭＺの形成工程を示している。
ウェル領域ＰＷ上、並びに、制御ゲート電極ＣＧの上面上および側面上に、絶縁膜ＭＺを形成する。上述のように、ゲート絶縁膜ＭＺは、絶縁膜ＢＴ、絶縁膜ＨＳＯ１、挿入層ＡＬ１、絶縁膜ＨＳＯ２および絶縁膜ＴＰからなり、これらの絶縁膜の形成方法は、実施の形態１と同様である。
図２２は、メモリゲート電極ＭＧの形成工程を示している。
まず、ゲート絶縁膜ＭＺ上に、例えばＣＶＤ法を用いて、例えば多結晶シリコンからなる導電性膜を堆積する。また、この導電性膜は、例えば窒化チタン膜、アルミニウム膜若しくはタングステン膜のような金属膜、または、これらの金属膜の積層膜であってもよい。次に、異方性エッチング処理を行い、導電性膜をサイドウォール状に加工することで、制御ゲート電極ＣＧの両側面に、ゲート絶縁膜ＭＺを介して、導電性膜からなるメモリゲート電極ＭＧを形成する。
図２３は、ゲート絶縁膜ＭＺの一部およびメモリゲート電極ＭＧの一部の除去工程を示している。
まず、制御ゲート電極ＣＧの一方の側面に形成されているメモリゲート電極ＭＧを覆うレジストパターンを形成する。次に、このレジストパターンをマスクとして、ドライエッチング処理およびウェットエッチング処理を行うことで、レジストパターンに覆われていないゲート絶縁膜ＭＺおよびメモリゲート電極ＭＧを除去する。これにより、メモリセルＭＣ２のドレイン領域側のゲート絶縁膜ＭＺおよびメモリゲート電極ＭＧが除去され、メモリセルＭＣ２のソース領域側のゲート絶縁膜ＭＺおよびメモリゲート電極ＭＧが残される。
図２４は、エクステンション領域ＥＸＤおよびエクステンション領域ＥＸＳの形成工程を示している。
フォトリソグラフィ法およびイオン注入法によって、例えばヒ素（Ａｓ）またはリン（Ｐ）をウェル領域ＰＷ内に導入することで、ｎ型のエクステンション領域ＥＸＤおよびｎ型のエクステンション領域ＥＸＳを形成する。エクステンション領域ＥＸＤおよびエクステンション領域ＥＸＳは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに対して自己整合で形成される。
図２５は、サイドウォールスペーサＳＷ、拡散領域ＭＤおよび拡散領域ＭＳの形成工程を示している。
まず、メモリセルＭＣを覆うように、例えばＣＶＤ法によって、例えば窒化シリコンからなる絶縁膜を形成する。次に、この絶縁膜に対して異方性ドライエッチング処理を行うことで、制御ゲート電極ＣＧの側面上およびメモリゲート電極ＭＧの側面上に、サイドウォールスペーサＳＷが形成される。なお、サイドウォールスペーサＳＷを構成する絶縁膜は、酸化シリコン膜と、酸化シリコン膜上に形成された窒化シリコン膜としてもよい。
次に、フォトリソグラフィ法およびイオン注入法によって、サイドウォールスペーサＳＷをマスクとして例えばヒ素（Ａｓ）またはリン（Ｐ）をウェル領域ＰＷ内に導入することで、ｎ型の拡散領域ＭＤおよびｎ型の拡散領域ＭＳを形成する。
その後、実施の形態１と同様な方法によって、メモリゲート電極ＭＧ上、制御ゲート電極ＣＧ上、拡散領域ＭＳ上および拡散領域ＭＤ上に、シリサイド層ＳＩを形成することで、図１７に示されるメモリセルＭＣ２が製造される。
また、このような実施の形態４のメモリセルＭＣ２に、実施の形態２および実施の形態３の技術を組み合わせて適用することもできる。
（変形例）
以下に、実施の形態４の変形例の半導体装置を、図２６を用いて説明する。なお、以下の説明では、実施の形態４との相違点を主に説明する。
本変形例のメモリセルＭＣ３は、実施の形態４のメモリセルＭＣ２と同様に、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧを有するスプリットゲート型のメモリセルである。実施の形態４では、先にゲート絶縁膜ＧＦおよび制御ゲート電極ＣＧを形成し、その後、ゲート絶縁膜ＭＺおよびメモリゲート電極ＭＧを形成していたが、本変形例では、これらを形成する順番が逆になっている。
以下に、図２６を用いて、本変形例のメモリセルＭＣ３を備える半導体装置について説明する。
図２６に示されるように、ウェル領域ＰＷ（半導体基板ＳＢ）上には、ゲート絶縁膜ＭＺが形成され、ゲート絶縁膜ＭＺ上には、メモリゲート電極ＭＧが形成されている。メモリゲート電極ＭＧの一方の側面上には、絶縁膜ＩＦ１が形成されている。絶縁膜ＩＦ１は、例えば窒化シリコンまたは酸化シリコンからなる。ウェル領域ＰＷ上および絶縁膜ＩＦ１上には、ゲート絶縁膜ＧＦが形成されている。絶縁膜ＩＦ１が窒化シリコン膜である場合には、図２６に示されるように、ＩＳＳＧ酸化法によって形成されるゲート絶縁膜ＧＦは、絶縁膜ＩＦ１上にも形成される。絶縁膜ＩＦ１が酸化シリコン膜である場合には、ゲート絶縁膜ＧＦは、絶縁膜ＩＦ１上に形成されない。また、ゲート絶縁膜ＧＦをＡＬＤ法によって、酸化ハフニウム膜のような高誘電率膜で形成する場合、絶縁膜ＩＦ１が窒化シリコン膜または酸化シリコン膜の何れかであっても、ゲート絶縁膜ＧＦは絶縁膜ＩＦ１上にも形成される。
メモリゲート電極ＭＧの一方の側面上には、絶縁膜ＩＦ１およびゲート絶縁膜ＧＦを介して、制御ゲート電極ＣＧが形成されている。すなわち、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、少なくとも絶縁膜ＩＦ１のような絶縁膜が形成されており、制御ゲート電極ＣＧは、メモリゲート電極ＭＧと絶縁分離されている。
ゲート絶縁膜ＭＺ、メモリゲート電極ＭＧ、ゲート絶縁膜ＧＦおよび制御ゲート電極ＣＧの各々の構造および製造方法は、実施の形態４と同じである。
制御ゲート電極ＣＧの２つの側面のうち、メモリゲート電極ＭＧと反対側の側面上、および、メモリゲート電極ＭＧの他方の側面上には、サイドウォールスペーサＳＷが形成されている。メモリゲート電極ＭＧ側のサイドウォールスペーサＳＷの下部のウェル領域ＰＷには、ｎ型の不純物領域であるエクステンション領域ＥＸＳが形成されており、制御ゲート電極ＣＧ側のサイドウォールスペーサＳＷの下部のウェル領域ＰＷには、ｎ型の不純物領域であるエクステンション領域ＥＸＤが形成されている。メモリゲート電極ＭＧ側のサイドウォールスペーサＳＷに整合する位置のウェル領域ＰＷには、ｎ型の不純物領域である拡散領域ＭＳが形成されており、制御ゲート電極ＣＧ側のサイドウォールスペーサＳＷに整合する位置のウェル領域ＰＷには、ｎ型の不純物領域である拡散領域ＭＤが形成されている。メモリゲート電極ＭＧ上、制御ゲート電極ＣＧ上、拡散領域ＭＳ上および拡散領域ＭＤ上には、シリサイド層ＳＩが形成されている。
なお、メモリセルＭＣ３の等価回路図、並びに、「書込」、「消去」および「読出」の各動作電圧は、図１８および図１９と同様である。
このような本変形例においても、メモリセルＭＣ３のリテンション特性を改善させることができ、半導体装置の信頼性を向上させることができる。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
例えば、上述の実施の形態では、平坦な半導体基板ＳＢに、メモリセルＭＣ１～メモリセルＭＣ３を形成する場合について説明したが、メモリセルＭＣ１～メモリセルＭＣ３をフィン構造としてもよい。すなわち、半導体基板ＳＢの一部を凸状に加工して突出部を形成し、この突出部の上面および側面を覆うようにゲート絶縁膜ＭＺを形成することで、メモリセルＭＣ１～メモリセルＭＣ３を設けても良い。
ＡＬ１、ＡＬ２ 挿入層
ＢＴ 絶縁膜（ボトム絶縁膜）
ＣＧ 制御ゲート電極
ＣＳＬ 電荷蓄積層
ＥＸＤ エクステンション領域
ＥＸＳ エクステンション領域
ＧＢ１、ＧＢ２ 粒界
ＧＦ ゲート絶縁膜
ＧＲ１、ＧＲ２ 結晶粒
ＨＯ 絶縁膜
ＨＳＯ１～ＨＳＯ３ 絶縁膜
ＩＦ１ 絶縁膜
ＩＬ１、ＩＬ２ 層間絶縁膜
ＭＣ１～ＭＣ３ メモリセル
ＭＤ 拡散領域
ＭＧ メモリゲート電極
ＭＳ 拡散領域
ＭＺ ゲート絶縁膜
ＰＧ プラグ
ＰＷ ウェル領域
ＳＢ 半導体基板
ＳＩ シリサイド層
ＳＷ サイドウォールスペーサ
ＴＰ 絶縁膜（トップ絶縁膜）
ＴＰ１～ＴＰ３ 絶縁膜

Claims (13)

  1. 半導体基板上に形成され、且つ、電荷の保持が可能な電荷蓄積層を含む第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極とを有する不揮発性メモリセルを備える半導体装置であって、
    前記電荷蓄積層は、
    前記半導体基板上に形成され、且つ、ハフニウムシリケート膜からなる第１絶縁膜と、
    前記第１絶縁膜上に形成され、前記第１絶縁膜とは異なる材料からなり、且つ、アルミニウム膜、窒化アルミニウム膜、炭化アルミニウム膜、アルミニウムシリケート膜または酸化アルミニウム膜からなる第１挿入層と、
    前記第１挿入層上に形成され、前記第１挿入層とは異なる材料からなり、且つ、ハフニウムシリケート膜からなる第２絶縁膜と、
    を有する、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１挿入層の厚さは、前記第１絶縁膜の厚さおよび前記第２絶縁膜の厚さよりも薄い、半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第１ゲート絶縁膜は、前記半導体基板と前記電荷蓄積層との間に、酸化シリコン膜または酸窒化シリコン膜からなる第３絶縁膜を更に有し、
    前記第１絶縁膜は、前記第３絶縁膜に直接接している、半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記電荷蓄積層は、
    前記第２絶縁膜上に形成され、且つ、前記第１挿入層と同じ膜からなる第２挿入層と、
    前記第２挿入層上に形成され、前記第２挿入層とは異なる材料からなり、且つ、ハフニウムシリケート膜からなる第４絶縁膜と、
    を更に有する、半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記第１ゲート絶縁膜は、前記電荷蓄積層と前記第１ゲート電極との間に、酸化アルミニウム膜、酸窒化アルミニウム膜またはアルミニウムシリケート膜からなり、且つ、前記第１挿入層よりも厚い厚さを有する第３絶縁膜を更に有する、半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記第１ゲート絶縁膜は、前記第１ゲート電極と前記電荷蓄積層との間に、第３絶縁膜を更に有し、
    前記第３絶縁膜は、
    前記電荷蓄積層上に形成され、且つ、酸化アルミニウム膜、酸窒化アルミニウム膜またはアルミニウムシリケート膜からなる第４絶縁膜と、
    前記第４絶縁膜上に形成され、且つ、酸化シリコン膜、酸窒化シリコン膜または窒化シリコン膜からなる第５絶縁膜と、
    前記第５絶縁膜上に形成され、且つ、酸化アルミニウム膜、酸窒化アルミニウム膜またはアルミニウムシリケート膜からなる第６絶縁膜と、
    を有し、
    前記第１挿入層の厚さは、前記第４絶縁膜の厚さおよび前記第６絶縁膜の厚さよりも薄い、半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記第４絶縁膜に含まれる複数の第１結晶粒と、前記第６絶縁膜に含まれる複数の第２結晶粒とは、前記第５絶縁膜によって分離されている、半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記第４絶縁膜および前記第６絶縁膜は、それぞれ多結晶膜であり、
    前記第５絶縁膜は、非晶質膜である、半導体装置。
  9. 請求項１に記載の半導体装置において、
    前記不揮発性メモリセルは、
    前記半導体基板上に形成された第２ゲート絶縁膜と、
    前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
    を更に有し、
    前記第１ゲート電極は、前記第２ゲート電極と絶縁分離されている、半導体装置。
  10. 請求項１に記載の半導体装置において、
    前記第１挿入層は、酸化アルミニウム膜からなる、半導体装置。
  11. （ａ）半導体基板上に、電荷の保持が可能な電荷蓄積層を含む第１ゲート絶縁膜を形成する工程、
    （ｂ）前記第１ゲート絶縁膜上に、第１ゲート電極を形成する工程、
    を有し、
    前記（ａ）工程において、前記電荷蓄積層を形成する工程は、
    （ａ１）前記半導体基板上に、ハフニウムシリケート膜からなる第１絶縁膜を形成する工程、
    （ａ２）前記第１絶縁膜上に、アルミニウム膜、窒化アルミニウム膜、炭化アルミニウム膜、アルミニウムシリケート膜または酸化アルミニウム膜からなる第１挿入層を形成する工程、
    （ａ３）前記第１挿入層上に、ハフニウムシリケート膜からなる第２絶縁膜を形成する工程、
    を有する、半導体装置の製造方法。
  12. 請求項１１に記載の半導体装置の製造方法において、
    前記（ａ３）工程後、熱処理を行う工程、を更に有し、
    前記第１絶縁膜および前記第２絶縁膜の各々の前記ハフニウムシリケート膜は、ＨｆｘＳｉ１－ｘＯ２（０＜ｘ＜１）膜であり、
    ０．９≦ｘ＜１である場合には、前記熱処理の温度を８００℃以上、９７５℃未満とし、
    ０＜ｘ＜０．９である場合には、前記熱処理の温度を９７５℃以上、１０５０℃以下とする、半導体装置の製造方法。
  13. 請求項１１に記載の半導体装置の製造方法において、
    前記（ａ）工程において、前記電荷蓄積層を形成する工程は、
    （ａ４）前記第２絶縁膜上に、前記第２絶縁膜の厚さよりも薄い厚さを有し、且つ、アルミニウム膜、窒化アルミニウム膜、炭化アルミニウム膜、アルミニウムシリケート膜または酸化アルミニウム膜からなる第２挿入層を形成する工程、
    （ａ５）前記第２挿入層上に、前記第２挿入層の厚さよりも厚い厚さを有し、且つ、ハフニウムシリケート膜からなる第３絶縁膜を形成する工程、
    を更に有する、半導体装置の製造方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210305258A1 (en) * 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-Layer High-K Gate Dielectric Structure

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080237688A1 (en) 2007-03-27 2008-10-02 Naoki Yasuda Memory cell of nonvolatile semiconductor memory
US20150060991A1 (en) 2013-09-05 2015-03-05 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same

Family Cites Families (120)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002280465A (ja) * 2001-03-19 2002-09-27 Sony Corp 不揮発性半導体記憶装置およびその製造方法
US20030235961A1 (en) * 2002-04-17 2003-12-25 Applied Materials, Inc. Cyclical sequential deposition of multicomponent films
US7135421B2 (en) * 2002-06-05 2006-11-14 Micron Technology, Inc. Atomic layer-deposited hafnium aluminum oxide
JP3987418B2 (ja) * 2002-11-15 2007-10-10 株式会社東芝 半導体記憶装置
US6706599B1 (en) * 2003-03-20 2004-03-16 Motorola, Inc. Multi-bit non-volatile memory device and method therefor
JP4507232B2 (ja) * 2003-03-24 2010-07-21 ローム株式会社 半導体装置の製造方法
US7098502B2 (en) * 2003-11-10 2006-08-29 Freescale Semiconductor, Inc. Transistor having three electrically isolated electrodes and method of formation
JP2005294791A (ja) * 2004-03-09 2005-10-20 Nec Corp 不揮発性メモリ及び不揮発性メモリの製造方法
US8323754B2 (en) * 2004-05-21 2012-12-04 Applied Materials, Inc. Stabilization of high-k dielectric materials
JP4419699B2 (ja) * 2004-06-16 2010-02-24 ソニー株式会社 不揮発性半導体メモリ装置およびその動作方法
JP4296128B2 (ja) * 2004-06-23 2009-07-15 株式会社東芝 不揮発性半導体メモリ装置及びその製造方法
KR100673001B1 (ko) * 2005-04-04 2007-01-24 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조방법
US7576386B2 (en) * 2005-08-04 2009-08-18 Macronix International Co., Ltd. Non-volatile memory semiconductor device having an oxide-nitride-oxide (ONO) top dielectric layer
US7402534B2 (en) * 2005-08-26 2008-07-22 Applied Materials, Inc. Pretreatment processes within a batch ALD reactor
KR100660551B1 (ko) * 2005-09-22 2006-12-22 삼성전자주식회사 불휘발성 메모리 소자 및 그 제조 방법
JP2007305788A (ja) * 2006-05-11 2007-11-22 Toshiba Corp 半導体記憶装置
JP2008060538A (ja) * 2006-07-31 2008-03-13 Toshiba Corp 半導体装置およびその製造方法
KR100816755B1 (ko) * 2006-10-19 2008-03-25 삼성전자주식회사 플래시 메모리 장치 및 그 제조방법
KR100843550B1 (ko) * 2006-11-06 2008-07-04 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조방법
US8686490B2 (en) * 2006-12-20 2014-04-01 Sandisk Corporation Electron blocking layers for electronic devices
US20080150009A1 (en) * 2006-12-20 2008-06-26 Nanosys, Inc. Electron Blocking Layers for Electronic Devices
US7479429B2 (en) * 2007-01-31 2009-01-20 Freescale Semiconductor, Inc. Split game memory cell method
KR100851552B1 (ko) * 2007-03-28 2008-08-11 삼성전자주식회사 비휘발성 기억 소자 및 그 형성 방법
KR100855993B1 (ko) * 2007-04-03 2008-09-02 삼성전자주식회사 전하 트랩 플래시 메모리 소자 및 그 제조방법
TW200843121A (en) * 2007-04-24 2008-11-01 Nanya Technology Corp Two-bit flash memory cell and method for manufacturing the same
KR20080104783A (ko) * 2007-05-29 2008-12-03 삼성전자주식회사 비휘발성 기억 소자의 형성 방법
JP2009010104A (ja) * 2007-06-27 2009-01-15 Renesas Technology Corp 半導体装置およびその製造方法
KR100886643B1 (ko) * 2007-07-02 2009-03-04 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 제조방법
KR101108709B1 (ko) * 2007-07-12 2012-01-30 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR101338166B1 (ko) * 2007-07-12 2013-12-06 삼성전자주식회사 비휘발성 기억 소자 및 그 소자의 형성 방법
JP2009054951A (ja) * 2007-08-29 2009-03-12 Toshiba Corp 不揮発性半導体記憶素子及びその製造方法
JP5238208B2 (ja) * 2007-09-27 2013-07-17 株式会社東芝 不揮発性半導体記憶装置の駆動方法及び不揮発性半導体記憶装置
KR101404669B1 (ko) * 2007-09-27 2014-06-09 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
US8159012B2 (en) * 2007-09-28 2012-04-17 Samsung Electronics Co., Ltd. Semiconductor device including insulating layer of cubic system or tetragonal system
JP5129541B2 (ja) * 2007-10-15 2013-01-30 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5196954B2 (ja) * 2007-10-31 2013-05-15 株式会社東芝 半導体装置の製造方法
KR20090052682A (ko) * 2007-11-21 2009-05-26 삼성전자주식회사 비휘발성 메모리 소자 및 이를 포함하는 카드 및 시스템
KR20090055202A (ko) * 2007-11-28 2009-06-02 삼성전자주식회사 플래시 메모리 소자 및 이를 포함하는 카드 및 시스템
JP5521555B2 (ja) * 2008-02-20 2014-06-18 日本電気株式会社 不揮発性記憶装置およびその製造方法
JP5279312B2 (ja) * 2008-03-28 2013-09-04 株式会社東芝 半導体装置、及び半導体装置の製造方法
US7659158B2 (en) * 2008-03-31 2010-02-09 Applied Materials, Inc. Atomic layer deposition processes for non-volatile memory devices
KR101458957B1 (ko) * 2008-06-17 2014-11-10 삼성전자주식회사 선택 트랜지스터 및 그의 제조 방법
KR20100000652A (ko) * 2008-06-25 2010-01-06 삼성전자주식회사 비휘발성 메모리 소자, 이를 포함하는 메모리 카드 및시스템
JP5406479B2 (ja) * 2008-08-01 2014-02-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5355980B2 (ja) * 2008-09-29 2013-11-27 株式会社東芝 不揮発性半導体記憶装置及びその駆動方法
KR101514784B1 (ko) * 2008-11-24 2015-04-27 삼성전자주식회사 비휘발성 메모리 소자
KR20100081833A (ko) * 2009-01-07 2010-07-15 삼성전자주식회사 비휘발성 메모리 소자의 제조 방법
JP5336872B2 (ja) * 2009-02-06 2013-11-06 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR20100100550A (ko) * 2009-03-06 2010-09-15 삼성전자주식회사 메모리 장치의 제조 방법
KR101583608B1 (ko) * 2009-03-24 2016-01-08 삼성전자 주식회사 무기계 실리콘 전구체를 이용한 실리콘 산화막의 형성 방법및 이를 이용한 반도체 장치의 제조 방법
JP5281455B2 (ja) * 2009-03-26 2013-09-04 株式会社東芝 不揮発性半導体記憶装置及びその駆動方法
US8263463B2 (en) * 2009-03-30 2012-09-11 Freescale Semiconductor, Inc. Nonvolatile split gate memory cell having oxide growth
US7821055B2 (en) * 2009-03-31 2010-10-26 Freescale Semiconductor, Inc. Stressed semiconductor device and method for making
US7960267B2 (en) * 2009-03-31 2011-06-14 Freescale Semiconductor, Inc. Method for making a stressed non-volatile memory device
KR20100133676A (ko) * 2009-06-12 2010-12-22 삼성전자주식회사 경사 이온 주입을 이용한 비휘발성 메모리 장치의 제조 방법
JP2011054843A (ja) * 2009-09-03 2011-03-17 Panasonic Corp 半導体装置及びその製造方法
JP5524632B2 (ja) * 2010-01-18 2014-06-18 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2011159364A (ja) * 2010-02-02 2011-08-18 Toshiba Corp 不揮発性半導体記憶装置および不揮発性半導体記憶装置の駆動方法
JP5378255B2 (ja) * 2010-02-02 2013-12-25 株式会社東芝 不揮発性半導体記憶装置および不揮発性半導体記憶装置の駆動方法
WO2011114502A1 (ja) * 2010-03-19 2011-09-22 株式会社 東芝 不揮発性半導体記憶装置及びその製造方法
WO2011114503A1 (ja) * 2010-03-19 2011-09-22 株式会社 東芝 不揮発性半導体記憶装置及びその製造方法
JP2011199131A (ja) * 2010-03-23 2011-10-06 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR20110106688A (ko) * 2010-03-23 2011-09-29 삼성전자주식회사 비휘발성 메모리 소자
KR20110106682A (ko) * 2010-03-23 2011-09-29 삼성전자주식회사 수직형 융합 반도체 장치
KR101738533B1 (ko) * 2010-05-24 2017-05-23 삼성전자 주식회사 적층 메모리 장치 및 그 제조 방법
US8455940B2 (en) * 2010-05-24 2013-06-04 Samsung Electronics Co., Ltd. Nonvolatile memory device, method of manufacturing the nonvolatile memory device, and memory module and system including the nonvolatile memory device
KR101652829B1 (ko) * 2010-06-03 2016-09-01 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
KR101660432B1 (ko) * 2010-06-07 2016-09-27 삼성전자 주식회사 수직 구조의 반도체 메모리 소자
KR20120003169A (ko) * 2010-07-02 2012-01-10 삼성전자주식회사 고선택비 식각액 및 이를 이용한 반도체 소자의 제조 방법
KR20120019208A (ko) * 2010-08-25 2012-03-06 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
JP5624415B2 (ja) * 2010-09-21 2014-11-12 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5651415B2 (ja) * 2010-09-21 2015-01-14 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2012160222A (ja) * 2011-01-31 2012-08-23 Toshiba Corp 不揮発性半導体記憶装置
JP2012168999A (ja) * 2011-02-10 2012-09-06 Toshiba Corp 不揮発性半導体記憶装置の動作方法
KR101809512B1 (ko) * 2011-03-09 2017-12-15 삼성전자 주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR101845508B1 (ko) * 2011-04-27 2018-04-05 삼성전자주식회사 반도체 소자의 제조 방법
JP2012234885A (ja) * 2011-04-28 2012-11-29 Toshiba Corp 半導体装置及びその製造方法
KR101916222B1 (ko) * 2011-04-29 2018-11-08 삼성전자 주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101845507B1 (ko) * 2011-05-03 2018-04-05 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
JP2013026289A (ja) * 2011-07-15 2013-02-04 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP5674579B2 (ja) * 2011-07-15 2015-02-25 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101845511B1 (ko) * 2011-10-11 2018-04-05 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자 제조 방법
JP5694129B2 (ja) * 2011-11-29 2015-04-01 株式会社東芝 半導体装置及びその製造方法
JP5624567B2 (ja) * 2012-02-03 2014-11-12 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2013239622A (ja) * 2012-05-16 2013-11-28 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8779498B2 (en) * 2012-09-05 2014-07-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US8896052B2 (en) * 2012-09-05 2014-11-25 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
JP5956972B2 (ja) * 2012-12-21 2016-07-27 東京エレクトロン株式会社 成膜方法
JP2014179530A (ja) * 2013-03-15 2014-09-25 Toshiba Corp 不揮発性半導体記憶装置の製造方法
US8921923B2 (en) * 2013-03-18 2014-12-30 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor memory device and semiconductor memory device
JP2015015287A (ja) * 2013-07-03 2015-01-22 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR102039708B1 (ko) * 2013-11-13 2019-11-01 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20150057147A (ko) * 2013-11-18 2015-05-28 삼성전자주식회사 메모리 장치
US8953380B1 (en) * 2013-12-02 2015-02-10 Cypress Semiconductor Corporation Systems, methods, and apparatus for memory cells with common source lines
KR102198856B1 (ko) * 2014-02-10 2021-01-05 삼성전자 주식회사 니켈 함유막을 포함하는 반도체 소자의 제조 방법
JP2015167200A (ja) * 2014-03-04 2015-09-24 株式会社東芝 不揮発性半導体記憶装置
KR102171025B1 (ko) * 2014-04-30 2020-10-29 삼성전자주식회사 비휘발성 메모리 장치
JP6334268B2 (ja) * 2014-05-30 2018-05-30 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR20160000512A (ko) * 2014-06-24 2016-01-05 삼성전자주식회사 메모리 장치
KR102263315B1 (ko) * 2014-08-06 2021-06-15 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조방법
KR102240024B1 (ko) * 2014-08-22 2021-04-15 삼성전자주식회사 반도체 장치, 반도체 장치의 제조방법 및 에피택시얼층의 형성방법
KR102238257B1 (ko) * 2014-08-26 2021-04-13 삼성전자주식회사 반도체 소자의 제조 방법
KR20160029236A (ko) * 2014-09-04 2016-03-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102244219B1 (ko) * 2014-09-29 2021-04-27 삼성전자주식회사 메모리 장치 및 그 제조 방법
KR102342549B1 (ko) * 2015-06-05 2021-12-24 삼성전자주식회사 메모리 장치 및 그 제조 방법
JP6416053B2 (ja) * 2015-07-31 2018-10-31 東芝メモリ株式会社 不揮発性半導体記憶装置
KR102423765B1 (ko) * 2015-08-26 2022-07-21 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR102421728B1 (ko) * 2015-09-10 2022-07-18 삼성전자주식회사 메모리 장치 및 그 제조 방법
JP2017054941A (ja) * 2015-09-10 2017-03-16 株式会社東芝 半導体装置及びその製造方法
KR102565716B1 (ko) * 2015-12-24 2023-08-11 삼성전자주식회사 메모리 장치
US10157933B2 (en) * 2016-04-19 2018-12-18 Micron Technology, Inc. Integrated structures including material containing silicon, nitrogen, and at least one of carbon, oxygen, boron and phosphorus
US9853049B2 (en) * 2016-04-21 2017-12-26 Samsung Electronics Co., Ltd. Memory devices having common source lines including layers of different materials
KR102637644B1 (ko) * 2016-07-14 2024-02-19 삼성전자주식회사 메모리 장치
KR102619876B1 (ko) * 2016-07-19 2024-01-03 삼성전자주식회사 메모리 장치
KR20180010368A (ko) * 2016-07-20 2018-01-31 삼성전자주식회사 메모리 장치
KR20180034798A (ko) * 2016-09-28 2018-04-05 삼성전자주식회사 유전막 형성 방법 및 반도체 장치의 제조 방법
US9842845B1 (en) * 2016-10-28 2017-12-12 Globalfoundries Inc. Method of forming a semiconductor device structure and semiconductor device structure
US10049882B1 (en) * 2017-01-25 2018-08-14 Samsung Electronics Co., Ltd. Method for fabricating semiconductor device including forming a dielectric layer on a structure having a height difference using ALD
JP6877319B2 (ja) * 2017-11-15 2021-05-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2019192719A (ja) * 2018-04-20 2019-10-31 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080237688A1 (en) 2007-03-27 2008-10-02 Naoki Yasuda Memory cell of nonvolatile semiconductor memory
JP2008244163A (ja) 2007-03-27 2008-10-09 Toshiba Corp 不揮発性半導体メモリのメモリセル
US20150060991A1 (en) 2013-09-05 2015-03-05 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP2015053474A (ja) 2013-09-05 2015-03-19 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

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