JP7042726B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP7042726B2
JP7042726B2 JP2018189130A JP2018189130A JP7042726B2 JP 7042726 B2 JP7042726 B2 JP 7042726B2 JP 2018189130 A JP2018189130 A JP 2018189130A JP 2018189130 A JP2018189130 A JP 2018189130A JP 7042726 B2 JP7042726 B2 JP 7042726B2
Authority
JP
Japan
Prior art keywords
fin
insulating film
semiconductor device
fins
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018189130A
Other languages
English (en)
Other versions
JP2020057735A (ja
Inventor
勝大 内村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2018189130A priority Critical patent/JP7042726B2/ja
Priority to US16/572,116 priority patent/US11195953B2/en
Publication of JP2020057735A publication Critical patent/JP2020057735A/ja
Application granted granted Critical
Publication of JP7042726B2 publication Critical patent/JP7042726B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置およびその製造方法に関し、特に、フィン型トランジスタを含む半導体装置に適用して有効な技術に関するものである。
動作速度の高速化、リーク電流および消費電力の低減、並びに、半導体素子の微細化が可能な電界効果トランジスタとして、フィン構造のトランジスタが知られている。フィン構造のトランジスタ（ＦｉｎＦＥＴ：Fin Field Effect Transistor）は、例えば、半導体基板上に突出した半導体層をチャネル領域として有し、この突出した半導体層上を跨ぐように形成されたゲート電極を有する半導体素子である。
また、電気的に書込および消去が可能な不揮発性メモリセルとして、フラッシュメモリまたはＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。これらの不揮発性メモリセルは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート電極下に、酸化膜で囲まれたトラップ性絶縁膜を有し、トラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積が可能な絶縁膜を言い、一例として、窒化シリコン膜などが挙げられる。このようなトラップ性絶縁膜への電荷の注入、または、トラップ性絶縁膜からの電荷の放出によって、ＭＩＳＦＥＴの閾値をシフトさせることで、このＭＩＳＦＥＴを不揮発性メモリセルとして使用することが可能となる。このように窒化シリコン膜を利用した不揮発性メモリセルは、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタとも呼ばれる。また、ＭＯＮＯＳ型トランジスタをメモリトランジスタとして用い、更に制御トランジスタを追加したスプリットゲート型メモリセルが広く用いられている。
特許文献１には、ＭＯＮＯＳ型トランジスタを含むスプリットゲート型メモリセルを、フィン構造で形成する技術が開示されている。
特開２０１７－４５８６０号公報
フィン構造のトランジスタを形成する場合、半導体チップ内には複数のフィンが形成され、互いに隣接するフィンの間には、酸化シリコン膜のような絶縁膜からなる素子分離部が形成される。フィン構造のトランジスタのチャネル幅を決める要因の一つとして、素子分離部の上面から突出したフィンの上部の高さが挙げられる。そのため、半導体チップ内において、素子分離部の上面の位置にばらつきがあると、各フィンに形成されるトランジスタのドレイン電流にばらつきが生じ、フィン構造のトランジスタを有する半導体装置の信頼性が低下することになる。
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、半導体基板の上面上に形成された素子分離部と、半導体基板の一部であり、素子分離部の上面から突出し、平面視における第１方向に延在し、且つ、第１方向と交差する第２方向において互いに隣接するように形成された複数のフィンと、を有する。ここで、複数のフィンは、第１フィン、第１フィンに隣接する第２フィン、第２フィンに隣接する第３フィンおよび第３フィンに隣接する第４フィンを含み、第１フィンと第２フィンとの間の距離は、第３フィンと第４フィンとの間の距離よりも短く、且つ、前記第２フィンと前記第３フィンとの間の距離よりも長い。また、第１フィンと第２フィンとの間に形成されている素子分離部の上面の位置、および、第２フィンと第３フィンとの間に形成されている素子分離部の上面の位置は、第３フィンと第４フィンとの間に形成されている素子分離部の上面の位置よりも低い。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
実施の形態１の半導体装置である半導体チップのレイアウト構成を示す概略図である。 実施の形態１の半導体装置を示す斜視図である。 実施の形態１の半導体装置を示す平面図である。 実施の形態１の半導体装置を示す断面図である。 実施の形態１の半導体装置を示す断面図である。 メモリセルの等価回路図である。 「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。 実施の形態１の半導体装置の製造工程を説明する断面図である。 図８に続く半導体装置の製造工程を説明する断面図である。 図９に続く半導体装置の製造工程を説明する断面図である。 図１０に続く半導体装置の製造工程を説明する断面図である。 図１１に続く半導体装置の製造工程を説明する断面図である。 図１２に続く半導体装置の製造工程を説明する断面図である。 図１３に続く半導体装置の製造工程を説明する断面図である。 図１４に続く半導体装置の製造工程を説明する断面図である。 図１５に続く半導体装置の製造工程を説明する断面図である。 図１６に続く半導体装置の製造工程を説明する断面図である。 図１７に続く半導体装置の製造工程を説明する断面図である。 図１８に続く半導体装置の製造工程を説明する断面図である。 図１９に続く半導体装置の製造工程を説明する断面図である。 図２０に続く半導体装置の製造工程を説明する断面図である。 図２１に続く半導体装置の製造工程を説明する断面図である。 図２２に続く半導体装置の製造工程を説明する断面図である。 図２３に続く半導体装置の製造工程を説明する断面図である。 図２４に続く半導体装置の製造工程を説明する断面図である。 図２５に続く半導体装置の製造工程を説明する断面図である。 図２６に続く半導体装置の製造工程を説明する断面図である。 変形例１の半導体装置の製造工程を示す断面図である。 図２８に続く半導体装置の製造工程を説明する断面図である。 図２９に続く半導体装置の製造工程を説明する断面図である。 図３０に続く半導体装置の製造工程を説明する断面図である。 変形例２の半導体装置の製造工程を示す断面図である。 図３２に続く半導体装置の製造工程を説明する断面図である。 図３３に続く半導体装置の製造工程を説明する断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 図３５に続く半導体装置の製造工程を説明する断面図である。 図３６に続く半導体装置の製造工程を説明する断面図である。 図３７に続く半導体装置の製造工程を説明する断面図である。 図３８に続く半導体装置の製造工程を説明する断面図である。 図３９に続く半導体装置の製造工程を説明する断面図である。 図４０に続く半導体装置の製造工程を説明する断面図である。 図４１に続く半導体装置の製造工程を説明する断面図である。 変形例３の半導体装置の製造工程を示す断面図である。 検討例の半導体装置の製造工程を説明する断面図である。
以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。
（実施の形態１）
本実施の形態における不揮発性メモリセルを有する半導体装置について図面を参照しながら説明する。まず、不揮発性メモリセルを含むシステムが形成された半導体装置のレイアウト構成について説明する。図１は、本実施の形態の半導体装置である半導体チップＣＨＰのレイアウト構成を示す概略図である。図１において、半導体チップＣＨＰには、互いに異なる用途で使用される複数の回路ブロックが設けられている。具体的には、半導体チップＣＨＰは、フラッシュメモリ回路ブロックＣ１、ＥＥＰＲＯＭ回路ブロックＣ２、ＣＰＵ（Central Processing Unit）回路ブロックＣ３、ＲＡＭ（Random Access Memory）回路ブロックＣ４、アナログ回路ブロックＣ５およびＩ／Ｏ（Input/Output）回路ブロックＣ６を有する。
フラッシュメモリ回路ブロックＣ１およびＥＥＰＲＯＭ回路ブロックＣ２は、半導体素子として、記憶情報を電気的に書き換え可能な不揮発性メモリセルなどを有し、例えばＭＯＮＯＳ型トランジスタが形成されている領域である。フラッシュメモリ回路ブロックＣ１およびＥＥＰＲＯＭ回路ブロックＣ２は、互いに異なる用途で使用される。
例えば、下記のＣＰＵ回路ブロックＣ３で使用されるデータは、読み出し速度の高速性はそれほど要求されないが、書き換え頻度が多いので、書き換え耐性が要求される。このようにデータの格納用にフラッシュメモリ回路ブロックＣ１の不揮発性メモリセルが使用される。また、ＣＰＵ回路ブロックＣ３を動作させるプログラムは、書き換え頻度は少ないが、プログラムの読み出し速度の高速性が要求される。このようなプログラムの格納用にＥＥＰＲＯＭ回路ブロックＣ２の不揮発性メモリセルが使用される。
ＣＰＵ回路ブロックＣ３は、１．５Ｖ程度の電圧で駆動するロジック回路を有し、半導体素子として、耐圧が低く、且つ、動作が速い低耐圧ＭＩＳＦＥＴが形成されている領域である。
ＲＡＭ回路ブロックＣ４は、ＳＲＡＭ（Static RAM）を有し、半導体素子として、ＣＰＵ回路ブロックＣ２とほぼ同様の構造の低耐圧ＭＩＳＦＥＴが形成されている領域である。
アナログ回路ブロックＣ５は、アナログ回路を有し、半導体素子として、低耐圧ＭＩＳＦＥＴよりも耐圧が高く、且つ、６Ｖ程度の電圧で駆動する高耐圧ＭＩＳＦＥＴ、容量素子、抵抗素子およびバイポーラトランジスタなどが形成されている領域である。
Ｉ／Ｏ回路ブロックＣ６は、入出力回路を有し、半導体素子として、アナログ回路ブロックＣ５とほぼ同様の高耐圧ＭＩＳＦＥＴが形成されている領域である。
＜半導体装置の構造＞
以下に、図２～図５を用いて、本実施の形態の半導体装置の構造について説明する。図２は、フラッシュメモリ回路ブロックＣ１およびＥＥＰＲＯＭ回路ブロックＣ２で使用される不揮発性メモリセルであるメモリセルＭＣの斜視図を示している。図３は、メモリセルＭＣの平面図を示している。図３には、メモリセルＭＣが形成されるメモリセル形成領域ＭＲ、メモリセルＭＣに含まれるゲート電極に電位を給電するためのシャント領域ＳＲ、および、メモリセル形成領域ＭＲとシャント領域ＳＲとの間に位置するダミーセル領域ＤＲが示されている。図４は、図３のＡ１－Ａ１線に対応する断面図を示している。図５は、図３のＡ２－Ａ２線およびＢ－Ｂ線に対応する断面図を示している。
ダミーセル領域ＤＲは、メモリセル形成領域ＭＲの一部であり、メモリセル形成領域ＭＲの最端部の領域である。本実施の形態では、便宜上、メモリセル形成領域ＭＲとダミーセル領域ＤＲとを区別している。そのため、ダミーセル領域ＤＲは、メモリセル形成領域ＭＲとシャント領域ＳＲとの間に位置する境界領域となっている。
ダミーセル領域ＤＲにもメモリセルＭＣとほぼ同じ素子が形成されるが、このような素子は、実際にはフラッシュメモリ回路ブロックＣ１およびＥＥＰＲＯＭ回路ブロックＣ２において回路動作には寄与しないダミー素子である。このため、以下では、メモリセル形成領域ＭＲのフィンＦＡに形成されるメモリセルＭＣの構造について主に説明するが、ダミーセル領域ＤＲのダミーフィンＤＦＡに形成されるダミー素子については、その説明を省略する。
シャント領域ＳＲは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに電位を給電するための領域であり、２つのダミーフィンＤＦＡの間の領域である。図面では、２つのダミーフィンＤＦＡの間の距離は、距離Ｌ３として示されている。
図２～図５に示されるように、メモリセル形成領域ＭＲには、Ｘ方向に延在する複数のフィンＦＡが、Ｙ方向に等間隔に配置されている。複数のフィンＦＡには、ダミーセル領域ＤＲのダミーフィンＤＦＡも含まれる。Ｘ方向およびＹ方向は、半導体基板ＳＢの主面に沿う方向であり、平面視における方向である。Ｘ方向はＹ方向に対して直交している。すなわち、Ｘ方向はフィンＦＡの長辺方向であり、Ｙ方向はフィンＦＡの短辺方向である。フィンＦＡは、半導体基板ＳＢの一部であり、半導体基板ＳＢの上面から選択的に突出した突出部（凸部）である。
互いに隣接するフィンＦＡの間の半導体基板ＳＢ上には、素子分離部ＳＴＩが形成されている。素子分離部ＳＴＩの上面の位置は、フィンＦＡの上面の位置よりも低い。言い換えれば、フィンＦＡの一部は、素子分離部ＳＴＩよりも突出している。本実施の形態において、素子分離部ＳＴＩの上面よりも高い位置にあるフィンＦＡを、フィンＦＡの上部と称し、素子分離部ＳＴＩの上面よりも低い位置にあるフィンＦＡを、フィンＦＡの下部と称することもある。
また、各領域内において、素子分離部ＳＴＩの上面は一定に平坦ではなく、ばらつく場合もあり、例えば２つのフィンＦＡの間では、フィンＦＡに近づく程に、素子分離部ＳＴＩの上面が若干高くなる場合もある。本実施の形態では、ばらつきを含む素子分離部ＳＴＩの上面の位置の説明を明確にするために、「素子分離部ＳＴＩの上面の位置」を以下のように定義する。
本実施の形態においては、「素子分離部ＳＴＩの上面の位置」は、２つのフィンＦＡの間に形成されている素子分離部ＳＴＩの上面のうち、最も低い箇所とする。また、シャント領域ＳＲにおいては、「素子分離部ＳＴＩの上面の位置」は、制御ゲート電極ＣＧの直下に位置している素子分離部ＳＴＩの上面、または、制御ゲート電極ＣＧが形成される予定の素子分離部ＳＴＩの上面のうち、最も低い箇所とする。また、シャント領域ＳＲにおいては、「素子分離部ＳＴＩの上面の位置」は、メモリゲート電極ＭＧの直下に位置している素子分離部ＳＴＩの上面、または、メモリゲート電極ＭＧが形成される予定の素子分離部ＳＴＩの上面のうち、最も低い箇所としてもよい。
フィンＦＡの上部は、主に、メモリセルＭＣを形成するための活性領域である。すなわち、半導体基板ＳＢのうち、素子分離部ＳＴＩによって区画された領域が活性領域である。
なお、Ｙ方向における断面視において、フィンＦＡは、必ずしも直方体である必要はなく、長方形の角部が丸みを帯びていてもよい。また、フィンＦＡの側面は半導体基板ＳＢの主面に対して垂直でもよいが、垂直に近い傾斜角度を有していてもよい。すなわち、フィンＦＡの上部は、フィンＦＡのうち最も高い位置である頂部と、フィンＦＡのうち頂部と素子分離部ＳＴＩの上面との中間に位置する側部とを有する形状である。本実施の形態の説明で、フィンＦＡの上面と表現した場合は、それは上記頂部の周囲の面を意味し、フィンＦＡの側面と表現した場合は、それは上記側部の周囲の面を意味する。
複数のフィンＦＡの上面上および側面上には、複数の制御ゲート電極ＣＧおよび複数のメモリゲート電極ＭＧが配置されている。複数の制御ゲート電極ＣＧおよび複数のメモリゲート電極ＭＧは、それぞれゲート絶縁膜ＧＦ１およびゲート絶縁膜ＧＦ２を介して、複数のフィンＦＡの上部に跨り、且つ、シャント領域ＳＲの素子分離部ＳＴＩ上にも位置するように、Ｙ方向に延在している。
Ｘ方向において、制御ゲート電極ＣＧの横のフィンＦＡには、ドレイン領域であるｎ型の拡散領域（不純物領域）ＭＤが形成され、メモリゲート電極ＭＧの横のフィンＦＡには、ソース領域であるｎ型の拡散領域（不純物領域）ＭＳが形成されている。拡散領域ＭＤおよび拡散領域ＭＳは、Ｘ方向において、フィンＦＡのうち制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに覆われた箇所を挟むように形成されている。すなわち、Ｘ方向において、１つの制御ゲート電極ＣＧおよび１つのメモリゲート電極ＭＧは、拡散領域ＭＳと拡散領域ＭＤとの間に位置している。
また、拡散領域ＭＤは、Ｘ方向において隣り合う２つの制御ゲート電極ＣＧ同士の間に形成されており、拡散領域ＭＳは、Ｘ方向において隣り合う２つのメモリゲート電極ＭＧ同士の間に形成されている。このように、Ｘ方向に隣接する２つのメモリセルＭＣは、拡散領域ＭＤまたは拡散領域ＭＳを共有している。拡散領域ＭＤを共有する２つのメモリセルＭＣは、拡散領域ＭＤを軸としてＸ方向に線対称となっており、拡散領域ＭＳを共有する２つのメモリセルＭＣは、拡散領域ＭＳを軸としてＸ方向に線対称となっている。
各メモリセルＭＣ上には、層間絶縁膜ＩＬ１が形成されており、層間絶縁膜ＩＬ１にはプラグＰＧが形成されている。メモリセル形成領域ＭＲにおいて、拡散領域ＭＤおよび拡散領域ＭＳは、プラグＰＧを介して、それぞれビット線およびソース線に電気的に接続されている。また、シャント領域ＳＲにおいて、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、プラグＰＧを介して、それぞれ個別の電位が供給される配線に電気的に接続されている。
以下に、図４および図５を用いて、本実施の形態の半導体装置の断面構造を詳細に説明する。
フィンＦＡを含む半導体基板ＳＢには、ｐ型の不純物領域であるウェル領域ＰＷが形成されている。ここでは、フィンＦＡの全体がウェル領域ＰＷとなっている。
素子分離部ＳＴＩから突出しているフィンＦＡの上部において、フィンＦＡの上面上には、ゲート絶縁膜ＧＦ１を介して制御ゲート電極ＣＧと、ゲート絶縁膜ＧＦ２を介してメモリゲート電極ＭＧとが形成されている。Ｘ方向において、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、ゲート絶縁膜ＧＦ２が介在しており、制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、ゲート絶縁膜ＧＦ２によって電気的に分離されている。また、ゲート絶縁膜ＧＦ２は、メモリゲート電極ＭＧの一方の側面および底面を覆うように連続的に形成されている。
ゲート絶縁膜ＧＦ１は、例えば酸化シリコン膜のような絶縁膜である。ゲート絶縁膜ＧＦ２は、電荷の蓄積が可能な電荷蓄積層を有する。電荷蓄積層は、トラップ性絶縁膜であり、例えば窒化シリコン膜である。具体的には、ゲート絶縁膜ＧＦ２は、第１酸化シリコン膜、第１酸化シリコン膜上に形成された電荷蓄積層、および、電荷蓄積層上に形成された第２酸化シリコン膜からなる積層膜である。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、例えばｎ型の多結晶シリコン膜のような導電性膜である。
Ａ１－Ａ１断面およびＡ２－Ａ２断面に示されるように、各フィンＦＡの上部は、ゲート絶縁膜ＧＦ１を介して、制御ゲート電極ＣＧによって覆われており、制御トランジスタのチャネル領域を構成している。なお、図示はしていないが、Ｘ方向において制御ゲート電極ＣＧに隣接する各フィンＦＡの上部は、ゲート絶縁膜ＧＦ２を介して、メモリゲート電極ＭＧによって覆われており、メモリトランジスタのチャネル領域を構成している。
メモリセルＭＣのソース領域側のメモリゲート電極ＭＧの側面、および、メモリセルＭＣのドレイン領域側の制御ゲート電極ＣＧの側面は、サイドウォールスペーサＳＷによって覆われている。サイドウォールスペーサＳＷは、例えば窒化シリコン膜からなる単層の絶縁膜、または、酸化シリコン膜上に窒化シリコン膜が形成された積層の絶縁膜からなる。
制御ゲート電極ＣＧ側のフィンＦＡには、ドレイン領域であるｎ型の拡散領域ＭＤが形成され、メモリゲート電極ＭＧ側のフィンＦＡには、ソース領域であるｎ型の拡散領域ＭＳが形成されている。なお、ダミーフィンＤＦＡには、拡散領域ＭＤおよび拡散領域ＭＳが形成されていなくてもよい。
拡散領域ＭＤ上および拡散領域ＭＳ上には、プラグＰＧとの接触抵抗を低減させる目的で、シリサイド層ＳＩ１が形成されている。シリサイド層ＳＩ１は、例えばニッケルシリサイド（ＮｉＳｉ）、ニッケルプラチナシリサイド（ＮｉＰｔＳｉ）、または、コバルトシリサイド（ＣｏＳｉ２）からなる。
このようなシリサイド層ＳＩ１は、メモリゲート電極ＭＧ上にも形成されている。また、制御ゲート電極ＣＧ上には、例えば窒化シリコン膜のような絶縁膜ＩＦ４が形成されているが、シャント領域ＳＲにおいて、絶縁膜ＩＦ４の一部は除去され、制御ゲート電極ＣＧの一部が露出している。この露出した制御ゲート電極ＣＧ上には、上記シリサイド層ＳＩ１が形成されている。
各フィンＦＡに形成されたメモリセルＭＣおよび素子分離部ＳＴＩを覆うように、例えば窒化シリコン膜のような絶縁膜からなるエッチングストッパ膜ＥＳが形成されている。エッチングストッパ膜ＥＳ上には、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されている。
層間絶縁膜ＩＬ１中およびエッチングストッパ膜ＥＳ中には、コンタクトホールが形成されており、このコンタクトホール内にはプラグＰＧが形成されている。プラグＰＧは、例えば、チタン膜、窒化チタン膜、または、これらの積層膜からなるバリアメタル膜と、タングステン膜のような導電性膜とからなる。
図３～図５に示されるように、ビット線に接続されるプラグＰＧは、メモリセル形成領域ＭＲにおいて、フィンＦＡ上に形成されているが、ダミーセル領域ＤＲにおいて、ダミーフィンＤＦＡ上には形成されていない。また、ダミーフィンＤＦＡには、ソース線に電気的に接続されるプラグＰＧが形成されている場合もあるが、ダミーフィンＤＦＡをソース線に接続することは必須ではなく、そのようなプラグＰＧは形成されていなくともよい。このため、ダミーフィンＤＦＡにはメモリセルＭＣとほぼ同じ構造を有するダミー素子が形成されるが、このダミー素子は、メモリセルＭＣとしては機能しない。
また、ダミーセル領域ＤＲおよびメモリセル形成領域ＭＲにおいて、制御ゲート電極ＣＧ上およびメモリゲート電極ＭＧ上にプラグＰＧは形成されていないが、シャント領域ＳＲにおいて、制御ゲート電極ＣＧ上およびメモリゲート電極ＭＧ上にプラグＰＧが形成されている。
メモリセル形成領域ＭＲにおいては、メモリセルＭＣの微細化に伴って、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各々のゲート長が短くなっている。そのため、メモリセル形成領域ＭＲにおいて制御ゲート電極ＣＧ上およびメモリゲート電極ＭＧ上にプラグＰＧを形成しようとすると、プラグＰＧの合わせずれが発生し易くなるので、例えばメモリゲート電極ＭＧとフィンＦＡとが短絡するような恐れがある。このため、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに接続されるプラグＰＧは、メモリセルＭＣが形成されていない領域で形成されることが好ましい。
すなわち、シャント領域ＳＲは、主に、制御ゲート電極ＣＧ上およびメモリゲート電極ＭＧに対する給電領域であり、素子分離部ＳＴＩの上面から突出するフィンＦＡが形成されていない領域である。従って、シャント領域ＳＲにおいて、制御ゲート電極ＣＧ上およびメモリゲート電極ＭＧは、素子分離部ＳＴＩ上に形成されている。
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図６および図７を参照して説明する。
図６は、不揮発性メモリのメモリセルＭＣの等価回路図である。図７は、「書込」、「消去」および「読出」時における選択メモリセルＭＣの各部位への電圧の印加条件の一例を示す表である。図７の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図６に示すメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域である拡散領域ＭＳに印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域である拡散領域ＭＤに印加する電圧Ｖｄ、および、ウェル領域ＰＷに印加する電圧Ｖｂが記載されている。
なお、図７の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリゲート電極ＭＧ下のゲート絶縁膜ＧＦ２中の電荷蓄積層への電子の注入を「書込」と定義し、電荷蓄積層へのホールの注入を「消去」と定義する。
書込み方式は、ソースサイド注入（ＳＳＩ：Source Side Injection）方式を用いることができる。例えば図７の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルＭＣの各部位に印加し、選択メモリセルＭＣの電荷蓄積層に電子を注入することで書込みを行う。
この際、ホットエレクトロンは、フィンＦＡのうちメモリゲート電極ＭＧおよび制御ゲート電極ＣＧに覆われた箇所（チャネル領域）で発生し、メモリゲート電極ＭＧの下の電荷蓄積層にホットエレクトロンが注入される。注入されたホットエレクトロンは、電荷蓄積層中のトラップ準位に捕獲され、その結果、メモリゲート電極ＭＧを有するメモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
消去方法は、バンド間トンネル現象（ＢＴＢＴ：Band-To-Band Tunneling）方式を用いることができる。すなわち、ＢＴＢＴにより発生したホールを電荷蓄積層に注入することにより消去を行う。例えば図７の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルＭＣの各部位に印加し、ＢＴＢＴ現象によりホールを発生させ、電界加速することで選択メモリセルＭＣの電荷蓄積層中にホールを注入することで、メモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
読出し時には、例えば図７の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルＭＣの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
＜半導体装置の主な特徴＞
以下に、本実施の形態の半導体装置の主な特徴について説明する。
図４および図５に示されるように、本実施の形態では、複数のフィンＦＡのうちダミーフィンＤＦＡに最も近いフィンＦＡとダミーフィンＤＦＡとの距離Ｌ２が、メモリセル形成領域ＭＲにおいて互いに隣接する複数のフィンＦＡの間の距離Ｌ１よりも小さい。そして、互いに隣接する２つのダミーフィンＤＦＡの間の距離Ｌ３は、距離Ｌ１および距離Ｌ２よりも大きい。
これにより、メモリセル形成領域ＭＲにおける素子分離部ＳＴＩの上面の位置が、シャント領域ＳＲにおける素子分離部ＳＴＩの上面の位置よりも低くなる。具体的には、互いに隣接する複数のフィンＦＡの間に形成されている素子分離部ＳＴＩの上面の位置、および、ダミーフィンＤＦＡに最も近いフィンＦＡとダミーフィンＤＦＡとの間に形成されている素子分離部ＳＴＩの上面の位置が、シャント領域ＳＲに形成された素子分離部ＳＴＩの上面の位置、すなわち２つのダミーフィンＤＦＡの間に形成された素子分離部ＳＴＩの上面の位置よりも低い。
また、互いに隣接する複数のフィンＦＡの間に形成されている素子分離部ＳＴＩの上面の位置をＨ１とし、フィンＦＡとダミーフィンＤＦＡとの間に形成されている素子分離部ＳＴＩの上面の位置をＨ２とし、２つのダミーフィンＤＦＡの間に形成された素子分離部ＳＴＩの上面の位置をＨ３とした場合、（Ｈ２－Ｈ１）の絶対値は、（Ｈ３－Ｈ２）の絶対値よりも小さい。言い換えれば、（Ｈ２－Ｈ１）の絶対値は、（Ｈ３－Ｈ１）の絶対値の２分の１より小さいことが好ましく、（Ｈ３－Ｈ１）の絶対値の４分の１より小さいことがより好ましい。また、（Ｈ２－Ｈ１）の絶対値はゼロであることが最も好ましい。
例えば、距離Ｌ１が９０ｎｍ程度であり、距離Ｌ２が５０ｎｍ程度であり、フィンＦＡの上部の高さ（フィンＦＡが素子分離部ＳＴＩの上面から突出している高さ）が５０ｎｍ程度である場合、（Ｈ３－Ｈ１）の値は、２０ｎｍ程度である。
このように、ダミーフィンＤＦＡに隣接するフィンＦＡの両側において、素子分離部ＳＴＩの上面の位置が十分に低くなっているため、ダミーフィンＤＦＡに隣接するフィンＦＡに形成されるメモリセルＭＣのチャネル幅は、例えばメモリセル形成領域ＭＲの中央部に形成されるメモリセルＭＣのチャネル幅と、ほぼ同等となっている。このため、メモリセル形成領域ＭＲの全体で、各メモリセルＭＣのドレイン電流がばらつくような不具合を抑制することができる。
本願発明者は、製造工程中において、フィンＦＡとダミーフィンＤＦＡとの間の素子分離部ＳＴＩの上面が高くなる問題があることを見出した。図４４は、本願発明者が検討した検討例の半導体装置の製造工程中の断面図を示している。なお、後述のように、図４４は、本実施の形態の図１７に対応する製造工程である。
図４４に示されるように、検討例では、ダミーフィンＤＦＡを含む各フィンＦＡの各々の間隔（距離Ｌ１）が等しくなっている。本願発明者の検討によると、シャント領域ＳＲのようにフィンＦＡが形成されていない領域では、素子分離部ＳＴＩの面積が大きいため、各フィンＦＡ間のような素子分離部ＳＴＩの面積が小さい領域と比較して、ドライエッチングの進行が遅くなる傾向がある。言い換えれば、互いに隣接するフィンＦＡの間の素子分離部ＳＴＩは、ドライエッチングの進行が早く、素子分離部ＳＴＩの後退量が大きい。
しかし、面積が大きい領域だけでなく、面積が大きい領域に隣接する領域においても、ドライエッチングの進行が遅くなる傾向があることが判った。従って、図４４のように、ダミーフィンＤＦＡと、ダミーフィンＤＦＡに隣接するフィンＦＡとの間では、ドライエッチングの進行が遅くなり、素子分離部ＳＴＩの後退量が小さくなる。すなわち、位置Ｈ２の高さが高くなる傾向があり、（Ｈ２－Ｈ１）の絶対値は、（Ｈ３－Ｈ２）の絶対値よりも大きくなる場合もある。このため、ダミーフィンＤＦＡに隣接するフィンＦＡに形成されるメモリセルＭＣにおいて、チャネル幅が狭くなり、ドレイン電流が減少する問題がある。
これに対して、本実施の形態では、上述のように、フィンＦＡとダミーフィンＤＦＡとの距離Ｌ２を、他のフィンＦＡ間の距離Ｌ１よりも小さくしている。このため、フィンＦＡとダミーフィンＤＦＡとの間において、エッチングの進行を最も早めることができる。その結果、フィンＦＡとダミーフィンＤＦＡとの間に形成されている素子分離部ＳＴＩの上面の位置Ｈ２が、他のフィンＦＡ間に形成されている素子分離部ＳＴＩの上面の位置Ｈ１と、ほぼ同じとなる。従って、ダミーフィンＤＦＡに隣接するフィンＦＡに形成されるメモリセルＭＣにおいて、ドレイン電流が減少する問題を抑制することができ、メモリセルＭＣ全体のドレイン電流のばらつきを抑制することができるので、半導体装置の信頼性が向上する。
このような本願の主な特徴については、以降で説明する各製造工程のうち該当する製造工程においても詳細に述べる。
なお、上述のように、ダミーセル領域ＤＲにおいては、ダミーフィンＤＦＡに形成されるメモリセルＭＣをダミー素子として扱っている。これは、シャント領域ＳＲ側のダミーフィンＤＦＡの側面に形成される素子分離部ＳＴＩの上面の位置が高くなるため、ダミーフィンＤＦＡに形成される素子のチャネル幅が小さくなってしまうからである。
＜半導体装置の製造方法について＞
以下に、図８～図２７を用いて、本実施の形態の半導体装置の製造方法について説明する。まず、図８～図１７では、Ａ２－Ａ２断面のみを示し、フィンＦＡの製造工程を説明する。その後、図１８～図２７では、Ａ２－Ａ２断面およびＢ－Ｂ断面の製造工程を説明する。
まず、図８に示されるように、半導体基板ＳＢを用意し、半導体基板ＳＢの主面上に、絶縁膜ＩＦ１、絶縁膜ＩＦ２および導電性膜ＣＦを順番に形成する。半導体基板ＳＢは、例えば１～１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる。絶縁膜ＩＦ１は、例えば酸化シリコン膜からなり、例えば熱酸化法またはＣＶＤ（Chemical Vapor Deposition）法を用いて形成することができる。絶縁膜ＩＦ１の厚さは、２～１０ｎｍ程度である。絶縁膜ＩＦ２は、例えば窒化シリコン膜からなり、例えばＣＶＤ法により形成される。絶縁膜ＩＦ２の厚さは、２０～１００ｎｍ程度である。導電性膜ＣＦは、例えばシリコン膜からなり、例えばＣＶＤ法により形成される。導電性膜ＣＦの厚さは、例えば２０～２００ｎｍである。
図９は、マスクパターンＭＰの形成工程を示している。
まず、導電性膜ＣＦ上に、導電性膜ＣＦの一部を選択的に覆うレジストパターンＲＰ１を形成する。次に、レジストパターンＲＰ１をマスクとして異方性エッチング処理を行うことで、導電性膜ＣＦを加工し、複数のマスクパターンＭＰを形成する。ここで、ダミーセル領域ＤＲに近いマスクパターンＭＰの長さを、他のマスクパターンＭＰの長さよりも短くしておく。その後、アッシング処理などによって、レジストパターンＲＰ１を除去する。
図１０は、ハードマスクＨＭの形成工程を示している。
まず、複数のマスクパターンＭＰを覆うように、例えばＣＶＤ法によって、例えば酸化シリコン膜のようなハードマスク材を形成する。ハードマスク材の材料は、マスクパターンＭＰ（導電性膜ＣＦ）の材料および半導体基板ＳＢの材料とは、異なる材料とする。このハードマスク材の厚さは、１０～４０ｎｍ程度である。次に、このハードマスク材に対して、異方性エッチング処理を行うことで、複数のマスクパターンＭＰの側面に、複数のハードマスクＨＭを形成する。複数のハードマスクＨＭは、互いに隣り合うマスクパターンＭＰの間を完全に埋め込んでおらず、絶縁膜ＩＦ２が複数のハードマスクＨＭから露出している。
また、短い長さのマスクパターンＭＰの一方の側面には、後にダミーフィンＤＦＡを形成するためのハードマスクＨＭが形成され、短い長さのマスクパターンＭＰの他方の側面には、後にダミーフィンＤＦＡに最も近いフィンＦＡを形成するためのハードマスクＨＭが形成される。
図１１は、マスクパターンＭＰの除去工程を示している。
ウェットエッチング処理によって、複数のマスクパターンＭＰを除去する。これにより、絶縁膜ＩＦ２上に、複数のハードマスクＨＭが残される。この状態で、各ハードマスク間の間隔は距離Ｌ１となっている。また、後にダミーフィンＤＦＡを形成するためのハードマスクＨＭと、後にダミーフィンＤＦＡに最も近いフィンＦＡを形成するためのハードマスクＨＭとの間の距離Ｌ２は、距離Ｌ１よりも短くなっている。
図１２は、複数のハードマスクＨＭのうちの一部のハードマスクＨＭの除去工程を示している。
まず、メモリセル形成領域ＭＲおよびダミーセル領域ＤＲに形成されているハードマスクＨＭを覆い、シャント領域ＳＲに形成されているハードマスクＨＭを開口するレジストパターンＲＰ２を形成する。次に、レジストパターンＲＰ２をマスクとして異方性エッチング処理を行うことで、シャント領域ＳＲのハードマスクＨＭを除去する。なお、ここでは図示はしていないが、メモリセル形成領域ＭＲにおいても、レジストパターンＲＰ２に覆われていない箇所が存在し、その箇所に形成されていたハードマスクＨＭも除去される。例えば、図１０の状態では、紙面の奥行方向（Ｘ方向）において、マスクパターンＭＰの端部にもハードマスクＨＭが形成されているが、そのようなハードマスクＨＭも、図１２の工程で除去される。その後、アッシング処理などによって、レジストパターンＲＰ２を除去する。
図１３は、フィンＦＡおよびダミーフィンＤＦＡの形成工程を示している。
ハードマスクＨＭをマスクとして異方性エッチング処理を行うことで、ハードマスクＨＭに覆われていない絶縁膜ＩＦ２および絶縁膜ＩＦ１を順次除去し、半導体基板ＳＢの上面の一部を後退させる。これにより、半導体基板ＳＢの一部であり、後退させた半導体基板ＳＢの上面から突出する複数のフィンＦＡを形成する。なお、複数のフィンＦＡには、ダミーセル領域ＤＲのダミーフィンＤＦＡも含まれている。
ここでは、ハードマスクＨＭから露出している半導体基板ＳＢを１００～２５０ｎｍ掘り下げているので、掘り下げられた半導体基板ＳＢの上面からフィンＦＡの上面までの高さは、１００～２５０ｎｍとなる。
図１４は、絶縁膜ＩＦ３の形成工程を示している。
まず、各フィンＦＡの間を埋め込み、フィンＦＡの上面上に形成されているハードマスクＨＭを覆うように、半導体基板ＳＢの上に、例えばＣＶＤ法によって、例えば酸化シリコン膜としてＯ３－ＴＥＯＳのような絶縁膜ＩＦ３を形成する。
次に、絶縁膜ＩＦ３に対して、デンシファイアニール（焼き締め用の熱処理）を行い、絶縁膜ＩＦ３の膜質を硬化させる。デンシファイアニールは、例えば窒素のような不活性ガス雰囲気中で行われ、例えば９００～１１００℃の温度で行われる。ここで、メモリセル形成領域ＭＲの絶縁膜ＩＦ３の上面の位置は、シャント領域ＳＲの絶縁膜ＩＦ３の上面の位置よりも高くなっている。このため、メモリセル形成領域ＭＲでは、フィンＦＡの上面上の絶縁膜ＩＦ３は硬化しているが、各フィンＦＡの間の絶縁膜ＩＦ３には、熱が十分に伝達されておらず、各フィンＦＡの間の絶縁膜ＩＦ３は、硬化が不十分な箇所を含んでいる。従って、メモリセル形成領域ＭＲとシャント領域ＳＲとで、各々の絶縁膜ＩＦ３の膜質に差が生じている。すなわち、メモリセル形成領域ＭＲの絶縁膜ＩＦ３は、シャント領域ＳＲの絶縁膜ＩＦ３よりも柔らかく、ドライエッチング処理によってエッチングされ易くなっている。
図１５は、絶縁膜ＩＦ３およびハードマスクＨＭに対する研磨工程を示している。
ＣＭＰ法による研磨処理によって、絶縁膜ＩＦ３の上面を平坦化する。この時、絶縁膜ＩＦ２が研磨処理に対するストッパー膜となっており、絶縁膜ＩＦ３の上面だけでなく、ハードマスクＨＭも研磨され、ハードマスクＨＭは除去される。
図１６は、絶縁膜ＩＦ２の除去工程を示している。
ウェットエッチング処理によって、絶縁膜ＩＦ２を除去する。この後、図１４で説明したようなデンシファイアニールを、再度行ってもよい。ここでのデンシファイアニールでは、メモリセル形成領域ＭＲの絶縁膜ＩＦ３と、シャント領域ＳＲの絶縁膜ＩＦ３とは同じように硬化されるが、図１４の工程で既にメモリセル形成領域ＭＲの絶縁膜ＩＦ３が柔らかくなっている分、図１６の工程後も、メモリセル形成領域ＭＲの絶縁膜ＩＦ３は、シャント領域ＳＲの絶縁膜ＩＦ３よりも柔らかくなっている。
図１７は、素子分離部ＳＴＩの形成工程を示している。
絶縁膜ＩＦ３の上面の位置が、複数のフィンＦＡの各々の上面の位置よりも低くなるように、ドライエッチングのような異方性エッチング処理によって、絶縁膜ＩＦ３を後退させる。これにより、複数のフィンＦＡの上部が、後退させた絶縁膜ＩＦ３の上面から突出し、複数のフィンＦＡの間に埋め込まれた絶縁膜ＩＦ３が、素子分離部ＳＴＩとなる。また、異方性エッチング処理によって、フィンＦＡの上面に形成されていた絶縁膜ＩＦ１も除去される。
上述のように、シャント領域ＳＲのようにフィンＦＡが形成されていない領域では、絶縁膜ＩＦ３の面積が大きいため、各フィンＦＡ間のように絶縁膜ＩＦ３の面積が小さい領域と比較して、ドライエッチングの進行が遅くなる傾向がある。すなわち、ドライエッチング処理では、隣接する複数のフィンＦＡの間の間隔に応じて、ドライエッチングの進行が異なる傾向がある。そして、ダミーフィンＤＦＡとフィンＦＡとの間のように、面積が大きい領域に隣接する領域においては、面積が大きい領域のドライエッチングの影響を受けて、ドライエッチングの進行が遅くなる傾向がある。
また、上記のデンシファイアニールによって、メモリセル形成領域ＭＲの絶縁膜ＩＦ３は、シャント領域ＳＲの絶縁膜ＩＦ３よりも柔らかい膜質を有する。そのため、メモリセル形成領域ＭＲにおいてドライエッチングの進行が早まり、シャント領域ＳＲにおいてドライエッチングの進行が遅くなる傾向がある。そして、ダミーフィンＤＦＡとフィンＦＡとの間のように、シャント領域ＳＲに隣接する領域においては、シャント領域ＳＲの絶縁膜ＩＦ３の上面が低い分、上記のデンシファイアニールによる熱が伝達しやすいため、ダミーフィンＤＦＡとフィンＦＡとの間の絶縁膜ＩＦ３は、他のフィンＦＡの間の絶縁膜ＩＦ３よりも硬い膜質を有し、ドライエッチングの進行が遅くなる傾向がある。
従って、図４４に示される検討例では、ダミーフィンＤＦＡとフィンＦＡとの間では、ドライエッチングの進行が遅くなり、絶縁膜ＩＦ３（素子分離部ＳＴＩ）の後退量が小さくなる。すなわち、位置Ｈ２の高さが高くなる傾向があり、（Ｈ２－Ｈ１）の絶対値は、（Ｈ３－Ｈ２）の絶対値よりも大きくなる傾向がある。このため、ダミーフィンＤＦＡに隣接するフィンＦＡに形成されるメモリセルＭＣにおいて、チャネル幅が狭くなり、ドレイン電流が減少する問題があるった。
本実施の形態では、複数のフィンＦＡのうちダミーフィンＤＦＡに最も近いフィンＦＡとダミーフィンＤＦＡとの間の距離Ｌ２は、互いに隣接する２つのフィンＦＡの間の距離Ｌ１よりも短い。このため、ダミーフィンＤＦＡとフィンＦＡとの間の絶縁膜ＩＦ３の膜質が硬かったとしても、フィンＦＡとダミーフィンＤＦＡとの間において、エッチングの進行を早めることができる。その結果、フィンＦＡとダミーフィンＤＦＡとの間に形成されている絶縁膜ＩＦ３（素子分離部ＳＴＩ）の上面の位置Ｈ２が、他のフィンＦＡ間に形成されている絶縁膜ＩＦ３（素子分離部ＳＴＩ）の上面の位置Ｈ１と、ほぼ同じとなる。本実施の形態では、（Ｈ２－Ｈ１）の絶対値は、（Ｈ３－Ｈ１）の絶対値の２分の１より小さいことが好ましく、（Ｈ３－Ｈ１）の絶対値の４分の１より小さいことがより好ましい。また、（Ｈ２－Ｈ１）の絶対値はゼロであることが最も好ましい。
これにより、ダミーフィンＤＦＡに隣接するフィンＦＡに形成されるメモリセルＭＣにおいて、ドレイン電流が減少する問題を抑制することができ、メモリセルＭＣ全体のドレイン電流のばらつきを抑制することができるので、半導体装置の信頼性が向上する。
図１７に続く製造工程を図１８～図２７を用いて説明する。図１８は、ウェル領域ＰＷ、ゲート絶縁膜ＧＦ１、導電性膜ＦＧおよび絶縁膜ＩＦ４の形成工程を示している。
まず、フォトリソグラフィ法およびイオン注入法を用いて、半導体基板ＳＢの主面に不純物を導入することにより、フィンＦＡを含む半導体基板ＳＢにｐ型のウェル領域ＰＷを形成する。ウェル領域ＰＷを形成するための不純物は、例えばボロン（Ｂ）または二フッ化ボロン（ＢＦ２）である。ウェル領域ＰＷは、フィンＦＡの全体および半導体基板ＳＢの一部に広がって形成される。
次に、フィンＦＡの上面上および側面上に、例えば熱酸化法によって、例えば酸化シリコン膜からなるゲート絶縁膜ＧＦ１を形成する。ゲート絶縁膜ＧＦ１の厚さは、２～４ｎｍ程度である。次に、ゲート絶縁膜ＧＦ１を介してフィンＦＡの上面および側面を覆うように、例えばＣＶＤ法を用いて、例えばｎ型の多結晶シリコン膜からなる導電性膜ＦＧを堆積する。導電性膜ＦＧの厚さは、１００～２００ｎｍ程度である。次に、例えばＣＭＰ法を用いて、導電性膜ＦＧの上面を平坦化する。この研磨工程が終了した時点で、Ａ－Ａ断面のフィンＦＡの上面および側面は、ゲート絶縁膜ＧＦ１を介して導電性膜ＦＧによって覆われている。次に、例えばＣＶＤ法を用いて、導電性膜ＦＧ上に、例えば窒化シリコン膜からなる絶縁膜ＩＦ４を形成する。絶縁膜ＩＦ４の厚さは、５０～１００ｎｍ程度である。
図１９は、制御ゲート電極ＣＧの形成工程を示している。
まず、フォトリソグラフィ法および異方性エッチング処理を用いて、絶縁膜ＩＦ４を選択的にパターニングする。次に、パターニングされた絶縁膜ＩＦ４をマスクとして、導電性膜ＦＧに異方性エッチング処理を行うことで、制御ゲート電極ＣＧを形成する。すなわち、導電性膜ＦＧがパターニングされて制御ゲート電極ＣＧが形成される。次に、制御ゲート電極ＣＧから露出しているゲート絶縁膜ＧＦ１を除去し、制御ゲート電極ＣＧ下にゲート絶縁膜ＧＦ１が残される。なお、制御ゲート電極ＣＧは、複数のフィンＦＡに跨るように、Ｙ方向に延在している。
図２０は、絶縁膜ＩＦ４の一部の除去工程を示している。
フォトリソグラフィ法および異方性エッチング処理を用いて、絶縁膜ＩＦ４の一部を選択的に除去する。絶縁膜ＩＦ４から露出した制御ゲート電極ＣＧ上には、後の工程でシリサイド層ＳＩ１が形成される。
図２１は、ゲート絶縁膜ＧＦ２の形成工程を示している。
まず、制御ゲート電極ＣＧおよび絶縁膜ＩＦ４を覆うように、フィンＦＡ上に、例えば、熱酸化法またはＣＶＤ法によって、例えば第１酸化シリコン膜を形成する。第１酸化シリコン膜の厚さは、４～６ｎｍ程度である。次に、酸化シリコン膜上に、例えば、ＣＶＤ法またはＡＬＤ（Atomic Layer Deposition）法を用いて、電荷蓄積層を形成する。電荷蓄積層は、電荷の保持が可能なトラップ準位を有する絶縁膜であり、例えば窒化シリコン膜であり、６～１０ｎｍ程度の厚さを有する。次に、電荷蓄積層上に、例えば、ＣＶＤ法またはＡＬＤ法を用いて、第２酸化シリコン膜を形成する。第２酸化シリコン膜の厚さは、６～８ｎｍ程度である。このような第１酸化シリコン膜、電荷蓄積層および第２酸化シリコン膜を有する積層膜が、ゲート絶縁膜ＧＦ２となる。
なお、図示はしていないが、ゲート絶縁膜ＧＦ２は、Ｙ方向において、複数のフィンＦＡの各々の上面上および側面上、並びに、複数のフィンＦＡの間の素子分離部ＳＴＩの上面上に形成される。
図２２は、メモリゲート電極ＭＧの形成工程を示している。
まず、ゲート絶縁膜ＧＦ２上に、例えばＣＶＤ法を用いて、メモリゲート電極ＭＧ用の導電性膜として、例えばｎ型の多結晶シリコン膜を堆積する。その後、この導電性膜に対して異方性エッチング処理を行うことで、制御ゲート電極ＣＧの両側面上にゲート絶縁膜ＧＦ２を介して、サイドウォール状のメモリゲート電極ＭＧが形成される。また、メモリゲート電極ＭＧは、シャント領域ＳＲにおいても制御ゲート電極ＣＧの側面上に形成されている。
図２３は、制御ゲート電極ＣＧの両側面に形成されたメモリゲート電極ＭＧのうち、一方を除去する工程を示している。
まず、制御ゲート電極ＣＧの一方の側面に形成されているメモリゲート電極ＭＧを覆うレジストパターンＲＰ３を形成する。次に、このレジストパターンＲＰ３をマスクとして、異方性エッチング処理およびウェットエッチング処理を行うことで、レジストパターンＲＰ３に覆われていないメモリゲート電極ＭＧを除去する。これにより、メモリセルＭＣのソース領域側にのみメモリゲート電極ＭＧが残される。メモリゲート電極ＭＧは、制御ゲート電極ＣＧと同様に、複数のフィンＦＡに跨るように、Ｙ方向に延在している。また、シャント領域ＳＲも不要なメモリゲート電極ＭＧが除去され、メモリゲート電極ＭＧの平面形状は、図３に示されるような形状となる。その後、アッシング処理などによって、レジストパターンＲＰ３を除去する。
図２４は、ゲート絶縁膜ＧＦ２の除去工程を示している。
異方性エッチング処理およびウェットエッチング処理を用いて、メモリゲート電極ＭＧから露出しているゲート絶縁膜ＧＦ２を除去する。具体的には、フィンＦＡの上面上および側面上、制御ゲート電極ＣＧの上面上および側面上、並びに、絶縁膜ＩＦ４の上面上および側面上に形成されていたゲート絶縁膜ＧＦ２が除去される。これにより、ゲート絶縁膜ＧＦ２は、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間、および、メモリゲート電極ＭＧとフィンＦＡとの間にのみ残される。
図２５は、サイドウォールスペーサＳＷ、拡散領域ＭＳおよび拡散領域ＭＤの形成工程を示している。
まず、メモリセルＭＣを覆うように、例えばＣＶＤ法を用いて、例えば窒化シリコンからなる絶縁膜を形成する。次に、この絶縁膜に対して異方性エッチング処理を行うことで、制御ゲート電極ＣＧの側面上およびメモリゲート電極ＭＧの側面上に、サイドウォールスペーサＳＷが形成される。なお、サイドウォールスペーサＳＷは、酸化シリコン膜と窒化シリコン膜との積層膜であってもよい。すなわち、酸化シリコン膜を形成し、酸化シリコン膜上に窒化シリコン膜を形成し、その後、異方性エッチング処理を行うことで、これらの積層膜からなるサイドウォールスペーサＳＷを形成してもよい。
次に、フォトリソグラフィ法およびイオン注入法によって、例えばヒ素（Ａｓ）またはリン（Ｐ）をフィンＦＡ内に導入することにより、フィンＦＡ内にｎ型の拡散領域ＭＳおよびｎ型の拡散領域ＭＤを形成する。その後、半導体基板ＳＢに対して熱処理を行うことで、拡散領域ＭＳおよび拡散領域ＭＤに含まれる不純物が活性化し、拡散領域ＭＳがメモリゲート電極ＭＧ下まで拡散し、拡散領域ＭＤが制御ゲート電極ＣＧ下まで拡散する。
図２６は、シリサイド層ＳＩ１の形成工程を示している。
サリサイド（Salicide：Self Aligned Silicide）技術により、メモリゲート電極ＭＧ上、拡散領域ＭＤ上、拡散領域ＭＳ上、および、シャント領域ＳＲの制御ゲート電極ＣＧ上に、低抵抗のシリサイド層ＳＩ１を形成することができる。
シリサイド層ＳＩ１は、具体的には次のようにして形成することができる。まず、半導体基板ＳＢの主面全体に、ＣＶＤ法によって、シリサイド層ＳＩ１の形成防止用の絶縁膜として、例えば酸化シリコン膜を形成する。次に、この絶縁膜を選択的にパターニングして、シリサイド層ＳＩ１を形成する領域のみ開口する。次に、半導体基板ＳＢの主面全体を覆うように、シリサイド層ＳＩ１形成用の金属膜を形成する。この金属膜は、例えばコバルト、ニッケルまたはニッケルプラチナ合金からなる。次に、半導体基板ＳＢに３００～４００℃程度の第１熱処理を施し、その後、６００～７００℃程度の第２熱処理を施すことによって、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、拡散領域ＭＤおよび拡散領域ＭＳの各々に含まれる材料と、金属膜とを反応させる。これにより、制御ゲート電極ＣＧ上、メモリゲート電極ＭＧ上、拡散領域ＭＤ上および拡散領域ＭＳ上に、コバルトシリサイド（ＣｏＳｉ２）、ニッケルシリサイド（ＮｉＳｉ）またはニッケルプラチナシリサイド（ＮｉＰｔＳｉ）からなるシリサイド層ＳＩ１が形成される。その後、未反応の金属膜を除去し、続いて、シリサイド層ＳＩ１の形成防止用の絶縁膜を除去する。
図２７は、エッチングストッパ膜ＥＳおよび層間絶縁膜ＩＬ１の形成工程を示している。
まず、メモリセルＭＣを覆うように、例えばＣＶＤ法を用いて、例えば窒化シリコン膜のような絶縁膜からなるエッチングストッパ膜ＥＳを形成する。次に、エッチングストッパ膜ＥＳ上に、例えばＣＶＤ法を用いて、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ１を形成する。次に、ＣＭＰ法などを用いて層間絶縁膜ＩＬ１を研磨し、層間絶縁膜ＩＬ１の上面を平坦化する。
図２７の製造工程に続いて、層間絶縁膜ＩＬ１中にプラグＰＧを形成することで、図５に示される構造を得られる。
まず、層間絶縁膜ＩＬ１およびエッチングストッパ膜ＥＳにコンタクトホールを形成し、このコンタクトホール内に、プラグＰＧを埋め込む。プラグＰＧは、例えば、チタン膜、窒化チタン膜、または、これらの積層膜からなるバリアメタル膜と、タングステンのような導電性膜とからなる。その後、プラグＰＧに接続する１層目の配線を形成し、更にその上層に、デュアルダマシン（Dual Damascene）法などによって、２層目以降の配線を形成するが、ここではそれらの説明および図示は省略する。
以上のようにして、本実施の形態の半導体装置が製造される。
（変形例１）
以下に、図２８～図３１を用いて、変形例１の半導体装置の製造方法を説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。
実施の形態１では、複数のマスクパターンＭＰのうちの１つを、短い長さのマスクパターンＭＰとすることで、短い長さのマスクパターンＭＰの両側面に形成されたハードマスクＨＭの間隔が、短い距離Ｌ２になるように設定していた。すなわち、マスクパターンＭＰの長さによって、距離Ｌ２を調整していた。これに対して変形例１では、互いに隣接する２つのマスクパターンＭＰの間隔によって、距離Ｌ２を調整している。
図２８に示されるように、まず、ダミーセル領域ＤＲ付近の２つのマスクパターンＭＰの間の距離Ｌ５が、他の複数のマスクパターンＭＰが互いに隣接する距離Ｌ４よりも短くなるように、複数のマスクパターンＭＰを形成する。次に、実施の形態１の図１０の工程と同様の手法によって、複数のマスクパターンＭＰの側面に、複数のハードマスクＨＭを形成する。
ここで、距離Ｌ５で示される領域には、ダミーフィンＤＦＡを形成するためのハードマスクＨＭと、ダミーフィンＤＦＡに最も近いフィンＦＡを形成するためのハードマスクＨＭとが形成される。
次に、図２９に示されるように、実施の形態１の図１１と同様の手法によって、複数のマスクパターンＭＰを除去する。これにより、ダミーフィンＤＦＡを形成するためのハードマスクＨＭと、ダミーフィンＤＦＡに最も近いフィンＦＡを形成するためのハードマスクＨＭとの間隔を距離Ｌ２に設定することができ、距離Ｌ２を、他の複数のハードマスクＨＭが互いに隣接する距離Ｌ１よりも短くすることができる。
その後、図３０に示されるように、メモリセル形成領域ＭＲおよびダミーセル領域ＤＲに形成されているハードマスクＨＭを覆い、シャント領域ＳＲに形成されているハードマスクＨＭを開口するレジストパターンＲＰ４を形成する。次に、レジストパターンＲＰ４をマスクとしてドライエッチング処理を行うことで、シャント領域ＳＲのハードマスクＨＭを除去する。その後、アッシング処理などによって、レジストパターンＲＰ４を除去する。
次に、図３１に示されるように、ハードマスクＨＭをマスクとして異方性エッチング処理を行うことで、ハードマスクＨＭに覆われていない絶縁膜ＩＦ２および絶縁膜ＩＦ１を順次除去し、半導体基板ＳＢの上面の一部を後退させる。これにより、半導体基板ＳＢの一部であり、後退させた半導体基板ＳＢの上面から突出する複数のフィンＦＡを形成する。
その後の製造工程は、実施の形態１の図１６以降の製造工程と同様である。
（変形例２）
以下に、図３２～図３４を用いて、変形例２の半導体装置およびその製造方法を説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。
実施の形態１では、制御ゲート電極ＣＧ上には絶縁膜ＩＦ４が形成されており、シャント領域ＳＲにおいて、絶縁膜ＩＦ４の一部を開口し、制御ゲート電極ＣＧが露出した箇所にシリサイド層ＳＩ１を形成していた。すなわち、制御ゲート電極ＣＧとプラグＰＧとが接続する箇所にのみ低抵抗のシリサイド層ＳＩ１が形成されていた。これに対して変形例２では、制御ゲート電極ＣＧの上面全体に、低抵抗のシリサイド層ＳＩ２が形成されている。
図３２は、実施の形態１の図２７に続く製造工程を示している。図３２に示されるように、制御ゲート電極ＣＧ上およびメモリゲート電極ＭＧ上に形成されている層間絶縁膜ＩＬ１、エッチングストッパ膜ＥＳ、絶縁膜ＩＦ４およびサイドウォールスペーサＳＷなどを、ＣＭＰ法によって研磨する。この時、制御ゲート電極ＣＧの一部およびメモリゲート電極ＭＧの一部も研磨され、制御ゲート電極ＣＧの上面およびメモリゲート電極ＭＧの上面が露出する。
次に、図３３に示されるように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各々の上面上に、シリサイド層ＳＩ２を形成する。シリサイド層ＳＩ２を構成する材料は、シリサイド層ＳＩ１と同様な材料を用いることができ、例えばコバルトシリサイド（ＣｏＳｉ２）、ニッケルシリサイド（ＮｉＳｉ）またはニッケルプラチナシリサイド（ＮｉＰｔＳｉ）からなる。また、シリサイド層ＳＩ２の形成工程には、シリサイド層ＳＩ１と同様の手法を用いることができる。
次に、図３４に示されるように、シリサイド層ＳＩ２上および層間絶縁膜ＩＬ１上に、例えばＣＶＤ法を用いて、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ２を形成する。次に、ＣＭＰ法などを用いて層間絶縁膜ＩＬ２を研磨し、層間絶縁膜ＩＬ２の上面を平坦化する。次に、層間絶縁膜ＩＬ２、層間絶縁膜ＩＬ１およびエッチングストッパ膜ＥＳにコンタクトホールを形成し、このコンタクトホール内に、プラグＰＧを埋め込む。
このように、変形例２では、実施の形態１よりも製造工程が増加し、製造コストが増加する。しかしながら、変形例２によれば、制御ゲート電極ＣＧの上面全体に低抵抗のシリサイド層ＳＩ２を形成することができるので、制御ゲート電極ＣＧの抵抗を低減することができる。
また、変形例２ではシリサイド層ＳＩ２を用いたが、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを構成する導電性膜を、金属膜に置き換えてもよい。例えば、図３２の工程後に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを構成する多結晶シリコン膜を選択的に除去し、これらを除去した領域に金属膜を埋め込むことで、金属膜をゲート電極とすることができる。このような材料としては、例えば、窒化タンタル膜、チタンアルミニウム膜、窒化チタン膜、タングステン膜、若しくは、アルミニウム膜からなる単層の金属膜、または、これらの膜を適宜積層させた積層の金属膜を適用してもよい。
なお、変形例２で説明した技術を、変形例１の半導体装置に適用してもよい。
（実施の形態２）
以下に、図３５～図４２を用いて、実施の形態２の半導体装置およびその製造方法を説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。
実施の形態１では、フィンＦＡとダミーフィンＤＦＡとの距離Ｌ２を、他のフィンＦＡ間の距離Ｌ１よりも小さくしていた。これに対して実施の形態２では、ダミーフィンＤＦＡを含む複数のフィンＦＡの間の間隔を等間隔（距離Ｌ１）とし、実施の形態１とは異なる方法で、各フィンＦＡの間に素子分離部ＳＴＩを形成している。
図３５は、複数のハードマスクＨＭを互いに等間隔（距離Ｌ１）となるように形成し、これらのハードマスクＨＭをマスクとして、複数のフィンＦＡを形成した状態を示している。実施の形態２では、実施の形態１と異なり、メモリセル形成領域ＭＲおよびダミーセル領域ＤＲだけでなく、シャント領域ＳＲにも複数のハードマスクＨＭを形成している。このため、ダミーセル領域ＤＲにはダミーフィンＤＦＡ１が形成され、シャント領域ＳＲには複数のダミーフィンＤＦＡ２が形成されている。
図３６は、絶縁膜ＩＦ３の形成工程を示している。
まず、ダミーフィンＤＦＡ１およびダミーフィンＤＦＡ２を含む複数のフィンＦＡの間を埋め込み、各フィンＦＡの上面上に形成されているハードマスクＨＭを覆うように、半導体基板ＳＢの上に、例えばＣＶＤ法によって、例えば酸化シリコン膜のような絶縁膜ＩＦ３を形成する。次に、絶縁膜ＩＦ３に対して、実施の形態１と同様のデンシファイアニールを行い、絶縁膜ＩＦ３の膜質を硬化させる。実施の形態２では、各フィンＦＡが互いに等間隔に形成されているため、デンシファイアニール後、絶縁膜ＩＦ３の膜質は、いずれの箇所でもほぼ同じとなる。しかし、実施の形態１と同様に、絶縁膜ＩＦ３の上面付近は硬化されるが、各フィンＦＡの間の絶縁膜ＩＦ３には熱が十分に伝達され難いため、各フィンＦＡの間に埋め込まれた絶縁膜ＩＦ３の膜質は、比較的柔らかくなっている。
図３７は、絶縁膜ＩＦ３およびハードマスクＨＭに対する研磨工程を示している。
絶縁膜ＩＦ３に対してＣＭＰ法による研磨処理を行い、絶縁膜ＩＦ３の上面を平坦化する。この時、絶縁膜ＩＦ２が研磨処理に対するストッパー膜となっており、ハードマスクＨＭは除去される。
図３８は、シャント領域ＳＲの絶縁膜ＩＦ３およびダミーフィンＤＦＡ２の除去工程を示している。
まず、メモリセル形成領域ＭＲおよびダミーセル領域ＤＲを覆い、且つ、シャント領域ＳＲを開口するレジストパターンＲＰ５を形成する。次に、レジストパターンＲＰ５をマスクとして異方性エッチング処理を行うことで、レジストパターンＲＰ５から露出している絶縁膜ＩＦ３およびダミーフィンＤＦＡ２をエッチングする。この時、絶縁膜ＩＦ３およびダミーフィンＤＦＡ２は、完全に除去されず、これらの一部はシャント領域ＳＲに残される。すなわち、シャント領域ＳＲには、メモリセル形成領域ＭＲに形成されている複数のフィンＦＡ、および、ダミーセル領域ＤＲに形成されているダミーフィンＤＦＡ１よりも高さの低い複数のダミーフィンＤＦＡ２が形成されている。その後、アッシング処理などによって、レジストパターンＲＰ５を除去する。
図３９は、絶縁膜ＩＦ５の形成工程を示している。
まず、シャント領域ＳＲの絶縁膜ＩＦ３およびダミーフィンＤＦＡ２がエッチングされた領域を埋め込むように、メモリセル形成領域ＭＲの絶縁膜ＩＦ３上に、例えばＣＶＤ法によって、例えば酸化シリコン膜のような絶縁膜ＩＦ５を形成する。次に、絶縁膜ＩＦ５に対して、デンシファイアニールを行い、絶縁膜ＩＦ５の膜質を硬化させる。
ここで、メモリセル形成領域ＭＲでは、フィンＦＡの上面上の絶縁膜ＩＦ５は硬化しているが、各フィンＦＡの間の絶縁膜ＩＦ３には、熱が十分に伝達されておらず、各フィンＦＡの間の絶縁膜ＩＦ３は、硬化が不十分な箇所を含んでいる。従って、メモリセル形成領域ＭＲの絶縁膜ＩＦ３およびシャント領域ＳＲの絶縁膜ＩＦ３は、シャント領域ＳＲの絶縁膜ＩＦ５よりも柔らかく、ドライエッチング処理によってエッチングされ易くなっている。
図４０は、絶縁膜ＩＦ５に対する研磨工程を示している。
絶縁膜ＩＦ５に対してＣＭＰ法による研磨処理を行い、絶縁膜ＩＦ５の上面を平坦化する。この時、絶縁膜ＩＦ２が研磨処理に対するストッパー膜となっている。これにより、メモリセル形成領域ＭＲおよびダミーセル領域ＤＲでは、絶縁膜ＩＦ３の上面およびハードマスクＨＭの上面が露出し、シャント領域ＳＲでは、残された絶縁膜ＩＦ３およびダミーフィンＤＦＡ２の各々の上面を覆うように、絶縁膜ＩＦ５が形成される。
図４１は、ハードマスクＨＭの除去工程を示している。
メモリセル形成領域ＭＲおよびダミーセル領域ＤＲにおいて露出しているハードマスクＨＭを、ウェットエッチング処理によって除去する。
図４２は、素子分離部ＳＴＩの形成工程を示している。
絶縁膜ＩＦ３および絶縁膜ＩＦ５の各々の上面の位置が、複数のフィンＦＡの各々の上面の位置よりも低くなるように、異方性エッチング処理によって、絶縁膜ＩＦ３および絶縁膜ＩＦ５を後退させる。これにより、複数のフィンＦＡの上部が、後退させた絶縁膜ＩＦ３および絶縁膜ＩＦ５の各々の上面から突出される。このように、複数のフィンＦＡの間に埋め込まれた素子分離部ＳＴＩが形成される。また、異方性エッチング処理によって、フィンＦＡの上面に形成されていた絶縁膜ＩＦ１も除去される。
その後の製造工程は、実施の形態１の図１８以降の製造工程と同様である。
上述のように、シャント領域ＳＲのようにフィンＦＡが形成されていない領域では、絶縁膜ＩＦ５の面積が大きいため、各フィンＦＡ間のように絶縁膜ＩＦ３の面積が小さい領域と比較して、ドライエッチングの進行が遅くなる傾向がある。すなわち、ドライエッチング処理では、隣接する複数のフィンＦＡの間の間隔に応じて、ドライエッチングの進行が異なる傾向がある。そして、ダミーフィンＤＦＡとフィンＦＡとの間のように、面積が大きい領域に隣接する領域においては、面積が大きい領域のドライエッチングの影響を受けて、ドライエッチングの進行が遅くなる傾向がある。
実施の形態２では、図３７の工程で、等間隔に配置された複数のフィンＦＡの間に絶縁膜ＩＦ３を形成しているため、これらの絶縁膜ＩＦ３の各々の膜質がほぼ同じである。そして、これらの絶縁膜ＩＦ３の各々の膜質は、シャント領域ＳＲに形成された絶縁膜ＩＦ５の膜質よりも柔らかくなっている。すなわち、フィンＦＡとダミーフィンＤＦＡ１との間に形成されている絶縁膜ＩＦ３では、他のフィンＦＡの間に形成されている絶縁膜ＩＦ３と同様に、ドライエッチングの進行が早くなる。
このため、図４２の工程で、絶縁膜ＩＦ３および絶縁膜ＩＦ５を後退させた際に、互いに隣接する複数のフィンＦＡの間に形成されている素子分離部ＳＴＩの上面の位置、および、フィンＦＡとダミーフィンＤＦＡ１との間に形成されている素子分離部ＳＴＩの上面の位置を、シャント領域ＳＲに形成された素子分離部ＳＴＩの上面の位置よりも低くすることができる。従って、メモリセル形成領域ＭＲの全体で、各メモリセルＭＣのドレイン電流がばらつくような不具合を抑制することができる。
また、実施の形態１と同様に、互いに隣接する複数のフィンＦＡの間に形成されている素子分離部ＳＴＩの上面の位置をＨ１とし、フィンＦＡとダミーフィンＤＦＡ１との間に形成されている素子分離部ＳＴＩの上面の位置をＨ２とし、シャント領域ＳＲに形成された素子分離部ＳＴＩの上面の位置をＨ３とした場合、（Ｈ２－Ｈ１）の絶対値は、（Ｈ３－Ｈ２）の絶対値よりも小さい。そして、（Ｈ２－Ｈ１）の絶対値は、（Ｈ３－Ｈ１）の絶対値の２分の１より小さいことが好ましく、（Ｈ３－Ｈ１）の絶対値の４分の１より小さいことがより好ましい。また、（Ｈ２－Ｈ１）の絶対値はゼロであることが最も好ましい。
（変形例３）
以下に、図４３を用いて、変形例３の半導体装置の製造方法を説明する。なお、以下の説明では、実施の形態２との相違点を主に説明する。
実施の形態２では、シャント領域ＳＲにおいて、図３８の工程でエッチングの対象となったダミーフィンＤＦＡ２の一部を残していた。これに対して、変形例３では、シャント領域ＳＲにおいて、エッチングの対象となったダミーフィンＤＦＡ２を残さないようにしている。
図４３は、実施の形態２の図３８に対応する製造工程である。レジストパターンＲＰ５をマスクとして異方性エッチング処理を行うことで、シャント領域ＳＲに形成されている絶縁膜ＩＦ３およびダミーフィンＤＦＡ２をエッチングする。この時、ダミーフィンＤＦＡ２が完全に除去されるように、半導体基板ＳＢの一部もエッチングしている。このため、素子分離部ＳＴＩ形成後には、シャント領域ＳＲにおける素子分離部ＳＴＩの下の半導体基板ＳＢの上面の位置は、メモリセル形成領域ＭＲにおける素子分離部ＳＴＩの下の半導体基板ＳＢの上面の位置よりも低くなっている。
その後の製造工程は、実施の形態２の図４０以降と同様である。
このような変形例３の製造方法においても、実施の形態２とほぼ同様の効果を得ることができる。
また、実施の形態２では、変形例３と比較して、エッチング処理の時間が短い分、製造工程を簡略化できるというメリットがある。しかし、変形例３のように、ダミーフィンＤＦＡ２を完全に除去し、素子分離部ＳＴＩの深さを深くすることで、シャント領域ＳＲを介して隣接するメモリセルＭＣの間、または、フラッシュメモリ回路ブロックＣ１と他の回路ブロックなどとの間の耐圧を向上させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
例えば、上記実施の形態では、素子分離部ＳＴＩの面積が広い領域として、シャント領域ＳＲを例示したが、素子分離部ＳＴＩの面積が広い領域は、例えばフラッシュメモリ回路ブロックＣ１またはＥＥＰＲＯＭ回路ブロックＣ２の外周部、すなわち複数のメモリセルＭＣからなるメモリアレイの端部であってもよい。言い換えれば、素子分離部ＳＴＩの面積が広い領域は、フラッシュメモリ回路ブロックＣ１またはＥＥＰＲＯＭ回路ブロックＣ２の最外周に形成されているフィンＦＡと、他の回路ブロック（Ｃ３～Ｃ６）の最外周に形成されているフィンＦＡとの間の領域であってもよい。
また、ゲート絶縁膜ＧＦ１を構成する材料として、酸化シリコン膜に代えて、高誘電率膜（Ｈｉｇｈ－ｋ膜）を適用してもよい。高誘電率膜は、例えば酸化金属膜であり、酸化シリコンよりも誘電率が高い絶縁材料からなる。このような高誘電率膜として、例えば酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜および酸化タンタル膜を適用することができる。
また、ゲート絶縁膜ＧＦ２に含まれる電荷蓄積層を構成する材料として、窒化シリコン膜に代えて、例えばハフニウムシリケート膜（ＨｆＳｉＯ膜）のような酸化金属膜を適用してもよい。
その他、上記実施の形態に記載された内容の一部を以下に記載する。
［付記１］
メモリセル形成領域、シャント領域、および、前記メモリセル形成領域と前記シャント領域との間に位置するダミーセル領域を有する半導体装置であって、
半導体基板の上面上に形成された素子分離部と、
前記半導体基板の一部であり、前記素子分離部の上面から突出し、平面視における第１方向に延在し、且つ、前記第１方向と交差する第２方向において互いに隣接するように形成された複数のフィンと、
を有し、
前記複数のフィンは、前記メモリセル形成領域に形成された複数の第１フィン、および、前記ダミーセル領域に形成された第２フィンを有し、
前記第２方向において、前記複数のフィンは、互いに等間隔になるように形成され、
互いに隣接する前記複数の第１フィンの間に形成されている前記素子分離部の前記上面の位置をＨ１とし、前記第２フィンに最も近い前記第１フィンと前記第２フィンとの間に形成されている前記素子分離部の前記上面の位置をＨ２とし、前記シャント領域に形成されている前記素子分離部の前記上面の位置をＨ３とした場合、（Ｈ２－Ｈ１）の絶対値は、（Ｈ３－Ｈ２）の絶対値よりも小さい、半導体装置。
［付記２］
付記１記載の半導体装置において、
電荷蓄積層を含む第１ゲート絶縁膜を介して前記複数のフィンに跨り、且つ、前記シャント領域において前記素子分離部上に位置するように、前記第２方向に延在する第１ゲート電極を更に有する、半導体装置。
［付記３］
付記２記載の半導体装置において、
前記記複数の第１フィンには、それぞれ不揮発性メモリセルが形成され、
前記第２フィンには、前記不揮発性メモリセルとして機能しないダミー素子が形成されている、半導体装置。
［付記４］
付記３記載の半導体装置において、
前記シャント領域には、前記素子分離部から突出した前記複数のフィンが形成されていない、半導体装置。
［付記５］
付記４記載の半導体装置において、
前記シャント領域の前記第１ゲート電極上に形成されたプラグを更に有し、
前記メモリセル形成領域および前記ダミーセル領域の前記第１ゲート電極上には、前記プラグが形成されていない、半導体装置。
［付記６］
付記１記載の半導体装置において、
前記シャント領域には、前記メモリセル形成領域に形成されている前記複数のフィンよりも高さの低い複数の第３フィンが形成され、
前記複数の第３フィンの各々の上面は、前記素子分離部によって覆われている、半導体装置。
［付記７］
付記１記載の半導体装置において、
前記シャント領域における前記素子分離部の下の前記半導体基板の上面の位置は、前記メモリセル形成領域における前記素子分離部の下の前記半導体基板の上面の位置よりも低い、半導体装置。
［付記８］
付記１記載の半導体装置において、
前記素子分離部は、酸化シリコン膜を含む、半導体装置。
Ｃ１～Ｃ６ 回路
ＣＦ 導電性膜
ＣＧ 制御ゲート電極
ＣＨＰ 半導体チップ
ＤＦＡ、ＤＦＡ１、ＤＦＡ２ ダミーフィン
ＤＲ ダミーセル領域
ＥＳ エッチングストッパ膜
ＦＡ フィン
ＦＧ 導電性膜
ＧＦ１、ＧＦ２ ゲート絶縁膜
ＨＭ ハードマスク
ＩＦ１～ＩＦ５ 絶縁膜
ＩＬ１、ＩＬ２ 層間絶縁膜
Ｌ１～Ｌ５ 距離
ＭＣ メモリセル
ＭＣＲ メモリセル形成領域
ＭＤ 拡散領域（不純物領域）
ＭＧ メモリゲート電極
ＭＰ マスクパターン
ＭＳ 拡散領域（不純物領域）
ＰＧ プラグ
ＲＰ１～ＲＰ５ レジストパターン
ＰＷ ウェル領域
ＳＢ 半導体基板
ＳＩ１、ＳＩ２ シリサイド層
ＳＲ シャント領域
ＳＴＩ 素子分離部
ＳＷ サイドウォールスペーサ

Claims (11)

  1. （ａ）半導体基板の上面の一部を後退させることで、前記半導体基板の一部であり、後退させた前記半導体基板の前記上面から突出し、且つ、平面視における第１方向に延在する複数のフィンを、前記第１方向と交差する第２方向において互いに隣接するように形成する工程、
    （ｂ）前記複数のフィンの間を埋め込むように、前記複数のフィンの各々の上面上に、第１絶縁膜を形成する工程、
    （ｃ）前記第１絶縁膜の上面の位置が、前記複数のフィンの各々の前記上面の位置よりも低くなるように、前記第１絶縁膜を後退させることで、前記複数のフィンの上部を前記第１絶縁膜から突出させる工程、
    を有し、
    前記複数のフィンは、第１フィン、前記第１フィンに隣接する第２フィン、前記第２フィンに隣接する第３フィンおよび前記第３フィンに隣接する第４フィンを含み、
    前記第１フィンと前記第２フィンとの間の距離は、前記第３フィンと前記第４フィンとの間の距離よりも短く、且つ、前記第２フィンと前記第３フィンとの間の距離よりも長く、
    前記（ｃ）工程後、前記第１フィンと前記第２フィンとの間に形成されている前記第１絶縁膜の上面の位置、および、前記第２フィンと前記第３フィンとの間に形成されている前記第１絶縁膜の上面の位置は、前記第３フィンと前記第４フィンとの間に形成されている前記第１絶縁膜の上面の位置よりも低く、
    前記（ａ）工程は、
    （ａ１）前記半導体基板上に、複数のマスクパターンを形成する工程、
    （ａ２）前記複数のマスクパターンを覆うように、前記半導体基板上に、前記複数のマスクパターンと異なる材料からなるハードマスク材を形成する工程、
    （ａ３）前記ハードマスク材に対して異方性エッチング処理を行うことで、前記複数のマスクパターンの各々の側面に、前記ハードマスク材からなる複数のハードマスクを形成する工程、
    （ａ４）前記（ａ３）工程後、前記複数のマスクパターンを除去する工程、
    （ａ５）前記（ａ４）工程後、前記複数のハードマスクをマスクとして、前記半導体基板の前記上面の一部を後退させることで、前記複数のフィンを形成する工程、
    を有し、
    前記複数のマスクパターンは、互いに隣接する第３マスクパターンおよび第４マスクパターンを有し、
    前記第２方向において、第３マスクパターンと第４マスクパターンとの間の距離は、他の前記複数のマスクパターンが互いに隣接する距離よりも短く、
    前記第２フィンを形成するための前記ハードマスクは、前記第２方向における前記第３マスクパターンの２つの側面のうち、前記第４マスクパターンに近い側面に形成され、
    前記第３フィンを形成するための前記ハードマスクは、前記第２方向における前記第４マスクパターンの２つの側面のうち、前記第３マスクパターンに近い側面に形成される、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記第１フィンと前記第２フィンとの間に形成されている前記第１絶縁膜の上面の位置をＨ１とし、前記第２フィンと前記第３フィンとの間に形成されている前記第１絶縁膜の上面の位置をＨ２とし、前記第３フィンと前記第４フィンとの間に形成されている前記第１絶縁膜の上面の位置をＨ３とした場合、（Ｈ２－Ｈ１）の絶対値は、（Ｈ３－Ｈ２）の絶対値よりも小さい、半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記（ｃ）工程は、
    （ｃ１）前記第１絶縁膜を研磨する工程、
    （ｃ２）前記（ｃ１）工程後、前記第１絶縁膜に対して異方性エッチング処理を行うことで、前記複数のフィンの前記上部を前記第１絶縁膜から突出させる工程、
    を有する、半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、
    （ｄ）前記（ｂ）工程と前記（ｃ）工程との間に、前記第１絶縁膜に対して熱処理を行う工程、
    を更に有し、
    前記（ｃ２）工程時に、前記第１フィンと前記第２フィンとの間に形成されている前記第１絶縁膜の膜質は、前記第２フィンと前記第３フィンとの間に形成されている前記第１絶縁膜の膜質よりも柔らかく、前記第２フィンと前記第３フィンとの間に形成されている前記第１絶縁膜の膜質は、前記第３フィンと前記第４フィンとの間に形成されている前記第１絶縁膜の膜質よりも柔らかい、半導体装置の製造方法。
  5. （ａ）半導体基板上に、複数のマスクパターンを形成する工程、
    （ｂ）前記複数のマスクパターンを覆うように、前記半導体基板上に、前記複数のマスクパターンと異なる材料からなるハードマスク材を形成する工程、
    （ｃ）前記ハードマスク材に対して異方性エッチング処理を行うことで、前記複数のマスクパターンの各々の側面に、前記ハードマスク材からなる複数のハードマスクを形成する工程、
    （ｄ）前記（ｃ）工程後、前記複数のマスクパターンを除去する工程、
    （ｅ）前記（ｄ）工程後、前記複数のハードマスクをマスクとして、前記半導体基板の上面の一部を後退させることで、前記半導体基板の一部であり、後退させた前記半導体基板の前記上面から突出し、且つ、平面視における第１方向に延在する複数のフィンを、前記第１方向と交差する第２方向において互いに隣接するように形成する工程、
    （ｆ）前記複数のフィンの間に第１絶縁膜を埋め込む工程、
    （ｇ）前記（ｆ）工程後、前記複数のフィンの一部、および、前記複数のフィンの間に埋め込まれた前記第１絶縁膜の一部を選択的に覆うレジストパターンを形成する工程、
    （ｈ）前記（ｇ）工程後、前記レジストパターンから露出している前記第１絶縁膜および前記複数のフィンをエッチングする工程、
    （ｉ）前記（ｈ）工程後、前記レジストパターンを除去する工程、
    （ｊ）前記（ｉ）工程後、前記第１絶縁膜および前記複数のフィンがエッチングされた領域に、第２絶縁膜を形成する工程、
    （ｋ）前記（ｊ）工程後、前記第１絶縁膜および前記第２絶縁膜の各々の上面の位置が、前記複数のフィンの各々の上面の位置よりも低くなるように、前記第１絶縁膜および前記第２絶縁膜を後退させることで、前記複数のフィンの上部を前記第１絶縁膜および前記第２絶縁膜から突出させる工程、
    を有し、
    前記複数のフィンは、第１フィン、前記第１フィンに隣接する第２フィン、前記第２フィンに隣接する第３フィンおよび前記第３フィンに隣接する第４フィンを含み、
    前記第１フィンと前記第２フィンとの間の距離は、前記第２フィンと前記第３フィンとの間の距離と同じであり、前記第３フィンと前記第４フィンとの間の距離よりも短く、
    前記第１フィンと前記第２フィンとの間、および、前記第２フィンと前記第３フィンとの間には、前記第１絶縁膜が形成され、
    前記第３フィンと前記第４フィンとの間には、前記第２絶縁膜が形成され、
    前記（ｋ）工程後、前記第１フィンと前記第２フィンとの間に形成されている前記第１絶縁膜の上面の位置、および、前記第２フィンと前記第３フィンとの間に形成されている前記第１絶縁膜の上面の位置は、前記第３フィンと前記第４フィンとの間に形成されている前記第２絶縁膜の上面の位置よりも低い、半導体装置の製造方法。
  6. 請求項５記載の半導体装置の製造方法において、
    前記第１フィンと前記第２フィンとの間に形成されている前記第１絶縁膜の上面の位置をＨ１とし、前記第２フィンと前記第３フィンとの間に形成されている前記第１絶縁膜の上面の位置をＨ２とし、前記第３フィンと前記第４フィンとの間に形成されている前記第１絶縁膜の上面の位置をＨ３とした場合、（Ｈ２－Ｈ１）の絶対値は、（Ｈ３－Ｈ２）の絶対値よりも小さい、半導体装置の製造方法。
  7. 請求項５記載の半導体装置の製造方法において、
    前記（ｈ）工程において、エッチングの対象となった前記複数のフィンは残されており、
    前記（ｋ）工程後、残された前記複数のフィンの各々の上面は、前記第２絶縁膜によって覆われている、半導体装置の製造方法。
  8. 請求項５記載の半導体装置の製造方法において、
    前記（ｈ）工程において、エッチングの対象となった前記複数のフィンが残されないように、前記半導体基板の一部もエッチングされる、半導体装置の製造方法。
  9. 請求項５記載の半導体装置の製造方法において、
    前記（ｆ）工程は、
    （ｆ１）前記複数のフィンの間を埋め込み、且つ、前記複数のハードマスクを覆う前記第１絶縁膜を形成する工程、
    （ｆ２）前記（ｆ１）工程後、前記第１絶縁膜に対して熱処理を行う工程、
    （ｆ３）前記（ｆ２）工程後、ＣＭＰ法による研磨処理によって、前記複数のフィンの各々の上面上の前記第１絶縁膜および前記複数のハードマスクを除去する工程、
    を有する、半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、
    前記（ｊ）工程において、前記第２絶縁膜は、前記複数のフィンの各々の上面上にも形成され、
    前記（ｋ）工程は、
    （ｋ１）前記第２絶縁膜を研磨する工程、
    （ｋ２）前記（ｋ１）工程後、前記第１絶縁膜および前記第２絶縁膜に対して異方性エッチング処理を行うことで、前記複数のフィンの前記上部を前記第１絶縁膜および前記第２絶縁膜から突出させる工程、
    を有する、半導体装置の製造方法。
  11. 請求項１０記載の半導体装置の製造方法において、
    （ｌ）前記（ｊ）工程と前記（ｋ）工程との間に、前記第１絶縁膜および前記第２絶縁膜に対して熱処理を行う工程、
    を更に有し、
    前記（ｋ２）工程時に、前記第１フィンと前記第２フィンとの間に形成されている前記第１絶縁膜の膜質、および、前記第２フィンと前記第３フィンとの間に形成されている前記第１絶縁膜の膜質は、前記第３フィンと前記第４フィンとの間に形成されている前記第２絶縁膜の膜質よりも柔らかい、半導体装置の製造方法。
JP2018189130A 2018-10-04 2018-10-04 半導体装置の製造方法 Active JP7042726B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018189130A JP7042726B2 (ja) 2018-10-04 2018-10-04 半導体装置の製造方法
US16/572,116 US11195953B2 (en) 2018-10-04 2019-09-16 Semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018189130A JP7042726B2 (ja) 2018-10-04 2018-10-04 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2020057735A JP2020057735A (ja) 2020-04-09
JP7042726B2 true JP7042726B2 (ja) 2022-03-28

Family

ID=70051031

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018189130A Active JP7042726B2 (ja) 2018-10-04 2018-10-04 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US11195953B2 (ja)
JP (1) JP7042726B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7458960B2 (ja) * 2020-11-10 2024-04-01 ルネサスエレクトロニクス株式会社 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008311503A (ja) 2007-06-15 2008-12-25 Toshiba Corp 半導体装置
JP2013038213A (ja) 2011-08-08 2013-02-21 Toshiba Corp 集積回路装置及びその製造方法
JP2018056453A (ja) 2016-09-30 2018-04-05 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6974981B2 (en) * 2002-12-12 2005-12-13 International Business Machines Corporation Isolation structures for imposing stress patterns
US7812375B2 (en) * 2003-05-28 2010-10-12 Samsung Electronics Co., Ltd. Non-volatile memory device and method of fabricating the same
TWI283482B (en) * 2006-06-05 2007-07-01 Promos Technologies Inc Multi-fin field effect transistor and fabricating method thereof
US7560785B2 (en) * 2007-04-27 2009-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having multiple fin heights
US20090321834A1 (en) * 2008-06-30 2009-12-31 Willy Rachmady Substrate fins with different heights
US8263462B2 (en) * 2008-12-31 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric punch-through stoppers for forming FinFETs having dual fin heights
US9087725B2 (en) * 2009-12-03 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with different fin height and EPI height setting
US20110147848A1 (en) * 2009-12-23 2011-06-23 Kuhn Kelin J Multiple transistor fin heights
US20120032267A1 (en) * 2010-08-06 2012-02-09 International Business Machines Corporation Device and method for uniform sti recess
US8461008B2 (en) * 2011-08-15 2013-06-11 GlobalFoundries, Inc. Methods for fabricating FinFET integrated circuits in bulk semiconductor substrates
US9287385B2 (en) * 2011-09-01 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-fin device and method of making same
JP2013058688A (ja) * 2011-09-09 2013-03-28 Toshiba Corp 半導体装置の製造方法
US8476137B1 (en) * 2012-02-10 2013-07-02 Globalfoundries Inc. Methods of FinFET height control
US8361894B1 (en) * 2012-04-04 2013-01-29 Globalfoundries Inc. Methods of forming FinFET semiconductor devices with different fin heights
KR101961322B1 (ko) * 2012-10-24 2019-03-22 삼성전자주식회사 매립 채널 어레이를 갖는 반도체 소자
US9318367B2 (en) * 2013-02-27 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structure with different fin heights and method for forming the same
US9530654B2 (en) * 2013-04-15 2016-12-27 Globalfoundaries Inc. FINFET fin height control
US9035425B2 (en) * 2013-05-02 2015-05-19 United Microelectronics Corp. Semiconductor integrated circuit
US9087869B2 (en) * 2013-05-23 2015-07-21 International Business Machines Corporation Bulk semiconductor fins with self-aligned shallow trench isolation structures
US9324790B2 (en) * 2013-11-19 2016-04-26 International Business Machines Corporation Self-aligned dual-height isolation for bulk FinFET
TWI552232B (zh) * 2013-11-25 2016-10-01 Nat Applied Res Laboratories The Method and Structure of Fin - type Field Effect Transistor
US9184087B2 (en) * 2013-12-27 2015-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming FinFETs with different fin heights
US20150206759A1 (en) * 2014-01-21 2015-07-23 United Microelectronics Corp. Semiconductor structure and manufacturing method thereof
CN105097686B (zh) * 2014-04-25 2018-04-13 中芯国际集成电路制造(上海)有限公司 鳍片式场效应晶体管及其制造方法
US9385123B2 (en) * 2014-05-20 2016-07-05 International Business Machines Corporation STI region for small fin pitch in FinFET devices
US9362176B2 (en) * 2014-06-30 2016-06-07 Globalfoundries Inc. Uniform exposed raised structures for non-planar semiconductor devices
US9324799B2 (en) * 2014-09-09 2016-04-26 Globalfoundries Inc. FinFET structures having uniform channel size and methods of fabrication
US9293459B1 (en) * 2014-09-30 2016-03-22 International Business Machines Corporation Method and structure for improving finFET with epitaxy source/drain
US9653605B2 (en) * 2014-10-17 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device and method for forming the same
US9455198B1 (en) * 2014-12-08 2016-09-27 Globalfoundries Inc. Methods of removing fins so as to form isolation structures on products that include FinFET semiconductor devices
US9397099B1 (en) * 2015-01-29 2016-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a plurality of fins and method for fabricating the same
US9418994B1 (en) * 2015-03-26 2016-08-16 Taiwan Semiconductor Manufacturing Co., Ltd Fin field effect transistor (FinFET) device structure
US10312149B1 (en) * 2015-03-26 2019-06-04 Taiwan Semiconductor Manufacturing Co., Ltd Fin field effect transistor (FinFET) device structure and method for forming the same
KR102310076B1 (ko) * 2015-04-23 2021-10-08 삼성전자주식회사 비대칭 소스/드레인 포함하는 반도체 소자
KR102270920B1 (ko) * 2015-06-10 2021-06-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
JP6557095B2 (ja) 2015-08-26 2019-08-07 ルネサスエレクトロニクス株式会社 半導体装置
US9905467B2 (en) * 2015-09-04 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US9607985B1 (en) * 2015-09-25 2017-03-28 United Microelectronics Corp. Semiconductor device and method of fabricating the same
KR102480447B1 (ko) * 2015-11-20 2022-12-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9735156B1 (en) * 2016-01-26 2017-08-15 Samsung Electronics Co., Ltd. Semiconductor device and a fabricating method thereof
US10438948B2 (en) * 2016-01-29 2019-10-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method and device of preventing merging of resist-protection-oxide (RPO) between adjacent structures
US20170256555A1 (en) * 2016-03-07 2017-09-07 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing semiconductor device
TWI627665B (zh) * 2016-04-06 2018-06-21 瑞昱半導體股份有限公司 鰭式場效電晶體及其製造方法
KR102481479B1 (ko) * 2016-04-29 2022-12-26 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
US10910223B2 (en) * 2016-07-29 2021-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Doping through diffusion and epitaxy profile shaping
US10297555B2 (en) * 2016-07-29 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure having crown-shaped semiconductor strips and recesses in the substrate from etched dummy fins
US9660028B1 (en) * 2016-10-31 2017-05-23 International Business Machines Corporation Stacked transistors with different channel widths
US10157770B2 (en) * 2016-11-28 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having isolation structures with different thickness and method of forming the same
US10026737B1 (en) * 2016-12-30 2018-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN108962753A (zh) * 2017-05-19 2018-12-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10083873B1 (en) * 2017-06-05 2018-09-25 Globalfoundries Inc. Semiconductor structure with uniform gate heights
US10109531B1 (en) * 2017-06-08 2018-10-23 United Microelectronics Corp. Semiconductor structure having a bump lower than a substrate base and a width of the bump larger than a width of fin shaped structures, and manufacturing method thereof
US10276720B2 (en) * 2017-08-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming fin field effect transistor (FINFET) device structure
KR102527383B1 (ko) * 2017-09-15 2023-04-28 삼성전자주식회사 핀형 활성 영역을 가지는 반도체 소자
KR102342551B1 (ko) * 2017-09-25 2021-12-23 삼성전자주식회사 아이솔레이션 영역을 포함하는 반도체 소자
US10680109B2 (en) * 2017-09-28 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS semiconductor device having fins and method of fabricating the same
US10510580B2 (en) * 2017-09-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy fin structures and methods of forming same
KR102392058B1 (ko) * 2017-11-06 2022-04-28 삼성전자주식회사 집적회로 소자의 제조 방법
US10396184B2 (en) * 2017-11-15 2019-08-27 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device fins
US10832965B2 (en) * 2018-01-11 2020-11-10 Globalfoundries Inc. Fin reveal forming STI regions having convex shape between fins
US10312150B1 (en) * 2018-03-13 2019-06-04 Globalfoundries Inc. Protected trench isolation for fin-type field-effect transistors
CN110581128B (zh) * 2018-06-07 2022-05-10 联华电子股份有限公司 半导体结构及其制作方法
KR102550651B1 (ko) * 2018-06-22 2023-07-05 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US10720526B2 (en) * 2018-06-29 2020-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Stress modulation for dielectric layers
US10763118B2 (en) * 2018-07-11 2020-09-01 International Business Machines Corporation Cyclic selective deposition for tight pitch patterning
US10672643B2 (en) * 2018-08-22 2020-06-02 International Business Machines Corporation Reducing off-state leakage current in Si/SiGe dual channel CMOS
KR102663192B1 (ko) * 2018-09-06 2024-05-09 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US11217486B2 (en) * 2018-10-31 2022-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10818556B2 (en) * 2018-12-17 2020-10-27 United Microelectronics Corp. Method for forming a semiconductor structure
US11043596B2 (en) * 2019-06-25 2021-06-22 United Microelectronics Corp. Semiconductor device and fabrication method thereof
US11127639B2 (en) * 2019-08-22 2021-09-21 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with fin structures

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008311503A (ja) 2007-06-15 2008-12-25 Toshiba Corp 半導体装置
JP2013038213A (ja) 2011-08-08 2013-02-21 Toshiba Corp 集積回路装置及びその製造方法
JP2018056453A (ja) 2016-09-30 2018-04-05 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
US20200111902A1 (en) 2020-04-09
US11195953B2 (en) 2021-12-07
JP2020057735A (ja) 2020-04-09

Similar Documents

Publication Publication Date Title
JP7123622B2 (ja) 半導体装置およびその製造方法
CN107887392B (zh) 半导体器件及制造半导体器件的方法
US10062706B2 (en) Semiconductor device
US10483275B2 (en) Semiconductor device and method of manufacturing the same
JP6998267B2 (ja) 半導体装置およびその製造方法
US10797065B2 (en) Nonvolatile semiconductor storage device and method of manufacture thereof
US20210043753A1 (en) Semiconductor device and method of manufacturing thereof
TW201838193A (zh) 半導體裝置及半導體裝置之製造方法
JP6877319B2 (ja) 半導体装置およびその製造方法
JP6885787B2 (ja) 半導体装置および半導体装置の製造方法
US10229998B2 (en) Semiconductor device and method of manufacturing the same
TWI822805B (zh) 半導體元件及其製造方法
JP7042726B2 (ja) 半導体装置の製造方法
TW202224158A (zh) 半導體裝置
CN114512492A (zh) 半导体器件
JP2022082914A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210208

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211214

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20211216

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220208

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220222

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220315

R150 Certificate of patent or registration of utility model

Ref document number: 7042726

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150