JP7123622B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、特に、強誘電体膜を用いた記憶素子として用いられる半導体装置およびその製造方法に適用して有効な技術に関するものである。
近年、低電圧で動作する半導体記憶素子として、強誘電体層を用いた強誘電体メモリセルが開発されている。強誘電体メモリセルは、強誘電体層の分極の方向を制御することで、情報の書込み状態および消去状態を変化させる不揮発性メモリセルである。
特許文献１には、選択トランジスタの上方に形成された強誘電体層を、選択トランジスタの一方の拡散領域に電気的に接続させた不揮発性メモリセルが開示されている。
米国特許出願公開第２０１４／０３４０３７２号明細書
強誘電体層を構成するＨｆＯ２膜を用いた強誘電体メモリセルにおいて、ＨｆＯ２膜の結晶相は直方晶である必要がある。しかし、直方晶は準安定相であり、半導体装置の製造工程中において、半導体基板上にアモルファス（非晶質）のＨｆＯ２膜を形成した後、結晶化のために例えば７００～１０００℃程度の高温で熱処理を行うと、ＨｆＯ２膜の結晶相は単斜晶となるため、ＨｆＯ２膜は強誘電体ではなく常誘電体となる。強誘電体メモリセルにおいては、ゲート電極に正負の電圧を印加し、強誘電体層中の分極ドメインの反転を制御することによって、閾値電圧が制御される。このため、強誘電体層の結晶粒径および結晶配向性がばらつくことで、ゲート電圧に対する閾値電圧のばらつきが大きくなるという問題がある。すなわち、強誘電体層の結晶粒径および結晶配向を揃え、半導体装置の性能を向上させることが課題となる。
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置の製造方法は、（ａ）ハフニウム、酸素および第１元素を含む第１アモルファス膜を形成する工程、（ｂ）第１アモルファス膜上に、ハフニウム、酸素または前記第１元素の何れとも異なる第２元素を含む複数の粒を形成する工程、（ｃ）複数の粒上および第１アモルファス膜上に、ハフニウム、酸素および第１元素を含む第２アモルファス膜を形成する工程、を有する。更に、半導体装置の製造方法は、（ｄ）第２アモルファス膜上に、第１金属膜を形成する工程、（ｅ）（ｄ）工程後、熱処理を施すことで、第１アモルファス膜を結晶化して直方晶の第１強誘電体膜を形成し、第２アモルファス膜を結晶化して直方晶の第２強誘電体膜を形成する工程、を有する。
一実施の形態によれば、半導体装置の性能を向上させることができる。
実施の形態１の半導体装置である半導体チップの平面レイアウト図である。 実施の形態１の半導体装置の断面図である。 本願発明者の実験により得られたグラフである。 「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。 実施の形態１の半導体装置の製造工程を示す断面図である。 図５に続く半導体装置の製造工程を示す断面図である。 図６に続く半導体装置の製造工程を示す断面図である。 図７に続く半導体装置の製造工程を示す断面図である。 図８に続く半導体装置の製造工程を示す断面図である。 図９に続く半導体装置の製造工程を示す断面図である。 図１０に続く半導体装置の製造工程を示す断面図である。 図１１に続く半導体装置の製造工程を示す断面図である。 図１２に続く半導体装置の製造工程を示す断面図である。 図１３に続く半導体装置の製造工程を示す断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 図１５に続く半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す断面図である。 本願発明者の実験により得られたグラフである。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態４の半導体装置の断面図である。 実施の形態５の半導体装置の斜視図である。 実施の形態５の半導体装置の製造工程を示す断面図である。 検討例の半導体装置の製造工程を示す断面図である。
以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。
（実施の形態１）
本実施の形態における不揮発性メモリセルである強誘電体メモリセルを有する半導体装置について図面を参照しながら説明する。まず、強誘電体メモリセルを含むシステムが形成された半導体装置である半導体チップＣＨＰの平面レイアウト構成について、図１を用いて説明する。図１において、半導体チップＣＨＰは、強誘電体メモリ回路Ｃ１、ＣＰＵ（Central Processing Unit）回路Ｃ２、ＲＡＭ（Random Access Memory）回路Ｃ３、アナログ回路Ｃ４およびＩ／Ｏ（Input/Output）回路Ｃ５を有する。
強誘電体メモリ回路Ｃ１は、記憶情報を電気的に書き換え可能な回路を有し、半導体素子として、不揮発性メモリセルである複数の強誘電体メモリセルが形成される領域である。
ＣＰＵ回路Ｃ２は、１．５Ｖ程度の電圧で駆動するロジック回路を有し、半導体素子として、耐圧が低く、且つ、動作が速い低耐圧ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成されている領域である。
ＲＡＭ回路Ｃ３は、ＳＲＡＭ（Static RAM）を有し、半導体素子として、ＣＰＵ回路Ｃ２とほぼ同様の構造の低耐圧ＭＩＳＦＥＴが形成されている領域である。
アナログ回路Ｃ４は、アナログ回路を有し、半導体素子として、容量素子、抵抗素子、バイポーラトランジスタ、および、低耐圧ＭＩＳＦＥＴよりも耐圧が高く、且つ、６Ｖ程度の電圧で駆動する高耐圧ＭＩＳＦＥＴなどが形成されている領域である。
Ｉ／Ｏ回路Ｃ５は、入出力回路を有し、半導体素子として、アナログ回路Ｃ４とほぼ同様の高耐圧ＭＩＳＦＥＴが形成されている領域である。
＜半導体装置の構造＞
以下に、図２および図３を用いて、本実施の形態の半導体装置の構造について説明する。本実施の形態では、半導体装置の構造の一例として、強誘電体メモリ回路Ｃ１において形成される強誘電体メモリセルＭＣ、および、ＣＰＵ回路Ｃ２において形成される低耐圧ＭＩＳＦＥＴ１Ｑについて説明する。
図２に示されるように、本実施の形態の半導体装置は、強誘電体メモリセルＭＣが形成される領域ＭＲと、低耐圧ＭＩＳＦＥＴ１Ｑが形成される領域ＬＲとを備える。
半導体基板（半導体ウェハ）ＳＢは、例えば１～１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコン（Ｓｉ）などからなる。領域ＭＲの半導体基板ＳＢには、ｐ型のウェル領域ＰＷ１が形成されており、領域ＬＲの半導体基板ＳＢには、ｐ型のウェル領域ＰＷ２が形成されている。ウェル領域ＰＷ１およびウェル領域ＰＷ２には、複数の素子分離部ＳＴＩが形成されている。素子分離部ＳＴＩは、半導体基板ＳＢに形成された溝内に、酸化シリコン膜などの絶縁膜が埋め込まれることで構成されている。
まず、領域ＭＲの強誘電体メモリセルＭＣの構造について説明する。本実施の形態では、強誘電体メモリセルＭＣとして、強誘電体層ＦＥＬをトランジスタ構造に適用したＭＦＩＳ（Metal Ferroelectric Insulator Semiconductor）構造と呼ばれるメモリセルを例示する。
領域ＭＲにおいて、ウェル領域ＰＷ１を含む半導体基板ＳＢ上には、絶縁膜ＩＦ１が形成されている。絶縁膜ＩＦ１は、例えば酸化シリコン膜であり、例えば１ｎｍ～３ｎｍの厚さを有する。絶縁膜ＩＦ１は、半導体基板ＳＢと後述の強誘電体層ＦＥＬとの界面を安定させる目的、または、強誘電体メモリセルＭＣの動作時に、後述のゲート電極Ｇ１に電圧を加えた際に、半導体基板ＳＢから電子が強誘電体層ＦＥＬに入ることを防止する目的で設けられて膜である。従って、これらの目的が達成できるならば、絶縁膜ＩＦ１が設けられていなくてもよい場合もある。
絶縁膜ＩＦ１上には、強誘電体層ＦＥＬが形成されている。強誘電体層ＦＥＬは、強誘電体膜ＦＥ１、強誘電体膜ＦＥ２、および、強誘電体膜ＦＥ１と強誘電体膜ＦＥ２との間に形成された複数の粒ＧＲを有する。
強誘電体膜ＦＥ１および強誘電体膜ＦＥ２の各々は、酸化金属膜からなり、例えば窒化シリコン膜よりも高い誘電率を有する高誘電率膜である。また、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２の各々の厚さは、例えば５ｎｍである。この場合、強誘電体層ＦＥＬの厚さは、例えば１０ｎｍとなる。
また、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２の各々は、電界（電場）を印加すると誘電分極が生じ、電界を取り去っても分極が０にならない物質、つまり強誘電体により構成されている絶縁膜である。すなわち、電界が印加されていない状態でも、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２に分極が残る。強誘電体は、外部に電場がなくても電気双極子が整列しており、且つ、双極子の方向が電場によって変化できる物質である。
そして、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２の各々は、直方晶の結晶である必要がある。言い換えれば、主に直方晶以外の結晶により構成される膜は、常誘電体膜である。したがって、強誘電体メモリセルＭＣでは、強誘電体層ＦＥＬの残留分極の増大、強誘電体としての性能の向上、および、強誘電体メモリセルＭＣの駆動電力の低減を実現するために、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２を構成する結晶を出来るだけ直方晶で形成する必要がある。
本実施の形態において、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２の各々は、例えば、ハフニウム（Ｈｆ）、酸素（Ｏ）、および、第１元素としてジルコニウム（Ｚｒ）を含む材料からなる絶縁膜である。第１元素は、ジルコニウムに代えて、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、イットリウム（Ｙ）、ランタン（Ｌａ）またはイッテルビウム（Ｙｂ）の何れかであってもよい。
強誘電体膜ＦＥ１と強誘電体膜ＦＥ２との間には、強誘電体層ＦＥＬの一部として、複数の粒ＧＲが形成されている。後述のように、複数の粒ＧＲは、強誘電体層ＦＥＬの製造工程中において、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２を直方晶の結晶とするための結晶核として機能する。従って、複数の粒ＧＲは、互いに分離されている複数の粒からなる。言い換えれば、複数の粒ＧＲは、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２のように連続的に形成された膜ではなく、不連続的に形成されている。仮に、複数の粒ＧＲの各々が結びついて膜として形成されていると、複数の粒ＧＲの結晶核として機能が低下することになる。
複数の粒ＧＲは、ハフニウム、酸素または第１元素の何れとも異なる第２元素を含む。第２元素は、例えばアルミニウム（Ａｌ）である。また、第２元素は、アルミニウムに代えて、炭素（Ｃ）、窒素（Ｎ）、フッ素（Ｆ）またはチタン（Ｔｉ）の何れかであってもよい。本実施の形態において、複数の粒ＧＲの各々は、１つの原子、または、２～４個の原子の集合体から構成される。
また、複数の粒ＧＲは、強誘電体層ＦＥＬの製造工程中に、強誘電体膜ＦＥ１と強誘電体膜ＦＥ２との界面付近において、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２に含まれる物質と結合している場合もある。すなわち、複数の粒ＧＲは、最終的には、アルミニウム、炭素、窒素、フッ素若しくはチタン、または、これらとハフニウム、酸素若しくは上記第１元素とが結合した化合物の何れかである。
図３は、本願発明者の実験により得られたグラフであり、縦軸は複数の粒ＧＲの濃度の高さを示し、横軸は強誘電体層ＦＥＬ中における膜厚方向の厚さを示している。また、ここでは、複数の粒ＧＲとしてアルミニウム（Ａｌ）を用いた場合の測定結果が示されている。図３において、実線はアルミニウム（Ａｌ）の濃度を示し、一点鎖線はハフニウム（Ｈｆ）の濃度を示している。なお、図３には、実施の形態１のグラフだけでなく、後述の実施の形態２のグラフも示されている。
図３中の実施の形態１のグラフを参照すると、強誘電体層ＦＥＬ中のうち、強誘電体膜ＦＥ１と強誘電体膜ＦＥ２との界面付近において、アルミニウム（Ａｌ）の濃度のピークが大きい。そして、強誘電体膜ＦＥ１の下面付近、および、強誘電体膜ＦＥ２の上面付近において、アルミニウム（Ａｌ）の濃度のピークが小さい、または、アルミニウム（Ａｌ）の濃度のピークが存在していない。従って、アルミニウムの一部は、強誘電体膜ＦＥ１中および強誘電体膜ＦＥ２中に存在しているが、アルミニウムの大部分は、強誘電体膜ＦＥ１と強誘電体膜ＦＥ２との界面付近に存在していることが判る。上述のように、強誘電体膜ＦＥ１と強誘電体膜ＦＥ２との界面付近には、アルミニウム、および、アルミニウムと強誘電体膜ＦＥ１および強誘電体膜ＦＥ２に含まれる物質とが結合した化合物が存在している。すなわち、アルミニウムまたはアルミニウム化合物は、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２の全体に拡散しておらず、強誘電体膜ＦＥ１と強誘電体膜ＦＥ２との界面付近に留まっていることが判る。
このように、複数の粒ＧＲの濃度のピークは、強誘電体膜ＦＥ１の下面に近い位置、および、強誘電体膜ＦＥ２の上面に近い位置よりも、強誘電体膜ＦＥ１と強誘電体膜ＦＥ２との界面に近い位置において大きい。従って、複数の粒ＧＲが、強誘電体膜ＦＥ１と強誘電体膜ＦＥ２との界面付近に存在しているので、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２の各々が、均一性の高い結晶粒径を有し、直方晶の結晶として形成されることが容易となっている。従って、強誘電体層ＦＥＬを強誘電体メモリセルＭＣに適用した際に、強誘電体層ＦＥＬの分極反転に伴って、閾値電圧のばらつきが大きくなるという問題を抑制できるので、強誘電体メモリセルＭＣの書き換え耐性が低下する、または、リテンションが低下するような問題を抑制することができる。すなわち、本実施の形態の技術によって、半導体装置の性能を向上させることができる。
また、強誘電体層ＦＥＬ内において、ハフニウムの比率と、第１元素（Ｚｒなど）の比率と、第２元素（粒ＧＲ）の比率とを比較すると、第２元素の比率は、ハフニウムの比率および第１元素の比率よりも小さい。具体的には、ハフニウムの比率と、第１元素の比率と、第２元素の比率との合計を１００％とした時、強誘電体層ＦＥＬ内において、ハフニウムの比率は３０％～５０％の範囲内であり、第１元素の比率は３０％～５０％の範囲内であり、第２元素の比率は０．５％～５．０％の範囲内である。
強誘電体層ＦＥＬ上には、金属膜ＭＦ１が形成されている。金属膜ＭＦ１は、例えば窒化チタン膜、窒化タンタル膜またはタングステン膜からなる導電性膜である。金属膜ＭＦ１の厚さは、例えば１０ｎｍ～２０ｎｍである。金属膜ＭＦ１は、強誘電体層ＦＥＬの製造工程中に、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２に応力を与え、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２の各々の結晶の配向性を制御するために設けられたキャップ膜である。従って、強誘電体層ＦＥＬの形成後に、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２の各々が直方晶の結晶として存在できる場合には、金属膜ＭＦ１を除去しても構わない。しかし、金属膜ＭＦ１を除去したことで、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２の各々の結晶の配向性がばらつく場合もあるので、金属膜ＭＦ１を残しておいた方が、より好ましい。なお、金属膜ＭＦ１を残した場合には、金属膜ＭＦ１は、後述のゲート電極Ｇ１の一部としても機能する。
金属膜ＭＦ１上には、ゲート電極Ｇ１が形成されている。ゲート電極Ｇ１は、例えばｎ型の不純物が導入された多結晶シリコン膜からなる導電性膜である。ゲート電極Ｇ１を構成する材料としては、多結晶シリコン膜に代えて、窒化チタン膜、アルミニウム膜若しくはタングステン膜などの金属膜、または、これらを適宜積層させた積層膜であってもよい。
ゲート電極Ｇ１の側面上には、サイドウォールスペーサＳＷが形成されている。サイドウォールスペーサＳＷは、例えば酸化シリコン膜と窒化シリコン膜との積層膜からなる。
サイドウォールスペーサＳＷ下のウェル領域ＰＷ１には、低濃度のｎ型不純物領域であるエクステンション領域ＥＸ１が形成されている。また、サイドウォールスペーサＳＷと整合する位置のウェル領域ＰＷ１には、エクステンション領域ＥＸ１よりも高濃度のｎ型不純物領域である拡散領域Ｄ１が形成されている。エクステンション領域ＥＸ１および拡散領域Ｄ１は、互いに接続されており、それぞれ強誘電体メモリセルＭＣのソース領域の一部またはドレイン領域の一部を構成している。
ゲート電極Ｇ１上および拡散領域Ｄ１上には、例えばコバルトシリサイド（ＣｏＳｉ２）、ニッケルシリサイド（ＮｉＳｉ）またはニッケルプラチナシリサイド（ＮｉＰｔＳｉ）からなるシリサイド層ＳＩが形成されている。シリサイド層ＳＩは、主に、後述のプラグＰＧとの接触抵抗を低減するために形成されている。
次に、領域ＬＲの低耐圧ＭＩＳＦＥＴ１Ｑの構造について説明する。
領域ＬＲにおいて、ウェル領域ＰＷ２を含む半導体基板ＳＢ上には、ゲート絶縁膜ＧＦが形成されている。ゲート絶縁膜ＧＦは、例えば酸化シリコン膜であり、例えば１ｎｍ～４ｎｍの厚さを有する。
ゲート絶縁膜ＧＦ上には、ゲート電極Ｇ２が形成されている。ゲート電極Ｇ２は、例えばｎ型の不純物が導入された多結晶シリコン膜からなる導電性膜である。ゲート電極Ｇ２を構成する材料としては、多結晶シリコン膜に代えて、窒化チタン膜、アルミニウム膜若しくはタングステン膜などの金属膜、または、これらを適宜積層させた積層膜であってもよい。
ゲート電極Ｇ２の側面上には、サイドウォールスペーサＳＷが形成されている。サイドウォールスペーサＳＷは、例えば酸化シリコン膜と窒化シリコン膜との積層膜からなる。
サイドウォールスペーサＳＷ下のウェル領域ＰＷ２には、低濃度のｎ型不純物領域であるエクステンション領域ＥＸ２が形成されている。また、サイドウォールスペーサＳＷと整合する位置のウェル領域ＰＷ２には、エクステンション領域ＥＸ２よりも高濃度のｎ型不純物領域である拡散領域Ｄ２が形成されている。エクステンション領域ＥＸ２および拡散領域Ｄ２は、それぞれＭＩＳＦＥＴ１Ｑのソース領域の一部またはドレイン領域の一部を構成している。
なお、領域ＭＲのエクステンション領域ＥＸ１の不純物濃度と、領域ＬＲのエクステンション領域ＥＸ２の不純物濃度とは、ほぼ同じである。また、領域ＭＲの拡散領域Ｄ１の不純物濃度と、領域ＬＲの拡散領域Ｄ２の不純物濃度とは、ほぼ同じである。
ゲート電極Ｇ２上および拡散領域Ｄ２上には、例えばコバルトシリサイド（ＣｏＳｉ２）、ニッケルシリサイド（ＮｉＳｉ）またはニッケルプラチナシリサイド（ＮｉＰｔＳｉ）からなるシリサイド層ＳＩが形成されている。シリサイド層ＳＩは、主に、後述のプラグＰＧとの接触抵抗を低減するために形成されている。
領域ＭＲに形成されている強誘電体メモリセルＭＣ上、および、領域ＬＲに形成されているＭＩＳＦＥＴ１Ｑ上には、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、例えば酸化シリコン膜である。層間絶縁膜ＩＬ１中には、複数のコンタクトホールが形成されており、複数のコンタクトホール内には、複数のプラグＰＧが形成されている。プラグＰＧは、例えば、チタン膜、窒化チタン膜、または、これらの積層膜からなるバリアメタル膜と、タングステンを主体とする導電性膜とからなる。プラグＰＧは、シリサイド層ＳＩを介して、拡散領域Ｄ１または拡散領域Ｄ２に電気的に接続されている。なお、図示はしていないが、層間絶縁膜ＩＬ１中には、ゲート電極Ｇ１およびゲート電極Ｇ１に電気的に接続するプラグＰＧも存在している。
また、図示は省略するが、プラグＰＧ上には、複数の配線が形成される。例えば、層間絶縁膜ＩＬ１上に、層間絶縁膜が形成され、この層間絶縁膜には、配線用の溝が形成されている。そして、この配線用の溝内に、例えば銅を主成分とする導電性膜が埋め込まれることで、プラグＰＧと接続する１層目の配線が形成されている。
＜強誘電体メモリセルＭＣの動作＞
次に、強誘電体メモリセルＭＣの動作例について、図４を参照して説明する。
図４は、強誘電体メモリセルＭＣのうち選択メモリセルについて、「書込」、「消去」および「読出」時における選択メモリセルの各部位への印加電圧の一例を示す表である。図４の表には、「書込」、「消去」および「読出」のそれぞれの動作時において、図２に示す強誘電体メモリセルＭＣのドレイン領域（一方の拡散領域Ｄ１）に印加する電圧Ｖｄ、ゲート電極ＣＧ１に印加する電圧Ｖｇ、ソース領域（他方の拡散領域Ｄ１）に印加する電圧Ｖｓ、および、ウェル領域ＰＷ１に印加する電圧Ｖｂが記載されている。なお、図４の表に示したものは、電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。
また、本実施の形態では、強誘電体層ＦＥＬの分極が上向きとなり、強誘電体メモリセルＭＣの閾値電圧が比較的高い状態になることを「書込」と定義する。そして、強誘電体層ＦＥＬの分極が下向きとなり、強誘電体メモリセルＭＣの閾値電圧が比較的低い状態になることを「消去」と定義する。
書込動作では、ゲート電極Ｇ１に負の電圧を印加することで行う。すなわち、例えば図４の「書込」の欄に示すような電圧を、書込みを行う選択メモリセルの各部位に印加する。これにより、強誘電体層ＦＥＬの分極が上向きとなり、強誘電体メモリセルＭＣの閾値電圧が上昇し、強誘電体層ＦＥＬは書込み状態となる。
消去動作では、ゲート電極Ｇ１に正の電圧を印加することで行う。すなわち、例えば図４の「消去」の欄に示すような電圧を、消去を行う選択メモリセルの各部位に印加する。これにより、強誘電体層ＦＥＬの分極が下向きとなり、強誘電体メモリセルＭＣの閾値電圧が低下し、強誘電体層ＦＥＬは消去状態となる。
読出動作では、例えば図４の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。ゲート電極Ｇ１に印加する電圧Ｖｇを、書込み状態における強誘電体層ＦＥＬの閾値電圧と、消去状態における強誘電体層ＦＥＬの閾値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
＜半導体装置の製造工程＞
以下に、図５～図１７を用いて、本実施の形態の半導体装置の製造方法について説明する。図５～図１７の各々は、強誘電体メモリセルＭＣが形成される領域ＭＲと、低耐圧ＭＩＳＦＥＴ１Ｑが形成される領域ＬＲとを示す断面図である。
図５は、素子分離部ＳＴＩ、ウェル領域ＰＷ１およびウェル領域ＰＷ２の形成工程を示している。
まず、例えばｐ型の不純物が導入された単結晶シリコンからなる半導体基板ＳＢを準備する。次に、半導体基板ＳＢに、フォトリソグラフィ法およびエッチング処理を用いて、溝を形成する。次に、溝内を埋め込むように酸化シリコン膜などの絶縁膜を形成し、その後、ＣＭＰ（Chemical Mechanical Polishing）法によって、溝外部の絶縁膜を除去することで、溝内に残された絶縁膜からなる素子分離部ＳＴＩを形成する。
次に、フォトリソグラフィ法およびイオン注入法を用いて、半導体基板ＳＢに不純物を導入することにより、領域ＭＲにおいて、ｐ型のウェル領域ＰＷ１を形成し、領域ＬＲにおいて、ｐ型のウェル領域ＰＷ２を形成する。
図６は、ゲート絶縁膜ＧＦの形成工程を示している。
まず、領域ＭＲのウェル領域ＰＷ１、および、領域ＬＲのウェル領域ＰＷ２を含む半導体基板ＳＢ上に対して、例えば酸素を含む雰囲気中で熱処理を施すことで、領域ＭＲおよび領域ＬＲの半導体基板ＳＢ上に、例えば酸化シリコンからなるゲート絶縁膜ＧＦを形成する。ゲート絶縁膜ＧＦの厚さは、例えば１ｎｍ～３ｎｍである。次に、領域ＭＲを開口し、且つ、領域ＬＲを覆うパターンを有するレジストパターンＲＰ１を形成する。次に、レジストパターンＲＰ１をマスクとしてエッチング処理を行うことで、領域ＬＲのゲート絶縁膜ＧＦが残されるように、領域ＭＲのゲート絶縁膜ＧＦを除去する。その後、レジストパターンＲＰ１を例えばアッシング処理によって除去する。
図７は、絶縁膜ＩＦ１の形成工程を示している。
半導体基板ＳＢ上に対して、例えば酸素を含む雰囲気中で熱処理を施すことで、領域ＭＲの半導体基板ＳＢ上に、例えば酸化シリコンからなる絶縁膜ＩＦ１を形成する。絶縁膜ＧＦの厚さは、例えば１ｎｍ～３ｎｍである。なお、この時、領域ＬＲにはゲート絶縁膜ＧＦが形成されているが、この熱酸化処理によって、ゲート絶縁膜ＧＦの厚さが若干増加する。
図８は、アモルファス膜ＡＭ１の形成工程を示している。
領域ＭＲの絶縁膜ＩＦ１上、および、領域ＬＲのゲート絶縁膜ＧＦ上に、例えばＡＬＤ（Atomic Layer Deposition）法によって、アモルファス膜（非晶質膜）ＡＭ１を形成する。アモルファス膜ＡＭ１の厚さは、例えば５ｎｍである。アモルファス膜ＡＭ１は、例えば、ハフニウム（Ｈｆ）、酸素（Ｏ）、および、第１元素としてジルコニウム（Ｚｒ）を含む材料からなる膜である。また、第１元素は、ジルコニウムに代えて、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、イットリウム（Ｙ）、ランタン（Ｌａ）またはイッテルビウム（Ｙｂ）の何れかであってもよい。
図９は、複数の粒ＧＲの形成工程を示している。
図８のアモルファス膜ＡＭ１形成工程で使用したＡＬＤ装置から、半導体ウェハを別の装置へ移し、図９の工程を実施する。本実施の形態では、領域ＭＲおよび領域ＬＲにおいて、アモルファス膜ＡＭ１上に、スパッタリング法によって、複数の粒ＧＲを形成する。複数の粒ＧＲは、互いに分離されている。言い換えれば、複数の粒ＧＲは、アモルファス膜ＡＭ１のように連続的に形成された膜ではなく、不連続的に形成されている。すなわち、複数の粒ＧＲは、アモルファス膜ＡＭ１の全体を覆っておらず、アモルファス膜ＡＭ１上に点在している。従って、アモルファス膜ＡＭ１の一部は複数の粒ＧＲによって覆われ、アモルファス膜ＡＭ１のその他の部分は複数の粒ＧＲから露出している。また、複数の粒ＧＲの一部は、アモルファス膜ＡＭ１の上面上に堆積するが、アモルファス膜ＡＭ１内の上面近傍に導入されている複数の粒ＧＲも存在する。このため、後述のアモルファス膜ＡＭ１などを結晶化させる工程において、複数の粒ＧＲが結晶核として機能することができる。
また、複数の粒ＧＲは、ハフニウム、酸素および第１元素の何れとも異なる第２元素を含む。第２元素は、例えばアルミニウム（Ａｌ）である。また、第２元素は、アルミニウムに代えて、炭素（Ｃ）、窒素（Ｎ）、フッ素（Ｆ）またはチタン（Ｔｉ）の何れかであってもよい。なお、本実施の形態では、第２元素がアルミニウムである場合を、代表的に例示して説明する。
また、複数の粒ＧＲは、スパッタリング法に代えて、ＣＶＤ（Chemical Vapor Deposition）法によって形成してもよいが、上述のように、複数の粒ＧＲは互いに分離するように形成することが好ましいため、複数の粒ＧＲの形成方法は、スパッタリング法で行うことが好ましい。また、アモルファス膜ＡＭ１の上面に対する複数の粒ＧＲの面密度は、５×１０１２／ｃｍ２～５×１０１４／ｃｍ２の範囲内である。これにより、複数の粒ＧＲの結晶粒径の半径を、例えば０．１ｎｍ～１ｎｍの範囲内で精密に制御することができる。
また、複数の粒ＧＲがアモルファス膜ＡＭ１中に拡散しすぎる事を防止するために、上記スパッタリング法は、１℃以上、且つ、１５０℃以下の範囲の温度で行われることが好ましい。
また、上述のように、複数の粒ＧＲを構成する第２元素は、アルミニウムに代えて他の元素であっても良いが、そのような場合、複数の粒ＧＲの形成方法は、スパッタリング法に代えて、イオン注入法を用いて行うこともできる。イオン注入法を用いる場合には、前記複数の粒ＧＲのドーズ量を、５×１０１２／ｃｍ２～５×１０１４／ｃｍ２の範囲内とする。
図１０は、アモルファス膜ＡＭ２の形成工程を示している。
領域ＭＲおよび領域ＬＲにおいて、複数の粒ＧＲ上およびアモルファス膜ＡＭ１上に、例えばＡＬＤ法によって、アモルファス膜（非晶質膜）ＡＭ２を形成する。この工程により、複数の粒ＧＲは、アモルファス膜ＡＭ２によって覆われる。アモルファス膜ＡＭ２の厚さは、例えば５ｎｍである。アモルファス膜ＡＭ２は、アモルファス膜ＡＭ１と同じ材料からなり、例えば、ハフニウム（Ｈｆ）、酸素（Ｏ）、および、第１元素としてジルコニウム（Ｚｒ）を含む材料からなる膜である。また、第１元素は、ジルコニウムに代えて、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、イットリウム（Ｙ）、ランタン（Ｌａ）またはイッテルビウム（Ｙｂ）の何れかであってもよい。
図１１は、金属膜ＭＦ１の形成工程を示している。
領域ＭＲおよび領域ＬＲにおいて、アモルファス膜ＡＭ２上に、例えばＣＶＤ法またはスパッタリング法を用いて、例えば窒化チタン、窒化タンタルまたはタングステンからなる金属膜ＭＦ１を形成する。金属膜ＭＦ１の厚さは、例えば１０ｎｍ～２０ｎｍである。金属膜ＭＦ１は、主に、アモルファス膜ＡＭ１およびアモルファス膜ＡＭ２に応力を加えるために設けられている。
図１２は、強誘電体膜ＦＥ１、強誘電体膜ＦＥ２および強誘電体層ＦＥＬの形成工程を示している。
領域ＭＲおよび領域ＬＲにおいて、アモルファス膜ＡＭ２上に金属膜ＭＦ１が形成されている状態で、熱処理を施すことで、アモルファス膜ＡＭ１を結晶化して直方晶の結晶である強誘電体膜ＦＥ１を形成し、アモルファス膜ＡＭ２を結晶化して直方晶の結晶である強誘電体膜ＦＥ２を形成する。
この熱処理は、ＲＴＡ（Rapid Thermal Annealing）法によって、６００℃以下の温度で行うこともできるが、電磁波として、例えば周波数１ＧＨｚ～１０ＧＨｚのマイクロ波を用いて行うことが好ましく、周波数２．４５ＧＨｚのマイクロ波を用いて行うことが、より好ましい。マイクロ波を用いた熱処理は、より低温での結晶化が可能であり、例えば４００℃以下の温度で行うことができる。
このマイクロ波を用いた熱処理では、電場（電界）の振動方向が、金属膜ＭＦ１の上面、または、半導体基板ＳＢの上面に対して９０度（垂直）となるように、マイクロ波を照射する。このようなマイクロ波などの電磁波は、分極結晶にエネルギーが吸収されるため、分極結晶である強誘電体膜ＦＥ１および強誘電体膜ＦＥ２が形成され易いという特性を持つ。従って、上述のように、結晶化ための熱処理を、４００℃以下の低温で行うことが容易となる。
例えば、この結晶化用の熱処理を７００～１０００℃程度の高温で行うと、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２の結晶相は単斜晶となりやすく、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２は強誘電体膜ではなく常誘電体膜となってしまう。本実施の形態のように、４００℃以下の低温で行うことで、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２を直方晶の結晶として形成させることが容易となる。
また、この結晶化工程では、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２の各々の配向性は、金属膜ＭＦ１からの応力によって制御される。すなわち、アモルファス膜ＡＭ１およびアモルファス膜ＡＭ２を、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２へ結晶化させる際に、金属膜ＭＦ１は、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２の各々の結晶相を、直方晶に配向させる機能を有する。
また、本実施の形態では、アモルファス膜ＡＭ１とアモルファス膜ＡＭ２との間に、複数の粒ＧＲを複数の粒として形成している。これら複数の粒が、結晶化工程において結晶核として機能する。上記の熱処理により、複数の粒ＧＲである複数の粒の中には、アモルファス膜ＡＭ１およびアモルファス膜ＡＭ２に含まれる物質と結合して、化合物となるものもある。すなわち、上記の熱処理後の複数の粒ＧＲは、アルミニウム、炭素、窒素、フッ素若しくはチタン、または、これらとハフニウム、酸素若しくは上記第１元素とが結合した化合物の何れかである。
以下に、結晶化工程の一例として、複数の粒ＧＲを構成する第２元素がアルミニウムである場合を説明する。複数の粒ＧＲである複数のアルミニウム粒の大部分は、アモルファス膜ＡＭ１およびアモルファス膜ＡＭ２に含まれる酸素と結合し、複数の酸化アルミニウム粒となる。アモルファス膜ＡＭ１およびアモルファス膜ＡＭ２は、複数の酸化アルミニウム粒を結晶核として結晶化し、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２となる。ここで、複数のアルミニウム粒の結晶粒径の半径は、例えば０．１ｎｍ～１ｎｍの範囲内で精密に制御されている。すなわち、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２の各々の結晶粒径が、複数の酸化アルミニウム粒の結晶粒径に準じて揃えられるので、強誘電体層ＦＥＬ内における結晶粒径の均一性が向上する。
このように、強誘電体層ＦＥＬ内において、結晶粒径の均一性を向上させ、結晶の配向性を直方晶に揃えることができる。従って、強誘電体層ＦＥＬを強誘電体メモリセルＭＣに適用した際に、強誘電体層ＦＥＬの分極反転に伴って、強誘電体層ＦＥＬの膜質が劣化し、強誘電体層ＦＥＬの結晶粒径および結晶配向性がばらつくことで、閾値電圧のばらつきが大きくなるという問題を抑制できる。従って、強誘電体メモリセルＭＣの書き換え耐性が低下する、または、リテンションが低下するような問題を抑制することができる。すなわち、本実施の形態の技術によって、半導体装置の性能を向上させることができる。
図１３は、図１２に続く半導体装置の製造工程であり、金属膜ＭＦ１および強誘電体層ＦＥＬの除去工程を示している。
まず、領域ＬＲを開口し、且つ、領域ＭＲを覆うパターンを有するレジストパターンＲＰ２を形成する。次に、レジストパターンＲＰ２をマスクとしてエッチング処理を行うことで、領域ＭＲに形成されていた金属膜ＭＦ１および強誘電体層ＦＥＬが残されるように、領域ＬＲに形成されていた金属膜ＭＦ１および強誘電体層ＦＥＬを除去する。その後、レジストパターンＲＰ２を例えばアッシング処理によって除去する。
図１４は、導電性膜ＦＧの形成工程を示している。
領域ＭＲの金属膜ＭＦ１上、および、領域ＬＲのゲート絶縁膜ＧＦ上に、例えばＣＶＤ法によって、例えばｎ型の不純物が導入された多結晶シリコンからなる導電性膜ＦＧを形成する。
なお、上述のように、強誘電体層ＦＥＬ内を直方晶の結晶として十分に維持できるならば、導電性膜ＦＧの形成前に、金属膜ＭＦ１を除去してもよい。
図１５は、ゲート電極Ｇ１およびゲート電極Ｇ２の形成工程を示している。
フォトリソグラフィ法およびエッチング処理によって、領域ＭＲおよび領域ＬＲの導電性膜ＦＧをパターニングする。これにより、領域ＭＲにおいて、ゲート電極Ｇ１が形成され、領域ＬＲにおいて、ゲート電極Ｇ２が形成される。続いて、エッチング処理を行うことで、領域ＭＲにおいて、ゲート電極Ｇ１に覆われていない金属膜ＭＦ１、強誘電体層ＦＥＬおよび絶縁膜ＩＦ１が除去され、領域ＬＲにおいて、ゲート電極Ｇ２に覆われていないゲート絶縁膜ＧＦが除去される。
また、本実施の形態では、ゲート電極Ｇ１下（導電性膜ＦＧ下）の金属膜ＭＦ１を残した場合を例示しているので、金属膜ＭＦ１は、ゲート電極Ｇ１の一部として機能する。
図１６は、エクステンション領域ＥＸ１およびエクステンション領域ＥＸ２の形成工程を示している。
フォトリソグラフィ法およびイオン注入法によって、領域ＭＲにおいて、ゲート電極Ｇ１に整合する位置のウェル領域ＰＷ１内に、ｎ型の不純物領域であるエクステンション領域ＥＸ１を形成し、領域ＬＲにおいて、ゲート電極Ｇ２に整合する位置のウェル領域ＰＷ２内に、ｎ型の不純物領域であるエクステンション領域ＥＸ２を形成する。エクステンション領域ＥＸ１は、強誘電体メモリセルＭＣのソース領域の一部またはドレイン領域の一部を構成し、エクステンション領域ＥＸ２は、ＭＩＳＦＥＴ１Ｑのソース領域の一部またはドレイン領域の一部を構成する。
図１７は、サイドウォールスペーサＳＷ、拡散領域Ｄ１、拡散領域Ｄ２およびシリサイド層ＳＩの形成工程を示している。
まず、ゲート電極Ｇ１およびゲート電極Ｇ２を覆うように、例えばＣＶＤ法によって、例えば酸化シリコン膜と窒化シリコン膜とを順次形成する。次に、異方性エッチング処理によって、窒化シリコン膜を加工する。その後、ゲート電極Ｇ１の上面上およびゲート電極Ｇ２の上面上などに形成されている酸化シリコン膜を除去する。これにより、ゲート電極Ｇ１の側面上およびゲート電極Ｇ２の側面上に、酸化シリコン膜と窒化シリコン膜との積層膜からなるサイドウォールスペーサＳＷが形成される。
次に、フォトリソグラフィ法およびイオン注入法によって、領域ＭＲにおいて、サイドウォールスペーサＳＷに整合する位置のウェル領域ＰＷ１内に、ｎ型の不純物領域である拡散領域Ｄ１を形成し、領域ＬＲにおいて、サイドウォールスペーサＳＷに整合する位置のウェル領域ＰＷ２内に、ｎ型の不純物領域である拡散領域Ｄ１を形成する。
領域ＭＲにおいて、拡散領域Ｄ１は、エクステンション領域ＥＸ１よりも高い不純物濃度を有し、エクステンション領域ＥＸ１と接続し、強誘電体メモリセルＭＣのソース領域の一部またはドレイン領域の一部を構成する。
領域ＬＲにおいて、拡散領域Ｄ２は、エクステンション領域ＥＸ２よりも高い不純物濃度を有し、エクステンション領域ＥＸ２と接続し、ＭＩＳＦＥＴ１Ｑのソース領域の一部またはドレイン領域の一部を構成する。
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、拡散領域Ｄ１、拡散領域Ｄ２、ゲート電極Ｇ１およびゲート電極Ｇ２のそれぞれの上面上に、低抵抗のシリサイド層ＳＩを形成する。
シリサイド層ＳＩは、具体的には次のようにして形成することができる。まず、領域ＭＲおよび領域ＬＲを覆うように、シリサイド層ＳＩ形成用の金属膜を形成する。この金属膜は、例えばコバルト、ニッケルまたはニッケルプラチナ合金からなる。次に、半導体基板ＳＢに３００～４００℃程度の第１熱処理を施し、その後、６００～７００℃程度の第２熱処理を施すことによって、拡散領域Ｄ１、拡散領域Ｄ２、ゲート電極Ｇ１およびゲート電極Ｇ２に含まれる材料と、金属膜とを反応させる。これにより、拡散領域Ｄ１、拡散領域Ｄ２、ゲート電極Ｇ１およびゲート電極Ｇ２のそれぞれの上面上に、コバルトシリサイド（ＣｏＳｉ２）、ニッケルシリサイド（ＮｉＳｉ）またはニッケルプラチナシリサイド（ＮｉＰｔＳｉ）からなるシリサイド層ＳＩが形成される。その後、未反応の金属膜を除去する。
また、ゲート電極Ｇ１を構成する材料に、窒化チタン膜、アルミニウム膜若しくはタングステン膜などの金属膜、または、これらを適宜積層させた積層膜を採用する場合には、図１７の工程後、ゲート電極Ｇ１の材料である多結晶シリコン膜を、所謂ゲートラストプロセスを用いて、上記金属膜または上記積層膜に置換することができる。
以上により、領域ＭＲにＭＦＩＳ構造の強誘電体メモリセルＭＣが形成され、領域ＬＲにＭＩＳＦＥＴ１Ｑが形成される。
その後、以下の工程を経て、図２に示される構造が得られる。
まず、領域ＭＲに形成されている強誘電体メモリセルＭＣ、および、領域ＬＲに形成されているＭＩＳＦＥＴ１Ｑを覆うように、例えばＣＶＤ法によって、例えば酸化シリコンからなる層間絶縁膜ＩＬ１を形成する。次に、フォトリソグラフィ法およびエッチング処理を用いて、層間絶縁膜ＩＬ１中に、複数のコンタクトホールを形成する。次に、これらの複数のコンタクトホール内に、例えば、チタン膜、窒化チタン膜、または、これらの積層膜からなるバリアメタル膜を形成し、このバリアメタル膜上に、タングステンを主体とする導電性膜を形成する。次に、例えばＣＭＰ法によって、コンタクトホール外のバリアメタル膜および導電性膜を除去することで、コンタクトホール内にプラグＰＧが形成される。プラグＰＧは、シリサイド層ＳＩを介して、拡散領域Ｄ１または拡散領域Ｄ２に電気的に接続されている。なお、図示はしていないが、ゲート電極Ｇ１およびゲート電極Ｇ１に電気的に接続するプラグＰＧも存在している。
＜検討例と本実施の形態との比較＞
図２４は、本願発明者が検討した検討例の半導体装置を示しており、本実施の形態の図１２に対応する製造工程中の断面図を示している。すなわち、図２４は、強誘電体層ＦＥＬとなるアモルファス膜に対して、結晶化用の熱処理を施し、強誘電体膜ＦＥ４が形成された状態を示している。
検討例でも、本実施の形態と同様に、強誘電体層ＦＥＬを有する強誘電体メモリセルＭＣが設けられているが、検討例の強誘電体層ＦＥＬは、強誘電体膜ＦＥ４の単層膜からなり、本実施の形態のように強誘電体膜ＦＥ１および強誘電体膜ＦＥ２の積層膜ではなく、複数の粒ＧＲも有していない。また、強誘電体膜ＦＥ４は、ハフニウム（Ｈｆ）、酸素（Ｏ）、および、ジルコニウム（Ｚｒ）からなる第１元素を有している。
例えば酸化ハフニウム膜（ＨｆＯ２膜）の場合、ＡＬＤ法などによってアモルファス膜を堆積し、その後、７００～１０００℃程度の高温で熱処理を行うと、ＨｆＯ２膜の結晶相は単斜晶となるため、ＨｆＯ２膜は強誘電体ではなく常誘電体となる。そこで、ＨｆＯ２膜にジルコニウム（Ｚｒ）からなる第１元素を添加することで、強誘電体膜ＦＥ４が直方晶の結晶として形成され易くなる。また、アモルファス膜上に窒化チタンなどの金属膜ＭＦ１を形成しておくことで、強誘電体膜ＦＥ４の配向性を制御し易くなる。
強誘電体メモリセルＭＣにおいては、ゲート電極に正負の電圧を印加することで、強誘電体層ＦＥＬ中の分極ドメインの反転を制御して閾値電圧を制御している。このため、強誘電体メモリセルＭＣにおける閾値電圧ばらつきは、強誘電体膜ＦＥ４の結晶粒径のばらつき、および、結晶配向のばらつきに大きく依存する。そして、強誘電体メモリセルＭＣの書き換え回数が多くなると、強誘電体層ＦＥＬ中の膜質が劣化するため、上記の結晶粒径のばらつき、および、結晶配向のばらつきの大きさが、閾値電圧のばらつきに大きく影響を与えてしまう。
本願発明者の検討によれば、検討例では、強誘電体膜ＦＥ４の結晶粒径のばらつき、および、結晶配向のばらつきを十分に抑制できておらず、強誘電体メモリセルＭＣの書き換え回数が多くなるにつれて、閾値電圧のばらつきが大きくなることが判った。
これに対して、本実施の形態では、強誘電体層ＦＥＬの形成に際して、アモルファス膜ＡＭ１とアモルファス膜ＡＭ２との積層構造を採用し、更に、アモルファス膜ＡＭ１とアモルファス膜ＡＭ２と間に複数の粒ＧＲを設けている。複数の粒ＧＲの各々の結晶粒径の半径は、例えば０．１ｎｍ～１ｎｍの範囲内で精密に制御されている。そして、アモルファス膜ＡＭ２上に金属膜ＭＦ１が形成されている状態で、アモルファス膜ＡＭ１、アモルファス膜ＡＭ２および複数の粒ＧＲに対して結晶化用の熱処理を施すことで、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２の各々の結晶粒径が、複数の粒ＧＲの結晶粒径に準じて揃えられる。従って、強誘電体層ＦＥＬ内における結晶粒径の均一性が向上する。このように、強誘電体層ＦＥＬ内において、結晶粒径の均一性を向上させ、結晶の配向性を直方晶に揃えることができる。
このように形成された強誘電体膜ＦＥ１、強誘電体膜ＦＥ２および複数の粒ＧＲを含む強誘電体層ＦＥＬを強誘電体メモリセルＭＣに適用した際に、上記のような閾値電圧のばらつきが大きくなるという問題を抑制できる。従って、強誘電体メモリセルＭＣの書き換え耐性が低下する、または、リテンションが低下するような問題を抑制することができる。すなわち、本実施の形態の技術によって、半導体装置の性能を向上させることができる。
また、本実施の形態では、結晶化用の熱処理にマイクロ波のような電磁波を用いている。マイクロ波を用いた熱処理は、より低温での結晶化が可能であり、例えば４００℃以下の温度で行うことができる。これにより、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２の結晶相は直方晶の結晶として形成させることが容易となり、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２を常誘電体ではなく、強誘電体として形成させることが容易となる。
（変形例）
以下に、実施の形態１の変形例の半導体装置を、図１８を用いて説明する。また、以下の説明では、実施の形態１との相違点を主に説明する。
図１８は、本願発明者の実験により得られたグラフであり、実施の形態１の図９の工程において、複数の粒ＧＲをスパッタリング法によって形成した際の温度比較を示している。ここでは、複数の粒ＧＲを構成する第２元素にアルミニウムを適用した例を示している。図１８において、縦軸は、アルミニウムがアモルファス膜ＡＭ１中に拡散する拡散長Ｄを示しており、横軸は、スパッタリング工程時のケルビン温度Ｔ［Ｋ］の逆数（１／Ｔ）を示している。
実施の形態１では、複数の粒ＧＲをスパッタリング法によって形成した際の温度を、３００℃以下の温度で行うことで、複数の粒ＧＲであるアルミニウムがアモルファス膜ＡＭ１内部へ拡散することを抑制していた。アルミニウムは、アモルファス膜ＡＭ１およびアモルファス膜ＡＭ２が、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２に結晶化される際に、結晶核となる。従って、アモルファス膜ＡＭ１の上面付近、すなわち、アモルファス膜ＡＭ１とアモルファス膜ＡＭ２との界面付近に、より多くの結晶核が存在していることが好ましい。すなわち、複数の粒ＧＲをスパッタリング法によって形成した際に、複数の粒ＧＲであるアルミニウムがアモルファス膜ＡＭ１内部へあまり拡散しない事が好ましい。
図１８のグラフから判るように、複数の粒ＧＲの形成温度が低くなるに従って、複数の粒ＧＲの拡散長Ｄが小さくなっている。このグラフから、複数の粒ＧＲの形成温度は、１℃以上で行われ、１５０℃以下であることが好まく、１００℃以下であることがより好ましく、２７℃（室温）以下であることが最も好ましい。
このように、複数の粒ＧＲをより低い温度で形成することで、強誘電体層ＦＥＬ内において、結晶粒径の均一性を更に向上させ、結晶の配向性を直方晶に揃え易くなる。
（実施の形態２）
以下に、実施の形態２の半導体装置を、図１９を用いて説明する。また、以下の説明では、実施の形態１との相違点を主に説明する。図１９は、実施の形態１の図１２に対応する製造工程中の断面図を示している。
実施の形態１では、強誘電体層ＦＥＬとして、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２の２層構造を適用していた。実施の形態２では、強誘電体層ＦＥＬとして、強誘電体膜ＦＥ１、強誘電体膜ＦＥ２および強誘電体膜ＦＥ３の３層構造を適用している。
図１９は、実施の形態１の図１２と同様に、マイクロ波などによる結晶化用の熱処理を施した後の状態を示している。
まず、実施の形態１の図８～図１０で説明した製造工程と同様に、領域ＭＲおよび領域ＬＲにおいて、絶縁膜ＩＦ１上に、アモルファス膜ＡＭ１、複数の粒ＧＲおよびアモルファス膜ＡＭ２を順次形成する。
次に、図１９に示されるように、アモルファス膜ＡＭ２上に、スパッタリング法によって、再び複数の粒ＧＲを形成する。次に、複数の粒ＧＲ上およびアモルファス膜ＡＭ２上に、例えばＡＬＤ法によって、アモルファス膜（非晶質膜）ＡＭ３を形成する。アモルファス膜ＡＭ３を構成する材料は、アモルファス膜ＡＭ１およびアモルファス膜ＡＭ２と同様である。
また、実施の形態２では、アモルファス膜ＡＭ１の厚さは２．５ｎｍ程度であり、アモルファス膜ＡＭ２の厚さは５ｎｍ程度であり、アモルファス膜ＡＭ３の厚さは２．５ｎｍ程度である。すなわち、実施の形態２のアモルファス膜ＡＭ１およびアモルファス膜ＡＭ３の各々の厚さは、実施の形態１のアモルファス膜ＡＭ１の厚さである５ｎｍよりも薄い。
次に、実施の形態１の図１１で説明した製造工程と同様に、アモルファス膜ＡＭ３上に、金属膜ＭＦ１を形成する。
次に、アモルファス膜ＡＭ３上に金属膜ＭＦ１が形成されている状態で、熱処理を施すことで、アモルファス膜ＡＭ１～ＡＭ３をそれぞれ結晶化し、直方晶の結晶である強誘電体膜ＦＥ１～ＦＥ３を形成する。これにより強誘電体膜ＦＥ１～ＦＥ３および複数の粒ＧＲを含む強誘電体層ＦＥＬが形成される。また、この熱処理は、実施の形態１と同様に、６００℃以下の温度でＲＴＡ法によって行うこともできるが、４００℃以下の温度でマイクロ波によって行うことが好ましい。
このように、実施の形態２では、アモルファス膜ＡＭ１とアモルファス膜ＡＭ２との間、および、アモルファス膜ＡＭ２とアモルファス膜ＡＭ３との間に、複数の粒ＧＲを形成している。このため、実施の形態２では、実施の形態１よりも、結晶核となる複数の粒ＧＲの数が多い。更に、アモルファス膜ＡＭ１およびアモルファス膜ＡＭ３の各々の厚さが薄いため、アモルファス膜ＡＭ１およびアモルファス膜ＡＭ３の結晶粒径が、複数の粒ＧＲ各々の結晶粒径に準じて成長され易くなる。従って、実施の形態２では、実施の形態１と比較して、強誘電体膜ＦＥ１～ＦＥ３の結晶粒径の均一性を更に向上させることができる。
また、図３中の実施の形態２のグラフを参照すると、強誘電体層ＦＥＬ中のうち、強誘電体膜ＦＥ１と強誘電体膜ＦＥ２との界面付近、および、強誘電体膜ＦＥ２と強誘電体膜ＦＥ３との界面付近において、複数の粒ＧＲであるアルミニウム（Ａｌ）の濃度のピークが大きい。そして、強誘電体膜ＦＥ１の下面付近、強誘電体膜ＦＥ２の中央部付近、および、強誘電体膜ＦＥ３の上面付近において、アルミニウム（Ａｌ）の濃度のピークが小さい、または、アルミニウム（Ａｌ）の濃度のピークが存在していない。
このように、複数の粒ＧＲの濃度のピークは、強誘電体膜ＦＥ１の下面に近い位置、強誘電体膜ＦＥ２の中央部、および、強誘電体膜ＦＥ３の上面に近い位置よりも、強誘電体膜ＦＥ１と強誘電体膜ＦＥ２との第１界面に近い位置、および、強誘電体膜ＦＥ２と強誘電体膜ＦＥ３との第２界面に近い位置において大きい。従って、複数の粒ＧＲが、強誘電体膜ＦＥ１と強誘電体膜ＦＥ２との第１界面付近、および、強誘電体膜ＦＥ２と強誘電体膜ＦＥ３との第２界面に存在しているので、強誘電体膜ＦＥ１～ＦＥ３の各々が、均一性の高い結晶粒径を有し、直方晶の結晶として形成されることが容易となっている。
従って、強誘電体層ＦＥＬを強誘電体メモリセルＭＣに適用した際に、強誘電体層ＦＥＬの分極反転に伴って、閾値電圧のばらつきが大きくなるという問題を更に抑制できるので、強誘電体メモリセルＭＣの書き換え耐性が低下する、または、リテンションが低下するような問題を更に抑制することができる。すなわち、実施の形態２の技術によって、半導体装置の性能を更に向上させることができる。
また、実施の形態２でも実施の形態１と同様に、強誘電体層ＦＥＬ内において、ハフニウムの比率と、第１元素（Ｚｒなど）の比率と、複数の粒ＧＲを構成する第２元素の比率とを比較すると、第２元素の比率は、ハフニウムの比率および第１元素の比率よりも小さい。具体的には、ハフニウムの比率と、第１元素の比率と、第２元素の比率との合計を１００％とした時、強誘電体層ＦＥＬ内において、ハフニウムの比率は３０％～５０％の範囲内であり、第１元素の比率は３０％～５０％の範囲内であり、第２元素の比率は０．５％～５．０％の範囲内である。
また、実施の形態２では、強誘電体層ＦＥＬを強誘電体膜ＦＥ１～ＦＥ３からなる３層構造としたが、３層以上の複数の強誘電体膜を形成し、各強誘電体膜の間に複数の粒ＧＲを形成してもよい。その場合、強誘電体層ＦＥＬ内における結晶粒径の均一性を更に向上させることができる。
（実施の形態３）
以下に、実施の形態３の半導体装置を、図２０を用いて説明する。また、以下の説明では、実施の形態１との相違点を主に説明する。
実施の形態１では、ＭＦＩＳ構造の強誘電体メモリセルＭＣを例示したが、実施の形態３では、強誘電体メモリセルＭＣとして、強誘電体層ＦＥＬをトランジスタ構造に適用したＭＦＭＩＳ（Metal Ferroelectric Metal Insulator Semiconductor）構造と呼ばれるメモリセルを例示する。
図２０は、実施の形態１の図１２の工程が終了した時点に対応する断面図である。
図２０に示されるように、実施の形態３の強誘電体メモリセルＭＣでは、強誘電体層ＦＥＬと絶縁膜ＩＦ１との間に、金属膜ＭＦ２が形成されている。また、金属膜ＭＦ２は、実施の形態１の図７の工程と図８の工程との間で形成することができる。すなわち、図７において領域ＭＲに絶縁膜ＩＦ１を形成した後、領域ＭＲの絶縁膜ＩＦ１上、および、領域ＬＲのゲート絶縁膜ＧＦ上に、金属膜ＭＦ２を形成する。その後、図８で説明した製造方法と同様の手法によって、領域ＭＲおよび領域ＬＲにおいて、金属膜ＭＦ２上に、アモルファス膜ＡＭ１を形成する。金属膜ＭＦ２は、金属膜ＭＦ１と同様の材料からなり、金属膜ＭＦ１と同様の製造方法によって形成することができる。
また、金属膜ＭＦ２は、金属膜ＭＦ１と同様に、アモルファス膜ＡＭ１およびアモルファス膜ＡＭ２を、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２へ結晶化させる際に、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２の各々の結晶相を、直方晶に配向させる機能を有する。このため、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２の各々の配向性は、金属膜ＭＦ１からの応力だけでなく、金属膜ＭＦ２からの応力によっても制御される。従って、実施の形態３では、実施の形態１と比較して、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２の各々の結晶相を制御する応力が大きいので、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２の各々を、より確実に直方晶の結晶とすることができる。
また、実施の形態３に開示した技術に、実施の形態２に開示した技術を適用することも可能である。
（実施の形態４）
以下に、実施の形態４の半導体装置を、図２１を用いて説明する。また、以下の説明では、実施の形態３との相違点を主に説明する。
実施の形態３では、強誘電体層ＦＥＬをトランジスタ構造に適用したＭＦＭＩＳ構造の強誘電体メモリセルＭＣを例示したが、実施の形態４では、強誘電体層ＦＥＬを配線層に形成し、強誘電体層ＦＥＬと、半導体基板ＳＢ上に形成されたＭＩＳＦＥＴ２Ｑとを電気的に接続させることで、強誘電体メモリセルＭＣを構成する。
図２１では、強誘電体メモリセルＭＣが形成される領域ＭＲのみを示している。図２１に示されるように、半導体基板ＳＢ上には、ＭＩＳＦＥＴ２Ｑが形成されている。ＭＩＳＦＥＴ２Ｑは、例えば、実施の形態１のＭＩＳＦＥＴ１Ｑと同じ構造を有し、ＭＩＳＦＥＴ１Ｑと同じ製造方法で形成される。
ＭＩＳＦＥＴ２Ｑのドレイン領域となる拡散領域Ｄ２は、プラグＰＧを介して、金属膜ＭＦ２と接続している。金属膜ＭＦ２上には、強誘電体層ＦＥＬが形成されており、強誘電体層ＦＥＬ上には、金属膜ＭＦ１が形成されている。
強誘電体層ＦＥＬの分極反転は、ＭＩＳＦＥＴ２Ｑのドレイン領域となる拡散領域Ｄ２から供給された電圧によって行われる。すなわち、ＭＩＳＦＥＴ２Ｑが、強誘電体メモリセルＭＣの選択トランジスタを構成している。
このような強誘電体メモリセルＭＣの強誘電体層ＦＥＬは、半導体基板ＳＢ上に形成する必要が無く、配線層に形成されるため、半導体基板ＳＢのデバイス面積を縮小することができる。従って、実施の形態４の強誘電体メモリセルＭＣは、半導体チップＣＨＰの微細化に有利である。
（実施の形態５）
以下に、実施の形態５の半導体装置を、図２２および図２３を用いて説明する。また、以下の説明では、実施の形態１との相違点を主に説明する。図２２は、実施の形態５の強誘電体メモリセルＭＣの斜視図であり、図２３は、図２２に示されるＡ－Ａ線に沿った断面図であり、製造工程中の断面図である。
実施の形態１では、半導体基板ＳＢにプレーナ型トランジスタであるＭＦＩＳ構造の強誘電体メモリセルＭＣを例示したが、実施の形態５では、ＭＦＩＳ構造の強誘電体メモリセルＭＣをフィン型トランジスタに適用した場合を例示する。
図２２では、強誘電体メモリセルＭＣが形成される領域ＭＲのみを示し、フィンＦＡに２つの強誘電体メモリセルＭＣが形成されている場合を例示している。
平面視において、半導体基板ＳＢ上には、Ｘ方向に延在するフィンＦＡが形成されている。図示はしていないが、このようなフィンＦＡは複数形成されており、複数のフィンＦＡは、Ｙ方向に等間隔に配置されている。Ｘ方向およびＹ方向は、半導体基板ＳＢの主面に沿う方向であり、Ｘ方向はＹ方向に対して直交している。Ｘ方向におけるフィンＦＡの長さは、Ｙ方向におけるフィンＦＡの長さよりも長い。すなわち、Ｘ方向はフィンＦＡの長辺方向であり、Ｙ方向はフィンＦＡの短辺方向である。フィンＦＡは、半導体基板ＳＢの一部であり、半導体基板ＳＢの上面から選択的に突出した直方体の突出部（凸部）である。
複数のフィンＦＡ間の半導体基板ＳＢには、素子分離部ＳＴＩが形成されている。素子分離部ＳＴＩの上面の位置は、フィンＦＡの上面の位置よりも低い。言い換えれば、フィンＦＡの一部は、素子分離部ＳＴＩよりも突出し、フィンＦＡのその他の部分は、Ｙ方向において素子分離部ＳＴＩに挟まれるように位置している。このように、各フィンＦＡの上部は、素子分離部ＳＴＩによって絶縁分離されている。
フィンＦＡのうち素子分離部ＳＴＩよりも突出した部分は、主に、強誘電体メモリセルＭＣを形成するための活性領域である。すなわち、半導体基板ＳＢのうち、素子分離部ＳＴＩによって区画された領域が活性領域である。
絶縁膜ＩＦ１は、フィンＦＡの上面上および側面上に形成され、強誘電体層ＦＥＬは、絶縁膜ＩＦ１上および素子分離部ＳＴＩ上に形成され、金属膜ＭＦ１は、強誘電体層ＦＥＬ上に形成されている。ゲート電極Ｇ１は、金属膜ＭＦ１、強誘電体層ＦＥＬおよび絶縁膜ＩＦ１を介して、フィンＦＡの上面上および側面上に形成され、Ｙ方向に延在している。
ｐ型のウェルＰＷ１は、フィンＦＡの全体と、半導体基板ＳＢの一部に形成されている。フィンＦＡには、強誘電体メモリセルＭＣのドレイン領域およびソース領域として、ｎ型の拡散領域Ｄ１が形成されている。２つの拡散領域Ｄ１に挟まれ、ゲート電極Ｇ１に覆われているフィンＦＡが、強誘電体メモリセルＭＣのチャネル領域を構成している。また、これらの拡散領域Ｄ１は、実施の形態１の拡散領域Ｄ１とほぼ同様の手法で形成された領域である。ここでは、Ｘ方向で互いに隣接する２つの強誘電体メモリセルＭＣが、拡散領域Ｄ１を共有している場合を例示している。
このように、実施の形態５では、フィンＦＡの上面および側面を利用して強誘電体メモリセルＭＣを形成している。このため、実施の形態１のプレーナ型トランジスタの強誘電体メモリセルＭＣよりも、強誘電体層ＦＥＬを分極反転させる面積を、膜厚方向に増やすことができる。このため、実施の形態５のメモリ容量が、実施の形態１と同程度である場合には、半導体基板ＳＢ中に占める強誘電体メモリセルＭＣの占有面積を減らすことができる。すなわち、半導体装置の微細化を図ることができる。
図２３は、実施の形態５における複数の粒ＧＲの製造工程を示しており、実施の形態１では図９に対応する製造工程である。
図２３の矢印は、複数の粒ＧＲをイオン注入法によって形成している様子を示している。実施の形態５では、フィンＦＡを適用しているため、スパッタリング法によって、フィンＦＡの側面上に形成されたアモルファス膜ＡＭ１上に複数の粒ＧＲを形成することが難しい。
そこで、実施の形態５では、図２２のＹ方向に沿う方向（強誘電体メモリセルＭＣのゲート幅方向）から、斜めイオン注入法によって、アモルファス膜ＡＭ１に複数の粒ＧＲを導入している。このイオン注入は、例えば、半導体基板ＳＢの上面に対する垂線から、角度θに傾けた角度で行われる。この角度θは、例えば１５度以上であって４５度以下の範囲である。このようにして、フィンＦＡの上面上および側面上に形成されたアモルファス膜ＡＭ１上に、複数の粒ＧＲを形成することができる。なお、複数の粒ＧＲを構成する第２元素、複数の粒ＧＲの濃度などは、実施の形態１と同様である。
その後の製造工程は、実施の形態１とほぼ同様であるので、説明を省略する。
また、実施の形態５に開示した技術に、実施の形態２および実施の形態３に開示した技術を適用することも可能である。
以上、本願発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
１Ｑ ＭＩＳＦＥＴ
ＡＭ１～ＡＭ３ アモルファス膜
Ｃ１～Ｃ５ 回路
Ｄ 拡散長
Ｄ１、Ｄ２ 拡散領域
ＥＸ１、ＥＸ２ エクステンション領域
ＦＡ フィン
ＦＥ１～ＦＥ４ 強誘電体膜
ＦＥＬ 強誘電体層
ＦＧ 導電性膜
Ｇ１、Ｇ２ ゲート電極
ＧＦ ゲート絶縁膜
ＧＲ 粒
ＩＦ１ 絶縁膜
ＩＬ１ 層間絶縁膜
ＬＲ 領域
ＭＣ メモリセル
ＭＦ１、ＭＦ２ 金属膜
ＭＲ 領域
ＰＧ プラグ
ＰＲ１、ＰＲ２ レジストパターン
ＰＷ１、ＰＷ２ ウェル領域
ＳＢ 半導体基板
ＳＩ シリサイド層
ＳＴＩ 素子分離部
ＳＷ サイドウォールスペーサ
Ｔ 温度

Claims (19)

  1. （ａ）ハフニウム、酸素および第１元素を含む第１アモルファス膜を形成する工程、
    （ｂ）前記第１アモルファス膜上に、ハフニウム、酸素または前記第１元素の何れとも異なる第２元素を含む複数の粒を形成する工程、
    （ｃ）前記複数の粒上および前記第１アモルファス膜上に、ハフニウム、酸素および前記第１元素を含む第２アモルファス膜を形成する工程、
    （ｄ）前記第２アモルファス膜上に、第１金属膜を形成する工程、
    （ｅ）前記（ｄ）工程後、熱処理を施すことで、前記第１アモルファス膜を結晶化して直方晶の第１強誘電体膜を形成し、前記第２アモルファス膜を結晶化して直方晶の第２強誘電体膜を形成する工程、
    を有する、半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記（ｂ）工程において、前記複数の粒は、互いに分離して形成され、
    前記（ｅ）工程において、前記複数の粒は、前記第１強誘電体膜および前記第２強誘電体膜の結晶核として機能する、半導体装置の製造方法。
  3. 請求項２に記載の半導体装置の製造方法において、
    前記（ｂ）工程において、前記複数の粒は、複数のアルミニウム粒として形成され、
    前記（ｅ）工程において、前記熱処理によって、前記複数のアルミニウム粒が複数の酸化アルミニウム粒となり、前記複数の酸化アルミニウム粒が前記結晶核として機能する、半導体装置の製造方法。
  4. 請求項２に記載の半導体装置の製造方法において、
    前記（ｅ）工程において、前記第１金属膜からの応力によって、前記第１強誘電体膜および前記第２強誘電体膜の各々の配向性が制御される、半導体装置の製造方法。
  5. 請求項１に記載の半導体装置の製造方法において、
    前記（ｂ）工程は、スパッタリング法によって行われる、半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法において、
    前記（ｂ）工程は、１℃以上、且つ、２７℃以下の温度で行われる、半導体装置の製造方法。
  7. 請求項１に記載の半導体装置の製造方法において、
    前記（ｂ）工程は、イオン注入法によって行われる、半導体装置の製造方法。
  8. 請求項１に記載の半導体装置の製造方法において、
    前記（ｂ）工程において、前記第１アモルファス膜の上面に対する前記複数の粒の面密度は、５×１０１２／ｃｍ２～５×１０１４／ｃｍ２の範囲内である、半導体装置の製造方法。
  9. 請求項１に記載の半導体装置の製造方法において、
    前記（ｅ）工程において、前記熱処理は、マイクロ波を用いて行われ、前記マイクロ波の電場が、前記第１金属膜の上面に対して垂直な方向に振動するように行われる、半導体装置の製造方法。
  10. 第１強誘電体膜、および、前記第１強誘電体膜上に形成された第２強誘電体膜を含む強誘電体層を有し、
    前記第１強誘電体膜および前記第２強誘電体膜は、それぞれハフニウム、酸素および第１元素を含み、
    前記強誘電体層は、前記第１強誘電体膜と前記第２強誘電体膜との間に、ハフニウム、酸素または前記第１元素の何れとも異なる第２元素を含む複数の粒を更に含み、
    前記強誘電体層内において、ハフニウムの比率と、前記第１元素の比率と、前記第２元素の比率との合計を１００％とした時、ハフニウムの比率は３０％～５０％の範囲内であり、前記第１元素の比率は３０％～５０％の範囲内であり、前記第２元素の比率は０．５％～５．０％の範囲内である、半導体装置。
  11. 請求項１０に記載の半導体装置において、
    前記複数の粒は、前記第１強誘電体膜と前記第２強誘電体膜との間に、互いに分離して形成されている、半導体装置。
  12. 請求項１１に記載の半導体装置において、
    前記第１強誘電体膜および前記第２強誘電体膜は、それぞれ直方晶の結晶である、半導体装置。
  13. 請求項１０に記載の半導体装置において、
    前記複数の粒の濃度のピークは、前記第１強誘電体膜の下面に近い位置、および、前記第２強誘電体膜の上面に近い位置よりも、前記第１強誘電体膜と前記第２強誘電体膜との第１界面に近い位置において大きい、半導体装置。
  14. 請求項１０に記載の半導体装置において、
    前記強誘電体層は、更に、前記第２強誘電体膜上に形成された第３強誘電体膜を含み、
    前記第３強誘電体膜は、ハフニウム、酸素および前記第１元素を含み、
    前記第２強誘電体膜と前記第３強誘電体膜との間にも、前記複数の粒が形成されており、
    前記複数の粒の濃度のピークは、前記第１強誘電体膜の下面に近い位置、前記第２強誘電体膜の中央部に近い位置、および、前記第３強誘電体膜の上面に近い位置よりも、前記第１強誘電体膜と前記第２強誘電体膜との第１界面に近い位置、および、前記第２強誘電体膜と前記第３強誘電体膜との第２界面に近い位置において大きい、半導体装置。
  15. 請求項１０に記載の半導体装置において、
    前記第１元素は、ジルコニウム、シリコン、ゲルマニウム、イットリウム、ランタンまたはイッテルビウムの何れかであり、
    前記複数の粒は、それぞれ、アルミニウム、炭素、窒素、フッ素若しくはチタン、または、これらとハフニウム、酸素若しくは前記第１元素とが結合した化合物である、半導体装置。
  16. 請求項１０に記載の半導体装置において、
    前記強誘電体層は、電気的に書き換え可能な強誘電体メモリセルの一部を構成している、半導体装置。
  17. 請求項１６に記載の半導体装置において、
    前記強誘電体メモリセルは、
    半導体基板上に形成された前記強誘電体層と、
    前記強誘電体層上に形成された第１ゲート電極と、
    前記半導体基板に形成された第１ソース領域および第１ドレイン領域と、
    を有する、半導体装置。
  18. 請求項１６に記載の半導体装置において、
    前記強誘電体メモリセルは、前記強誘電体層と、選択トランジスタとを有し、
    前記選択トランジスタは、
    半導体基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成された第２ゲート電極と、
    前記半導体基板に形成された第２ソース領域および第２ドレイン領域と、
    を有し、
    前記選択トランジスタは、層間絶縁膜に覆われ、
    前記強誘電体層は、前記層間絶縁膜上に形成され、
    前記層間絶縁膜には、前記第２ドレイン領域と前記強誘電体層とを電気的に接続させるプラグが形成されている、半導体装置。
  19. 請求項１６に記載の半導体装置において、
    前記強誘電体メモリセルは、半導体基板上に形成され、
    前記半導体基板は、前記半導体基板の一部であり、且つ、前記半導体基板の上面から選択的に突出した突出部を有し、
    前記強誘電体層は、前記突出部の上面上および側面上に、第１絶縁膜を介して形成されている、半導体装置。
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