JP7292140B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、特に、強誘電体膜を用いた記憶素子として用いられる半導体装置およびその製造方法に適用して有効な技術に関するものである。
近年、低電圧で動作する半導体記憶素子として、強誘電体層を用いた強誘電体メモリセルが開発されている。強誘電体メモリセルは、強誘電体層の分極の方向を制御することで、情報の書込み状態および消去状態を変化させる不揮発性メモリセルである。
特許文献１には、ゲート電極の下に強誘電性結晶材料から成る強誘電体層を有するトランジスタにより構成された不揮発性メモリセルが開示されている。
米国特許出願公開第２０１５／０３４０３７２号明細書
強誘電体層を構成するＨｆＯ２膜を用いた強誘電体メモリセルにおいて、ＨｆＯ２膜の結晶相は直方晶である必要がある。しかし、直方晶は準安定相であり、半導体装置の製造工程中において、半導体基板上にアモルファス（非晶質）のＨｆＯ２膜を形成した後、結晶化のために例えば７００～１０００℃程度の高温で熱処理を行うと、ＨｆＯ２膜の結晶相は単斜晶となるため、ＨｆＯ２膜は強誘電体ではなく常誘電体となる。強誘電体メモリセルにおいては、ゲート電極に正負の電圧を印加し、強誘電体層中の分極ドメインの反転を制御することによって、閾値電圧が制御される。このため、強誘電体層の結晶粒径および結晶配向性がばらつくことで、ゲート電圧に対する閾値電圧のばらつきが大きくなる問題がある。すなわち、強誘電体層の結晶粒径および結晶配向を揃え、半導体装置の性能を向上させることが課題となる。
これに対し、強誘電体層中にアルミニウム（Ａｌ）から成る粒を形成することで、強誘電体層の結晶粒径および結晶配向性のばらつきを抑えることが考えられる。しかし、当該粒を形成しただけでは、強誘電体メモリセル同士の間で動作時の分極特性にばらつきが生じる場合がある。
また、強誘電体層を備えた強誘電体メモリセルでは、強誘電体層の耐熱性が低く、製造工程で半導体装置が高温に曝されると、強誘電体層の結晶化が不安定となるため、半導体装置の信頼性が低下する場合がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置の製造方法は、（ａ）ハフニウム、酸素および第１元素を含む第１アモルファス膜を形成する工程、（ｂ）前記第１アモルファス膜上に、ハフニウム、酸素および前記第１元素の何れとも異なる第２元素を含む複数の第１の粒を形成する工程、（ｃ）前記（ｂ）工程の後、前記第１アモルファス膜上に、ハフニウム、酸素、前記第１元素および前記第２元素の何れとも異なる第３元素を含む絶縁膜を形成する工程、（ｄ）前記絶縁膜上に、ハフニウム、酸素および第１元素を含む第２アモルファス膜を形成する工程、（ｅ）前記第２アモルファス膜上に、第１金属膜を形成する工程、（ｆ）前記（ｅ）工程後、熱処理を施すことで、前記第１アモルファス膜を結晶化して直方晶の第１強誘電体膜を形成し、前記第２アモルファス膜を結晶化して直方晶の第２強誘電体膜を形成する工程、を有するものである。
一実施の形態によれば、半導体装置の性能を向上できる。
実施の形態１に係る半導体装置である半導体チップの平面レイアウト図である。 実施の形態１に係る半導体装置の断面図である。 「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。 実施の形態１に係る半導体装置の製造工程を示す断面図である。 図４に続く半導体装置の製造工程を示す断面図である。 図５に続く半導体装置の製造工程を示す断面図である。 図６に続く半導体装置の製造工程を示す断面図である。 図７に続く半導体装置の製造工程を示す断面図である。 図８に続く半導体装置の製造工程を示す断面図である。 図９に続く半導体装置の製造工程を示す断面図である。 図１０に続く半導体装置の製造工程を示す断面図である。 図１１に続く半導体装置の製造工程を示す断面図である。 図１２に続く半導体装置の製造工程を示す断面図である。 図１３に続く半導体装置の製造工程を示す断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 図１５に続く半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す断面図である。 実施の形態２に係る半導体装置の製造工程を示す断面図である。 図１８に続く半導体装置の製造工程を示す断面図である。 実施の形態１の要部を拡大した断面図である。 検討例の半導体装置の製造工程を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。
（実施の形態１）
本実施の形態における不揮発性メモリセルである強誘電体メモリセルを有する半導体装置について図面を参照しながら説明する。まず、強誘電体メモリセルを含むシステムが形成された半導体装置である半導体チップＣＨＰの平面レイアウト構成について、図１を用いて説明する。図１に示すように、半導体チップＣＨＰは、強誘電体メモリ回路Ｃ１およびＣＰＵ（Central Processing Unit）回路Ｃ２を有している。さらに、半導体チップＣＨＰは、ＲＡＭ（Random Access Memory）回路Ｃ３、アナログ回路Ｃ４およびＩ／Ｏ（Input/Output）回路Ｃ５を有している。
強誘電体メモリ回路Ｃ１は、記憶情報を電気的に書き換え可能な回路を有し、半導体素子として、不揮発性メモリセルである複数の強誘電体メモリセルが形成されている領域である。
ＣＰＵ回路Ｃ２は、１．５Ｖ程度の電圧で駆動するロジック回路を有している。ＣＰＵ回路Ｃ２は、半導体素子として、耐圧が低く、且つ、動作が速い低耐圧のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成されている領域である。
ＲＡＭ回路Ｃ３は、ＳＲＡＭ（Static RAM）を有し、半導体素子として、ＣＰＵ回路Ｃ２とほぼ同様の構造の低耐圧のＭＩＳＦＥＴが形成されている領域である。
アナログ回路Ｃ４は、アナログ回路を有し、半導体素子として、容量素子、抵抗素子およびバイポーラトランジスタなどが形成されている領域である。また、アナログ回路Ｃ４には、低耐圧のＭＩＳＦＥＴよりも耐圧が高く、且つ、６Ｖ程度の電圧で駆動する高耐圧ＭＩＳＦＥＴが形成されている。
Ｉ／Ｏ回路Ｃ５は、入出力回路を有し、半導体素子として、アナログ回路Ｃ４とほぼ同様の高耐圧ＭＩＳＦＥＴが形成されている領域である。
＜半導体装置の構造＞
以下に、図２を用いて、本実施の形態に係る半導体装置の構造について説明する。本実施の形態では、半導体装置の構造の一例として、強誘電体メモリ回路Ｃ１において形成されている強誘電体メモリセルＭＣ、および、ＣＰＵ回路Ｃ２において形成されている低耐圧のＭＩＳＦＥＴ１Ｑについて説明する。
図２に示すように、本実施の形態の半導体装置は、強誘電体メモリセルＭＣが形成されている領域ＭＲと、低耐圧のＭＩＳＦＥＴ１Ｑが形成されている領域ＬＲとを備えている。
半導体基板（半導体ウェハ）ＳＢは、例えば１～１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコン（Ｓｉ）などから成る。領域ＭＲの半導体基板ＳＢには、ｐ型のウェル領域ＰＷ１が形成されており、領域ＬＲの半導体基板ＳＢには、ｐ型のウェル領域ＰＷ２が形成されている。ウェル領域ＰＷ１およびウェル領域ＰＷ２には、複数の素子分離部ＳＴＩが形成されている。素子分離部ＳＴＩは、半導体基板ＳＢに形成された溝内に、酸化シリコン膜などの絶縁膜が埋め込まれることで構成されている。
まず、領域ＭＲの強誘電体メモリセルＭＣの構造について説明する。本実施の形態では、強誘電体メモリセルＭＣとして、強誘電体層ＦＥＬをトランジスタ構造に適用したＭＦＩＳ（Metal Ferroelectric Insulator Semiconductor）構造と呼ばれるメモリセルを例示する。強誘電体メモリセルＭＣは、半導体基板ＳＢ上に順に形成された強誘電体層ＦＥＬおよびゲート電極Ｇ１と、半導体基板ＳＢ内に形成されたソース領域およびドレイン領域から成るトランジスタにより構成されている。
領域ＭＲにおいて、ウェル領域ＰＷ１を含む半導体基板ＳＢ上には、絶縁膜ＩＦ１が形成されている。絶縁膜ＩＦ１は、例えば酸化シリコン膜または酸窒化シリコン膜から成り、例えば１ｎｍ～３ｎｍの厚さを有する。絶縁膜ＩＦ１は、半導体基板ＳＢと後述の強誘電体層ＦＥＬとの界面を安定させる目的で形成されている。または、絶縁膜ＩＦ１は、強誘電体メモリセルＭＣの動作時に、ゲート電極Ｇ１に電圧を加える際に、半導体基板ＳＢから電子が強誘電体層ＦＥＬに入ることを防止する目的で形成されている。したがって、これらの目的が達成できるならば、絶縁膜ＩＦ１が設けられていなくてもよい場合もある。
絶縁膜ＩＦ１上には、強誘電体層ＦＥＬが形成されている。強誘電体層ＦＥＬは、縦方向において積層された強誘電体膜ＦＥ１および強誘電体膜ＦＥ２を有している。強誘電体層ＦＥＬは、さらに、強誘電体膜ＦＥ１と強誘電体膜ＦＥ２との間に形成された、複数の粒ＧＲと絶縁膜ＩＦ２とを有する。絶縁膜ＩＦ２は強誘電体膜ＦＥ１と強誘電体膜ＦＥ２との間に形成された膜であり、複数の粒ＧＲのそれぞれの一部または全体は、絶縁膜ＩＦ２により覆われている。ここでいう縦方向（垂直方向）は、半導体基板ＳＢの上面（主面）に対して垂直な方向である。このように、本実施の形態の強誘電体層ＦＥＬは、絶縁膜ＩＦ２を挟んで少なくとも２層以上に分割されている。なお、図を分かり易くするため、図２および以降の説明に用いる図において絶縁膜ＩＦ２のハッチングは省略している。
強誘電体膜ＦＥ１および強誘電体膜ＦＥ２のそれぞれは、酸化金属膜から成り、例えば窒化シリコン膜よりも高い誘電率を有する高誘電率膜である。また、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２のそれぞれの厚さは、例えば５ｎｍである。絶縁膜ＩＦ２は、２ｎｍ以下の膜厚を有している。ここでの絶縁膜ＩＦ２の膜厚は、例えば２ｎｍである。この場合、強誘電体層ＦＥＬの厚さは、例えば１２ｎｍである。
また、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２のそれぞれは、電界（電場）を印加すると誘電分極が生じ、電界を取り去っても分極が保持される物質、つまり強誘電体により構成されている絶縁膜である。すなわち、電界が印加されていない状態でも、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２に分極が残る。強誘電体は、外部に電場がなくても電気双極子が整列しており、且つ、双極子の方向が電場によって変化できる物質である。
そして、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２のそれぞれは、直方晶の結晶である必要がある。言い換えれば、主に直方晶以外の結晶により構成される膜は、常誘電体膜である。強誘電体メモリセルＭＣでは、強誘電体層ＦＥＬの残留分極の増大、強誘電体としての性能の向上、および、強誘電体メモリセルＭＣの駆動電力の低減を実現することが重要である。そのためには、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２を構成する結晶を出来るだけ直方晶で形成する必要がある。強誘電体膜ＦＥ１および強誘電体膜ＦＥ２のそれぞれの結晶粒径は、例えば５～５０ｎｍである。
本実施の形態において、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２のそれぞれは、例えば、ハフニウム（Ｈｆ）を含む絶縁膜であり、ハフニウムの他に酸素（Ｏ）を含んでいる。また、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２のそれぞれは、ハフニウムの他に、例えば第１元素としてジルコニウム（Ｚｒ）を含んでいる。第１元素は、ジルコニウムに代えて、シリコン（Ｓｉ）、イットリウム（Ｙ）、ランタン（Ｌａ）またはイッテルビウム（Ｙｂ）の何れかであってもよい。
強誘電体膜ＦＥ１および強誘電体膜ＦＥ２のそれぞれは、例えば酸化ハフニウム（ＨｆＯ２）から成る。第１元素がジルコニウムである場合、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２のそれぞれは、例えばジルコニウムを含む酸化ハフニウム（ＨｆＯ２）、つまりＨｆＺｒＯから成る。第１元素がシリコンである場合、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２のそれぞれは、例えばシリコンを含む酸化ハフニウム（ＨｆＯ２）、つまりＨｆＳｉＯから成る。
強誘電体膜ＦＥ１と強誘電体膜ＦＥ２との間には、強誘電体層ＦＥＬの一部として、複数の粒ＧＲが形成されている。後述のように、複数の粒ＧＲは、強誘電体層ＦＥＬの製造工程中において、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２を直方晶の結晶とするための結晶核として機能するナノ構造体である。したがって、複数の粒ＧＲのそれぞれは、互いに離間している。言い換えれば、複数の粒ＧＲは、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２のように連続的に形成された膜ではなく、不連続的に形成されている。仮に、複数の粒ＧＲのそれぞれが結びついて膜として形成されていると、複数の粒ＧＲの結晶核として機能が低下する。
複数の粒ＧＲは、ハフニウム、酸素および第１元素の何れとも異なる第２元素を含む。第２元素は、例えばアルミニウム（Ａｌ）である。また、第２元素は、アルミニウムに代えて、炭素（Ｃ）、窒素（Ｎ）、フッ素（Ｆ）またはチタン（Ｔｉ）の何れかであってもよい。また、本実施の形態の主な特徴の１つとして、複数の粒ＧＲのそれぞれを構成する第２元素は、第３元素と化合して結びついている。第３元素はハフニウムおよび第２元素のいずれとも異なる。第３元素は絶縁膜ＩＦ２にも含まれている。また、第２元素は、酸素と結合していることも考えられる。
絶縁膜ＩＦ２は、例えばＳｉＯ２膜、つまり酸化シリコン膜から成る。この場合、第３元素はシリコン（Ｓｉ）である。つまり、複数の粒ＧＲのそれぞれは、例えばアルミニウムとシリコンとの化合物であるＡｌ－Ｓｉから成る。すなわち、複数の粒ＧＲのそれぞれはＡｌ－Ｓｉクラスタである。具体的には、複数の粒ＧＲのそれぞれは、例えばＡｌｘＳｉｙＯｚから成る。本実施の形態において、複数の粒ＧＲのそれぞれは、例えば２～４個の原子の集合体から構成されている。第３元素は、シリコンに代えて、ゲルマニウム（Ｇｅ）であってもよい。
絶縁膜ＩＦ２は、複数の粒ＧＲのそれぞれの表面の全体または一部を覆っており、複数の粒ＧＲに接している。絶縁膜ＩＦ２は、互いに離間する複数の粒ＧＲ同士の間に亘って連続的に設けられた膜である。
複数の粒ＧＲは、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２の全体に拡散しておらず、強誘電体膜ＦＥ１と強誘電体膜ＦＥ２との界面付近に留まっている。このため、強誘電体層ＦＥＬ内における複数の粒ＧＲの濃度のピークは、強誘電体膜ＦＥ１の下面に近い位置、および、強誘電体膜ＦＥ２の上面に近い位置よりも、強誘電体膜ＦＥ１と強誘電体膜ＦＥ２との界面に近い位置において大きい。言い換えれば、強誘電体層ＦＥＬ内において、第２元素および第３元素の濃度のピークは、強誘電体膜ＦＥ１と強誘電体膜ＦＥ２との間にある。つまり、強誘電体膜ＦＥ１内の第２元素および第３元素の濃度は、強誘電体膜ＦＥ２側よりも強誘電体膜ＦＥ２の反対側（半導体基板ＳＢ側）の方が小さい。また、強誘電体膜ＦＥ２内の第２元素および第３元素の濃度は、強誘電体膜ＦＥ１側よりも強誘電体膜ＦＥ１の反対側（後述する金属膜ＭＦ１側）の方が小さい。
強誘電体層ＦＥＬ内における第１元素の割合は３０～５０％であり、第２元素および第３元素の合計の割合は５％以下である。すなわち、強誘電体層ＦＥＬ内における第２元素および第３元素のそれぞれの割合は、第１元素の割合よりも小さい。強誘電体層ＦＥＬ内における酸化ハフニウム（ＨｆＯ２）の割合は、例えば５０～７０％程度である。
このように、複数の粒ＧＲが、強誘電体膜ＦＥ１と強誘電体膜ＦＥ２との界面付近に存在している。このため、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２のそれぞれを、均一性の高い結晶粒径を有する直方晶の結晶として形成することが容易である。したがって、強誘電体層ＦＥＬを強誘電体メモリセルＭＣに適用した際に、強誘電体層ＦＥＬの分極反転に伴って、閾値電圧のばらつきが大きくなる問題を抑制できる。よって、強誘電体メモリセルＭＣの書き換え耐性が低下する問題、または、リテンション特性が低下する問題を抑制できる。すなわち、本実施の形態の技術によって、半導体装置の性能を向上できる。
強誘電体層ＦＥＬ上には、金属膜ＭＦ１が形成されている。金属膜ＭＦ１は、例えば窒化チタン膜、窒化タンタル膜またはタングステン膜から成る導電性膜である。金属膜ＭＦ１の厚さは、例えば１０ｎｍ～２０ｎｍである。金属膜ＭＦ１は、強誘電体層ＦＥＬの製造工程中に強誘電体膜ＦＥ１および強誘電体膜ＦＥ２に応力を与え、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２のそれぞれの結晶の配向性を制御するために設けられたキャップ膜である。したがって、強誘電体層ＦＥＬの形成後に、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２のそれぞれが直方晶の結晶として存在できる場合には、金属膜ＭＦ１を除去しても構わない。しかし、金属膜ＭＦ１を除去したことで、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２のそれぞれの結晶の配向性がばらつく場合もあるので、金属膜ＭＦ１を残しておいた方が、より好ましい。なお、金属膜ＭＦ１を残した場合には、金属膜ＭＦ１は、後述のゲート電極Ｇ１と共に、ゲート電極の一部として機能する。強誘電体膜ＦＥ１および強誘電体膜ＦＥ２のそれぞれの結晶の配向は、（００１）配向である。
金属膜ＭＦ１上には、ゲート電極Ｇ１が形成されている。ゲート電極Ｇ１は、例えばｎ型の不純物が導入された多結晶シリコン膜から成る導電性膜である。ゲート電極Ｇ１を構成する材料としては、多結晶シリコン膜に代えて、窒化チタン膜、アルミニウム膜若しくはタングステン膜などの金属膜、または、これらを適宜積層させた積層膜であってもよい。
ゲート電極Ｇ１の側面上には、サイドウォールスペーサＳＷが形成されている。サイドウォールスペーサＳＷは、例えば酸化シリコン膜と窒化シリコン膜との積層膜から成る。
サイドウォールスペーサＳＷの下のウェル領域ＰＷ１内には、半導体基板ＳＢの上面から所定の深さに亘って低濃度のｎ型不純物領域であるエクステンション領域ＥＸ１が形成されている。また、サイドウォールスペーサＳＷと整合する位置のウェル領域ＰＷ１には、エクステンション領域ＥＸ１よりも高濃度のｎ型不純物領域である拡散領域Ｄ１が形成されている。拡散領域Ｄ１は、半導体基板ＳＢの上面から所定の深さで形成されている。拡散領域Ｄ１は、ゲート電極Ｇ１の直下の半導体基板ＳＢに対し、エクステンション領域ＥＸ１よりも遠い位置に形成されている。
エクステンション領域ＥＸ１および拡散領域Ｄ１のそれぞれは、ゲート電極Ｇ１の直下の半導体基板ＳＢを挟むように一対形成されている。一対のエクステンション領域ＥＸ１のうちの一方と、一対の拡散領域Ｄ１のうちの一方とは、互いに接続されており、強誘電体メモリセルＭＣのソース領域を構成している。また、一対のエクステンション領域ＥＸ１のうちの他方と、一対の拡散領域Ｄ１のうちの他方とは、互いに接続されており、強誘電体メモリセルＭＣのドレイン領域を構成している。
ゲート電極Ｇ１上および拡散領域Ｄ１上には、例えばコバルトシリサイド（ＣｏＳｉ２）、ニッケルシリサイド（ＮｉＳｉ）またはニッケルプラチナシリサイド（ＮｉＰｔＳｉ）から成るシリサイド層ＳＩが形成されている。シリサイド層ＳＩは、主に、後述のプラグＰＧとの接触抵抗を低減するために形成されている。
次に、領域ＬＲの低耐圧のＭＩＳＦＥＴ１Ｑの構造について説明する。
領域ＬＲにおいて、ウェル領域ＰＷ２を含む半導体基板ＳＢ上には、ゲート絶縁膜ＧＦが形成されている。ゲート絶縁膜ＧＦは、例えば酸化シリコン膜であり、例えば１ｎｍ～４ｎｍの厚さを有する。
ゲート絶縁膜ＧＦ上には、ゲート電極Ｇ２が形成されている。ゲート電極Ｇ２は、例えばｎ型の不純物が導入された多結晶シリコン膜から成る導電性膜である。ゲート電極Ｇ２を構成する材料としては、多結晶シリコン膜に代えて、窒化チタン膜、アルミニウム膜若しくはタングステン膜などの金属膜、または、これらを適宜積層させた積層膜であってもよい。
ゲート電極Ｇ２の側面上には、サイドウォールスペーサＳＷが形成されている。サイドウォールスペーサＳＷは、例えば酸化シリコン膜と窒化シリコン膜との積層膜から成る。
サイドウォールスペーサＳＷの下のウェル領域ＰＷ２には、低濃度のｎ型不純物領域であるエクステンション領域ＥＸ２が形成されている。また、サイドウォールスペーサＳＷと整合する位置のウェル領域ＰＷ２には、エクステンション領域ＥＸ２よりも高濃度のｎ型不純物領域である拡散領域Ｄ２が形成されている。エクステンション領域ＥＸ２および拡散領域Ｄ２は、それぞれＭＩＳＦＥＴ１Ｑのソース領域の一部またはドレイン領域の一部を構成している。エクステンション領域ＥＸ２および拡散領域Ｄ２は、それぞれエクステンション領域ＥＸ１および拡散領域Ｄ１のそれぞれと同様の構造を有している。
なお、領域ＭＲのエクステンション領域ＥＸ１の不純物濃度と、領域ＬＲのエクステンション領域ＥＸ２の不純物濃度とは、ほぼ同じである。また、領域ＭＲの拡散領域Ｄ１の不純物濃度と、領域ＬＲの拡散領域Ｄ２の不純物濃度とは、ほぼ同じである。
ゲート電極Ｇ２上および拡散領域Ｄ２上には、例えばコバルトシリサイド（ＣｏＳｉ２）、ニッケルシリサイド（ＮｉＳｉ）またはニッケルプラチナシリサイド（ＮｉＰｔＳｉ）から成るシリサイド層ＳＩが形成されている。シリサイド層ＳＩは、主に、後述のプラグＰＧとの接触抵抗を低減するために形成されている。
領域ＭＲに形成されている強誘電体メモリセルＭＣ上、および、領域ＬＲに形成されているＭＩＳＦＥＴ１Ｑ上には、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、例えば酸化シリコン膜である。層間絶縁膜ＩＬ１には、層間絶縁膜ＩＬ１の上面から下面の間を貫通する複数のコンタクトホールが形成されており、複数のコンタクトホール内には、複数のプラグＰＧが形成されている。プラグＰＧは、例えば、チタン膜、窒化チタン膜、または、これらの積層膜から成るバリアメタル膜と、タングステンを主体とする導電性膜とから成る。ただし、図２では、バリアメタル膜と主導体膜とを区別しておらず、バリアメタル膜と主導体膜とから成るプラグＰＧを示している。プラグＰＧは、シリサイド層ＳＩを介して、拡散領域Ｄ１または拡散領域Ｄ２に電気的に接続されている。なお、図示はしていないが、層間絶縁膜ＩＬ１中には、ゲート電極Ｇ１およびゲート電極Ｇ２に電気的に接続されたプラグＰＧも存在している。
また、図示は省略するが、層間絶縁膜ＩＬ１上およびプラグＰＧ上には、複数の配線が形成されている。例えば、層間絶縁膜ＩＬ１上に、層間絶縁膜が形成され、この層間絶縁膜には、配線用の溝が形成されている。そして、この配線用の溝内に、例えば銅を主成分とする導電性膜が埋め込まれることで、プラグＰＧに接続された１層目の配線が形成されている。
＜強誘電体メモリセルＭＣの動作＞
次に、強誘電体メモリセルＭＣの動作例について、図３を参照して説明する。
図３は、強誘電体メモリセルＭＣのうち選択メモリセルについて、「書込」、「消去」および「読出」時における選択メモリセルの各部位への印加電圧の一例を示す表である。図３の表には、「書込」、「消去」および「読出」のそれぞれの動作時において、図２に示す強誘電体メモリセルＭＣのドレイン領域（一方の拡散領域Ｄ１）に印加する電圧Ｖｄ、ゲート電極Ｇ１に印加する電圧Ｖｇ、ソース領域（他方の拡散領域Ｄ１）に印加する電圧Ｖｓ、および、ウェル領域ＰＷ１に印加する電圧Ｖｂが記載されている。なお、図３の表に示したものは、電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。
また、本実施の形態では、強誘電体層ＦＥＬの分極が上向きとなり、強誘電体メモリセルＭＣの閾値電圧が比較的高い状態になることを「書込」と定義する。そして、強誘電体層ＦＥＬの分極が下向きとなり、強誘電体メモリセルＭＣの閾値電圧が比較的低い状態になることを「消去」と定義する。
書込動作は、ゲート電極Ｇ１に負の電圧を印加することで行われる。すなわち、例えば図３の「書込」の欄に示すような電圧を、書込みを行う選択メモリセルの各部位に印加する。これにより、強誘電体層ＦＥＬの分極が上向きとなり、強誘電体メモリセルＭＣの閾値電圧が上昇し、強誘電体層ＦＥＬは書込み状態となる。
消去動作は、ゲート電極Ｇ１に正の電圧を印加することで行われる。すなわち、例えば図３の「消去」の欄に示すような電圧を、消去を行う選択メモリセルの各部位に印加する。これにより、強誘電体層ＦＥＬの分極が下向きとなり、強誘電体メモリセルＭＣの閾値電圧が低下し、強誘電体層ＦＥＬは消去状態となる。
読出動作では、例えば図３の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。ゲート電極Ｇ１に印加する電圧Ｖｇを、書込み状態における強誘電体層ＦＥＬの閾値電圧と、消去状態における強誘電体層ＦＥＬの閾値電圧との間の値にすることで、書込み状態と消去状態とを判別できる。
＜半導体装置の製造工程＞
以下に、図４～図１７を用いて、本実施の形態の半導体装置の製造方法について説明する。図４～図１７のそれぞれは、強誘電体メモリセルＭＣが形成される領域ＭＲと、低耐圧のＭＩＳＦＥＴ１Ｑが形成される領域ＬＲとを示す断面図である。
まず、図４に示すように、例えばｐ型の不純物が導入された単結晶シリコンから成る半導体基板ＳＢを準備する。次に、半導体基板ＳＢの上面に、フォトリソグラフィ法およびエッチング処理を用いて、溝を形成する。続いて、溝内を埋め込むように酸化シリコン膜などの絶縁膜を形成する。その後、ＣＭＰ（Chemical Mechanical Polishing）法によって、溝の外部の絶縁膜を除去することで、溝内に残された絶縁膜から成る素子分離部ＳＴＩを形成する。
次に、フォトリソグラフィ法およびイオン注入法を用いて、半導体基板ＳＢに不純物を導入することにより、領域ＭＲにおいて、ｐ型のウェル領域ＰＷ１を形成し、領域ＬＲにおいて、ｐ型のウェル領域ＰＷ２を形成する。
次に、図５に示すように、領域ＭＲのウェル領域ＰＷ１、および、領域ＬＲのウェル領域ＰＷ２を含む半導体基板ＳＢ上に対して、例えば酸素を含む雰囲気中で熱処理を施す。これにより、領域ＭＲおよび領域ＬＲの半導体基板ＳＢ上に、例えば酸化シリコンから成るゲート絶縁膜ＧＦを形成する。ゲート絶縁膜ＧＦの厚さは、例えば１ｎｍ～３ｎｍである。続いて、領域ＭＲを開口し、且つ、領域ＬＲを覆うパターンを有するレジストパターンＲＰ１を形成する。次に、レジストパターンＲＰ１をマスクとしてエッチング処理を行うことで、領域ＬＲのゲート絶縁膜ＧＦを残して、領域ＭＲのゲート絶縁膜ＧＦを除去する。
次に、図６に示すように、レジストパターンＲＰ１を例えばアッシング処理によって除去する。その後、半導体基板ＳＢ上に対して、例えば酸素を含む雰囲気中で熱処理を施す。これにより、領域ＭＲの半導体基板ＳＢ上に、例えば酸化シリコンまたは酸窒化シリコン膜から成る絶縁膜ＩＦ１を形成する。ゲート絶縁膜ＧＦの厚さは、例えば１ｎｍ～３ｎｍである。なお、この時、領域ＬＲにはゲート絶縁膜ＧＦが形成されているが、この熱酸化処理によって、ゲート絶縁膜ＧＦの厚さが若干増加する。
次に、図７に示すように、領域ＭＲの絶縁膜ＩＦ１上、および、領域ＬＲのゲート絶縁膜ＧＦ上に、例えばＡＬＤ（Atomic Layer Deposition）法によって、アモルファス膜（非晶質膜）ＡＭ１を形成する。アモルファス膜ＡＭ１の厚さは、例えば５ｎｍである。アモルファス膜ＡＭ１はハフニウム（Ｈｆ）を含み、ハフニウムの他に酸素（Ｏ）を含んでいる。また、アモルファス膜ＡＭ１は、ハフニウムの他に、例えば第１元素としてジルコニウム（Ｚｒ）を含んでいる。第１元素は、ジルコニウムに代えて、シリコン（Ｓｉ）、イットリウム（Ｙ）、ランタン（Ｌａ）またはイッテルビウム（Ｙｂ）の何れかであってもよい。
次に、図８に示すように、アモルファス膜ＡＭ１上に複数の粒ＧＲ１を形成する。本実施の形態では、領域ＭＲおよび領域ＬＲにおいて、アモルファス膜ＡＭ１上に、スパッタリング法によって、複数の粒ＧＲ１を形成する。図８では、複数の粒ＧＲ１のそれぞれを、ハッチングを付していない白い丸で示している。複数の粒ＧＲ１のそれぞれは、互いに離間している。言い換えれば、複数の粒ＧＲ１は、アモルファス膜ＡＭ１のように連続的に形成された膜ではなく、不連続的に形成されている。すなわち、複数の粒ＧＲ１は、アモルファス膜ＡＭ１の上面全体を覆っておらず、アモルファス膜ＡＭ１上に点在している。したがって、アモルファス膜ＡＭ１の一部は複数の粒ＧＲ１によって覆われ、アモルファス膜ＡＭ１のその他の部分は複数の粒ＧＲ１から露出している。また、複数の粒ＧＲ１の一部は、アモルファス膜ＡＭ１の上面上に堆積するが、アモルファス膜ＡＭ１内の上面近傍に導入されている複数の粒ＧＲ１も存在する。このため、後述のアモルファス膜ＡＭ１などを結晶化させる工程において、後述する複数の粒ＧＲが結晶核として機能できる。
また、複数の粒ＧＲ１は、ハフニウム、酸素および第１元素の何れとも異なる第２元素を含む。第２元素は、例えばアルミニウム（Ａｌ）である。また、第２元素は、アルミニウムに代えて、炭素（Ｃ）、窒素（Ｎ）、フッ素（Ｆ）またはチタン（Ｔｉ）の何れかであってもよい。なお、本実施の形態では、第２元素がアルミニウムである場合を、代表的に例示して説明する。
また、複数の粒ＧＲ１は、スパッタリング法に代えて、ＣＶＤ（Chemical Vapor Deposition）法によって形成してもよいが、上述のように、複数の粒ＧＲ１は互いに分離するように形成することが好ましい。よって、複数の粒ＧＲ１の形成方法は、スパッタリング法で行うことが好ましい。これは、スパッタリング法によれば、複数の粒ＧＲ１を制御よく均一に形成することが比較的容易であるためである。また、アモルファス膜ＡＭ１の上面に対する複数の粒ＧＲ１の面密度は、１×１０１３／ｃｍ２～１×１０１５／ｃｍ２の範囲内である。これにより、複数の粒ＧＲ１はアモルファス膜ＡＭ１の上面上に均一に添加される。また、複数の粒ＧＲ１の面密度を１×１０１３／ｃｍ２～１×１０１５／ｃｍ２の範囲内とすることで、複数の粒ＧＲ１の結晶粒径の半径を、例えば０．１ｎｍ～１ｎｍの範囲内で精密に制御できる。
また、複数の粒ＧＲ１がアモルファス膜ＡＭ１中に拡散し過ぎる事を防止するために、上記スパッタリング法は、１℃以上、且つ、１５０℃以下の範囲の温度で行われることが好ましい。ここでは、上記スパッタリング法による複数の粒ＧＲ１の形成工程を、例えば室温（２５℃）で行う。
また、上述のように、複数の粒ＧＲ１を構成する第２元素は、アルミニウムに代えて他の元素であってもよい。ただし、第２元素がアルミニウム以外の元素である場合、複数の粒ＧＲ１の形成方法は、スパッタリング法に代えて、イオン注入法を用いて行うこともできる。イオン注入法を用いる場合には、前記複数の粒ＧＲ１のドーズ量を、１×１０１３／ｃｍ２～１×１０１５／ｃｍ２の範囲内とする。
次に、図９に示すように、半導体基板ＳＢ上に、例えばＡＬＤ法を用いて、絶縁膜ＩＦ２を形成（堆積）する。絶縁膜ＩＦ２は、ハフニウムおよび第２元素のいずれとも異なる第３元素を含んでいる。絶縁膜ＩＦ２は、例えばＳｉＯ２膜、つまり酸化シリコン膜から成り、この場合、第３元素はシリコン（Ｓｉ）である。
これにより、アモルファス膜ＡＭ１の上面は絶縁膜ＩＦ２により覆われる。また、絶縁膜ＩＦ２を形成した際、複数の粒ＧＲ１を構成する第２元素は第３元素と反応し、これにより第２元素および第３元素が結びついた化合物から成るナノ構造体である複数の粒ＧＲが形成される。ここでは、複数の粒ＧＲのそれぞれは、例えばアルミニウムとシリコンとの化合物であるＡｌ－Ｓｉから成る。すなわち、複数の粒ＧＲのそれぞれはＡｌ－Ｓｉクラスタである。具体的には、複数の粒ＧＲのそれぞれは、例えばＡｌｘＳｉｙＯｚから成る。本実施の形態において、複数の粒ＧＲのそれぞれは、例えば２～４個の原子の集合体から構成されている。第３元素は、シリコンに代えて、ゲルマニウム（Ｇｅ）であってもよい。図９では、Ａｌ－Ｓｉクラスタである複数の粒ＧＲのそれぞれを黒い丸で示している。
絶縁膜ＩＦ２は、複数の粒ＧＲのそれぞれの表面の全体または一部を覆っており、複数の粒ＧＲに接している。絶縁膜ＩＦ２は、互いに離間する複数の粒ＧＲ同士の間に亘って連続的に設けられた膜である。
ここでは、絶縁膜ＩＦ２を形成する際のＡＬＤ法による堆積工程は、１００℃以上の条件で行う。具体的には、当該堆積工程を３００℃の条件で行う。当該堆積工程では、水（Ｈ２Ｏ）と四塩化ケイ素（ＳｉＣｌ４）とをＡＬＤ装置内に順に供給する工程を１サイクルとして、１～４サイクルの堆積工程を行う。つまり、ＡＬＤ法による堆積を１回または複数回行うことで、例えば酸化シリコンから成る絶縁膜ＩＦ２を形成する。このように、当該堆積工程の回数（サイクル）は１～４回であることが好ましいが、信頼性を高める観点から、当該回数を２回とすることが最も望ましい。絶縁膜ＩＦ２は、１ｎｍ以下の膜厚を有している。ここでの絶縁膜ＩＦ２の膜厚は、例えば１ｎｍである。
ここではＡＬＤ法を用いて絶縁膜ＩＦ２を形成することについて説明したが、ＡＬＤ法に代えて、低エネルギーのＤＣ（Direct Current）マグネトロンスパッタ法にて絶縁膜ＩＦ２を形成してもよい。
次に、図１０に示すように、領域ＭＲおよび領域ＬＲにおいて、絶縁膜ＩＦ２上、複数の粒ＧＲ上およびアモルファス膜ＡＭ１上に、例えばＡＬＤ法によって、アモルファス膜（非晶質膜）ＡＭ２を形成する。この工程により、複数の粒ＧＲは、アモルファス膜ＡＭ２によって覆われる。アモルファス膜ＡＭ２の厚さは、例えば５ｎｍである。アモルファス膜ＡＭ２は、アモルファス膜ＡＭ１と同じ材料から成り、ハフニウム（Ｈｆ）を含み、ハフニウムの他に酸素（Ｏ）を含んでいる。また、アモルファス膜ＡＭ２は、ハフニウムの他に、例えば第１元素としてジルコニウム（Ｚｒ）を含んでいる。第１元素は、ジルコニウムに代えて、シリコン（Ｓｉ）、イットリウム（Ｙ）、ランタン（Ｌａ）またはイッテルビウム（Ｙｂ）の何れかであってもよい。
次に、図１１に示すように、領域ＭＲおよび領域ＬＲにおいて、アモルファス膜ＡＭ２上に、例えば窒化チタン、窒化タンタルまたはタングステンから成る金属膜ＭＦ１を形成する。金属膜ＭＦ１は、例えばＣＶＤ法またはスパッタリング法を用いて形成できる。金属膜ＭＦ１の厚さは、例えば１０ｎｍ～２０ｎｍである。金属膜ＭＦ１は、主に、アモルファス膜ＡＭ１およびアモルファス膜ＡＭ２に応力を加えるために設けられているキャップ膜である。
次に、図１２に示すように、領域ＭＲおよび領域ＬＲにおいて、アモルファス膜ＡＭ２上に金属膜ＭＦ１が形成されている状態で、例えば６００～９００℃の熱処理を施す。これにより、アモルファス膜ＡＭ１を結晶化して直方晶の結晶である強誘電体膜ＦＥ１を形成し、アモルファス膜ＡＭ２を結晶化して直方晶の結晶である強誘電体膜ＦＥ２を形成する。当該熱処理は、具体的には７００℃程度で行うことが望ましい。
この熱処理は、ＲＴＡ（Rapid Thermal Annealing）法によって、６００℃未満の温度で行うこともできるが、電磁波として、例えば周波数１ＧＨｚ～１０ＧＨｚのマイクロ波を用いて行うことが好ましく、周波数２．４５ＧＨｚのマイクロ波を用いて行うことが、より好ましい。マイクロ波を用いた熱処理は、より低温での結晶化が可能であり、例えば４００℃以下の温度で行える。
このマイクロ波を用いた熱処理では、電場（電界）の振動方向が、金属膜ＭＦ１の上面、または、半導体基板ＳＢの上面に対して９０度（垂直）となるように、マイクロ波を照射する。このようなマイクロ波などの電磁波は、分極結晶にエネルギーが吸収されるため、分極結晶である強誘電体膜ＦＥ１および強誘電体膜ＦＥ２が形成され易い特性を持つ。したがって、上述のように、結晶化ための熱処理を、４００℃以下の低温で行うことが容易となる。
結晶化した強誘電体層ＦＥＬ中での第２元素および第３元素は強誘電体膜ＦＥ１と強誘電体膜ＦＥ２との間にピークを有する。つまり、強誘電体膜ＦＥ１内の第２元素および第３元素の濃度は、強誘電体膜ＦＥ２側よりも強誘電体膜ＦＥ２の反対側の方が小さい。また、強誘電体膜ＦＥ２内の第２元素および第３元素の濃度は、強誘電体膜ＦＥ１側よりも強誘電体膜ＦＥ１の反対側の方が小さい。第２元素および第３元素がこのような分布となる理由は、結晶化のために行う熱処理時に、第２元素および第３元素が互いに結合するためである。
例えば、この結晶化用の熱処理を９００℃より大きい温度であって、例えば１０００℃以下の温度で行うと、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２の結晶相は単斜晶となり易い。強誘電体膜ＦＥ１および強誘電体膜ＦＥ２の結晶相が単斜晶になると、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２は強誘電体膜ではなく常誘電体膜となり、後に形成する強誘電体メモリセルが正常に動作しなくなる。本実施の形態のように、９００℃以下の温度で熱処理を行うことで、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２を直方晶の結晶として形成させることが容易となる。
また、この結晶化工程では、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２のそれぞれの配向性は、金属膜ＭＦ１からの応力によって制御される。すなわち、アモルファス膜ＡＭ１およびアモルファス膜ＡＭ２を、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２へ結晶化させる際に、金属膜ＭＦ１は、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２のそれぞれの結晶相を、直方晶に配向させる機能を有する。
また、本実施の形態では、アモルファス膜ＡＭ１とアモルファス膜ＡＭ２との間に、複数の粒ＧＲと、それらの複数の粒ＧＲを覆う絶縁膜ＩＦ２とを形成している。絶縁膜ＩＦ２により覆われたこれらの複数の粒ＧＲが、結晶化工程において結晶核として機能する。
以下に、結晶化工程の一例として、複数の粒ＧＲを構成する第２元素がアルミニウムであり、第３元素がシリコンである場合を説明する。アモルファス膜ＡＭ１およびアモルファス膜ＡＭ２は、複数の粒ＧＲである複数のＡｌ－Ｓｉ粒を結晶核として結晶化し、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２となる。ここで、複数の粒ＧＲの結晶粒径の半径は、例えば０．１ｎｍ～１ｎｍの範囲内で精密に制御されている。すなわち、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２のそれぞれの結晶粒径が、アルミ、シリコンおよび酸素から成る複数の粒ＧＲの結晶粒径に準じて揃えられるので、強誘電体層ＦＥＬ内における結晶粒径の均一性が向上する。
このように、強誘電体層ＦＥＬ内において、結晶粒径の均一性を向上させ、結晶の配向性を、（００１）配向の直方晶に揃えられる。強誘電体層を強誘電体メモリセルに適用した際に、強誘電体層の分極反転に伴って、強誘電体層の膜質が劣化する虞がある。その場合、強誘電体層の結晶粒径および結晶配向性がばらつくことで、閾値電圧のばらつきが大きくなる問題が生じる。これに対し本実施の形態では、結晶粒径の均一性を向上させ、結晶の配向性を直方晶に揃えられるため、強誘電体層ＦＥＬの結晶粒径および結晶配向性のばらつきの発生を抑制できる。したがって、強誘電体メモリセルＭＣの書き換え耐性が低下する問題、および、リテンション特性が低下する問題を抑制できる。すなわち、本実施の形態の技術によって、半導体装置の性能を向上できる。
次に、図１３に示すように、領域ＬＲを開口し、且つ、領域ＭＲを覆うパターンを有するレジストパターンＲＰ２を形成する。次に、レジストパターンＲＰ２をマスクとしてエッチング処理を行う。これにより、領域ＭＲに形成されていた金属膜ＭＦ１および強誘電体層ＦＥＬが残るように、領域ＬＲに形成されていた金属膜ＭＦ１および強誘電体層ＦＥＬを除去する。
次に、図１４に示すように、レジストパターンＲＰ２を例えばアッシング処理によって除去する。その後、領域ＭＲの金属膜ＭＦ１上、および、領域ＬＲのゲート絶縁膜ＧＦ上に、例えばＣＶＤ法によって、例えばｎ型の不純物が導入された多結晶シリコンから成る導電性膜ＦＧを形成する。
なお、上述のように、強誘電体層ＦＥＬ内を直方晶の結晶として十分に維持できるならば、導電性膜ＦＧの形成前に、金属膜ＭＦ１を除去してもよい。
次に、図１５に示すように、フォトリソグラフィ法およびエッチング処理によって、領域ＭＲおよび領域ＬＲの導電性膜ＦＧをパターニングする。これにより、領域ＭＲにおいて、ゲート電極Ｇ１が形成され、領域ＬＲにおいて、ゲート電極Ｇ２が形成される。続いて、エッチング処理を行うことで、領域ＭＲにおいて、ゲート電極Ｇ１に覆われていない金属膜ＭＦ１、強誘電体層ＦＥＬおよび絶縁膜ＩＦ１が除去される。また、当該エッチング処理により、領域ＬＲにおいて、ゲート電極Ｇ２に覆われていないゲート絶縁膜ＧＦが除去される。
本実施の形態では、ゲート電極Ｇ１の下（導電性膜ＦＧの下）の金属膜ＭＦ１を残した場合を例示しているので、金属膜ＭＦ１は、ゲート電極の一部として機能する。
次に、図１６に示すように、フォトリソグラフィ法およびイオン注入法によって、領域ＭＲにおいて、ゲート電極Ｇ１に整合する位置のウェル領域ＰＷ１内に、ｎ型の不純物領域であるエクステンション領域ＥＸ１を形成し、領域ＬＲにおいて、ゲート電極Ｇ２に整合する位置のウェル領域ＰＷ２内に、ｎ型の不純物領域であるエクステンション領域ＥＸ２を形成する。エクステンション領域ＥＸ１は、強誘電体メモリセルＭＣのソース領域の一部またはドレイン領域の一部を構成する。エクステンション領域ＥＸ２は、ＭＩＳＦＥＴ１Ｑのソース領域の一部またはドレイン領域の一部を構成する。
次に、図１７に示すように、ゲート電極Ｇ１およびゲート電極Ｇ２を覆うように、例えばＣＶＤ法によって、例えば酸化シリコン膜と窒化シリコン膜とを順次形成する。次に、異方性エッチング処理によって、窒化シリコン膜を加工する。その後、ゲート電極Ｇ１の上面上およびゲート電極Ｇ２の上面上などに形成されている酸化シリコン膜を除去する。これにより、ゲート電極Ｇ１の側面上およびゲート電極Ｇ２の側面上に、酸化シリコン膜と窒化シリコン膜との積層膜から成るサイドウォールスペーサＳＷが形成される。
次に、フォトリソグラフィ法およびイオン注入法によって半導体基板内にｎ型の不純物を導入する。これにより、領域ＭＲにおいて、サイドウォールスペーサＳＷに整合する位置のウェル領域ＰＷ１内に、ｎ型の不純物領域である拡散領域Ｄ１を形成する。また、当該イオン注入法による不純物の導入により、領域ＬＲにおいて、サイドウォールスペーサＳＷに整合する位置のウェル領域ＰＷ２内に、ｎ型の不純物領域である拡散領域Ｄ２を形成する。
領域ＭＲにおいて、拡散領域Ｄ１は、エクステンション領域ＥＸ１よりも高い不純物濃度を有し、エクステンション領域ＥＸ１と接続し、強誘電体メモリセルＭＣのソース領域の一部またはドレイン領域の一部を構成する。
領域ＬＲにおいて、拡散領域Ｄ２は、エクステンション領域ＥＸ２よりも高い不純物濃度を有し、エクステンション領域ＥＸ２と接続し、ＭＩＳＦＥＴ１Ｑのソース領域の一部またはドレイン領域の一部を構成する。
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、拡散領域Ｄ１、拡散領域Ｄ２、ゲート電極Ｇ１およびゲート電極Ｇ２のそれぞれの上面上に、低抵抗のシリサイド層ＳＩを形成する。
シリサイド層ＳＩは、具体的には次のようにして形成できる。まず、領域ＭＲおよび領域ＬＲを覆うように、シリサイド層ＳＩ形成用の金属膜を形成する。この金属膜は、例えばコバルト、ニッケルまたはニッケルプラチナ合金から成る。次に、半導体基板ＳＢに３００～４００℃程度の第１熱処理を施し、その後未反応の金属膜を除去する。その後、５００～７００℃程度の第２熱処理を施す。これにより、拡散領域Ｄ１、拡散領域Ｄ２、ゲート電極Ｇ１およびゲート電極Ｇ２に含まれる材料と、金属膜とを反応させる。その結果、拡散領域Ｄ１、拡散領域Ｄ２、ゲート電極Ｇ１およびゲート電極Ｇ２のそれぞれの上面上にシリサイド層ＳＩが形成される。シリサイド層ＳＩは、コバルトシリサイド（ＣｏＳｉ２）、ニッケルシリサイド（ＮｉＳｉ）またはニッケルプラチナシリサイド（ＮｉＰｔＳｉ）から成る。
また、ゲート電極Ｇ１を構成する材料を、窒化チタン膜、アルミニウム膜若しくはタングステン膜などの金属膜、または、それらの金属膜を適宜積層させた積層膜に置換してもよい。その場合には、図１７の工程後、ゲート電極Ｇ１の材料である多結晶シリコン膜を、所謂ゲートラストプロセスを用いて、上記金属膜または上記積層膜に置換できる。
以上により、領域ＭＲにＭＦＩＳ構造の強誘電体メモリセルＭＣが形成され、領域ＬＲにＭＩＳＦＥＴ１Ｑが形成される。すなわち、本実施の形態の半導体装置が略完成する。
その後、以下の工程を経て、図２に示す構造が得られる。
まず、領域ＭＲに形成されている強誘電体メモリセルＭＣ、および、領域ＬＲに形成されているＭＩＳＦＥＴ１Ｑを覆うように、例えばＣＶＤ法によって、例えば酸化シリコンから成る層間絶縁膜ＩＬ１を形成する。次に、フォトリソグラフィ法およびエッチング処理を用いて、層間絶縁膜ＩＬ１中に、複数のコンタクトホールを形成する。次に、これらの複数のコンタクトホール内に、例えば、チタン膜、窒化チタン膜、または、これらの積層膜から成るバリアメタル膜を形成する。続いて、当該バリアメタル膜上に、タングステンを主体とする導電性膜を形成する。次に、例えばＣＭＰ法によって、コンタクトホール外のバリアメタル膜および導電性膜を除去することで、コンタクトホール内にプラグＰＧが形成される。プラグＰＧは、シリサイド層ＳＩを介して、拡散領域Ｄ１または拡散領域Ｄ２に電気的に接続されている。なお、図示はしていないが、ゲート電極Ｇ１およびゲート電極Ｇ２に電気的に接続するプラグＰＧも存在している。
＜検討例と本実施の形態との比較＞
図２１は、本願発明者が検討した検討例の半導体装置の製造工程中の断面図を示している。図２１では、本実施の形態の図１２に対応する製造工程中の断面図を示している。すなわち、図２１は、強誘電体層ＦＥＬとなるアモルファス膜に対して、結晶化用の熱処理を施し、強誘電体膜ＦＥ４が形成された状態を示している。
検討例でも、本実施の形態と同様に、強誘電体層ＦＥＬを有する強誘電体メモリセルを形成する。ここで、検討例の強誘電体層ＦＥＬは、強誘電体膜ＦＥ４の単層膜から成り、本実施の形態のように強誘電体膜ＦＥ１および強誘電体膜ＦＥ２の積層膜ではなく、複数の粒ＧＲも有していない。また、強誘電体膜ＦＥ４は、ハフニウム（Ｈｆ）、酸素（Ｏ）、および、第１元素であるジルコニウム（Ｚｒ）を有している。
例えば酸化ハフニウム膜（ＨｆＯ２膜）の場合、ＡＬＤ法などによってアモルファス膜を堆積し、その後、９００℃より高い温度で熱処理を行うと、ＨｆＯ２膜の結晶相は単斜晶となる。このため、ＨｆＯ２膜は強誘電体ではなく常誘電体となる。ここで、ＨｆＯ２膜にジルコニウム（Ｚｒ）から成る第１元素を添加することで、強誘電体膜ＦＥ４が直方晶の結晶として形成され易くなる。また、アモルファス膜上に窒化チタンなどから成る金属膜ＭＦ１を形成しておくことで、強誘電体膜ＦＥ４の配向性を制御し易くなる。
強誘電体メモリセルにおいては、ゲート電極に正負の電圧を印加することで、強誘電体層ＦＥＬ中の分極ドメインの反転を制御して閾値電圧を制御している。このため、強誘電体メモリセルにおける閾値電圧ばらつきは、強誘電体膜ＦＥ４の結晶粒径のばらつき、および、結晶配向のばらつきに大きく依存する。そして、強誘電体メモリセルＭＣの書き換え回数が多くなると、強誘電体層ＦＥＬ中の膜質が劣化する。したがって、上記の結晶粒径のばらつき、および、結晶配向のばらつきの大きさが、閾値電圧のばらつきに大きく影響を与える。
本願発明者の検討によれば、検討例の強誘電体メモリセルでは、強誘電体膜ＦＥ４の結晶粒径のばらつき、および、結晶配向のばらつきを十分に抑制できていないことが判った。このため、検討例では強誘電体メモリセルＭＣの書き換え回数が多くなるにつれて、閾値電圧のばらつきが大きくなる。また、検討例の強誘電体メモリセルでは、書込み状態の閾値電圧の分布と、消去状態の閾値電圧の分布とのそれぞれの裾が重なっており、メモリーウインドウが狭い。つまり、検討例の場合、誤書込み、誤消去が起き易い問題がある。
そこで、本発明者らは、強誘電体層の形成に際して、２つのアモルファス膜から成る積層構造を採用し、さらに、それらのアモルファス膜同士の間に、第２元素（例えばアルミニウム）を含む複数の粒を設けることを検討した。ただし、当該粒は上述した第３元素を含むものではない。当該複数の粒を設けることで、強誘電体層の結晶粒径および結晶配向性のばらつきを抑えられる。ただし、当該複数の粒を形成しただけでは、強誘電体メモリセル同士の間で動作時の分極特性にばらつきが生じる可能性がある。
これに対して、本実施の形態では、強誘電体層ＦＥＬの形成に際して、アモルファス膜ＡＭ１とアモルファス膜ＡＭ２との積層構造を採用している。さらに、ここでは、アモルファス膜ＡＭ１とアモルファス膜ＡＭ２との間に、それぞれが第２元素および第３元素を含む複数の粒ＧＲを設けている。複数の粒ＧＲのそれぞれの結晶粒径の半径は、例えば０．１ｎｍ～１ｎｍの範囲内で精密に制御されている。そして、アモルファス膜ＡＭ２上に金属膜ＭＦ１が形成されている状態で、アモルファス膜ＡＭ１、アモルファス膜ＡＭ２および複数の粒ＧＲに対して結晶化用の熱処理を施すことで、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２のそれぞれの結晶粒径が、複数の粒ＧＲの結晶粒径に準じて揃えられる。
したがって、アモルファス膜ＡＭ１およびアモルファス膜ＡＭ２の相互間に複数の粒として、第３元素を含まないアルミニウム粒を形成する場合に比べて、強誘電体層ＦＥＬ内における結晶粒径の均一性が向上する。このように、強誘電体層ＦＥＬ内において、結晶粒径の均一性を向上させ、結晶の配向性を（００１）配向の直方晶に揃えられる。つまり、強誘電体層ＦＥＬの信頼性を高められる。
ここで、図２０に、本実施の形態の半導体装置である強誘電体メモリセルの要部を拡大した断面図を示す。図２０には、強誘電体メモリセルを構成する絶縁膜ＩＦ１、ＩＦ２、複数の粒ＧＲ、強誘電体膜ＦＥ１、強誘電体膜ＦＥ２および金属膜ＭＦ１から成る積層膜を示している。強誘電体メモリセルを動作させ、強誘電体層ＦＥＬを分極させる際には、強誘電体層ＦＥＬ内における分極は、結晶核である複数の粒ＧＲのそれぞれ、および、複数の粒ＧＲと平面視で重なる領域ＤＰから始まる。これは、複数の粒ＧＲの誘電率が、複数の粒ＧＲが存在しない箇所に比べて高いためである。その後、強誘電体層ＦＥＬ内において分極された領域は、強誘電体膜ＦＥ１と強誘電体膜ＦＥ２との間で縦方向に延在する領域ＤＰから横方向に拡大する。
本実施の形態では、隣り合う粒ＧＲ同士の間に、複数の粒ＧＲ、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２のいずれよりも誘電率が低い材料（第３元素を含む材料）から成る絶縁膜ＩＦ２を形成している。このため、複数の粒ＧＲが存在する領域Ｒ１と、複数の粒ＧＲが存在しない領域Ｒ２との誘電率の差が、絶縁膜ＩＦ２が形成されていない場合に比べて大きい。つまり、縦方向に積層された強誘電体膜ＦＥ１、絶縁膜ＩＦ２、粒ＧＲおよび強誘電体膜ＦＥ２から成る領域Ｒ１の誘電率は、縦方向に積層された強誘電体膜ＦＥ１、絶縁膜ＩＦ２および強誘電体膜ＦＥ２から成る領域Ｒ２の誘電率よりも大きい。したがって、強誘電体メモリセルの動作時において、複数の粒ＧＲのそれぞれを含む領域Ｒ１（ＤＰ）から分極が始まり易くなる。
すなわち、絶縁膜ＩＦ２が無い場合に比べて、分極が始まる箇所の形成密度がより均一化される。これにより、強誘電体メモリセルの閾値電圧のばらつきの発生を抑制できる。強誘電体メモリセルの書き換え耐性を向上し、リテンション特性の低下を抑制できる。
絶縁膜ＩＦ２は、隣り合う複数の粒ＧＲ同士の間の領域Ｒ２の誘電率を低減させるために形成されている。このため、結晶成長のための結晶核としてはＡｌ－Ｓｉクラスタである複数の膜ＧＲが形成されていればよく、絶縁膜ＩＦ２は、隣り合う複数の粒ＧＲ同士の間に形成されていればよい。すなわち、複数の粒ＧＲのそれぞれは絶縁膜ＩＦ２に覆われていなくてもよい。
また、ここでは、複数の粒ＧＲ１および複数の粒ＧＲの面密度を１×１０１３／ｃｍ２～１×１０１５／ｃｍ２の範囲内としている。これにより、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２のそれぞれの結晶粒径を、例えば５～５０ｎｍに揃えられる。これにより、強誘電体層ＦＥＬの分極特性のばらつきを抑えられるため、強誘電体メモリセルＭＣの閾値電圧のばらつきを抑えられる。
これにより、本実施の形態では、書込み状態の閾値電圧の分布と、消去状態の閾値電圧の分布とのそれぞれが重なることを防げる。つまり、メモリーウインドウを拡げられる。すなわち、強誘電体メモリセルを使用する際の誤書込みまたは誤消去の発生を防げる。
また、強誘電体層を備えた強誘電体メモリセルでは、強誘電体層の耐熱性が低く、製造工程で半導体装置が高温に結晶化が不安定となるため、半導体装置の信頼性が低下する問題がある。これに対し、本実施の形態では、複数の粒ＧＲを設けることで、結晶粒径の均一性を向上させ、結晶の配向性を（００１）配向の直方晶に揃い易くしている。すなわち、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２が熱処理などで高温となった際に、それらの膜の結晶相が単斜晶となり易くなる閾値温度を高められる。言い換えれば、製造工程中および完成後の半導体装置の強誘電体層ＦＥＬの耐熱性を高められる。このため、本実施の形態では、アモルファス膜ＡＭ１およびアモルファス膜ＡＭ２を結晶化するために行う熱処理の上限を７００℃程度ではなく例えば９００℃まで高められる。これにより、熱処理工程における安定した結晶化が実現できる。よって、半導体装置の信頼性および歩留まりが向上する。
本実施の形態では、強誘電体膜ＦＥ１、強誘電体膜ＦＥ２および複数の粒ＧＲを含む強誘電体層ＦＥＬを強誘電体メモリセルＭＣに適用した際に、上記のような閾値電圧のばらつきが大きくなる上記問題を抑制できる。したがって、強誘電体メモリセルＭＣの書き換え耐性が低下する問題、および、リテンションが低下する問題を抑制できる。すなわち、本実施の形態の技術によって、半導体装置の性能を向上できる。
（実施の形態２）
以下に、実施の形態２の半導体装置を、図１８および図１９を用いて説明する。また、以下の説明では、実施の形態１との相違点を主に説明する。
実施の形態１では、ＭＦＩＳ構造の強誘電体メモリセルＭＣを例示したが、実施の形態２では、強誘電体メモリセルＭＣとして、強誘電体層ＦＥＬをトランジスタ構造に適用したＭＦＭＩＳ（Metal Ferroelectric Metal Insulator Semiconductor）構造と呼ばれるメモリセルを例示する。
本実施の形態の半導体装置の製造工程では、まず、図４～図６を用いて説明した工程と同様の工程を行う。
次に、図１８に示すように、領域ＭＲの絶縁膜ＩＦ１上、および、領域ＬＲのゲート絶縁膜ＧＦ上に、金属膜ＭＦ２を形成する。続いて、図７で説明した製造方法と同様の手法によって、領域ＭＲおよび領域ＬＲにおいて、金属膜ＭＦ２上に、アモルファス膜ＡＭ１を形成する。金属膜ＭＦ２は、金属膜ＭＦ１と同様の材料から成り、金属膜ＭＦ１と同様の製造方法によって形成できる。続いて、図８～図１２を用いて説明した工程と同様の工程を行う。これにより、図１８に示す構造を得る。
次に、図１９に示すように、図１３～図１７および図２を用いて説明した工程と同様の工程を行う。これにより、図１９に示す本実施の形態の半導体装置が略完成する。
金属膜ＭＦ２は、金属膜ＭＦ１と同様の機能を有する。つまり、金属膜ＭＦ２は、アモルファス膜ＡＭ１およびアモルファス膜ＡＭ２を結晶化させる際に、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２のそれぞれの結晶相を、直方晶に配向させる機能を有する。このため、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２のそれぞれの配向性は、金属膜ＭＦ１からの応力だけでなく、金属膜ＭＦ２からの応力によっても制御される。
したがって、本実施の形態では、実施の形態１と比較して、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２のそれぞれの結晶相を制御する応力が大きい。したがって、強誘電体膜ＦＥ１および強誘電体膜ＦＥ２のそれぞれを、より確実に直方晶の結晶とすることができる。
以上、本願発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
例えば、前記実施の形態１の強誘電体層は、ＭＦＭ構造を有し、配線間に形成されるキャパシタ型メモリにも適用できる。ＭＦＭ構造の積層膜は、例えば、配線層において層間絶縁膜上に順に形成された窒化チタン（ＴｉＮ）膜、ＨｆＺｒＯ膜（強誘電体層）および窒化チタン（ＴｉＮ）膜から成る。
１Ｑ ＭＩＳＦＥＴ
ＡＭ１、ＡＭ２ アモルファス膜
Ｄ１、Ｄ２ 拡散領域
ＤＰ、ＬＲ、ＭＲ、Ｒ１、Ｒ２ 領域
ＥＸ１、ＥＸ２ エクステンション領域
ＦＥ１、ＦＥ２ 強誘電体膜
ＦＥＬ 強誘電体層
ＦＧ 導電性膜
Ｇ１、Ｇ２ ゲート電極
ＧＦ ゲート絶縁膜
ＧＲ、ＧＲ１ 粒
ＩＦ１、ＩＦ２ 絶縁膜
ＩＬ１ 層間絶縁膜
ＭＣ 強誘電体メモリセル
ＭＦ１、ＭＦ２ 金属膜
ＰＧ プラグ
ＰＷ１、ＰＷ２ ウェル領域
ＳＢ 半導体基板
ＳＩ シリサイド層

Claims (9)

  1. （ａ）ハフニウム、酸素および第１元素を含む第１アモルファス膜を形成する工程、
    （ｂ）前記第１アモルファス膜上に、ハフニウム、酸素および前記第１元素の何れとも異なる第２元素を含む複数の第１の粒を形成する工程、
    （ｃ）前記（ｂ）工程の後、前記第１アモルファス膜上に、ハフニウム、酸素、前記第１元素および前記第２元素の何れとも異なる第３元素を含む絶縁膜を形成する工程、
    （ｄ）前記絶縁膜上に、ハフニウム、酸素および第１元素を含む第２アモルファス膜を形成する工程、
    （ｅ）前記第２アモルファス膜上に、第１金属膜を形成する工程、
    （ｆ）前記（ｅ）工程後、熱処理を施すことで、前記第１アモルファス膜を結晶化して直方晶の第１強誘電体膜を形成し、前記第２アモルファス膜を結晶化して直方晶の第２強誘電体膜を形成する工程、
    を有する、半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記（ｂ）工程において、前記複数の第１の粒は、互いに分離して形成され、
    前記（ｆ）工程において、前記複数の第１の粒は、前記第１強誘電体膜および前記第２強誘電体膜の結晶核として機能する、半導体装置の製造方法。
  3. 請求項２に記載の半導体装置の製造方法において、
    前記（ｃ）工程において、前記絶縁膜を形成することによって、前記複数の第１の粒は、前記第３元素と反応して、前記第２元素および前記第３元素とを含む複数の第２の粒となり、
    前記（ｆ）工程において、前記複数の第２の粒が前記結晶核として機能する、半導体装置の製造方法。
  4. 請求項２に記載の半導体装置の製造方法において、
    前記（ｆ）工程において、前記第１金属膜からの応力によって、前記第１強誘電体膜および前記第２強誘電体膜のそれぞれの配向性が制御される、半導体装置の製造方法。
  5. 請求項１に記載の半導体装置の製造方法において、
    前記（ｂ）工程は、スパッタリング法によって行われる、半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法において、
    前記（ｃ）工程では、１００℃以上の温度下で、ＡＬＤ法による堆積を１～４サイクル行うことにより、前記絶縁膜を形成する、半導体装置の製造方法。
  7. 請求項１に記載の半導体装置の製造方法において、
    前記第２元素は、アルミニウムである、半導体装置の製造方法。
  8. 請求項１に記載の半導体装置の製造方法において、
    前記（ｂ）工程において、前記第１アモルファス膜の上面に対する前記複数の第１の粒の面密度は、１×１０１３／ｃｍ２～１×１０１５／ｃｍ２の範囲内である、半導体装置の製造方法。
  9. 請求項１に記載の半導体装置の製造方法において、
    前記（ｆ）工程において、前記熱処理は、マイクロ波を用いて行われ、前記マイクロ波の電場が、前記第１金属膜の上面に対して垂直な方向に振動するように行われる、半導体装置の製造方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11189331B1 (en) * 2020-07-15 2021-11-30 Ferroelectric Memory Gmbh Memory cell arrangement and methods thereof
US20220139934A1 (en) 2020-10-30 2022-05-05 Ferroelectric Memory Gmbh Memory cell, capacitive memory structure, and methods thereof
US11950430B2 (en) 2020-10-30 2024-04-02 Ferroelectric Memory Gmbh Memory cell, capacitive memory structure, and methods thereof
US20220352379A1 (en) * 2021-04-29 2022-11-03 Taiwan Semiconductor Manufacturing Company Limited Ferroelectric memory devices having improved ferroelectric properties and methods of making the same
KR20220164334A (ko) * 2021-06-04 2022-12-13 삼성전자주식회사 박막 구조체, 이를 포함하는 반도체 소자 및 반도체 소자를 포함하는 반도체 장치
US12069862B2 (en) * 2021-07-23 2024-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor dies including low and high workfunction semiconductor devices
EP4135009A1 (en) 2021-08-11 2023-02-15 IMEC vzw A memory device with a ferroelectric charge trapping layer
US20230068904A1 (en) * 2021-08-25 2023-03-02 Samsung Electronics Co., Ltd. Electronic device including ferroelectric thin film structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006066804A (ja) 2004-08-30 2006-03-09 Sharp Corp 微粒子含有体及び微粒子含有体の製造方法並びに記憶素子、半導体装置及び電子機器
JP2009212448A (ja) 2008-03-06 2009-09-17 Toshiba Corp 半導体記憶装置およびその製造方法
JP2014053568A (ja) 2012-09-10 2014-03-20 Toshiba Corp 強誘電体メモリ及びその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6737716B1 (en) * 1999-01-29 2004-05-18 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US6642131B2 (en) * 2001-06-21 2003-11-04 Matsushita Electric Industrial Co., Ltd. Method of forming a silicon-containing metal-oxide gate dielectric by depositing a high dielectric constant film on a silicon substrate and diffusing silicon from the substrate into the high dielectric constant film
JP4309911B2 (ja) * 2006-06-08 2009-08-05 株式会社東芝 半導体装置およびその製造方法
US10242989B2 (en) 2014-05-20 2019-03-26 Micron Technology, Inc. Polar, chiral, and non-centro-symmetric ferroelectric materials, memory cells including such materials, and related devices and methods
KR20180097377A (ko) * 2017-02-23 2018-08-31 에스케이하이닉스 주식회사 강유전성 메모리 장치 및 그 제조 방법
US11881520B2 (en) * 2017-11-30 2024-01-23 Intel Corporation Fin patterning for advanced integrated circuit structure fabrication
JP7123622B2 (ja) * 2018-05-18 2022-08-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006066804A (ja) 2004-08-30 2006-03-09 Sharp Corp 微粒子含有体及び微粒子含有体の製造方法並びに記憶素子、半導体装置及び電子機器
JP2009212448A (ja) 2008-03-06 2009-09-17 Toshiba Corp 半導体記憶装置およびその製造方法
JP2014053568A (ja) 2012-09-10 2014-03-20 Toshiba Corp 強誘電体メモリ及びその製造方法

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