KR20220164334A - 박막 구조체, 이를 포함하는 반도체 소자 및 반도체 소자를 포함하는 반도체 장치 - Google Patents

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KR20220164334A
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최덕현
허진성
문태환
조상현
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Abstract

기판 상에 배치되고, 기판의 법선 방향으로 <001> 결정 방향이 정렬되고, 사방정상을 갖고 불소를 함유하는 강유전층을 포함하는 박막 구조체, 이를 포함한 반도체 소자 및 상기 반도체 소자를 포함하는 반도체 장치가 제공된다. 상기 강유전층은 강유전성(ferroelectricity)을 가질 수 있다.

Description

박막 구조체, 이를 포함하는 반도체 소자 및 반도체 소자를 포함하는 반도체 장치{Thin film structure, semiconductor device including the same and semiconductor apparutus including semiconductor device}
박막 구조체, 이를 포함하는 반도체 소자 및 상기 반도체 소자를 포함하는 반도체 장치에 관한 것이다.
전자 제품의 경박 단소화 경향에 따라 반도체 소자의 고집적화에 대한 요구가 증가하고 있다. 그러나, 기존의 실리콘 기반의 전자 소자는 동작 특성의 개선 및 소형화에 한계가 있었다. 예를 들어, 기존의 실리콘 기반의 로직 트랜지스터에서 동작 전압과 전류 특성을 측정하면, 서브문턱 스윙(subthreshold swing)(SS)은 약 60 mV/dec가 한계인 것으로 알려져 있다. 이로 인해 로직 트랜지스터의 사이즈가 감소함에 따라, 동작 전압을 약 0.8 V 이하로 낮추기 어려울 수 있고, 파워 밀도(power density)가 증가하게 됨으로써 로직 트랜지스터의 소형화에 한계가 있을 수 있었다.
이에 다양한 형태의 반도체 소자, 일례로서 강유전층을 포함하는 반도체 소자가 제시되고 있다.
일 실시예는 강유전성과 안정성이 동시에 확보된 강유전층을 포함하는 박막 구조체, 이를 포함하는 반도체 소자 및 상기 반도체 소자를 포함하는 반도체 장치를 제공한다.
일 측면(aspect)에 따른 박막 구조체는 기판; 및 상기 기판 상에 배치되고, 상기 기판의 법선 방향을 따라 <001> 결정 방향이 정렬되고, 사방정 상(orthorhombic phase)을 갖고 불소를 함유하는 형석형(fluorite-type) 구조 화합물을 포함하는 강유전층; 을 포함할 수 있다.
상기 강유전층은 상기 기판의 법선 방향을 따라 <001> 결정 방향이 정렬된 형석형 구조 화합물을 상기 강유전층 중에 지배적(dominant)인 비율로 포함할 수 있다.
상기 강유전층은 상기 기판의 법선 방향을 따라 <001> 결정 방향이 정렬된 형석형 구조 화합물을 상기 강유전층 중에 20 중량% 이상 포함할 수 있다.
상기 강유전층은 강유전성(ferroelectricity)을 가질 수 있다.
상기 형석형 구조 화합물 전체 중 사방정 상은 적어도 약 50% 이상일 수 있다.
상기 강유전층은 하기 화학식 1로 표시되는 형석형 구조 화합물을 포함할 수 있다:
<화학식 1>
MO2FαXβ
상기 화학식 1 중, M은 Hf, Zr 또는 이들의 조합이고, X는 O, N, H 또는 이들의 조합이고, 0 < α ≤ 1이고, 0 ≤ β ≤ 1이고, α 및 β의 합은 1 이하이다.
상기 강유전층은 C, Si, Ge, Sn, Pb, Al, Y, La, Gd, Mg, Ca, Sr Ba, Ti, 또는 이들의 조합에서 선택되는 도펀트 물질(dopant material)을 더 포함할 수 있다.
상기 강유전층은 상기 화학식 1로 표시되는 형석형 구조 화합물을 포함하고, 상기 도펀트 물질의 함량이 M 대비 0 at% 초과 20 at% 이하일 수 있다.
상기 강유전층의 두께는 0.1nm 이상 내지 10 nm이하일 수 있다.
상기 강유전층은 제1영역 및 제2영역을 포함하고,
상기 제1영역은 하기 화학식 1-1로 표시되는 제1형석형 구조 화합물을 포함하고;
상기 제2영역은 하기 화학식 1-2로 표시되는 제2형석형 구조 화합물을 포함할 수 있다:
<화학식 1-1>
MO2Fγ1Xγ2
<화학식 1-2>
MO2Fδ1Xδ2
상기 화학식 1-1 및 1-2 중,
M은 Hf, Zr 또는 이들의 조합이고,
X는 O, N, H 또는 이들의 조합이고,
0 < γ1 ≤ 1이고, 0 ≤ γ2 ≤ 1이고, γ1 및 γ2의 합은 1 이하이고,
0 ≤ δ1 ≤ 1이고, 0 ≤ δ2 ≤ 1이고, δ1 및 δ2의 합은 1 이하이고,
γ1 및 δ1은 서로 상이하다.
상기 화학식 1-1 및 1-2 중, γ1 > δ1일 수 있다.
상기 화학식 1-1 및 1-2 중, δ1은 0.1이하이고, γ1은 0.1 이상 내지 0.95 이하일 수 있다.
상기 제2영역은 상기 기판과 상기 제1영역 사이에 개재되거나; 또는 상기 제1영역은 상기 기판과 상기 제2영역 사이에 개재될 수 있다.
일 측면(aspect)에 따른 반도체 소자는 상술한 박막 구조체를 포함할 수 있다.
상기 반도체 소자는 커패시터, 전계 효과 트랜지스터 등일 수 있다.
향상된 강유전성과 안정성이 동시에 확보된 강유전층을 포함하는 박막 구조체가 제공될 수 있다. 상기 박막 구조체를 포함하는 반도체 소자는 향상된 커패시턴스 및/또는 향상된 서브문턱 스윙 값(Subthreshold Swing, SS)을 가질 수 있다. 이러한 박막 구조체 및 반도체 소자는 다양한 전자 장치 등에 등에 응용될 수 있다.
도 1은 일 실시예에 따른 박막 구조체를 개략적으로 나타낸 모식도이다.
도 2는 사방정 상을 갖는 하프늄 옥사이드의 결정 방향에 따른 형성 에너지(formation energy)와 불소를 포함하는 사방정 상을 포함하는 하프늄 옥사이드의 정렬 방향에 따른 형성 에너지를 DFT(Density Functional Theory)를 통해 계산한 그래프이다.
도 3a는 입방정 상을 지배적인 비율로 갖는 형석형 구조 화합물의 모식도이고, 도 3b는 이를 Cu 타겟이 장착된 X-선 회절 분석기를 모사하여 VESTA 프로그램을 사용하여 X-선 회절(X-ray diffraction, XRD)을 시뮬레이션한 결과를 나타낸 도면이다.
도 3c는 사방정 상을 지배적인 비율로 갖는 형석형 구조 화합물의 모식도이고, 도 3d는 이를 Cu 타겟이 장착된 X-선 회절 분석기를 모사하여 VESTA 프로그램을 사용하여 X-선 회절(X-ray diffraction, XRD)을 시뮬레이션한 결과를 나타낸 도면이다.
도 4a는 사방정 상을 갖고 불소를 함유하는 하프늄 옥사이드의 <001>, <111>, 및 <112> 결정 방향에 대하여 면적 당 F 원소의 개수에 따른 면적 당 형성 에너지를 DFT(Density Functional Theory)를 통해 계산한 그래프이다.
도 4b는 사방정 상을 갖고 불소를 함유하는 하프늄 옥사이드의 <001>, <111>, 및 <112> 결정 방향에 대하여 HF의 화학 에너지에 따른 면적당 형성 에너지를 DFT를 통해 계산한 그래프이다.
도 5는 사방정 상을 갖는 하프늄 옥사이드의 F 표면 처리에 따른 구조를 나타낸 모식도이다.
도 6a는 사방정 상을 갖고 불소를 함유하는 하프늄 옥사이드의 HF 및 H2O의 화학 에너지에 따른 <001>, <111>, 및 <112> 결정 방향 다이어그램을 나타낸 도면이다.
도 6b는 사방정 상을 갖고 불소를 함유하는 하프늄 옥사이드의 HF 및 H2O의 화학 에너지에 따른 분극 효율 다이어그램을 나타낸 도면이다.
도 7은 다른 실시예에 따른 박막 구조체를 개략적으로 나타낸 모식도이다.
도 8 및 도 9은 일 실시예에 따른 반도체 소자(전계 효과 트랜지스터)를 개략적으로 나타낸 모식도이다.
도 10은 다른 실시예에 따른 반도체 소자(전계 효과 트랜지스터)를 개략적으로 나타낸 모식도이다.
도 11은 또 다른 실시예에 따른 반도체 소자(Fin-FET)를 개략적으로 나타낸 모식도이다.
도 12는 또 다른 실시예에 따른 반도체 소자(Gate-all-around-FET)를 개략적으로 나타낸 모식도이다.
도 13은 일 실시예에 따른 반도체 소자(커패시터)를 보여주는 모식도이다.
도 14는 일 실시예에 따른 반도체 장치(커패시터와 전계 효과 트랜지스터의 연결 구조)를 보여주는 모식도이다.
도 15 및 도 16은 일 실시예에 따른 전자 장치에 적용될 수 있는 소자 아키텍쳐(architecture)를 개략적으로 보여주는 개념도이다.
본 명세서에서 사용되는 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 기술적 사상을 한정하려는 의도가 아니다. "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위, 아래, 좌, 또는 우에 있는 것뿐만 아니라 비접촉으로 위, 아래, 좌, 또는 우에 있는 것도 포함할 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가지다" 등의 용어는 특별히 반대되는 기재가 없는 한 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품, 성분, 재료 또는 이들을 조합한 것이 존재함을 나타내려는 것이지, 하나 또는 그 이상의 다른 특징들이나, 숫자, 단계, 동작, 구성 요소, 부품, 성분, 재료 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
"제1", "제2", "제3" 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 하나의 구성 요소를 다른 구성요소로부터 구별하는 목적으로만 사용되며, 구성 요소의 순서, 종류 등이 한정되는 것은 아니다.
또한, "유닛", "수단", "모듈", "...부" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 포괄적인 구성의 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수도 있다.
이하, 첨부된 도면을 참조하여 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성 요소를 지칭하며, 도면상에서 각 구성 요소의 크기(층, 영역 등의 폭, 두께 등)는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
[박막 구조체]
강유전체(ferroelectrics)란 외부의 전기장 없이도 내부의 전기 쌍극자 모멘트가 정렬하여 자발 분극(Spontaneous polarization)을 갖는 물질로서, 외부 전기장에 의하여 분극의 방향이 바뀔 수 있는(swithching)이 물질을 의미한다.
강유전체는 전계 효과 트랜지스터의 게이트 스택에 적용될 경우 특정 동작 영역에서 네거티브 커패시턴스(negative capacitance)를 가질 수 있는데, 강유전체가 반도체 소자에 사용되는 경우 이러한 특성은 반도체 소자의 저전력 구동에 기여할 수 있다. 예를 들어, 강유전체를 트랜지스터에 적용할 경우, 서브문턱 스윙 값이 기존 실리콘 기반 트랜지스터의 이론적 한계값이었던 60mV/dec 이하로 내려갈 수 있다.
한편, 최근 하프늄계 산화물과 같은 형석형(fluorite-type) 구조 화합물이 사방정 상(orthorhombic phase)에서 강유전성을 나타낼 수 있다는 것이 알려졌다. 하프늄계 산화물은 반도체 공정에 친화적이면서도 수 nm 수준의 매우 얇은 박막에서도 강유전성을 가져, 반도체 소자의 소형화에 유용할 수 있다.
도 1을 참조하여, 일 실시예에 따른 박막 구조체를 설명한다. 도 1은 일 실시예에 따른 박막 구조체(1)를 개략적으로 도시한 모식도이다.
일 측면에 따르면, 기판(100) 및 강유전층(200)을 포함하는 박막 구조체(1)가 제공될 수 있다.
박막 구조체(1)는 기판(100) 및 기판(100) 상에 배치된 강유전층(200)을 포함한다.
강유전층(200)은 기판(100)의 법선 방향을 따라 <001> 결정 방향이 정렬되고, 사방정 상(orthorhombic phase)을 갖고 불소를 함유하는 형석형(fluorite-type) 구조 화합물을 포함할 수 있다.
하프늄계 산화물과 같은 형석형 구조 화합물은 사방정 상에서 강유전성을 가질 수 있는데, 결정의 정렬 방향이 강유전체의 강유전성에 큰 영향을 미칠 수 있다. 예를 들어, 형석형 구조 화합물의 정렬 방향이 무작위(random)적인 경우는 전계 방향에 대한 분극 효율(Peff, effective polarization)이 약 50%인 반면, <001> 결정 방향이 전극의 법선 방향을 따라 정렬된 경우, 자발 분극 방향이 전계 방향과 일치하여 전계 방향에 대한 분극 효율(Peff)이 100%에 가까울 수 있다. 이론적으로, <001> 결정 방향이 전극의 법선 방향을 따라 정렬된 경우, 무작위, <111>, <112> 결정 방향 대비 분극 값이 각각 100%, 75%, 23%만큼 증가될 수 있다.
그러나, 산업계 표준으로 알려진 원자층 증착(Atomic Layer Deposition, ALD) 방식으로 제조된 형석형 구조 화합물의 결정의 정렬 방향은 일반적으로 무작위성이 심하다고 알려져 있으며, 전술한 바와 같이 무작위하게 분포된 형석형 구조 화합물의 분극 값은 특정 방향으로 정렬된 형석형 구조 화합물의 분극 값에 비해 작다. 따라서, 최대 분극 값을 보일 수 있는 <001> 결정 방향을 갖는 형석형 구조 화합물을 제공할 필요가 있다.
그러나, <001> 결정 방향을 갖는 형석형 구조 화합물의 안정성은 다른 결정 방향을 갖는 형석형 구조 화합물에 비해 상대적으로 낮을 수 있는데, 이하에서 도 2를 참조하여 설명한다.
도 2는 사방정 상을 포함하는 하프늄 옥사이드의 정렬 방향에 따른 형성 에너지(formation energy)와 불소를 포함하는 사방정 상을 포함하는 하프늄 옥사이드의 정렬 방향에 따른 형성 에너지를 DFT(Density Functional Theory)를 통해 계산한 그래프이다. 도 2에 기재된 <010>, <110>, <100>, <221>, <331>, <121>, <111>, <101>, <112>, <113> 및 <001>은 사방정 상을 포함하는 하프늄 옥사이드의 결정 방향을 표시하는 밀러 지수(Miller indices)를 나타내고, 상기 형성 에너지는 각각의 결정 방향이 기판의 법선 방향을 따라 정렬된 경우를 상정하여 계산되었다.
도 2를 참조하면 형석형 구조 화합물을 포함하는 강유전층은 표면 처리가 없을 때, <111> 결정 방향이 전극의 법선 방향에 따라 정렬된 경우가 가장 안정하다. 반면, <001> 결정 방향이 전극의 법선 방향에 따라 정렬된 경우는 매우 불안정하여 결정 구조가 유지되기 어렵다. 따라서, 표면 처리가 없고, <001> 결정 방향이 전극의 법선 방향에 따라 정렬된 경우, 강유전체의 자발 분극 특성이 유지되기 어렵고, 이를 포함하는 반도체 소자의 내구성이 현저히 떨어질 수 있다.
그러나, 도 2를 참조하면, 형석형 구조 화합물을 포함하는 강유전층을 표면 처리, 예를 들어 불소 처리를 하면 가장 높은 분극 효율(Peff)을 갖는 <001> 결정 방향의 안정성을 높여, <111> 또는 <112> 결정 방향 보다 더 안정하게 만들 수 있다.
일 실시예에 따라, 상기 기판 상에 배치되고, 상기 기판의 법선 방향을 따라 <001> 결정 방향이 정렬되고, 사방정 상(orthorhombic phase)을 갖고 불소를 함유하는 형석형(fluorite-type) 구조 화합물을 포함하는 강유전층을 포함하는 박막 구조체는 높은 강유전성과 높은 안정성을 동시에 가질 수 있다.
박막 구조체는 기판(100)의 법선 방향으로 <001> 결정 방향이 정렬된 결정을 강유전층(200)의 전체 결정 중 지배적(dominant)인 비율(가장 많은 비율 또는 상위 비율)로 포함할 수 있다. 예를 들어, 기판(100)의 법선 방향을 따라 <001> 결정 방향이 정렬된 결정은 전체 결정 중 20% 이상, 25% 이상, 30% 이상, 40% 이상, 45% 이상, 90% 이하, 85% 이하, 80% 이하, 75% 이하, 70% 이하, 65% 이하, 60% 이하, 또는 55% 이하일 수 있다. 기판(100)의 법선 방향을 따라 <001> 결정 방향이 정렬된 결정의 비율은 당업계에 알려진 방법으로 확인될 수 있으며, 예를 들어, 후술하는 바와 같이 PED(Precession electron diffraction)를 통해 확인할 수 있다. 박막 구조체는 기판(100)의 법선 방향으로 <001> 결정 방향이 정렬된 결정 외에, 기판(100)의 법선 방향으로 <113>, <123>, <223>, 또는 <001> 결정 방향이 정렬된 결정을 더 포함하는 형석형 구조 화합물을 포함한다.
강유전층(200)은 강유전성을 갖는다. 구체적으로, 상기 강유전층이 강유전성을 갖는 한 자발 분극의 크기는 한정되지 않지만, 구체적으로, 1μC/cm2 이상, 2μ C/cm2 이상, 3μ C/cm2 이상, 10μ C/cm2 이하, 15μ C/cm2 이하, 20μ C/cm2 이하, 또는 30μ C/cm2 이하일 수 있다.
상기 형석형 구조 화합물이 지배적인 비율(모든 결정상 중 가장 큰 비율 또는 상위 비율)로 사방정 상(orthorhombic phase)을 갖기 때문에, 단사정 상(monoclinic phase), 입방정 상(cubic phase), 또는 정방정 상(tetragonal phase)를 지배적인 비율로 갖는 다른 형석형 구조 화합물과는 물성이 상이하다.
예시적으로, 입방정 상을 지배적인 비율로 갖는 형석형 구조 화합물의 모식도를 도 3a에 나타내었고, Cu 타겟이 장착된 X-선 회절 분석기를 모사하여 VESTA 프로그램을 사용하여 X-선 회절(X-ray diffraction, XRD)을 시뮬레이션한 결과를 도 3b에 나타내었다. 또한, 예시적으로 사방정 상을 지배적인 비율로 갖는 형석형 구조 화합물의 모식도를 도 3c에 나타내었고, 입방성 상과 마찬가지로 X-선 화절을 시뮬레이션하여 도 3d에 나타내었다. 도 3a 및 3c를 참조하면, 입방정 상을 지배적인 비율로 갖는 형석형 구조 화합물은 원자의 대칭적인 배열 구조로 인해 강유전성을 갖지 않으나, 사방정 상을 지배적인 비율로 갖는 형석형 구조 화합물은 강유전성을 가질 수 있다.
다만, 상기 형석형 구조 화합물은 사방정 상 외에, 단사정 상, 입방정 상, 정방정 상 등의 여러 결정 상을 더 포함할 수도 있다. 예를 들어, 상기 전체 형석형 구조 화합물 중 사방정 상은 적어도 약 50% 이상일 수 있다. 구체적으로, 상기 형석형 구조 화합물 전체 중 사방정 상은 60 % 이상, 70 % 이상, 80 % 이상, 90% 이상, 95 % 이상, 98 % 이상, 또는 99 % 이상일 수 있다. 결정상 분포는 당업계에 알려진 방법으로 확인될 수 있으며, 예를 들어, TEM (Transmission electron microscopy), GIXRD(Grazing Incidence X-ray Diffraction) 등이 사용될 수 있다.
강유전층(200)은 하기 화학식 1로 표시되는 형석형 구조 화합물을 포함할 수 있다:
<화학식 1>
MO2-εFαXβ
상기 화학식 1 중, M은 Hf, Zr 또는 이들의 조합이고, X는 O, N, H 또는 이들의 조합이고, 0 < α ≤ 1이고, 0 ≤ β ≤ 1이고, α 및 β의 합은 1 이하이고, 0 ≤ ε≤ 이다.
예를 들어, 상기 화학식 1 중, M은 Hf일 수 있다.
예를 들어, 상기 화학식 1 중, X는 N, H 또는 이들의 조합일 수 있다.
예를 들어, 상기 화학식 1 중, α은 0.1 이상, 0.15 이상, 0.2 이상, 0.25 이상, 0.3 이상, 0.35 이상, 0.4 이상, 1.0 이하, 0.95 이하, 또는 0.9 이하이다. 상기 범위를 만족하면, 강유전층의 안정성이 상대적으로 높을 수 있다.
전술한 바와 같이, MO2(α=0, 예를 들어 HfO2)는 <001> 결정 방향의 형성 에너지가 <111> 결정 방향의 형성 에너지보다 크다. 그러나, 강유전층의 이러한 안정성은 표면 제어를 통해 달라질 수 있다.
도 4a는 F로 표면 처리하여 사방정 상을 갖고 불소를 함유하는 하프늄 옥사이드의 면적 당 F 원소의 개수에 따른 면적 당 형성 에너지를 DFT를 통해 계산한 그래프이다. 도 4a를 참고하면, 면적 당 F 원소 개수가 높아질수록 하프늄 옥사이드의 형성 에너지가 낮아지며, 면적 당 F 원소의 개수가 0.1 이상에서는 <001> 결정 방향의 형성 에너지가 <111> 결정 방향 및 <112> 결정 방향의 형성 에너지와 유사하거나 낮아질 수 있다.
또한, 도 4b는 사방정 상을 갖고 불소를 함유하는 하프늄 옥사이드의 <001>, <111>, 및 <112> 결정 방향에 대하여 HF의 화학 에너지에 따른 면적당 형성 에너지를 DFT를 통해 계산한 그래프이다. 도 4b를 참조하면, 일 실시예에 따라 HF의 화학 에너지가 -0.5 이상이면, <001> 결정 방향의 형성 에너지가 <111> 및 <112> 결정 방향의 형성 에너지에 비해 낮은 것으로 나타났다.
이에, 일 실시예에 따른 강유전층은 <001> 결정 방향을 갖는 형석형 구조 화합물이 F로 표면 처리됨으로써, 도 5와 같이 M의 인접한 위치에 O 대신 F가 포함될 수 있다. 이에 따라, 상기 형석형 구조 화합물의 F 원소의 비율이 0보다 클 수 있어, 강유전성 및 물질 안정성이 동시에 확보될 수 있다.
도 6a는 사방정 상을 갖고 불소를 함유하는 하프늄 옥사이드의 HF 및 H2O의 화학 에너지에 따른 <001>, <111>, 및 <112> 결정 방향 다이어그램을 나타낸 도면이다. 도 6a를 참조하면 HF가 풍부(rich)하고, H2O가 부족(poor)한 영역에서 <001> 결정 방향이 나타남을 알 수 있다.
도 6b는 사방정 상을 갖고 불소를 함유하는 하프늄 옥사이드의 HF 및 H2O의 화학 에너지에 따른 분극 효율 다이어그램을 나타낸 도면이다. 도 6b를 참조하면, HF가 풍부(rich)하고, H2O가 부족(poor)한 영역에서 최대 분극이 나타남을 알 수 있다.
강유전층(200)은 C, Si, Ge, Sn, Pb, Al, Y, La, Gd, Mg, Ca, Sr Ba, Ti, 또는 이들의 조합에서 선택되는 도펀트 물질(dopant material)을 더 포함할 수 있다. 예를 들어, 상기 화학식 1로 표시되는 형석형 구조 화합물을 모재 물질(base material)로 포함하고, C, Si, Ge, Sn, Pb, Al, Y, La, Gd, Mg, Ca, Sr Ba, Ti, 또는 이들의 조합에서 선택되는 도펀트 물질을 더 포함할 수 있다. 도펀트 물질 함량은 모재의 금속 원소(M) 대비 0at% 초과, 0.2at% 이상, 0.5at% 이상, 1at% 이상, 2at% 이상, 3 at% 이상이고, 20at% 이하, 15at% 이하, 12at% 이하, 10at% 이하, 8at% 이하, 7at% 이하, 6at% 이하일 수 있다. 이러한 금속 산화물은 수nm 수준의 매우 얇은 박막에서도 강유전성을 나타낼 수 있으며, 기존 실리콘 기반의 반도체 소자 공정에 적용 가능하여 양산성이 높다.
강유전층(200)은 0 초과이고 20nm 이하의 두께를 가질 수 있다. 예를 들어, 강유전층(200)의 두께는 0nm 초과, 0.1nm 이상, 0.2nm 이상, 0.3nm 이상, 0.4nm 이상, 0.5nm 이상, 0.6nm 이상, 0.7nm 이상, 0.8nm 이상, 1.0nm 이상, 또는 1.5nm 이상이고, 20nm 이하, 18nm 이하, 15nm 이하, 12nm 이하, 10nm 이하, 8nm 이하, 6nm 이하, 5nm 이하, 4nm 이하, 3nm 이하, 2nm 이하, 1nm 이하일 수 있다. 두께는 당업계의 알려진 방법에 따라 측정될 수 있으며, 예를 들어, 엘립소미터(SE MG-1000, Nano View) 등이 사용될 수 있다. 구체적으로, 강유전층(200)의 두께는 0.1nm 이상 내지 10 nm이하, 보다 구체적으로, 0.1 nm 이상 내지 5 nm일 수 있다. 강유전층(200)이 상술한 두께를 만족하면 상온에서 강유전성이 높을 수 있다.
기판(100)은 반도체 물질을 포함할 수 있다. 예를 들어, 기판(100) Si, Ge, SiGe, Ⅲ-Ⅴ족 반도체 등을 포함할 수 있으며, silicon on insulator(SOI) 등과 같이 다양한 형태로 변형되어 사용될 수 있다.
다른 실시예에 따른 박막 구조체(1)를 도 7을 참조하여 구체적으로 설명한다.
도 7의 박막 구조체는 강유전층(200)의 층 내부와 하나 이상의 표층부가 서로 다른 F 원소 비율을 가지는 경우를 예시적으로 도시한 도면이다.
구체적으로, 강유전층(200)은 제1영역(201) 및 제2영역(202)을 포함하고, 제1영역의 F 원소 비율은 제2영역의 F 원소 비율과 서로 상이할 수 있다. 이에 따라, 강유전층(200)의 강유전성과 물질 안정성이 동시에 확보될 수 있다.
일 실시예에 있어서, 제1영역(201)은 하기 화학식 1-1로 표시되는 제1형석형 구조 화합물을 포함하고, 제2영역(202)은 하기 화학식 1-2로 표시되는 제2형석형 구조 화합물을 포함할 수 있다:
<화학식 1-1>
MO2-ζFγ1Xγ2
<화학식 1-2>
MO2-ηFδ1Xδ2
상기 화학식 1-1 및 1-2 중, M은 Hf, Zr 또는 이들의 조합이고, X는 O, N, H 또는 이들의 조합이고, 0 < γ1 ≤ 1이고, 0 ≤ γ2 ≤ 1이고, γ1 및 γ2의 합은 1 이하이고, 0 ≤ ζ ≤ 1이고, 0 ≤ δ1 ≤ 1이고, 0 ≤ δ2 ≤ 1이고, δ1 및 δ2의 합은 1 이하이고, 0 ≤ η ≤ 1이고, γ1 및 δ1은 서로 상이할 수 있다.
다른 실시예에 있어서, 상기 화학식 1-1 및 1-2 중, γ1 > δ1를 만족할 수 있다.
또 다른 실시예에 있어서, 상기 화학식 1-1 및 1-2 중, δ1은 0.1이하이고, γ1는 0.1 이상, 0.15 이상, 0.2 이상, 0.25 이상, 0.3 이상, 0.35 이상, 0.4 이상, 1.0 이하, 또는 0.95 이하일 수 있다.
또 다른 실시예에 있어서, 상기 화학식 1-1 및 1-2 중, δ1은 0이고, γ1는 0.4 이상 내지 0.95 이하일 수 있다.
강유전층(200)은 층 내부인 제2영역(202)에서의 F 원소 비율이 0으로, 상기 형석형 구조 화합물의 원소 비율이 화학양론에 맞아 강유전성을 유지하고, 하나 이상의 표층부인 제1영역(201)에서는 F 원소 비율이 0보다 커서, 상기 형석형 구조 화합물의 화학양론 대비 음이온이 초과된 구조로 물질 안정성을 확보할 수 있다. 다시 말해, 강유전층(200) 전체는 MO2Fα(0 < α ≤ 1)로 표현되는 화합물일 수 있고, 하나 이상의 표층부가 MO2Fγ1(γ1는 0.1 이상, 0.15 이상, 0.2 이상, 0.25 이상, 0.3 이상, 0.35 이상, 0.4 이상, 1.0 이하, 0.95 이하, 또는 0.9 이하이다)로 표현되는 화합물일 수 있다.
도 7에서는 제2영역(202)이 기판(100)과 제1영역(201) 사이에 개재된 실시예를 예시적으로 도시하였으나, 제1영역이 기판과 제2영역 사이에 개재되거나, 강유전층이 제1형석형 화합물을 포함하는 제3영역을 더 포함하고, 제2영역이 제1영역과 제3영역 사이에 개재되는 등의 다양한 변형이 가능하다.
[반도체 소자]
다른 측면에 따르면, 앞서 설명한 박막 구조체를 포함하는 반도체 소자가 제공될 수 있다. 반도체 소자는 메모리(memory) 소자 또는 비메모리(non-memory) 소자일 수 있으며, 예를 들면, 전계 효과 트랜지스터, 커패시터, 또는 이들의 결합 구조일 수 있지만, 이에 한정되지 않는다.
도 8 및 도 9는 일 실시예에 따른 전계 효과 트랜지스터를 개략적으로 도시한 모식도이다. 도 8 및 도 9를 참고하면, 전계 효과 트랜지스터(D10, D20)는 소스(120,121)와 드레인(130,131)을 포함하는 기판(100), 기판(100) 상에 배치되는 게이트 전극(300), 및 기판(100)과 게이트 전극(300) 사이에 배치되고, 기판(100)의 법선 방향을 따라 <001> 결정 방향이 정렬되고, 사방정 상을 갖고 불소를 함유하는 형석형 구조 화합물을 포함하는 강유전층(200)을 포함한다. 전계 효과 트랜지스터는 로직 스위칭 소자일 수 있다. 로직 스위칭 소자는 메모리 소자(메모리 트랜지스터)와 대비되는 개념으로, 비메모리적(non-memory)적 특성을 가질 수 있으며, 비메모리용 ON/OFF용 스위칭 소자일 수 있다.
기판(100)은 반도체 물질을 포함할 수 있다. 예를 들어, 기판(100) Si, Ge, SiGe, Ⅲ-Ⅴ족 반도체 등을 포함할 수 있으며, silicon on insulator(SOI) 등과 같이 다양한 형태로 변형되어 사용될 수 있다.
기판(100)은 소스(120,121) 및 드레인(130,131)을 포함하고, 소스(120,121)와 드레인(130,131)에 전기적으로 연결되는 채널(110,111)을 포함할 수 있다. 소스(120,121)는 채널(110,111)의 일측 단부에 전기적으로 연결되거나 접촉될 수 있고, 드레인(130,131)은 채널(110,111)의 다른 일측 단부에 전기적으로 연결되거나 접촉될 수 있다.
도 8을 참고하면, 채널(110)은 기판(100) 내 소스(120)와 드레인(130) 사이의 기판 영역으로 정의될 수 있다. 소스(120) 및 드레인(130)은 기판(100)의 서로 다른 영역에 불순물을 주입하여 형성될 수 있고, 이 경우, 소스(120), 채널(110), 및 드레인(130)은 기판 물질을 베이스 물질로 포함할 수 있다.
또한, 도 9를 참고하면, 채널(111)은 기판 영역(101)과 별개의 강유전층(박막)으로 구현될 수 있다. 채널(111)의 물질 구성은 다양할 수 있다. 예를 들어, 채널(111)은 Si, Ge, SiGe, Ⅲ-Ⅴ족 등과 같은 반도체 물질뿐 아니라, 산화물(oxide) 반도체, 질화물(nitride) 반도체, 질산화물(oxynitride) 반도체, 이차원 물질(two-dimensional material)(2D material), 양자점(quantum dot), 유기 반도체, 및 이들의 조합으로 이루어진 군에서 하나 이상을 포함할 수 있다. 예를 들어, 산화물 반도체는 InGaZnO 등을 포함할 수 있고, 이차원 물질은 TMD(transition metal dichalcogenide) 또는 그래핀(graphene)을 포함할 수 있고, 양자점은 콜로이달 양자점(colloidal QD), 나노결정(nanocrystal) 구조 등을 포함할 수 있다. 또한, 소스(121) 및 드레인(131)은 도전성 물질로 형성될 수 있으며, 예를 들어, 각각 독립적으로 금속, 금속 화합물, 또는 도전성 폴리머를 포함할 수 있다.
게이트 전극(300)은 기판(100) 상에 기판(100)과 이격되어 배치될 수 있으며, 채널(110,111)에 대향하도록 배치될 수 있다. 게이트 전극(300)은 대략 1Mohm/square 이하의 전도성을 가질 수 있다. 게이트 전극(300)은 금속, 금속 질화물, 금속 카바이드, 폴리실리콘 및 이들의 조합으로 이루어진 군에서 선택된 하나 이상을 포함할 수 있다. 예를 들어, 금속은 알루미늄(Al), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 또는 탄탈륨(Ta)을 포함할 수 있으며, 금속 질화막은 티타늄 질화막(TiN film) 또는 탄탈 질화막(TaN film)을 포함할 수 있고, 금속 카바이드는 알루미늄 또는 실리콘이 도핑된(또는 함유된) 금속 카바이드일 수 있고, 구체적인 예로서 TiAlC, TaAlC, TiSiC 또는 TaSiC를 포함할 수 있다. 게이트 전극(300)은 복수개의 물질이 적층된 구조를 가질 수도 있다. 예를 들어, TiN/Al 등과 같이 금속 질화물층/금속층의 적층 구조또는 TiN/TiAlC/W과 같이 금속 질화물층/금속 카바이드층/금속층의 적층 구조를 가질 수 있다. 게이트 전극(300)은 티타늄 질화막(TiN) 또는 몰리브덴(Mo)를 포함할 수 있으며, 위 예시가 다양하게 변형된 형태로 사용될 수 있다.
강유전층(200)은 기판(100)과 게이트 전극(300) 사이에 배치될 수 있다. 구체적으로, 강유전층(200)은 채널(110,111) 위에 형성될 수 있다. 강유전층(200)은 앞서 설명한 내용을 참고할 수 있다.
도 10은 다른 실시예에 따른 반도체 소자(D30, 전계 효과 트랜지스터)를 보여주는 모식도이다. 도 10을 참고하면, 채널(110)과 강유전층(200) 사이에 유전체층(400)이 더 포함될 수 있다. 유전체층(400)은 전기적 누설(leakage)을 억제 또는 방지할 수 있다. 유전체층(400)의 두께는 0.1nm 이상, 0.3 nm 이상, 또는 0.5nm이상이고, 5nm 이하, 4nm 이하, 3nm 이하, 2nm 이하, 또는 1nm 이하 일 수 있다. 유전체층(400)은 상유전(paraelectric) 물질 또는 고유전(high-k dielectric 물질을 포함할 수 있다. 예를 들어, 유전체층(400)은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등을 포함하거나 h-BN (hexagonal boron nitride)과 같은 이차원 절연체(2D insulator)를 포함할 수 있다. 예를 들어, 유전체층(400)은 실리콘옥사이드(SiO2), 실리콘나이트라이드(SiNx) 등을 포함할 수 있다. 또한, 유전체층(400)은 하프늄옥사이드(HfO2), 하프늄실리콘옥사이드(HfSiO4), 란타늄옥사이드(La2O3), 란타늄알루미늄옥사이드(LaAlO3), 지르코늄옥사이드(ZrO2), 지르코늄실리콘옥사이드(ZrSiO4), 탄탈룸옥사이드(Ta2O5), 티타늄옥사이드(TiO2), 스트론튬티타늄옥사이드(SrTiO3), 이트륨옥사이드(Y2O3), 알루미늄옥사이드(Al2O3), 레드스칸듐탄탈룸옥사이드(PbSc0.5Ta0.5O3), 레드징크니오베이트(PbZnNbO3) 등을 포함할 수 있다. 또한, 유전체층(400)은 알루미늄옥시나이트라이드(AlON), 지르코늄옥시나이트라이드(ZrON), 하프늄옥시나이트라이드(HfON), 란타눔옥시나이트라이드(LaON), 이트륨옥시나이트라이드(YON) 등과 같은 금속질화산화물, ZrSiON, HfSiON, YSiON, LaSiON 등과 같은 실리케이트, 또는 ZrAlON, HfAlON 등과 같은 알루미네이트를 포함할 수 있다.
도 10을 참고하면, 채널(110)과 강유전층(200) 사이에 도전층(500)이 더 포함될 수 있다. 도전층(500)은 대략 1Mohm/square 이하의 전도성을 가질 수 있다. 도전층(500)은 플로팅 전극(floating electrode)일 수 있고, 금속이나 금속 화합물로 형성될 수 있다.
전계 효과 트랜지스터는 2-dimension, 3-dimension 등 다양한 형태로 구현될 수 있다. 예를 들어, 전계 효과 트랜지스터는 planar-FET과 같이 1-gate on channel 형태, Fin-FET과 같이 3-gate on channel 형태, 또는 Gate-all-around-FET과 같이 4-gate on channel 형태일 수 있다.
도 11은 또 다른 실시예에 따른 반도체 소자(구체적으로, Fin-FET)를 보여주는 모식도이다. 도 11을 참고하면, Fin-FET(D40)는 소스(120), 드레인(130), 그리고 이들 사이의 영역으로 정의되는 채널(도 4의 110 또는 도 5의 111)을 포함하고, 채널(110,111)은 fin 형상을 가질 수 있다. 게이트 전극(300)은 fin 형상을 포함하는 기판(100)위에 fin 형상과 교차되도록 배치될 수 있다. 채널(110 또는 111)은 fin 형상과 게이트 전극(300)이 교차하는 영역에 형성될 수 있다. 강유전층(200)은 채널(110 또는 111)을 둘러싸도록 채널(110 또는 111)과 게이트 전극(300) 사이에 배치될 수 있다.
도 12는 또 다른 실시예에 따른 반도체 소자(구체적으로, Gate-all-around-FET)를 보여주는 모식도이다. 도 12를 참고하면, Gate-all-around-FET(D50)는 소스(120), 드레인(130), 그리고 이들 사이의 영역으로 정의되는 채널(도 5의 110 또는 도 6의 111)을 포함하고, 채널(110,111)은 와이어, 시트 등의 형태를 가질 수 있다. 소스(120), 드레인(130) 및 채널(110,111)은 기판 영역(101)과 이격되어 배치될 수 있다. 게이트 전극(300)은 소스(120), 드레인(130), 그리고 채널(110 또는 111)과 교차되면서, 이들을 둘러싸도록 배치될 수 있다. 채널(110 또는 111)은 게이트 전극(300)이 둘러싸는 영역에서 형성될 수 있다. 구체적으로, 채널(110 또는 111)을 둘러싸도록 채널(110 또는 111)과 게이트 전극(300) 사이에 강유전층(200)이 배치될 수 있다.
도 13는 일 실시예에 따른 커패시터를 개략적으로 도시한 모식도이다. 도 13를 참고하면, 커패시터(D60)는 제1 전극(600)과 이에 대향하고 이격되어 배치된 제2 전극(700), 제1 전극(600)과 제2 전극(700) 사이에 배치되고 강유전층 (200)을 포함한다. 제1 전극(600) 및 제2 전극(700)은 각각 하부 전극과 상부 전극으로 지칭될 수 있다.
제1 전극(600) 및 제2 전극(700)은 대략 1Mohm/square 이하의 전도성을 가질 수 있으며, 같은 물질 또는 서로 다른 물질로 이루어질 수 있다. 예를 들어, 제1 전극(600) 및 제2 전극(700)은 각각 독립적으로 TiN, TaN, Ti, Ta,TiCN, TiSiN, WSiN,TiAlN, TaAlN, TiAlCN, TiW, RuTiN, RuCN, Pt, Au, Mo 또는 Al을 포함할 수 있다. 구체적인 예로서, 제1 전극(600)과 제2 전극(700)은 각각 독립적으로 TiN 또는 Mo를 포함할 수 있다. 제1 전극(600)과 제2 전극(700)의 두께는 대략 1nm 이상이고 대략 20nm 이하일 수 있다.
커패시터는 실질적으로 히스테리시스(hysteresis) 거동을 나타내지 않을 수 있다. 구체적으로, 커패시터는 외부 전기장에 따른 분극의 변화에서, 항전기장(Coercive electric field)이 대략 1 MV/cm 이하일 수 있다.
전술한 박막 구조체 및 이를 포함하는 반도체 소자는 기판 상에 원하는 조성의 형석형 구조 화합물을 포함하는 비정질층을 형성하고 이를 어닐링하여 제조될 수 있다. 어닐링을 통해 비정질층이 <001> 결정 방향이 기판의 법선 방향으로 정렬되도록 결정화될 수 있다.
상기 비정질층은 당업계에 알려진 통상적인 방법으로 형성될 수 있다. 예를 들어, 원자층 증착(ALD), 화학기상증착(CVD), 물리 기상 증착(PVD), 또는 스퍼터링 등이 사용될 수 있다. 이 중, 원자층 증착(ALD) 방법은 원자 단위로 균일한 층을 형성할 수 있고, 비교적 낮은 온도에서 수행될 수 있다는 장점이 있다.
원자층 증착(ALD) 방법을 통해 비정질층 형성시, 하프늄 공급원, 지르코늄 공급원, 및 산소 공급원은 당업계에 알려진 통상적인 전구체가 사용될 수 있다. 예를 들어, 하프늄 공급원으로는 Hf(OtBu)4, TEMAH(Tetrakis Ethyl Methyl Amino Hafnium), TDMAH(Tetrakis Di-Methyl Amino Hafnium), TDEAH(Tetrakis Di-Ethyl Amino Hafnium) 및 이들의 조합으로 이루어진 군에서 선택된 적어도 하나가 사용될 수 있으나, 이에 제한되지 않는다. 또한, 지르코늄 공급원으로는 Zr(OtBu)4, TEMAZ(Tetrakis Ethyl Methyl Amino Zirconium), TDMAZ(Tetrakis Di-Methyl Amino Zirconium), TDEAZ(Tetrakis Di-Ethyl Amino Zirconium), 및 이들의 조합으로 이루어진 군에서 선택된 적어도 하나가 사용될 수 있으나, 이에 제한되지 않는다. 또한, 산소 공급원으로는 O3, H2O, O2, N2O, O2 플라즈마 및 이들의 조합으로 이루어진 군에서 선택된 적어도 하나가 사용될 수 있으나, 이에 제한되지 않는다.
어닐링 단계는 형석형 구조 화합물을 포함하는 비정질층이 사방정계 결정상을 가지도록 결정화되면서, 기판의 법선 방향으로 <001> 결정 방향이 정렬되도록, 온도, 시간, 분위기 등이 제어되어야 한다. 이러한 어닐링 단계의 열 축적량(thermal budget)은 형석형 구조 화합물을 포함하는 비정질층의 조성, 두께 등을 고려하여 결정될 수 있다. 구체적으로, 어닐링 단계는 2번 이상에 걸쳐 이루어질 수 있다. 예를 들어, 비정질층을 1차 어닐링하는 단계(post deposition annealing), 그 위에 전극을 형성하는 단계, 이들을 2차 어닐링하는 단계(post Metal annealing)가 포함될 수 있다.
어닐링은 400℃ 내지 1100℃에서의 온도에서 수행될 수 있으나, 이에 제한되지 않는다. 어닐링은 1 나노초(nano-second)이상, 1 마이크로초(micro-second) 이상, 0.001초 이상, 0.01초 이상, 0.05초 이상, 0.1초 이상, 0.5초 이상, 1초 이상, 3초 이상, 또는 5초 이상이고, 10분 이하, 5분 이하, 1분 이하, 또는 30초 이하의 시간동안 수행될 수 있으나, 이에 제한되지 않는다. 예를 들어, 1차 어닐링 단계는 2차 어닐링 단계보다 더 낮은 온도에서 진행되거나 더 짧은 시간 동안 수행될 수 있다. 어닐링이 수행되는 분위기는 특별히 제한되지 않는다. 예를 들어, 1차 어닐링 단계는 F2, HF 및/또는 NH4F 분위기 하에서 수행될 수 있다.
커패시터와 전계 효과 트랜지스터는 앞서 설명한 박막 구조체 제조 방법을 이용하여 제조될 수 있다. 구체적으로, 커패시터는 전도성을 갖는 제1 전극을 포함하는 기판을 사용하고, 앞서 설명한 바와 같이 기판 위에 형석형 구조 화합물을 포함하는 비정질층을 형성한 후 1차 어닐링 (post deposition annealing)하고, 그 위에 제2 전극을 형성한 후 2차 어닐링(post Metal annealing)하여 제조될 수 있다. 전계 효과 트랜지스터는 반도체 물질을 포함하는 기판을 사용하고, 제2 전극 대신 게이트 전극을 형성하는 것을 제외하고는, 앞서 설명한 커패시터의 제조 방법과 유사한 방법으로 제조될 수 있다. 전계 효과 트랜지스터 제조시, 반도체 물질을 포함하는 기판 상에 유전체층을 형성하는 단계가 더 포함될 수 있고, 반도체 물질을 포함하는 기판 상에 소스와 드레인을 형성하는 단계가 더 포함될 수 있다.
[반도체 장치]
또 다른 측면에 따르면, 앞서 설명한 박막 구조체 및/또는 반도체 소자를 포함하는 반도체 장치가 제공될 수 있다. 반도체 장치는 복수 개의 반도체 소자를 포함할 수 있으며, 전계 효과 트랜지스터와 커패시터가 전기적으로 연결된 형태일 수 있다. 반도체 장치는 메모리 특성을 가질 수 있고, 예를 들어 DRAM일 수 있다.
도 14는 일 실시예에 따른 반도체 장치(커패시터와 전계 효과 트랜지스터의 연결 구조)를 보여주는 모식도이다. 도 14를 참고하면, 반도체 장치(D70)는 강유전층을 포함하는 강유전층(200)를 포함하는 커패시터(D60)와 전계 효과 트랜지스터(D61)가 컨택(62)에 의해 전기적으로 연결된 구조일 수 있다. 예를 들어, 커패시터(D60)의 전극(600,700) 중 하나와 전계 효과 트랜지스터(D61)의 소스/드레인(120,130) 중 하나가 컨택(62)에 의해 전기적으로 연결될 수 있다. 컨택(62)은 적절한 전도성 재료, 예를 들어, 텅스텐, 구리, 알루미늄, 폴리실리콘 등을 포함할 수 있다.
전계 효과 트랜지스터(D61)는 소스(120), 드레인(130), 및 채널(110)을 포함하는 기판(100)과, 채널(110)에 대향되도록 배치되는 게이트 전극(300)을 포함한다. 기판(100)과 게이트 전극(300) 사이에 유전체층(410)을 더 포함할 수 있다. 도 14의 전계 효과 트랜지스터(D61)는 강유전층(200)을 포함하지 않는 예를 도시하였으나, 도 8과 같이 강유전층(200)을 포함할 수도 있다. 소스(120), 드레인(130), 채널(110), 기판(100), 게이트 전극(300)은 앞서 설명한 내용과 같으며, 유전체층(410)은 앞서 설명한 유전체층(400)의 내용을 참고할 수 있다.
커패시터(D60)와 전계 효과 트랜지스터(D61)의 배치는 다양하게 변형될 수 있다. 예를 들어, 커패시터(D60)는 기판(100) 위에 배치될 수도 있고, 기판(100) 내에 매립되는 구조일 수도 있다.
반도체 소자 및 반도체 장치는 다양한 전자 장치에 적용될 수 있다. 구체적으로, 위에서 설명한 전계 효과 트랜지스터, 커패시터, 또는 이들의 조합은 다양한 전자 장치에서 논리 소자 또는 메모리 소자로 적용될 수 있다. 실시예들에 따른 반도체 소자는 효율, 속도, 전력 소모 면에서 장점을 가져, 전자 장치의 소형화 및 집적화 요구에 부응할 수 있다. 구체적으로, 반도체 소자 및 반도체 장치는 모바일 디바이스, 컴퓨터, 노트북, 센서, 네트워크 장치, 뉴로모픽 소자(neuromorphic device) 등과 같은 전자 장치에서 산술 연산, 프로그램 실행, 일시적 데이터 유지 등을 위해 사용될 수 있다. 실시예들에 따른 반도체 소자 및 반도체 장치는 데이터 전송량이 크고 데이터 전송이 연속적으로 이루어지는 전자 장치에 유용할 수 있다.
도 15 및 도 16은 일 실시예에 따른 전자 장치에 적용될 수 있는 전자 소자 아키텍쳐(architecture)를 개략적으로 보여주는 개념도이다.
도 15를 참고하면, 전자 소자 아키텍쳐(architecture)(1000)는 메모리 유닛(memory unit)(1010), ALU(arithmetic logic unit)(1020) 및 제어 유닛(control unit)(1030)을 포함할 수 있다. 메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)은 전기적으로 연결될 수 있다. 예를 들어, 전자 소자 아키텍쳐(architecture)(1000)는 메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)를 포함하는 하나의 칩으로 구현될 수 있다. 구체적으로, 메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)은 온-칩(on-chip)에서 메탈 라인(metal line)으로 상호 연결되어 직접 통신할 수 있다. 메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)은 하나의 기판 상에 모놀리식(monolithic)하게 집적되어 하나의 칩을 구성할 수도 있다. 전자 소자 아키텍쳐(칩)(1000)에는 입출력 소자(2000)가 연결될 수 있다.
메모리 유닛 (1010), ALU (1020) 및 제어 유닛 (1030)은 각각 독립적으로 앞서 설명한 반도체 소자(전계 효과 트랜지스터, 또는 커패시터 등)를 포함할 수 있다. 예를 들어, ALU(1020) 및 제어 유닛(1030)은 각각 독립적으로 앞서 설명한 전계 효과 트랜지스터를 포함할 수 있고, 메모리 유닛(memory unit)(1010)은 앞서 설명한 커패시터, 전계 효과 트랜지스터 또는 이들의 조합을 포함할 수 있다. 메모리 유닛(1010)은 메인 메모리 및 캐시 메모리를 모두 포함할 수 있다. 이러한 전자 소자 아키텍쳐(칩)(1000)는 on-chip memory processing unit일 수 있다.
도 16을 참고하면, 캐시 메모리(cache memory)(1510), ALU(1520) 및 제어 유닛(1530)이 Central Processing Unit(CPU)(1500)을 구성할 수 있다. 캐시 메모리(1510)는 SRAM(static random access memory)으로 이루어질 수 있으며, 앞서 설명한 전계 효과 트랜지스터를 포함할 수 있다. CPU(1500)와 별개로, 메인 메모리(1600) 및 보조 스토리지(1700)가 구비될 수 있다. 메인 메모리(1600)는 DRAM(dynamic random access memory)으로 이루어질 있으며 앞서 설명한 커패시터를 포함할 수 있다.
경우에 따라, 전자 소자 아키텍쳐(architecture)는 서브-유닛들(sub-units)의 구분없이, 하나의 칩에서 컴퓨팅(computing) 단위 소자들과 메모리 단위 소자들이 상호 인접하는 형태로 구현될 수 있다.
이상에서 실시예들에 대하여 상세하게 설명하였지만 권리 범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 권리 범위에 속하는 것이다.
이하에서는 앞서 설명한 박막 구조체와 반도체 소자들을 포함하는 구체적인 실시예들을 제시한다.
[실시예]
(1) X-선 회절(X-ray diffraction, XRD) 분석
Cu 타겟이 장착된 X-선 회절 분석기를 모사하였고 VESTA 프로그램을 사용하여 분석하였다.
이상에서 실시예들에 대하여 상세하게 설명하였지만 권리 범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 권리 범위에 속하는 것이다.
D10, D20, D30, D40, D50, D60: 반도체 소자 D70: 반도체 장치
D61: 전계 효과 트랜지스터
100: 기판 200: 강유전층
201: 제1영역 202: 제2영역
101: 기판 영역 110,111: 채널
120, 121: 소스 130, 131: 드레인
300: 게이트 전극 600,700: 전극
400, 410: 유전체층 500: 도전층

Claims (20)

  1. 기판; 및
    상기 기판 상에 배치되고, 상기 기판의 법선 방향을 따라 <001> 결정 방향이 정렬되고, 사방정 상(orthorhombic phase)을 갖고 불소를 함유하는 형석형(fluorite-type) 구조 화합물을 포함하는 강유전층; 을 포함하는 박막 구조체.
  2. 제1항에 있어서,
    상기 강유전층은 상기 기판의 법선 방향을 따라 <001> 결정 방향이 정렬된 형석형 구조 화합물을 상기 강유전층 중에 지배적(dominant)인 비율로 포함하는 박막 구조체.
  3. 제1항에 있어서,
    상기 강유전층은 상기 기판의 법선 방향을 따라 <001> 결정 방향이 정렬된 형석형 구조 화합물을 상기 강유전층 중에 20 중량% 이상 포함하는 박막 구조체.
  4. 제1항에 있어서,
    상기 강유전층은 강유전성(ferroelectricity)을 갖는 박막 구조체.
  5. 제1항에 있어서,
    상기 형석형 구조 화합물 전체 중 사방정 상은 적어도 약 50% 이상인, 박막 구조체.
  6. 제1항에 있어서,
    상기 강유전층은 하기 화학식 1로 표시되는 형석형 구조 화합물을 포함하는 박막 구조체:
    <화학식 1>
    MO2-εFαXβ
    상기 화학식 1 중, M은 Hf, Zr 또는 이들의 조합이고, X는 O, N, H 또는 이들의 조합이고, 0 < α ≤ 1이고, 0 ≤ β ≤ 1이고, α 및 β의 합은 1 이하이고, 0 ≤ ε≤ 이다.
  7. 제1항에 있어서,
    상기 강유전층은 C, Si, Ge, Sn, Pb, Al, Y, La, Gd, Mg, Ca, Sr Ba, Ti, 또는 이들의 조합에서 선택되는 도펀트 물질(dopant material)을 더 포함하는 박막 구조체.
  8. 제7항에 있어서,
    상기 강유전층은 하기 화학식 1로 표시되는 형석형 구조 화합물을 포함하고, 상기 도펀트 물질의 함량이 M 대비 0 at% 초과 20 at% 이하인 박막 구조체:
    <화학식 1>
    MO2-εFαXβ
    상기 화학식 1 중, M은 Hf, Zr 또는 이들의 조합이고, X는 O, N, H 또는 이들의 조합이고, 0 < α ≤ 1이고, 0 ≤ β ≤ 1이고, α 및 β의 합은 1 이하이고, 0 ≤ ε≤ 이다.
  9. 제1항에 있어서,
    상기 강유전층의 두께는 0.1nm 이상 내지 10 nm이하인, 박막 구조체.
  10. 제1항에 있어서,
    상기 강유전층은 제1영역 및 제2영역을 포함하고,
    상기 제1영역은 하기 화학식 1-1로 표시되는 제1형석형 구조 화합물을 포함하고;
    상기 제2영역은 하기 화학식 1-2로 표시되는 제2형석형 구조 화합물을 포함하는, 박막 구조체:
    <화학식 1-1>
    MO2-ζFγ1Xγ2
    <화학식 1-2>
    MO2-ηFδ1Xδ2
    상기 화학식 1-1 및 1-2 중, M은 Hf, Zr 또는 이들의 조합이고, X는 O, N, H 또는 이들의 조합이고, 0 < γ1 ≤ 1이고, 0 ≤ γ2 ≤ 1이고, γ1 및 γ2의 합은 1 이하이고, 0 ≤ ζ ≤ 1이고, 0 ≤ δ1 ≤ 1이고, 0 ≤ δ2 ≤ 1이고, δ1 및 δ2의 합은 1 이하이고, 0 ≤ η ≤ 1이고, γ1 및 δ1은 서로 상이 하다.
  11. 제10항에 있어서,
    γ1 > δ1인, 박막 구조체.
  12. 제10항에 있어서,
    δ1은 0.1이하이고,
    γ1은 0.1 이상 내지 0.95 이하인, 박막 구조체.
  13. 제10항에 있어서,
    상기 제2영역은 상기 기판과 상기 제1영역 사이에 개재되거나; 또는
    상기 제1영역은 상기 기판과 상기 제2영역 사이에 개재된, 박막 구조체.
  14. 상기 제1항 내지 제13항 중 어느 한 항의 박막 구조체를 포함하는 반도체 소자.
  15. 제14항에 있어서,
    제 1 전극 및 상기 제1 전극과 이격되어 배치되는 제 2 전극을 포함하고,
    상기 강유전층은 상기 제1 전극과 제 2 전극 사이에 배치되고,
    상기 제 1 전극 또는 제 2 전극은 상기 기판에 대응되는 반도체 소자.
  16. 제15항에 있어서,
    상유전 물질을 포함하는 유전체층을 더 포함하는 반도체 소자.
  17. 제15항에 있어서,
    상기 유전체층은 상기 강유전층과 상기 기판 사이에 배치되는 반도체 소자.
  18. 제15항에 있어서,
    상기 제 1 전극 또는 제 2 전극 중 어느 하나는 반도체 물질을 포함하는 반도체 소자.
  19. 제18항에 있어서,
    상기 반도체 물질을 포함하는 전극은 소스 및 드레인을 포함하는 반도체 소자.
  20. 제14항의 반도체 소자를 포함하는 반도체 장치.
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