JP6121819B2 - 半導体装置および誘電体膜 - Google Patents

半導体装置および誘電体膜 Download PDF

Info

Publication number
JP6121819B2
JP6121819B2 JP2013140431A JP2013140431A JP6121819B2 JP 6121819 B2 JP6121819 B2 JP 6121819B2 JP 2013140431 A JP2013140431 A JP 2013140431A JP 2013140431 A JP2013140431 A JP 2013140431A JP 6121819 B2 JP6121819 B2 JP 6121819B2
Authority
JP
Japan
Prior art keywords
film
dielectric film
semiconductor device
ferrielectric
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013140431A
Other languages
English (en)
Other versions
JP2015015334A (ja
Inventor
恒洋 井野
恒洋 井野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2013140431A priority Critical patent/JP6121819B2/ja
Priority to PCT/JP2014/067582 priority patent/WO2015002206A1/ja
Publication of JP2015015334A publication Critical patent/JP2015015334A/ja
Priority to US14/844,863 priority patent/US10403815B2/en
Application granted granted Critical
Publication of JP6121819B2 publication Critical patent/JP6121819B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

本発明の実施形態は、半導体装置および誘電体膜に関する。
不揮発性メモリにおいて、従来のＦＧ（Ｆｌｏａｔｉｎｇ Ｇａｔｅ）型やＭＯＮＯＳ（Ｍｅｔａｌ／Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ／Ｓｉｌｉｃｏｎ）型のフラッシュメモリでは微細化が困難になってきている。そこで、これらとは異なった動作原理による微細化の継続が模索されており、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＣＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、３次元メモリなど、様々な構造の不揮発性メモリが検討されてきた。
その中で、強誘電体を用いるＦｅＲＡＭは、鉛など取り扱い困難な材料を含む問題や、サイズ効果により薄膜化が困難であるという問題があった。このため、一部のＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）カードなど小規模メモリを搭載する低消費電力用途等の限られた用途を除き、実用化することが困難であった。
そのような閉塞状況の中、鉛などを含まず、薄膜化の障害も無く、低電圧すなわち低消費電力動作が可能で、かつ、記録を長時間保持しうる強誘電体膜として、酸化ハフニウム（ＨｆＯ２）膜が報告されている。この酸化ハフニウム膜を用いることで、大容量のＦｅＲＡＭの実現が期待される。
米国特許公開２００９／０２６１３９５明細書
Ｔ．Ｓ．Ｂｏｅｓｃｋｅ ｅｔ．ａｌ，"Ｆｅｒｒｏｅｌｅｃｔｒｉｃｉｔｙ ｉｎ ｈａｆｎｉｕｍ ｏｘｉｄｅ ｔｈｉｎ ｆｉｌｍ"，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．９９，１０２９０３（２０１１）．
本発明が解決しようとする課題は、抗電界が低い酸化ハフニウムの強誘電体膜またはフェリ誘電体膜を備える半導体装置、または、強誘電性またはフェリ誘電性を有し抗電界が低い酸化ハフニウムの誘電体膜を提供することにある。
実施形態の半導体装置は、第１の導電層と、第２の導電層と、前記第１の導電層と前記第２の導電層との間に設けられ、Ｚｎ、Ｍｇ、Ｍｎ、Ｎｂ、Ｓｃ、Ｆｅ、Ｃｒ、Ｃｏ、Ｉｎ、Ｌｉ、Ｎから選ばれる少なくとも１種の元素Ａを含む酸化ハフニウムの強誘電体膜またはフェリ誘電体膜と、を備える。
第１の実施形態の半導体装置の模式断面図である。 第１の実施形態の強誘電性およびフェリ誘電性の説明図である。 第１の実施形態の強誘電体膜またはフェリ誘電体膜である酸化ハフニウムの説明図である。 第１の実施形態の作用を説明する図である。 第２の実施形態の半導体装置の模式断面図である。 第２の実施形態の誘電体膜に印加される応力の説明図である。 第２の実施形態の圧縮応力印加方法の説明図である。 第２の実施形態の別の圧縮応力印加方法の説明図である。 第２の実施形態の別の圧縮応力印加方法の説明図である。 第２の実施形態の別の圧縮応力印加方法の説明図である。 第２の実施形態の別の圧縮応力印加方法の説明図である。 第２の実施形態の別の圧縮応力印加方法の説明図である。 第２の実施形態の別の圧縮応力印加方法の説明図である。 第３の実施形態の半導体装置の模式断面図である。 第４の実施形態の半導体装置の模式断面図である。 第５の実施形態の半導体装置の３次元概念図である。 図１６のＸＹ模式断面図である。 図１６のＸＺ模式断面図である。 第５の実施形態の変形例の半導体装置の模式断面図である。 第６の実施形態の半導体装置の模式断面図である。 第６の実施形態の変形例の半導体装置の模式断面図である。 第７の実施形態の半導体装置の模式断面図である。 第８の実施形態の半導体装置の模式断面図である。 第９の実施形態の半導体装置の模式断面図である。 第９の実施形態の抵抗変化素子の第１の構成例の模式断面図である。 第９の実施形態の抵抗変化素子の第２の構成例の模式断面図である。 第９の実施形態の抵抗変化素子の第３の構成例の模式断面図である。 第１０の実施形態の半導体装置の模式断面図である。 第１０の実施形態の抵抗変化素子の第１の構成例の模式断面図である。 第１０の実施形態の抵抗変化素子の第２の構成例の模式断面図である。 第１０の実施形態の抵抗変化素子の第３の構成例の模式断面図である。
以下、図面を参照しつつ本発明の実施形態を説明する。
（第１の実施形態）
本実施形態の半導体装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられ、Ｚｎ、Ｍｇ、Ｍｎ、Ｎｂ、Ｓｃ、Ｆｅ、Ｃｒ、Ｃｏ、Ｉｎ、Ｌｉ、Ｎから選ばれる少なくとも１種の元素Ａを含む酸化ハフニウムで形成される強誘電体膜またはフェリ誘電体膜と、を備える。
図１は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、強誘電体またはフェリ誘電体を誘電体膜とするキャパシタと、メモリセル選択用のトランジスタとを組み合わせた１トランジスタ１キャパシタ型（１Ｔ１Ｃ型）のＦｅＲＡＭである。
本実施形態の半導体装置は、半導体基板１０と、半導体基板１０上に形成されるゲート絶縁膜１２と、ゲート絶縁膜１２上に形成されるゲート電極１４を備える。ゲート電極１４の両側の半導体基板１０表面には、ソース不純物層１６とドレイン不純物層１８とが形成されている。半導体基板１０、ゲート絶縁膜１２、ゲート電極１４、ソース不純物層１６、および、ドレイン不純物層１８により、メモリセル選択用のトランジスタが構成される。ゲート電極１４は、ＦｅＲＡＭのワード線として機能する。
半導体基板１０は、例えば、シリコン（Ｓｉ）である。ゲート絶縁膜１２は、例えば、シリコン酸化膜である。ゲート電極１４は、例えば、不純物が導入された多結晶シリコンである。ソース不純物層１６、ドレイン不純物層１８は、例えば、半導体基板１０中に、ｎ型不純物であるヒ素（Ａｓ）が拡散されることにより形成されている。
また、本実施形態の半導体装置は、下部キャパシタ電極（第１の導電層）２０と、上部キャパシタ電極（第２の導電層）２２とを備える。そして、下部キャパシタ電極２０と、上部キャパシタ電極２２との間に、誘電体膜３０が形成されている。下部キャパシタ電極２０、上部キャパシタ電極２２、および、誘電体膜３０により、メモリデータを記憶するキャパシタが構成される。
下部キャパシタ電極２０および上部キャパシタ電極２２は、例えば、導電性の金属、金属化合物で形成される。例えば、ＴｉＮ（窒化チタン）である。
誘電体膜３０は、強誘電体膜またはフェリ誘電体膜である。そして、Ｚｎ（亜鉛）、Ｍｇ（マグネシウム）、Ｍｎ（マンガン）、Ｎｂ（ニオブ）、Ｓｃ（スカンジウム）、Ｆｅ（鉄）、Ｃｒ（クロム）、Ｃｏ（コバルト）、Ｉｎ（インジウム）、Ｌｉ（リチウム）、Ｎ（窒素）から選ばれる少なくとも１種の元素Ａを含む酸化ハフニウムで形成される。そして、上記元素は、酸化ハフニウム中で、Ｚｎ２＋（亜鉛）、Ｍｇ２＋（マグネシウム）、Ｍｎ２＋（マンガン）、Ｎｂ３＋（ニオブ）、Ｓｃ３＋（スカンジウム）、Ｆｅ３＋（鉄（ＩＩＩ価））、Ｆｅ２＋（鉄（ＩＩ価））、Ｃｒ３＋（クロム）、Ｃｏ２＋（コバルト）、Ｉｎ３＋（インジウム）、Ｌｉ＋（リチウム）、Ｎ３−（窒素）で表される電子状態で存在すると考えられる。
ドレイン不純物層１８と上部キャパシタ電極２２は、コンタクトプラグ２６ａ、配線２８、コンタクトプラグ２６ｂを介して電気的に接続される。コンタクトプラグ２６ａ、配線２８、コンタクトプラグ２６ｂは、例えば、導電性の金属、金属化合物で形成される。
本実施形態の半導体装置は、ビット線３２とプレート線３４とを備える。ビット線３２は、コンタクトプラグ２６ｃを介してソース不純物層１６に電気的に接続される。プレート線３４は、コンタクトプラグ２６ｄを介して下部キャパシタ電極２０に接続される。ビット線３２、プレート線３４、コンタクトプラグ２６ｃ、コンタクトプラグ２６ｄは、例えば、導電性の金属、金属化合物で形成される。
各配線、電極、コンタクトプラグの間には、層間絶縁膜３６が設けられる。層間絶縁膜３６は、例えば、シリコン酸化膜である。
本実施形態のＦｅＲＡＭは、書き込み時には、ワード線でメモリセルを選択し、ビット線３２とプレート線３４との間に電圧を印加することで、誘電体膜３０の分極方向を変化させる。読み出し時には、パルス電圧を印加し、分極反転による電流が流れたか否かで１／０を判定する。
本実施形態の誘電体膜３０は、少なくとも強誘電性またはフェリ誘電性のいずれか一方の特性を備える強誘電体膜またはフェリ誘電体膜である。図２は、強誘電性およびフェリ誘電性の説明図である。図２（ａ）は強誘電体膜の電場−分極特性、図２（ｂ）はフェリ誘電体膜の電場−分極特性、である。
強誘電体膜に電場を印加すると、図２（ａ）に示すように、分極の大きさおよび方向が変化しヒステリシス曲線を描く。外部電場をゼロにした時の分極が自発分極であり、その値が残留分極であり、分極の向きが反転する時の電場の強さが抗電界である。
フェリ誘電体膜に電場を印加すると、図２（ｂ）に示すように、強誘電体膜の場合と同様、分極の大きさおよび方向が変化しヒステリシス曲線を描く。フェリ誘電体膜では、抗電界よりもさらに大きな値の電場を印加した際、外部電場をゼロにした時の自発分極とは異なる自発分極が発現する。このため、電場−分極特性は、強誘電体膜のヒステリシス曲線の高電場側に、さらに別のヒステリシス曲線が付加された特性となる。
酸化ハフニウム（ＨｆＯ２）に、Ｓｉ（シリコン）、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）、Ａｌ（アルミニウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、Ｃｅ（セリウム）、Ｐｒ（プラセオジウム）、Ｎｄ（ネオジウム）、Ｓｍ（サマリウム）、Ｅｕ（ユウロピウム）、Ｇｄ（ガドリニウム）、Ｔｂ（テルビウム）、Ｄｙ（ジスプロシウム）、Ｈｏ（ホルミウム）、Ｅｒ（エルビウム）、Ｔｍ（ツリウム）、Ｙｂ（イッテルビウム）、Ｌｕ（ルテチウム）、Ｇｅ（ゲルマニウム）、Ｇａ（ガリウム）から選ばれる少なくとも１種の元素Ｂを含むことで、強誘電性またはフェリ誘電性が発現する。元素Ｂは、強誘電性またはフェリ誘電性を発現させる観点から、Ｓｉ（シリコン）、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）、Ａｌ（アルミニウム）、Ｙ（イットリウム）であることが望ましい。
元素Ｂが、強誘電体膜またはフェリ誘電体膜である酸化ハフニウム（ＨｆＯ２）中に、１原子％以上５原子％以下含まれることが望ましい。この範囲をはずれると、ＦｅＲＡＭとして動作させるために十分な残留分極の値が得られなくなるおそれがあるからである。
図３は、強誘電体膜またはフェリ誘電体膜である酸化ハフニウムの説明図である。図３（ａ）が単位格子、図３（ｂ）が結晶構造と分極の関係の説明図である。
強誘電体膜である酸化ハフニウムの結晶は、主として第三斜方晶（ｏｒｔｈｏｒｈｏｍｂｉｃ ＩＩＩ、空間群Ｐｂｃ２１
、空間群番号２９番）の構造となっているものと考えられる。第三斜方晶構造において各軸長は、例えば、ａ＝５．０６９ｎｍ、ｂ＝５．２２６ｎｍ、ｃ＝５．０７５ｎｍ、単位胞体積は０．１３４４ｎｍ３である。各軸の方向を図３（ａ）に示す。
また、フェリ誘電体膜の酸化ハフニウムの結晶は、第三斜方晶（Ｐｂｃ２１）の単相に加え、第一斜方晶（Ｐｂｃａ）、正方晶（Ｐ４２／ｎｍｃ）、または、単斜晶（Ｐ２１／ｃ）の相が混在していると考えられる。
図３（ａ）に示すように、第三斜方晶の単位胞においてＨｆ（ハフニウム）原子のサイトは１種類しか存在しないが、Ｏ（酸素）原子のサイトは２種類存在する。それぞれのＯ原子のサイトを、Ｏ（１）、Ｏ（２）とし、図３（ａ）に示した。上記２種類のサイトに存在するＯ原子のうち、Ｏ（２）サイトに存在するＯ原子は反転対称性を有さず、強誘電性またはフェリ誘電性に寄与しているものと考えられる。
Ｏ（２）サイトのＯ原子には安定点が４箇所存在する。図３（ａ）に示したｆｃｃのユニットセルの１／８の体積を持つ直方体状のセルを考えると、１／８の体積を持つセルには中央にＯ原子のあるセルと、Ｏ原子のないセルの２種類のセルが、互いに市松模様となるように接していることがわかる。これら１／８の体積を持つセルは、８つの頂点の半分の４つにＨｆ（ハフニウム）原子を持ち、Ｈｆ原子は四面体配置になっている。
Ｏ（１）サイトはＨｆ原子が作る四面体の中央に位置するが、Ｏ（２）サイトはＨｆ原子が作る四面体の中央よりも、１つの頂点から遠い位置すなわち１つの底面に近い位置に存在している。このようなＯ原子のサイトは一つの１／８セル中に４箇所存在する。
Ｈｆ原子からなる四面体は、２つの辺がｃ軸方向に対して垂直となるような配置であり、ｃ軸方向に垂直な片方の辺を共有する四面体の２つの面と、ｃ軸方向に垂直なもう片方の辺を共有する四面体の別の２つの面から構成されている。それぞれの面に近い位置にＯ（２）の安定点が存在するため、４つのＯ（２）安定点の中で、ｃ軸方向の座標値が等価な２つのＯ（２）安定点と、ｃ軸方向の座標値が上記とは他の値で等価な２つのＯ（２）安定点の２種類に分かれる。すなわちｃ軸方向には反転対称性が失われており、ｃ軸方向に自発分極が生じうる。その結果、強誘電性またはフェリ誘電性が発現する。
図３（ｂ）に示すように、Ｏ原子がＯ（２）サイトのｃ軸方向の座標値が等価なある安定点にあるとする。このとき、ｃ軸方向に電場を印加することによってＯ（２）サイトのＯ原子が上記とは別のｃ軸方向の座標値を取ることが出来る。この場合、Ｈｆ原子面とＯ（２）原子面の間隔が狭いところと広いところが交互に生じていたものが、Ｏ（２）サイトのＯ原子がｃ軸方向の座標値を変えたことにより、上記Ｈｆ原子面とＯ（２）原子面の間隔が狭かったところが広くなり、広かったところが狭くなる、といった変化が生じる。
Ｈｆ原子面はＨｆ４＋すなわち正の電荷を持ち、Ｏ原子面はＯ２−すなわち負の電荷を持つ。このため、Ｈｆ原子面とＯ原子面との間に分極が生じている。図３（ｂ）に示すように、Ｈｆ原子面とＯ原子面の間隔が狭いところは分極が大きく、Ｈｆ原子面とＯ原子面の間隔が広いところは分極が小さい。このため、ｃ軸方向に自発分極が生じる。Ｏ（２）サイトの原子のｃ軸方向の座標値が変わることにより、Ｈｆ原子面とＯ原子面の間隔が反転し、分極方向が反転することがわかる。
強誘電体性またはフェリ誘電体性を備える酸化ハフニウムである誘電体膜３０は、抗電界が低い膜であることが望ましい。抗電界を下げることにより、ＦｅＲＡＭの書き込み電圧や消去電圧を低減することが可能になるからである。
本実施形態において、上述のように、誘電体膜３０は、強誘電体膜またはフェリ誘電体膜である酸化ハフニウムで形成される。そして、酸化ハフニウムは、Ｚｎ（亜鉛）、Ｍｇ（マグネシウム）、Ｍｎ（マンガン）、Ｎｂ（ニオブ）、Ｓｃ（スカンジウム）、Ｆｅ（鉄）、Ｃｒ（クロム）、Ｃｏ（コバルト）、Ｉｎ（インジウム）、Ｌｉリチウム）、Ｎ（窒素）から選ばれる少なくとも１種の元素Ａを含む。元素Ａを添加することにより、欠陥誘起分極反転が生じ。誘電体膜３０の抗電界を低減することが可能となる。
図４は、本実施形態の作用を説明する図である。強誘電体の分極反転は、各々のドメインの分極が完全な独立した事象ではなく、協同現象である。すなわち、相転移現象と同様に分極反転の起点となる部分が生じると、その近辺では分極反転が生じやすくなる。
本実施形態のように、上記不純物を誘電体膜３０中に添加することで不純物欠陥を導入すると、図４（ａ）示すように、電圧を印加した際、不純物が導入されたドメインでは、不純物を分極反転核として、比較的低い電界で分極反転が生じる。その後、図４（ｂ）に示すように、あたかも結晶生成核の如く、不純物が導入されたドメインを起点に、隣接するドメインに分極反転がなだれ状に生ずる。そして、図４（ｃ）に示すように、本来の分極反転電界より低い電界で、全領域の分極反転が完了することになる。すなわち抗電界を低下させることが可能となる。
このような現象を、酸化ハフニウムの強誘電性やフェリ誘電性の他の性質、例えば残留分極量などに影響を極力与えないようにしながら発生させることが望ましい。このためには、酸化ハフニウム結晶中の応力など、強誘電性やフェリ誘電性を生じさせている作用に影響を与えにくい不純物であることが好ましい。すなわち、Ｈｆ４＋やＯ２−とイオン半径の近い原子であることが望ましい。加えて、電気的な欠陥として有効に機能させるため、Ｈｆ４＋やＯ２−とは価数の異なる原子で置換することが望ましい。
上記観点から、本実施形態では、Ｈｆ４＋を置換する原子（元素）としてＺｎ、Ｍｇ、Ｍｎ、Ｎｂ、Ｓｃ、Ｆｅ、Ｃｒ、Ｃｏ、Ｉｎ、Ｌｉ、Ｏを置換する原子（元素）としてＮの少なくともいずれか１種を元素Ａとして、強誘電性またはフェリ誘電性を備える酸化ハフニウムに添加する。
元素Ａは、Ｚｎ、Ｍｇ、Ｍｎ、Ｎｂ、Ｓｃであることが望ましい。特に、Ｈｆ４＋にイオン半径が近いからである。
元素Ａは、特に、Ｓｃであることがより望ましい。融点が高いため揮発しにくく、半導体装置の製造時に高温のプロセスを適用することが可能となるからである。
なお、元素Ａは、強誘電体膜またはフェリ誘電体膜である誘電体膜３０中に、１原子％以上１０原子％以下含まれることが望ましい。この範囲を下回ると十分な抗電界低減効果が得られなくなるおそれがある。また、この範囲を上回るとＦｅＲＡＭとして動作させるために十分な残留分極の値が得られなくなるおそれがある。
例えば、ＨｆＯ２にＳｉＯ２を３原子％、ＺｎＯを５原子％添加している場合、すなわち、元素ＢとしてＳｉ、元素ＡとしてＺｎを選択する場合、ＳｉＯ２添加による強誘電性またはフェリ誘電性発現に加え、ＺｎＯ２添加による抗電界低下効果が見込まれる。Ｓｉ４＋はＨｆ４＋よりイオン半径がはるかに小さいため、Ｈｆサイトを置換すると結晶の歪が大きくなり、ＨｆＯ２本来の安定相とは異なる第三斜方晶が出現する。しかし、Ｓｉ４＋はＨｆ４＋と原子価数が同じであるため抗電界はＨｆＯ２本来の値となっている。ここに、ＺｎＯを添加することにより抗電界が低下する。
また、例えば、ＨｆＯ２にＡｌ２Ｏ３を２原子％添加することで強誘電性またはフェリ誘電性を生じさせ、ＭｇＯを７原子％添加することで抗電界を低下させても良い。この場合、元素ＢがＡｌで、元素ＢがＭｇである。Ａｌ３＋はＨｆ４＋とイオン半径の違いが大きいため、ＨｆＯ２結晶に対する歪効果を持つのはＳｉ４＋の場合と同様である。一方で、Ａｌ３＋はそれ自体でＨｆ４＋とは原子価が異なるため、抗電界を下げる効果も持っている。しかしながら抗電界を下げる目的でＡｌ２Ｏ３の添加量を増やしてしまうと、ＨｆＯ２結晶に与える歪が大きくなりすぎる。このため、ＨｆＯ２が強誘電性またはフェリ誘電性を示さなくなるおそれがある。したがってＨｆＯ２の強誘電性またはフェリ誘電性発現に影響を与えないで、ＨｆＯ２の抗電界を下げるような添加元素として、Ｍｇを加える。
また、例えば、ＨｆＯ２にＹ２Ｏ３を添加して強誘電性またはフェリ誘電性を発現させてもかまわない。この場合、元素ＢがＹである。そして、抗電界を低下させるため、Ｈｆ４＋を置換する原子（元素）としてＺｎ、Ｍｇ、Ｍｎ、Ｎｂ、Ｓｃ、Ｆｅ、Ｃｒ、Ｃｏ、Ｉｎ、Ｌｉ、Ｏを置換する原子（元素）としてＮの少なくともいずれか１種を元素Ａとして添加する。
また、例えば、ＨｆＯ２にＺｒＯ２を添加、すなわち元素ＢとしてＺｒを添加して強誘電性またはフェリ誘電性を発現させ、元素ＡとしてＮを添加して抗電界を低下させてもかまわない。
なお、酸化ハフニウム中の不純物は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ−ｍｉｃｒｏｂｒｏｂｅ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）法、ＡＥＳ（Ａｕｇｅｒ Ｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）法、ＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）法、ＨＲ−ＲＢＳ法（Ｈｉｇｈ Ｒｅｓｏｌｕｔｉｏｎ−Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋ Ｓｃａｔｔｅｒｉｎｇ）により分析することが可能である。
また、第２の実施形態で詳述するが、強誘電体膜またはフェリ誘電体膜である誘電体膜３０の膜厚方向に、圧縮応力が印加されていることが、抗電界をさらに低下させる観点から望ましい。
なお、本実施形態によれば、抗電界を低下させるのみならず、強誘電性であった酸化ハフニウムをフェリ誘電性に変化させる場合もある。誘電体膜３０がフェリ誘電体膜の場合に、強誘電体膜よりも低い抗電界と大きな残留分極を示す場合もある。
本実施形態の半導体装置によれば、酸化ハフニウムで形成される強誘電体膜またはフェリ誘電体膜に元素Ａを添加することで、抗電界が低減される。したがって、低い動作電圧で動作し、低消費電力の半導体装置が実現できる。
（第２の実施形態）
本実施形態の半導体装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられ、膜厚方向に圧縮応力が印加される酸化ハフニウムで形成される強誘電体膜またはフェリ誘電体膜と、を備える。強誘電体膜またはフェリ誘電体膜の構成、および、圧縮応力の印加以外については、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については一部記述を省略する。
図５は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、強誘電体またはフェリ誘電体を誘電体膜とするキャパシタと、メモリセル選択用のトランジスタとを組み合わせた１トランジスタ１キャパシタ型（１Ｔ１Ｃ型）のＦｅＲＡＭである。
本実施形態の半導体装置は、下部キャパシタ電極（第１の導電層）２０と、上部キャパシタ電極（第２の導電層）２２とを備える。そして、下部キャパシタ電極２０と、上部キャパシタ電極２２との間に、誘電体膜３０が形成されている。下部キャパシタ電極２０、上部キャパシタ電極２２、および、誘電体膜３０により、メモリデータを記憶するキャパシタが構成される。
誘電体膜３０は、強誘電体膜またはフェリ誘電体膜である。誘電体膜３０には、膜厚方向に圧縮応力が印加される酸化ハフニウムで形成される。すなわち、図５で白矢印で示す方向に応力が印加されている。
図６は、本実施形態の誘電体膜に印加される応力の説明図である。本明細書中、「膜厚方向に圧縮応力が印加される」という表現は、誘電体膜３０に印加される応力が実質的に膜厚方向に圧縮する方向であることを意味する。例えば、図６の白矢印で示すように、誘電体膜３０の膜厚方向に対して垂直な方向に引張応力が印加される場合も、その引張応力を元にポアソン比によって実質的に膜厚方向の圧縮応力が誘導される。したがって、この場合も「膜厚方向に圧縮応力が印加される」と表現するものとする。
誘電体膜３０は、強誘電性またはフェリ誘電性を発現させるため、Ｓｉ、Ｔｉ、Ｚｒ、Ａｌ、Ｙから選ばれる少なくとも１種の元素Ｂを含むことが望ましい。そして、元素Ｂが強誘電体膜またはフェリ誘電体膜中に、１原子％以上５原子％以下含まれることが望ましい。この範囲をはずれると、ＦｅＲＡＭとして動作させるために十分な残留分極の値が得られなくなるおそれがあるからである。
上述のように、強誘電性またはフェリ誘電性を備える酸化ハフニウムは、第三斜方晶である。そして、第三斜方晶のｃ軸方向というのは、斜方晶の結晶軸が最も長い軸ではない。最も長い軸はｂ軸であり、最も短い軸はａ軸である。ｂ軸、ａ軸とも分極方向に対して垂直である。
ｃ軸長は最短であるところのａ軸長に近く、最長であるところのｂ軸長よりはかなり小さい。このため、第三斜方晶は、ａ軸とｃ軸が等しい正方晶に近い構造であると言える。このような第三斜方晶において強誘電性またはフェリ誘電性が発現し、一方で正方晶においては強誘電性またはフェリ誘電性が発現しないことから、結晶の対称性を上げることにより、強誘電体またはフェリ誘電体における抗電界を低下させることが可能である。
本実施形態のＦｅＲＡＭにおいて、誘電体膜３０中の酸化ハフニウム結晶のうち、自発分極によりメモリ動作に寄与するのは、概ねｃ軸が膜厚方向を向く結晶である。本実施形態では、誘電体膜３０の膜厚方向に圧縮応力を印加することにより、メモリ動作に寄与する結晶をｃ軸方向に圧縮し、相対的に、結晶の対称性を上げている。すなわち、ａ軸とｃ軸の長さを近づけることにより、正方晶系に近づけている。よって、誘電体膜３０の抗電界が低下する。
なお、誘電体膜３０の膜厚方向に圧縮応力を印加する方法は、特に限定されるものではない。例えば、半導体装置の外部から機械的に圧縮応力を印加してもかまわない。半導体装置の外部から機械的に圧縮応力を印加する方法としては、例えば、クランプなどで半導体装置を挟み込む方法がある。
また、例えば、半導体装置の内部の膜構造を利用して圧縮応力を印加してもかまわない。内部の膜構造を利用して圧縮応力を印加する方法は種々考えられる。以下、いくつかの方法について例示する。
図７は、本実施形態の圧縮応力印加方法の説明図である。図７（ａ）は膜構造の平面図、図７（ｂ）は図７（ａ）のＡＡ断面図である。
酸化ハフニウムで形成され、強誘電性またはフェリ誘電性を備える誘電体膜３０が基板１００上に設けられる。誘電体膜３０は第１の応力印加層４０と、第２の応力印加層４２によって挟まれている。なお、図７は、圧縮応力印加方法の説明図であるため、誘電体膜３０の応力に大きな影響を与えない膜構造は図示を省略している。
第１の応力印加層４０は誘電体膜３０よりも熱膨張係数が小さい。また、第２の応力印加層４２も誘電体膜３０よりも熱膨張係数が小さい。
例えば、図７のように、誘電体膜３０を、熱膨張係数が誘電体膜３０より小さい第１の応力印加層４０と、第２の応力印加層４２で挟んだ膜構造を形成した後、加熱冷却プロセスを行う。
加熱直後、誘電体膜３０は溶融状態でこそないものの、流動性がある状態となっている。すなわち、誘電体膜３０と、第１の応力印加層４０や第２の応力印加層４２との結合が緩和し、それぞれの膜内の応力が小さい状態になっている。
一方で冷却する過程において、例えば、結晶性があがる８００℃前後を境に誘電体膜３０の流動性は低下し、第１の応力印加層４０や第２の応力印加層４２との結合も強くなる。誘電体膜３０の熱収縮量が、第１の応力印加層４０や第２の応力印加層４２の熱収縮量より大きいため、誘電体膜３０は、第１の応力印加層４０や第２の応力印加層４２から膜厚方向と垂直な方向への２軸性の引張応力を受けるようになる。したがって、ポアソン比によって誘電体膜３０の膜厚方向に圧縮応力が印加されることになる。
例えば、図１において、下部キャパシタ電極２０を誘電体膜３０よりも熱膨張係数が小さい第１の応力印加層４０とし、上部キャパシタ電極２２を誘電体膜３０よりも熱膨張係数が小さい第２の応力印加層４２とする方法が考えられる。この場合、第１の応力印加層４０および第２の応力印加層４２は導電性の材料となる。
酸化ハフニウムよりも熱膨張係数が小さい導電性の材料は、例えば、金属窒化物、金属炭化物、または、金属ホウ化物である。具体的には、例えば、ＣｒＮ、ＴａＮ、ＭｏＣ、ＷＣ、Ｗ２Ｃ、ＴａＣ、ＨｆＢ２、Ｂ４Ｃ、Ｍｏ２Ｂ、およびこれらの合金や混合物である。
もっとも、金属ホウ化物の場合は、Ｂ（ボロン）拡散により、下地の半導体基板の導電性に影響を与えるおそれがある。この観点からは、ＣｒＮ、ＴａＮ、ＭｏＣ、ＷＣ、Ｗ２Ｃ、ＴａＣの適用が望ましい。
なお、金属窒化物の中でも、ＴｉＮの熱膨張係数は９．４Ｅ−６／Ｋで、ＨｆＯ２の熱膨張係数６．５Ｅ−６／Ｋより大きい。
また、例えば、図１の誘電体膜３０と下部キャパシタ電極２０との間に、電気伝導性が低く誘電体膜３０よりも熱膨張係数が小さい第１の応力印加層４０を挟み、誘電体膜３０と上部キャパシタ電極２２との間に、電気伝導性が低く誘電体膜３０よりも熱膨張係数が小さい第２の応力印加層４２を挟むことによって、誘電体膜３０の膜厚方向に圧縮応力を印加することも可能である。
電気伝導性が低く誘電体膜３０よりも熱膨張係数が小さい材料としては、例えば、ＳｉＣ、ＡｌＮ、Ｓｉ３Ｎ４、ＳｉＢ６、ＡｌＴｉＯ４等がある。
なお、図７では、誘電体膜３０が第１の応力印加層４０と、第２の応力印加層４２によって挟まれる構造を示したが、第１の応力印加層４０と第２の応力印加層４２のいずれか一方のみであっても、誘電体膜３０の膜厚方向に圧縮応力を印加することが可能である。また、第１の応力印加層４０と、第２の応力印加層４２は、必ずしも誘電体膜３０の上下の全領域を覆っていなくてもかまわない。
なお、上記加熱冷却プロセスは、第１の応力印加層４０や第２の応力印加層４２を形成した後ではなく、形成途中に行ってもよい。例えば、加熱中に誘電体膜３０と第１の応力印加層４０や第２の応力印加層４２を形成してもかまわない。
図８は、本実施形態の別の圧縮応力印加方法の説明図である。図８（ａ）は膜構造の平面図、図８（ｂ）は図８（ａ）のＡＡ断面図である。
酸化ハフニウムで形成され、強誘電性またはフェリ誘電性を備える誘電体膜３０が基板１００上に設けられる。誘電体膜３０は第１の応力印加層４０と、第２の応力印加層４２によって挟まれている。第１の応力印加層４０は誘電体膜３０よりも熱膨張係数が小さい。また、第２の応力印加層４２も誘電体膜３０よりも熱膨張係数が小さい。
第１の応力印加層４０は、誘電体膜３０の底面および側面で、誘電体膜３０と接している。この膜構造により、図７の場合よりも、より効果的に誘電体膜３０の膜厚方向に圧縮応力を印加することが可能である。
図９は、本実施形態の別の圧縮応力印加方法の説明図である。図９（ａ）は膜構造の平面図、図９（ｂ）は図９（ａ）のＡＡ断面図である。
酸化ハフニウムで形成され、強誘電性またはフェリ誘電性を備える誘電体膜３０が基板１００上に設けられる。誘電体膜３０は応力印加効果のない層４１と、応力印加層４４によって挟まれている。応力印加層４４は誘電体膜３０よりも熱膨張係数が小さい。
応力印加層４４は、誘電体膜３０の上面および側面で、誘電体膜３０と接している。この膜構造によっても、誘電体膜３０の膜厚方向に圧縮応力を印加することが可能である。
図１０は、本実施形態の別の圧縮応力印加方法の説明図である。図１０（ａ）は膜構造の平面図、図１０（ｂ）は図１０（ａ）のＡＡ断面図である。
酸化ハフニウムで形成され、強誘電性またはフェリ誘電性を備える誘電体膜３０が基板１００上に設けられる。誘電体膜３０は、応力印加層４４によって側面を環状に囲まれている。応力印加層４４は誘電体膜３０よりも熱膨張係数が小さい。この膜構造によっても、誘電体膜３０の膜厚方向に圧縮応力を印加することが可能である。
図８〜図１０の膜構造は、酸化ハフニウムで形成され、強誘電性またはフェリ誘電性を備える誘電体膜３０よりも熱膨張係数の小さい応力印加層を用いて誘電体膜３０の膜厚方向に圧縮応力を印加する方法である。一方、誘電体膜３０よりも熱膨張係数の大きい応力印加層を用いて誘電体膜３０の膜厚方向に圧縮応力を印加することも可能である。
図１１は、本実施形態の別の圧縮応力印加方法の説明図である。図１１（ａ）は膜構造の平面図、図１１（ｂ）は図１１（ａ）のＡＡ断面図、図１１（ｃ）は図１１（ａ）のＢＢ断面図である。
酸化ハフニウムで形成され、強誘電性またはフェリ誘電性を備える誘電体膜３０が基板１００上に設けられる。誘電体膜３０は第１の応力印加層４０と、第２の応力印加層４２によって側面を挟まれている。第１の応力印加層４０と、第２の応力印加層４２は誘電体膜３０の側面に接している。第１の応力印加層４０は誘電体膜３０よりも熱膨張係数が大きい材料で形成される。また、第２の応力印加層４２も誘電体膜３０よりも熱膨張係数が大きい材料で形成される。
この膜構造により、誘電体膜３０の膜厚方向に垂直な方向に２軸性の引張応力を印加させることが可能である。よって、ポアソン比によって誘電体膜３０の膜厚方向に圧縮応力を印加することが可能である。
なお、第１の応力印加層４０および第２の応力印加層４２は、同じ材料であっても異なる材料であってもかまわない。また、図１１では、４つに分割された応力印加層が誘電体膜３０を囲む場合を例に説明したが、分割数は４つに限られるものではない。また、顕に分割形成せずとも、応力印加層が冷却時の大きな熱収縮によって、自発的に分裂、転位陥入または粒界形成するような方法も可能である。応力印加層に全く分割・分裂・転位面・粒界などが無い場合は誘電体膜３０に引張応力を加えることは出来ない。
また、図１１において、第１の応力印加層４０と第２の応力印加層４２のいずれか一方を誘電体膜３０よりも熱膨張係数が大きい材料とし、他方を誘電体膜３０よりも熱膨張係数が小さい材料とすることにより、誘電体層３０の膜厚方向に垂直な方向に１軸性の引張応力を印加させることが可能である。この方法によっても、ポアソン比によって誘電体膜３０の膜厚方向に圧縮応力を印加することが可能である。
また、図１１において、第１の応力印加層４０と第２の応力印加層４２のいずれか一方のみを設け、その応力印加層を誘電体膜３０よりも熱膨張係数が大きい材料または熱膨張係数が小さい材料とすることにより、誘電体層３０の膜厚方向に垂直な方向に１軸性の引張応力を印加させることが可能である。この方法によっても、ポアソン比によって誘電体膜３０の膜厚方向に圧縮応力を印加することが可能である。
図１２は、本実施形態の別の圧縮応力印加方法の説明図である。図１２（ａ）は膜構造の平面図、図１２（ｂ）は図１２（ａ）のＡＡ断面図、図１２（ｃ）は図１２（ａ）のＢＢ断面図である。
酸化ハフニウムで形成され、強誘電性またはフェリ誘電性を備える誘電体膜３０が基板１００上に設けられる。誘電体膜３０は第１の応力印加層４０と、第２の応力印加層４２によって挟まれている。第１の応力印加層４０は誘電体膜３０よりも熱膨張係数が大きい。また、第２の応力印加層４２は誘電体膜３０よりも熱膨張係数が小さい。
第１の応力印加層４０は、誘電体膜３０の底面および側面で、誘電体膜３０と接している。また、第２の応力印加層４２は、誘電体膜３０の上面および側面で、誘電体膜３０と接している。この膜構造により、誘電体層３０の膜厚方向に垂直な方向に１軸性の引張応力を印加させることが可能である。よって、ポアソン比によって誘電体膜３０の膜厚方向に圧縮応力を印加することが可能である。
なお、第１の応力印加層４０に誘電体膜３０よりも熱膨張係数が小さい材料、そして、第２の応力印加層４２に誘電体膜３０よりも熱膨張係数が大きい材料を用いる構成であってもかまわない。
誘電体膜３０の膜厚方向に圧縮応力を印加する方法として、スパッタプロセスのような非平衡状態における成膜を用いる方法がある。スパッタプロセスの場合、プラズマ状態のアルゴンガスなどがターゲットに侵入する際にターゲット原子を弾き飛ばすことで成膜している。この際、アルゴンガスなどはわずかに膜中へも侵入する。このため、アルゴンガスなどが基板上に形成した誘電体膜３０の原子間に割り込むことで、誘電体膜３０の膜厚方向に圧縮応力を印加することが可能である。
図１３は、本実施形態の別の圧縮応力印加方法の説明図である。スパッタプロセスでは図１３に示されるように、基板１００上に柱状の膜構造の誘電体膜３０が形成される。ここで、スパッタ条件を変えることで、柱と柱の隙間が比較的小さい状態にすることが可能である。そうすると、図中黒矢印で示すように、柱と柱が自発的に接合することで、誘電体層３０の膜厚方向に垂直な方向の引張応力を印加させることが可能である。したがって、ポアソン比によって結果的に誘電体膜３０の膜厚方向に圧縮応力を印加することが可能である。
以上のようなスパッタプロセスにおける圧縮応力状態と引張応力状態の作り分けは、スパッタ装置それぞれの装置パラメータに依存するため一概に述べることは難しい。しかし、例えばスパッタガス圧を低くすると圧縮応力状態が生じやすく、スパッタガス圧を高くすると引張応力状態が作りやすい、といった傾向がある。このような場合、スパッタガスが膜中に１％程度含まれている。
このようなプラズマを用いる応力印加方法はスパッタ法に限られない。例えば、成膜後に、例えば、アルゴンからなるプラズマ中に試料を置くことでも応力状態を作ることが可能である。
ＨｆＯ２膜内にアルゴンなどの希ガス元素からなるスパッタガスが１％程度存在することは、例えばＴＥＭ−ＥＤＸ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ−Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ）、ＥＥＬＳ（Ｅｌｅｃｔｒｏｎ Ｅｎｅｒｇｙ Ｌｏｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）、ＨＲ−ＲＢＳ法（Ｈｉｇｈ Ｒｅｓｏｌｕｔｉｏｎ−Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋ Ｓｃａｔｔｅｒｉｎｇ）などで確認することが可能である。
誘電体膜３０の膜厚方向に圧縮応力を印加する方法として、例えば、誘電体膜３０より格子定数が僅かに大きい膜で挟み込むことも考えられる。このとき、挟み込む膜は挟まれる誘電体膜３０と一部または全部がエピタキシャルに接合していることが好ましい。この方法により、誘電体層３０の膜厚方向に垂直な方向の引張応力を印加させることが可能である。したがって、にポアソン比によって結果的に誘電体膜３０の膜厚方向に圧縮応力を印加することが可能である。この方法は、特に、誘電体膜３０である酸化ハフニウムが、単結晶の場合に有効である。
例えば、第三斜方晶のＨｆＯ２の＜１１１＞方向の面間隔は、ＴｉＮ電極の＜１１１＞方向の面間隔に対して４：５の割合でマッチングさせると、面間隔のミスマッチが約３％となり、エピタキシャルに積層しうる。一方で、ＴｉＮに代えてＴａＮ電極を用いる場合、ＴａＮの格子定数はＴｉＮよりわずかに大きいため、ＴｉＮ同様の４：５のマッチングにおいて５．７％のミスマッチとなる。しかし、ＴａＮはＴｉＮより熱膨張率がはるかに小さいため、例えば、８００℃の高温ではミスマッチは減少し、エピタキシャル積層が可能となる。このように格子定数をＴｉＮより大きくするような材料、例えばＨｆＮ、ＮｂＮ、ＺｒＮ、ＳｃＮなどといった材料を用いて応力を印加する方法もある。
なお、本実施形態によれば、抗電界を低下させるのみならず、強誘電性であった酸化ハフニウムをフェリ誘電性に変化させる場合もある。誘電体膜３０がフェリ誘電体膜の場合に、強誘電体膜よりも低い抗電界と大きな残留分極を示す場合もある。
上記方法で作製された誘電体膜や応力印加層に加わる応力は、Ｘ線・電子線などによる回折実験、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）およびフーリエ変換による方法、ラマン散乱実験、赤外分光実験などにより求めることが可能である。
例えばラマン散乱による実験の場合、誘電体膜３０そのものの応力を調べても良いし、誘電体膜３０の下地となっている、例えば、シリコン等の基板の応力を測ることで間接的に誘電体膜３０の応力を測っても良い。間接的に測定する場合は、例えばシリコンの５１０カイザー付近のピークを用いると、２軸性引張応力の場合は１ＧＰａあたり４カイザー程度ピークが低カイザー側にシフトする。逆に圧縮応力が加わると、シフト方向は逆である。
本実施形態で用いる酸化ハフニウム膜のラマンスペクトルには３９０カイザー付近にシャープなピークが存在するが、２軸性引張応力が加わることで１ＧＰａあたり１．６カイザー程度ピークが低カイザー側にシフトする。逆に圧縮応力が加わると、シフト方向は逆である。このピークシフト量は、赤外分光実験でもほぼ同等の値が得られる。
また、Ｘ線・電子線回折やＴＥＭおよびフーリエ変換による方法の場合、２軸性圧縮応力の場合は１ＧＰａあたり０．１％程度の格子定数減少が見られる。本実施形態で、望ましい２軸性または１軸性引張応力は０．２ＧＰａ以上１．０ＧＰａ以下である。０．２ＧＰａ未満では抗電界低下効果が不十分であり、１．０ＧＰａをこえると素子の寿命が短くなるおそれがある。
本実施形態の半導体装置によれば、酸化ハフニウムで形成される強誘電体膜またはフェリ誘電体膜に膜厚方向の圧縮応力を印加することで、抗電界が低減される。したがって、低い動作電圧で動作し、低消費電力の半導体装置が実現できる。
（第３の実施形態）
本実施形態の半導体装置は、１トランジスタ型（１Ｔ型）のＦｅＲＡＭであること以外第１の実施形態と同様である。誘電体膜の構成については第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については一部記述を省略する。
図１４は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、強誘電体またはフェリ誘電体のキャパシタを備える１トランジスタ型（１Ｔ型）のＦｅＲＡＭである。
本実施形態の半導体装置は、半導体基板（第１の導電層）１０と、半導体基板１０上に形成されるゲート絶縁膜１２と、ゲート絶縁膜１２上に形成される誘電体膜３０と、誘電体膜３０上に形成されるゲート電極（第２の導電層）１４を備える。本実施形態においては、従来１Ｔ型とは異なり、ゲート絶縁膜１２は必ずしも必要ない。ゲート絶縁膜１２が存在しないことによりトランジスタの駆動力を高めることが可能となるため微細化に有利である。これは本実施形態にて誘電体膜３０にＨｆＯ２を主成分もしくは半分程度含む強誘電体を用いるからこそ可能になる構造である。なお、誘電体膜３０を作製する際に下地が酸化されることでゲート絶縁膜１２に似た絶縁膜が形成されていても本実施形態の半導体装置の動作には支障はない。ゲート電極１４の両側の半導体基板１０表面には、ソース不純物層１６とドレイン不純物層１８とが形成されている。
半導体基板１０、ゲート絶縁膜１２、誘電体膜３０、ゲート電極１４、ソース不純物層１６、および、ドレイン不純物層１８により、メモリセル選択用のトランジスタが形成される。そして、半導体基板１０、ゲート絶縁膜１２、誘電体膜３０、ゲート電極１４によりメモリデータを記憶するキャパシタが構成される。ゲート電極１４は、ＦｅＲＡＭのワード線として機能する。
半導体基板１０は、例えば、シリコン（Ｓｉ）である。ゲート絶縁膜１２は、例えば、シリコン酸化膜である。ゲート電極１４は、例えば、導電性の金属、金属化合物で形成される。例えば、ＴｉＮ（窒化チタン）である。ソース不純物層１６、ドレイン不純物層１８は、例えば、半導体基板１０中に、ｎ型不純物であるヒ素（Ａｓ）が拡散されることにより形成されている。
誘電体膜３０は、強誘電体膜またはフェリ誘電体膜である。そして、Ｚｎ（亜鉛）、Ｍｇ（マグネシウム）、Ｍｎ（マンガン）、Ｎｂ（ニオブ）、Ｓｃ（スカンジウム）、Ｆｅ（鉄）、Ｃｒ（クロム）、Ｃｏ（コバルト）、Ｉｎ（インジウム）、Ｌｉ（リチウム）、Ｎ（窒素）から選ばれる少なくとも１種の元素Ａを含む酸化ハフニウムで形成される。
本実施形態の半導体装置は、第１のビット線５２と第２のビット線５４とを備える。第１のビット線５２は、コンタクトプラグ５６ａを介してソース不純物層１６に電気的に接続される。第２のビット線５４は、コンタクトプラグ５６ｂを介してドレイン不純物層１８に接続される。第１のビット線５２、第２のビット線５４、コンタクトプラグ５６ａ、コンタクトプラグ５６ｂは、例えば、導電性の金属、金属化合物で形成される。
各配線、電極、コンタクトプラグの間には、層間絶縁膜３６が設けられる。層間絶縁膜３６は、例えば、シリコン酸化膜である。
本実施形態のＦｅＲＡＭは、書き込み時には、ワード線でメモリセルを選択し、第１のビット線５２または第２のビット線５４との間に電圧を印加することで、誘電体膜３０の分極方向を変化させる。読み出し時には、第１のビット線５２と第２のビット線５４との間に流れる電流値で１／０を判定する。
本実施形態の半導体装置によれば、酸化ハフニウムで形成される強誘電体膜またはフェリ誘電体膜に元素Ａを添加することで、抗電界が低減される。したがって、低い動作電圧で動作し、低消費電力の半導体装置が実現できる。
（第４の実施形態）
本実施形態の半導体装置は、１トランジスタ型（１Ｔ型）のＦｅＲＡＭであること以外第２の実施形態と同様である。誘電体膜の構成については第２の実施形態と同様である。したがって、第２の実施形態と重複する内容については一部記述を省略する。
図１５は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、強誘電体またはフェリ誘電体のキャパシタを備える１トランジスタ型（１Ｔ型）のＦｅＲＡＭである。
本実施形態の半導体装置は、半導体基板（第１の導電層）１０と、半導体基板１０上に形成されるゲート絶縁膜１２と、ゲート絶縁膜１２上に形成される誘電体膜３０と、誘電体膜３０上に形成されるゲート電極（第２の導電層）１４を備える。本実施形態においてもゲート絶縁膜１２は必ずしも必要ないことは第３の実施形態と同様の理由である。ゲート電極１４の両側の半導体基板１０表面には、ソース不純物層１６とドレイン不純物層１８とが形成されている。
半導体基板１０、ゲート絶縁膜１２、誘電体膜３０、ゲート電極１４、ソース不純物層１６、および、ドレイン不純物層１８により、メモリセル選択用のトランジスタが形成される。そして、半導体基板１０、ゲート絶縁膜１２、誘電体膜３０、ゲート電極１４によりメモリデータを記憶するキャパシタが構成される。ゲート電極１４は、ＦｅＲＡＭのワード線として機能する。
半導体基板１０は、例えば、シリコン（Ｓｉ）である。ゲート絶縁膜１２は、例えば、シリコン酸化膜である。ゲート電極１４は、例えば、導電性の金属、金属化合物で形成される。例えば、ＴｉＮ（窒化チタン）である。ソース不純物層１６、ドレイン不純物層１８は、例えば、半導体基板１０中に、ｎ型不純物であるヒ素（Ａｓ）が拡散されることにより形成されている。
そして、誘電体膜３０は、強誘電体膜またはフェリ誘電体膜である。誘電体膜３０には、膜厚方向に圧縮応力が印加される酸化ハフニウムで形成される。すなわち、図１５で白矢印で示す方向に応力が印加されている。この圧縮応力は膜面内方向の引張応力を元にポアソン比によって加わる応力でも構わない。
本実施形態の半導体装置は、第１のビット線５２と第２のビット線５４とを備える。第１のビット線５２は、コンタクトプラグ５６ａを介してソース不純物層１６に電気的に接続される。第２のビット線５４は、コンタクトプラグ５６ｂを介してドレイン不純物層１８に接続される。第１のビット線５２、第２のビット線５４、コンタクトプラグ５６ａ、コンタクトプラグ５６ｂは、例えば、導電性の金属、金属化合物で形成される。
各配線、電極、コンタクトプラグの間には、層間絶縁膜３６が設けられる。層間絶縁膜３６は、例えば、シリコン酸化膜である。
本実施形態のＦｅＲＡＭは、書き込み時には、ワード線でメモリセルを選択し、第１のビット線５２または第２のビット線５４との間に電圧を印加することで、誘電体膜３０の分極方向を変化させる。読み出し時には、第１のビット線５２と第２のビット線５４との間に流れる電流値で１／０を判定する。
本実施形態の半導体装置によれば、酸化ハフニウムで形成される強誘電体膜またはフェリ誘電体膜に膜厚方向の圧縮応力を印加することで、抗電界が低減される。したがって、低い動作電圧で動作し、低消費電力の半導体装置が実現できる。
（第５の実施形態）
本実施形態の半導体装置は、いわゆるＢｉＣＳ（Ｂｉｔ−Ｃｏｓｔ Ｓｃａｌａｂｌｅ）技術を用いた３次元構造の不揮発性半導体装置である点で、第１または第３の実施形態と異なっている。誘電体膜自体については第１または第３の実施形態と同様である。したがって、第１または第３の実施形態と重複する内容については一部記述を省略する。
図１６は、本実施形態の半導体装置の３次元概念図である。図１７は、図１６のＸＹ模式断面図である。図１８は、図１６のＸＺ模式断面図である。
本実施形態の半導体装置は、例えば、シリコンの基板６０上に、絶縁層７６と制御ゲート電極層６４が交互に複数積層される積層体７０を備えている。絶縁層７６は、例えば、酸化シリコン膜である。また、制御ゲート電極層（第２の導電層）６４は、例えば、不純物がドープされて導電性を付与された多結晶シリコンである。
そして、積層体７０の上面から最下層の制御ゲート電極層６４まで貫通する孔が設けられる。そして、その孔内の制御ゲート電極層６４の側面に誘電体膜３０が設けられる。
誘電体膜３０は、強誘電体膜またはフェリ誘電体膜である。そして、Ｚｎ（亜鉛）、Ｍｇ（マグネシウム）、Ｍｎ（マンガン）、Ｎｂ（ニオブ）、Ｓｃ（スカンジウム）、Ｆｅ（鉄）、Ｃｒ（クロム）、Ｃｏ（コバルト）、Ｉｎ（インジウム）、Ｌｉ（リチウム）、Ｎ（窒素）から選ばれる少なくとも１種の元素Ａを含む酸化ハフニウムで形成される。
さらに誘電体膜３０の内面にゲート絶縁膜６２が設けられる。ゲート絶縁膜６２は、例えば、酸化シリコン膜である。本実施形態においては、ゲート絶縁膜６２は必ずしも必要ない。第３の実施形態と同じ理由である。
また、ゲート絶縁膜６２の内面に、柱状の半導体層（第１の導電層）８０が形成されている。半導体層８０は、例えば、シリコンである。
なお、図１６、図１８中、破線で囲まれる領域が１つのメモリセルである。メモリセルの構造としては、半導体層（第１の導電層）８０上にゲート絶縁膜６２、ゲート絶縁膜１２上に誘電体膜３０、誘電体膜３０上に制御ゲート電極層６８が形成される構造となっている。そして、このメモリセルが１トランジスタ型のＦｅＲＡＭのセルであり。、このセルが縦方向に直列接続されている。
本実施形態の半導体装置によれば、酸化ハフニウムで形成される強誘電体膜またはフェリ誘電体膜に元素Ａを添加することで、抗電界が低減される。したがって、低い動作電圧で動作し、低消費電力の半導体装置が実現できる。
さらに、本実施形態によれば、メモリセルを３次元化することにより、メモリセルの集積度があがり、第１ないし第４の実施形態よりもさらに集積度の高い半導体装置を実現することが可能となる。
図１９は、本実施形態の変形例の半導体装置の模式断面図である。誘電体膜３０がメモリセル毎に分断されておらず、連続していること以外は上記実施形態と同様である。本変形例によっても上記実施形態と同様の効果を得ることが可能となる。
（第６の実施形態）
本実施形態の半導体装置は、いわゆるＢｉＣＳ（Ｂｉｔ−Ｃｏｓｔ Ｓｃａｌａｂｌｅ）技術を用いた３次元構造の不揮発性半導体装置である点で、第２または第４の実施形態と異なっている。誘電体膜の構成については第２または第４の実施形態と同様である。したがって、第２または第４の実施形態と重複する内容については一部記述を省略する。
図２０は、本実施形態の半導体装置の模式断面図である。
本実施形態の半導体装置は、例えば、シリコンの基板６０上に、絶縁層７６と制御ゲート電極層６４が交互に複数積層される積層体７０を備えている。絶縁層７６は、例えば、酸化シリコン膜である。また、制御ゲート電極層（第２の導電層）６４は、例えば、不純物がドープされて導電性を付与された多結晶シリコンである。
そして、積層体７０の上面から最下層の制御ゲート電極層６４まで貫通する孔が設けられる。そして、その孔内の制御ゲート電極層６４の側面に誘電体膜３０が設けられる。
誘電体膜３０は、強誘電体膜またはフェリ誘電体膜である。誘電体膜３０には、膜厚方向に圧縮応力が印加される酸化ハフニウムで形成される。すなわち、図２０で白矢印で示す方向に応力が印加されている。
例えば、絶縁層７６に酸化ハフニウムよりも熱膨張係数の小さな材料を適用することで、誘電体膜３０の膜厚方向に圧縮応力を印加することが可能となる。
さらに誘電体膜３０の内面にゲート絶縁膜６２が設けられる。ゲート絶縁膜６２は、例えば、酸化シリコン膜である。ゲート絶縁膜６２が、必ずしも必要ないのは第３の実施形態などと同じ理由である。
また、ゲート絶縁膜６２の内面に、柱状の半導体層（第１の導電層）８０が形成されている。半導体層８０は、例えば、シリコンである。
なお、図２０中、破線で囲まれる領域が１つのメモリセルである。メモリセルの構造としては、半導体層（第１の導電層）８０上にゲート絶縁膜６２、ゲート絶縁膜１２上に誘電体膜３０、誘電体膜３０上に制御ゲート電極層６８が形成される構造となっている。そして、このメモリセルが１トランジスタ型のＦｅＲＡＭのセルであり。、このセルが縦方向に直列接続されている。
本実施形態の半導体装置によれば、酸化ハフニウムで形成される強誘電体膜またはフェリ誘電体膜に膜厚方向の圧縮応力を印加することで、抗電界が低減される。したがって、低い動作電圧で動作し、低消費電力の半導体装置が実現できる。
さらに、本実施形態によれば、メモリセルを３次元化することにより、メモリセルの集積度があがり、第１ないし第４の実施形態よりもさらに集積度の高い半導体装置を実現することが可能となる。
図２１は、本実施形態の変形例の半導体装置の模式断面図である。誘電体膜３０がメモリセル毎に分断されておらず、連続していること以外は上記実施形態と同様である。本変形例によっても上記実施形態と同様の効果を得ることが可能となる。
（第７の実施形態）
本実施形態の半導体装置は、強誘電体またはフェロ誘電体を含むトンネル接合素子を用いた不揮発性半導体装置である点で、第１または第３の実施形態と異なっている。誘電体膜の構成については第１または第３の実施形態と同様である。したがって、第１または第３の実施形態と重複する内容については一部記述を省略する。
図２２は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、強誘電体またはフェリ誘電体を含むトンネル接合素子を用いた不揮発性半導体装置である。
本実施形態の半導体装置は、半導体基板１０と、半導体基板１０上に形成されるゲート絶縁膜１２と、ゲート絶縁膜１２上に形成されるゲート電極１４を備える。ゲート電極１４の両側の半導体基板１０表面には、ソース不純物層１６とドレイン不純物層１８とが形成されている。半導体基板１０、ゲート絶縁膜１２、ゲート電極１４、ソース不純物層１６、および、ドレイン不純物層１８により、メモリセル選択用のトランジスタが構成される。ゲート電極１４は、ＦｅＲＡＭのワード線として機能する。
半導体基板１０は、例えば、シリコン（Ｓｉ）である。ゲート絶縁膜１２は、例えば、シリコン酸化膜である。ゲート電極１４は、例えば、不純物が導入された多結晶シリコンである。ソース不純物層１６、ドレイン不純物層１８は、例えば、半導体基板１０中に、ｎ型不純物であるヒ素（Ａｓ）が拡散されることにより形成されている。
また、本実施形態の半導体装置は、下部電極（第１の導電層）９０と、上部電極（第２の導電層）９２とを備える。そして、下部電極９０と、上部電極９２との間に、誘電体膜３０が形成されている。また、誘電体膜３０と上部電極９２との間に、絶縁膜９４が設けられる。下部電極９０、誘電体膜３０、絶縁膜９４、および上部電極９２により、トンネル接合素子が構成される。
下部電極９０および上部電極９２は、例えば、導電性の金属、金属化合物で形成される。例えば、下部電極９０はＴｉＮ（窒化チタン）である。例えば、上部電極９２はＡｕ（金）である。
誘電体膜３０は、強誘電体膜またはフェリ誘電体膜である。そして、Ｚｎ（亜鉛）、Ｍｇ（マグネシウム）、Ｍｎ（マンガン）、Ｎｂ（ニオブ）、Ｓｃ（スカンジウム）、Ｆｅ（鉄）、Ｃｒ（クロム）、Ｃｏ（コバルト）、Ｉｎ（インジウム）、Ｌｉ（リチウム）、Ｎ（窒素）から選ばれる少なくとも１種の元素Ａを含む酸化ハフニウムで形成される。
ドレイン不純物層１８と下部電極９０は、コンタクトプラグ９６ａを介して電気的に接続される。また、本実施形態の半導体装置は、第１のビット線１０２と第２のビット線１０４とを備える。第１のビット線１０２は、コンタクトプラグ９６ｂを介してソース不純物層１６に電気的に接続される。第２のビット線１０４は、コンタクトプラグ９６ｃを介して上部電極９２に接続される。第１のビット線１０２、第２のビット線１０４、コンタクトプラグ９６ａ、９６ｂ、９６ｃは、例えば、導電性の金属、金属化合物で形成される。
各配線、電極、コンタクトプラグの間には、層間絶縁膜１０６が設けられる。層間絶縁膜１０６は、例えば、シリコン酸化膜である。
本実施形態のＦｅＲＡＭは、書き込み時には、ワード線でメモリセルを選択し、第１のビット線１０２と第２のビット線１０４との間に電圧を印加することで、誘電体膜３０の分極方向を変化させる。読み出し時には、第１のビット線１０２と第２のビット線１０４の間に流れるパルス電流値で１／０を判定する。
本実施形態の半導体装置によれば、酸化ハフニウムで形成される強誘電体膜またはフェリ誘電体膜に元素Ａを添加することで、抗電界が低減される。したがって、低い動作電圧で動作し、低消費電力の半導体装置が実現できる。
（第８の実施形態）
本実施形態の半導体装置は、強誘電体またはフェロ誘電体を含むトンネル接合素子を用いた不揮発性半導体装置である点で、第２または第４の実施形態と異なっている。誘電体膜の構成については第２または第４の実施形態と同様である。したがって、第２または第４の実施形態と重複する内容については一部記述を省略する。
図２３は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、強誘電体またはフェリ誘電体を含むトンネル接合素子を用いた不揮発性半導体装置である。
本実施形態の半導体装置は、半導体基板１０と、半導体基板１０上に形成されるゲート絶縁膜１２と、ゲート絶縁膜１２上に形成されるゲート電極１４を備える。ゲート電極１４の両側の半導体基板１０表面には、ソース不純物層１６とドレイン不純物層１８とが形成されている。半導体基板１０、ゲート絶縁膜１２、ゲート電極１４、ソース不純物層１６、および、ドレイン不純物層１８により、メモリセル選択用のトランジスタが構成される。ゲート電極１４は、ＦｅＲＡＭのワード線として機能する。
半導体基板１０は、例えば、シリコン（Ｓｉ）である。ゲート絶縁膜１２は、例えば、シリコン酸化膜である。ゲート電極１４は、例えば、不純物が導入された多結晶シリコンである。ソース不純物層１６、ドレイン不純物層１８は、例えば、半導体基板１０中に、ｎ型不純物であるヒ素（Ａｓ）が拡散されることにより形成されている。
また、本実施形態の半導体装置は、下部電極（第１の導電層）９０と、上部電極（第２の導電層）９２とを備える。そして、下部電極９０と、上部電極９２との間に、誘電体膜３０が形成されている。また、誘電体膜３０と上部電極９２との間に、絶縁膜９４が設けられる。下部電極９０、誘電体膜３０、絶縁膜９４、および上部電極９２により、トンネル接合素子が構成される。
下部電極９０および上部電極９２は、例えば、導電性の金属、金属化合物で形成される。例えば、下部電極９０はＴｉＮ（窒化チタン）である。例えば、上部電極９２はＡｕ（金）である。
誘電体膜３０は、強誘電体膜またはフェリ誘電体膜である。誘電体膜３０には、膜厚方向に圧縮応力が印加される酸化ハフニウムで形成される。すなわち、図２３で白矢印で示す方向に応力が印加されている。
ドレイン不純物層１８と下部電極９０は、コンタクトプラグ９６ａを介して電気的に接続される。また、本実施形態の半導体装置は、第１のビット線１０２と第２のビット線１０４とを備える。第１のビット線１０２は、コンタクトプラグ９６ｂを介してソース不純物層１６に電気的に接続される。第２のビット線１０４は、コンタクトプラグ９６ｃを介して上部電極９２に接続される。第１のビット線１０２、第２のビット線１０４、コンタクトプラグ９６ａ、９６ｂ、９６ｃは、例えば、導電性の金属、金属化合物で形成される。
各配線、電極、コンタクトプラグの間には、層間絶縁膜１０６が設けられる。層間絶縁膜１０６は、例えば、シリコン酸化膜である。
本実施形態のＦｅＲＡＭは、書き込み時には、ワード線でメモリセルを選択し、第１のビット線１０２と第２のビット線１０４との間に電圧を印加することで、誘電体膜３０の分極方向を変化させる。読み出し時には、第１のビット線１０２と第２のビット線１０４の間に流れるパルス電流値で１／０を判定する。
本実施形態の半導体装置によれば、酸化ハフニウムで形成される強誘電体膜またはフェリ誘電体膜に膜厚方向の圧縮応力を印加することで、抗電界が低減される。したがって、低い動作電圧で動作し、低消費電力の半導体装置が実現できる。
（第９の実施形態）
本実施形態の半導体装置は、強誘電体またはフェロ誘電体を含むトンネル接合素子を用いた不揮発性半導体装置である点で、第１または第３の実施形態と異なっている。誘電体膜の構成については第１または第３の実施形態と同様である。したがって、第１または第３の実施形態と重複する内容については一部記述を省略する。
図２４は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、強誘電体またはフェリ誘電体を含むトンネル接合素子を用いた不揮発性半導体装置である。
本実施形態の半導体装置は、基板２００と、基板２００上に形成される下部配線２０２を備える。下部配線２０２上にはメモリ選択用の整流素子２０４を備える。整流素子２０４は、必ずしも必須の構成要素ではない。
整流素子２０４の上に抵抗変化素子２０６が形成され、抵抗変化素子２０６の上には上部配線２０８が形成される。下部配線２０２および上部配線２０８は、ビット線またはワード線として機能する。本実施形態は、クロスポイント型のメモリセルを備える不揮発性半導体装置である。
図２５は、本実施形態の抵抗変化素子の第１の構成例の模式断面図である。抵抗変化素子２０６は、下部電極２１０、下部電極上の第２の誘電体膜２１４、第２の誘電体膜２１４上の第１の誘電体膜２１２、第１の誘電体膜２１２上の上部電極２１６を備えている。
なお、上部配線２０８が上部電極２１６を兼ねてもかまわない。また、下部配線２０２が下部電極２１０を兼ねてもかまわない。
図２６は、本実施形態の抵抗変化素子の第２の構成例の模式断面図である。抵抗変化素子２０６は、下部電極２１０、下部電極上の第１の誘電体膜２１２、第１の誘電体膜２１２上の第２の誘電体膜２１４、第２の誘電体膜２１４上の上部電極２１６を備えている。
なお、上部配線２０８が上部電極２１６を兼ねてもかまわない。また、下部配線２０２が下部電極２１０を兼ねてもかまわない。
図２７は、本実施形態の抵抗変化素子の第３の構成例の模式断面図である。抵抗変化素子２０６は、下部電極２１０、下部電極上の第１の誘電体膜２１２、第１の誘電体膜２１２上の上部電極２１６を備えている。
上部電極２１６と下部電極２１０は、異なる材質の電気伝導体である。なお、上部配線２０８が上部電極２１６を兼ねてもかまわない。また、下部配線２０２が下部電極２１０を兼ねてもかまわない。
第１、第２、第２の構成例において、下部電極２１０および上部電極２１６は、例えば、導電性の金属、金属化合物で形成される。例えば、下部電極２１０はＴｉＮ（窒化チタン）である。例えば、上部電極２１６はＴａ（タンタル）である。
第１の誘電体膜２１２は、強誘電体膜またはフェリ誘電体膜である。そして、Ｚｎ（亜鉛）、Ｍｇ（マグネシウム）、Ｍｎ（マンガン）、Ｎｂ（ニオブ）、Ｓｃ（スカンジウム）、Ｆｅ（鉄）、Ｃｒ（クロム）、Ｃｏ（コバルト）、Ｉｎ（インジウム）、Ｌｉ（リチウム）、Ｎ（窒素）から選ばれる少なくとも１種の元素Ａを含む酸化ハフニウムで形成される。
本実施形態のメモリは、書き込み時には、ワード線とビット線でメモリセルを選択し、ワード線とビット線との間に電圧を印加することで、第１の誘電体膜２１２の分極方向を変化させる。読み出し時には、ビット線とワード線の間に流れる電流値で１／０を判定する。
本実施形態において整流素子２０４を用いる場合、ワード線とビット線で選択したメモリセル以外に電流が流れることを阻止することが可能である。
一方、本実施形態において整流素子２０４を用いない場合、第１、第２、第２の構成例の抵抗変化素子２０６そのものに整流機能を持たせる。このような構成にすることでメモリ構造を単純化することが可能となるため、大容量化により適した構成となる。
本実施形態の半導体装置によれば、酸化ハフニウムで形成される強誘電体膜またはフェリ誘電体膜に元素Ａを添加することで、抗電界が低減される。したがって、低い動作電圧で動作し、低消費電力の半導体装置が実現できる。
（第１０の実施形態）
本実施形態の半導体装置は、強誘電体またはフェロ誘電体を含むトンネル接合素子を用いた不揮発性半導体装置である点で、第２または第４の実施形態と異なっている。誘電体膜の構成については第２または第４の実施形態と同様である。したがって、第２または第４の実施形態と重複する内容については一部記述を省略する。
図２８は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、強誘電体またはフェリ誘電体を含むトンネル接合素子を用いた不揮発性半導体装置である。
本実施形態の半導体装置は、基板２００と、基板２００上に形成される下部配線２０２を備える。下部配線２０２上にはメモリ選択用の整流素子２０４を備える。整流素子２０４は、必ずしも必須の構成要素ではない。
整流素子２０４の上に抵抗変化素子２０６が形成され、抵抗変化素子２０６の上には上部配線２０８が形成される。下部配線２０２および上部配線２０８は、ビット線またはワード線として機能する。本実施形態は、クロスポイント型のメモリセルを備える不揮発性半導体装置である。
図２９は、本実施形態の抵抗変化素子の第１の構成例の模式断面図である。抵抗変化素子２０６は、下部電極２１０、下部電極上の第２の誘電体膜２１４、第２の誘電体膜２１４上の第１の誘電体膜２１２、第１の誘電体膜２１２上の上部電極２１６を備えている。
なお、上部配線２０８が上部電極２１６を兼ねてもかまわない。また、下部配線２０２が下部電極２１０を兼ねてもかまわない。
図３０は、本実施形態の抵抗変化素子の第２の構成例の模式断面図である。抵抗変化素子２０６は、下部電極２１０、下部電極上の第１の誘電体膜２１２、第１の誘電体膜２１２上の第２の誘電体膜２１４、第２の誘電体膜２１４上の上部電極２１６を備えている。
なお、上部配線２０８が上部電極２１６を兼ねてもかまわない。また、下部配線２０２が下部電極２１０を兼ねてもかまわない。
図３１は、本実施形態の抵抗変化素子の第３の構成例の模式断面図である。抵抗変化素子２０６は、下部電極２１０、下部電極上の第１の誘電体膜２１２、第１の誘電体膜２１２上の上部電極２１６を備えている。
上部電極２１６と下部電極２１０は、異なる材質の電気伝導体である。なお、上部配線２０８が上部電極２１６を兼ねてもかまわない。また、下部配線２０２が下部電極２１０を兼ねてもかまわない。
第１、第２、第２の構成例において、下部電極２１０および上部電極２１６は、例えば、導電性の金属、金属化合物で形成される。例えば、下部電極２１０はＴｉＮ（窒化チタン）である。例えば、上部電極２１６はＴａ（タンタル）である。
第１の誘電体膜２１２は、強誘電体膜またはフェリ誘電体膜である。第１の誘電体膜２１２には、膜厚方向に圧縮応力が印加される酸化ハフニウムで形成される。すなわち、図２８、２９、３０、３１で白矢印で示す方向に応力が印加されている。
本実施形態のメモリは、書き込み時には、ワード線とビット線でメモリセルを選択し、ワード線とビット線との間に電圧を印加することで、第１の誘電体膜２１２の分極方向を変化させる。読み出し時には、ビット線とワード線の間に流れる電流値で１／０を判定する。
本実施形態において整流素子２０４を用いる場合、ワード線とビット線で選択したメモリセル以外に電流が流れることを阻止することが可能である。
一方、本実施形態において整流素子２０４を用いない場合、第１、第２、第２の構成例の抵抗変化素子２０６そのものに整流機能を持たせる。このような構成にすることでメモリ構造を単純化することが可能となるため、大容量化により適した構成となる。
本実施形態の半導体装置によれば、酸化ハフニウムで形成される強誘電体膜またはフェリ誘電体膜に膜厚方向の圧縮応力を印加することで、抗電界が低減される。したがって、低い動作電圧で動作し、低消費電力の半導体装置が実現できる。
本実施形態の半導体装置によれば、酸化ハフニウムで形成される強誘電体膜またはフェリ誘電体膜に膜厚方向の圧縮応力を印加することで、抗電界が低減される。したがって、低い動作電圧で動作し、低消費電力の半導体装置が実現できる。
以上、実施形態では、抗電界が低く、酸化ハフニウムで形成される強誘電体膜またはフェリ誘電体膜を半導体装置に適用する場合を例に説明したが、同様の膜を、半導体装置以外の強誘電体膜またはフェリ誘電体膜を用いる装置に適用することも可能である。例えば、赤外線センサに適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体基板（第１の導電層）
１４ ゲート電極（第２の導電層）
２０ 下部キャパシタ電極（第１の導電層）
２２ 上部キャパシタ電極（第２の導電層）
３０ 誘電体膜
６４ 制御ゲート電極層（第２の導電層）
８０ 半導体層（第１の導電層）
９０ 下部電極（第１の導電層）
９２ 上部電極（第２の導電層）

Claims (15)

  1. 第１の導電層と、
    第２の導電層と、
    前記第１の導電層と前記第２の導電層との間に設けられ、Ｚｎ、Ｍｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｃｏ、Ｉｎ、Ｌｉ、Ｎから選ばれる少なくとも１種の元素Ａを含む酸化ハフニウムの強誘電体膜またはフェリ誘電体膜と、
    を備えることを特徴とする半導体装置。
  2. 前記強誘電体膜または前記フェリ誘電体膜が、Ｓｉ、Ｔｉ、Ｚｒ、Ａｌ、Ｙから選ばれる少なくとも１種の元素Ｂを含むことを特徴とする請求項１記載の半導体装置。
  3. 前記元素Ｂが前記強誘電体膜または前記フェリ誘電体膜中に、１原子％以上５原子％以下含まれることを特徴とする請求項２記載の半導体装置。
  4. 前記元素Ａが前記強誘電体膜または前記フェリ誘電体膜中に、１原子％以上１０原子％以下含まれることを特徴とする請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記強誘電体膜または前記フェリ誘電体膜の膜厚方向に圧縮応力が印加されていることを特徴とする請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 第１の導電層と、
    窒化チタン、窒化タンタル、窒化ハフニウム、窒化ニオブ、窒化ジルコニウム、または、窒化スカンジウムの少なくとも一つを含む第２の導電層と、
    前記第１の導電層と前記第２の導電層との間に設けられた酸化ハフニウムの強誘電体膜またはフェリ誘電体膜と、を備え、
    前記第２の導電層の少なくとも一部が、前記強誘電体膜または前記フェリ誘電体膜と、エピタキシャルに接合することを特徴とする半導体装置。
  7. 前記第２の導電層の＜１１１＞方向と、前記強誘電体膜または前記フェリ誘電体膜の＜１１１＞方向とが揃ったことを特徴とする請求項６記載の半導体装置。
  8. 第１の導電層と、
    第２の導電層と、
    前記第１の導電層と前記第２の導電層との間に設けられ、膜厚方向に圧縮応力が印加される酸化ハフニウムの強誘電体膜またはフェリ誘電体膜と、
    前記強誘電体膜または前記フェリ誘電体膜の側面に接し、酸化ハフニウムよりも熱膨張係数の大きな材料で形成される応力印加層と、
    を備えることを特徴とする半導体装置。
  9. 前記強誘電体膜または前記フェリ誘電体膜が、Ｓｉ、Ｔｉ、Ｚｒ、Ａｌ、Ｙから選ばれる少なくとも１種の元素Ｂを含むことを特徴とする請求項６ないし請求項８いずれか一項記載の半導体装置。
  10. 前記元素Ｂが前記強誘電体膜または前記フェリ誘電体膜中に、１原子％以上５原子％以下含まれることを特徴とする請求項９記載の半導体装置。
  11. Ｚｎ、Ｍｎ、Ｎｂ、Ｆｅ、Ｃｒ、Ｃｏ、Ｉｎ、Ｌｉ、Ｎから選ばれる少なくとも１種の元素Ａを含む酸化ハフニウムの強誘電性またはフェリ誘電性を有する誘電体膜。
  12. Ｓｉ、Ｔｉ、Ｚｒ、Ａｌ、Ｙから選ばれる少なくとも１種の元素Ｂを含むことを特徴とする請求項１１記載の誘電体膜。
  13. 前記元素Ｂが、１原子％以上５原子％以下含まれることを特徴とする請求項１２記載の誘電体膜。
  14. 前記元素Ａが、１原子％以上１０原子％以下含まれることを特徴とする請求項１１ないし請求項１３いずれか一項記載の誘電体膜。
  15. 膜厚方向に圧縮応力が印加されていることを特徴とする請求項１１ないし請求項１４いずれか一項記載の誘電体膜。
JP2013140431A 2013-07-04 2013-07-04 半導体装置および誘電体膜 Active JP6121819B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2013140431A JP6121819B2 (ja) 2013-07-04 2013-07-04 半導体装置および誘電体膜
PCT/JP2014/067582 WO2015002206A1 (ja) 2013-07-04 2014-07-01 半導体装置および誘電体膜
US14/844,863 US10403815B2 (en) 2013-07-04 2015-09-03 Semiconductor device and dielectric film

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013140431A JP6121819B2 (ja) 2013-07-04 2013-07-04 半導体装置および誘電体膜

Publications (2)

Publication Number Publication Date
JP2015015334A JP2015015334A (ja) 2015-01-22
JP6121819B2 true JP6121819B2 (ja) 2017-04-26

Family

ID=52143779

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013140431A Active JP6121819B2 (ja) 2013-07-04 2013-07-04 半導体装置および誘電体膜

Country Status (3)

Country Link
US (1) US10403815B2 (ja)
JP (1) JP6121819B2 (ja)
WO (1) WO2015002206A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11665908B2 (en) 2019-03-22 2023-05-30 Kioxia Corporation Semiconductor memory device incorporating hafnium oxide insulative portions
US11723211B2 (en) 2020-09-18 2023-08-08 Kioxia Corporation Semiconductor memory device having ferroelectric field effect transistor

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5323278A (en) * 1992-09-17 1994-06-21 International Business Machines Corporation Low noise amplifier circuit for magnetoresistive sensors for fast read-write switching in low supply voltage applications
US9337210B2 (en) 2013-08-12 2016-05-10 Micron Technology, Inc. Vertical ferroelectric field effect transistor constructions, constructions comprising a pair of vertical ferroelectric field effect transistors, vertical strings of ferroelectric field effect transistors, and vertical strings of laterally opposing pairs of vertical ferroelectric field effect transistors
US9231206B2 (en) 2013-09-13 2016-01-05 Micron Technology, Inc. Methods of forming a ferroelectric memory cell
JP6067524B2 (ja) 2013-09-25 2017-01-25 株式会社東芝 半導体装置および誘電体膜
JP6062552B2 (ja) 2014-03-17 2017-01-18 株式会社東芝 不揮発性記憶装置
WO2015141626A1 (ja) 2014-03-17 2015-09-24 株式会社 東芝 半導体装置、半導体装置の製造方法、および、強誘電体膜
US9263577B2 (en) 2014-04-24 2016-02-16 Micron Technology, Inc. Ferroelectric field effect transistors, pluralities of ferroelectric field effect transistors arrayed in row lines and column lines, and methods of forming a plurality of ferroelectric field effect transistors
US10242989B2 (en) * 2014-05-20 2019-03-26 Micron Technology, Inc. Polar, chiral, and non-centro-symmetric ferroelectric materials, memory cells including such materials, and related devices and methods
US9472560B2 (en) 2014-06-16 2016-10-18 Micron Technology, Inc. Memory cell and an array of memory cells
JP6661197B2 (ja) * 2014-08-29 2020-03-11 国立大学法人東京工業大学 強誘電性薄膜、電子素子及び製造方法
US9159829B1 (en) 2014-10-07 2015-10-13 Micron Technology, Inc. Recessed transistors containing ferroelectric material
US10605474B2 (en) * 2015-07-30 2020-03-31 Encycle Corporation Smart thermostat orchestration
US9305929B1 (en) 2015-02-17 2016-04-05 Micron Technology, Inc. Memory cells
US10134982B2 (en) * 2015-07-24 2018-11-20 Micron Technology, Inc. Array of cross point memory cells
US9853211B2 (en) 2015-07-24 2017-12-26 Micron Technology, Inc. Array of cross point memory cells individually comprising a select device and a programmable device
US9460770B1 (en) * 2015-09-01 2016-10-04 Micron Technology, Inc. Methods of operating ferroelectric memory cells, and related ferroelectric memory cells
JP6581446B2 (ja) * 2015-09-09 2019-09-25 東芝メモリ株式会社 絶縁膜及び記憶装置
US10153155B2 (en) * 2015-10-09 2018-12-11 University Of Florida Research Foundation, Incorporated Doped ferroelectric hafnium oxide film devices
JP6758124B2 (ja) * 2016-08-29 2020-09-23 富士通セミコンダクターメモリソリューション株式会社 ３次元積層チェーン型メモリ装置の製造方法
DE102016015010A1 (de) 2016-12-14 2018-06-14 Namlab Ggmbh Integrierte Schaltung, die eine ferroelektrische Speicherzelle enthält, und ein Herstellungsverfahren dafür
US10396145B2 (en) 2017-01-12 2019-08-27 Micron Technology, Inc. Memory cells comprising ferroelectric material and including current leakage paths having different total resistances
KR20190008049A (ko) * 2017-07-14 2019-01-23 에스케이하이닉스 주식회사 강유전성 메모리 소자의 제조 방법
US11107919B2 (en) 2017-08-31 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor device including ferroelectric layer having columnar-shaped crystals
CN109494215A (zh) * 2017-09-11 2019-03-19 松下知识产权经营株式会社 电容元件、图像传感器以及电容元件的制造方法
JP2019057621A (ja) 2017-09-21 2019-04-11 東芝メモリ株式会社 記憶装置
US10438645B2 (en) 2017-10-27 2019-10-08 Ferroelectric Memory Gmbh Memory cell and methods thereof
US10460788B2 (en) 2017-10-27 2019-10-29 Ferroelectric Memory Gmbh Memory cell and methods thereof
US11121139B2 (en) * 2017-11-16 2021-09-14 International Business Machines Corporation Hafnium oxide and zirconium oxide based ferroelectric devices with textured iridium bottom electrodes
JP7123622B2 (ja) * 2018-05-18 2022-08-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102018212736B4 (de) * 2018-07-31 2022-05-12 Christian-Albrechts-Universität Zu Kiel Ferroelektrische Halbleitervorrichtung mit einer einen Mischkristall aufweisenden ferroelektrischen Speicherschicht und Verfahren zu deren Herstellung
JP7066585B2 (ja) * 2018-09-19 2022-05-13 キオクシア株式会社 記憶装置
US11349008B2 (en) 2018-09-27 2022-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Negative capacitance transistor having a multilayer ferroelectric structure or a ferroelectric layer with a gradient doping profile
TWI673831B (zh) * 2018-11-13 2019-10-01 財團法人工業技術研究院 鐵電記憶體及其製造方法
JP2020155187A (ja) 2019-03-22 2020-09-24 ソニーセミコンダクタソリューションズ株式会社 強誘電体メモリおよびそのメモリ素子
CN109935590A (zh) * 2019-03-29 2019-06-25 湘潭大学 一种1t1c柔性铁电存储器及其制备方法
US11170834B2 (en) 2019-07-10 2021-11-09 Micron Technology, Inc. Memory cells and methods of forming a capacitor including current leakage paths having different total resistances
KR20210075727A (ko) 2019-12-13 2021-06-23 삼성전자주식회사 하프늄 산화물을 포함하는 박막 구조체, 이를 포함하는 전자 소자 및 그 제조 방법
KR20210078232A (ko) * 2019-12-18 2021-06-28 삼성전자주식회사 비휘발성 메모리 소자 및 이를 포함한 비휘발성 메모리 장치
JP2021150523A (ja) 2020-03-19 2021-09-27 キオクシア株式会社 半導体記憶装置
US11456319B2 (en) 2020-06-05 2022-09-27 Industry-University Cooperation Foundation Hanyang University Three-dimensional semiconductor memory device, operating method of the same and electronic system including the same
US11950430B2 (en) 2020-10-30 2024-04-02 Ferroelectric Memory Gmbh Memory cell, capacitive memory structure, and methods thereof
US20220139934A1 (en) 2020-10-30 2022-05-05 Ferroelectric Memory Gmbh Memory cell, capacitive memory structure, and methods thereof
US11888019B2 (en) * 2020-12-17 2024-01-30 Micron Technology, Inc. Ferroelectric devices
WO2023007539A1 (ja) * 2021-07-26 2023-02-02 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
US11737280B2 (en) * 2021-03-05 2023-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wakeup free approach to improve the ferroelectricity of FeRAM using a stressor layer
CN112864318B (zh) * 2021-03-25 2023-02-07 中国科学院微电子研究所 一种阻变存储器及其制作方法
KR102511643B1 (ko) * 2021-04-15 2023-03-21 한국과학기술원 절연막으로 사용되는 하프니아 유전체 및 그 제조 방법
KR20220164334A (ko) * 2021-06-04 2022-12-13 삼성전자주식회사 박막 구조체, 이를 포함하는 반도체 소자 및 반도체 소자를 포함하는 반도체 장치
CN115734614A (zh) 2021-08-27 2023-03-03 联华电子股份有限公司 半导体元件及其制作方法
KR20230055288A (ko) * 2021-10-18 2023-04-25 삼성전자주식회사 커패시터 소자 및 이를 포함하는 반도체 소자
CN116133436A (zh) 2021-11-12 2023-05-16 联华电子股份有限公司 半导体元件及其制作方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10270654A (ja) * 1997-03-27 1998-10-09 Toshiba Corp 半導体記憶装置
JP2000286396A (ja) 1999-03-31 2000-10-13 Yamaha Corp 強誘電体メモリ及び強誘電体メモリの製造方法
JP2001210794A (ja) 2000-01-27 2001-08-03 Seiko Epson Corp 強誘電体メモリ材料
JP2002324892A (ja) 2001-04-25 2002-11-08 Hitachi Ltd 強誘電体メモリ
JP3615188B2 (ja) 2002-01-28 2005-01-26 株式会社東芝 半導体装置の製造方法
JP2004087754A (ja) 2002-08-27 2004-03-18 Fujitsu Ltd 強誘電体膜の形成方法及び強誘電体メモリ
JP4381675B2 (ja) * 2002-11-21 2009-12-09 富士通株式会社 半導体装置及びその製造方法、該半導体装置に係る測定用治具
JP4572361B2 (ja) 2003-03-28 2010-11-04 セイコーエプソン株式会社 強誘電体膜の製造方法、強誘電体キャパシタおよびその製造方法、強誘電体メモリならびに圧電素子
JP4800627B2 (ja) * 2004-03-24 2011-10-26 セイコーエプソン株式会社 強誘電体メモリ素子
KR100718267B1 (ko) * 2005-03-23 2007-05-14 삼성전자주식회사 강유전체 구조물, 이의 제조 방법, 이를 포함하는 반도체장치 및 그 제조 방법
JP2007081378A (ja) * 2005-08-17 2007-03-29 Fujitsu Ltd 半導体装置とその製造方法、および薄膜装置
US7960774B2 (en) * 2005-12-05 2011-06-14 Electronics And Telecommunications Research Institute Memory devices including dielectric thin film and method of manufacturing the same
JP2007266228A (ja) * 2006-03-28 2007-10-11 Fujitsu Ltd 半導体装置及びその製造方法
US7635623B2 (en) * 2006-07-17 2009-12-22 Micron Technology, Inc. Methods of forming capacitors
KR20090017758A (ko) * 2007-08-16 2009-02-19 삼성전자주식회사 강유전체 커패시터의 형성 방법 및 이를 이용한 반도체장치의 제조 방법
US7709359B2 (en) * 2007-09-05 2010-05-04 Qimonda Ag Integrated circuit with dielectric layer
JP5354944B2 (ja) * 2008-03-27 2013-11-27 株式会社東芝 半導体装置および電界効果トランジスタ
US8304823B2 (en) 2008-04-21 2012-11-06 Namlab Ggmbh Integrated circuit including a ferroelectric memory cell and method of manufacturing the same
US8741712B2 (en) * 2012-09-18 2014-06-03 Intermolecular, Inc. Leakage reduction in DRAM MIM capacitors
WO2014080577A1 (ja) * 2012-11-26 2014-05-30 パナソニック株式会社 赤外線検出装置
US9053802B2 (en) * 2013-06-04 2015-06-09 Namlab Ggmbh Ferroelectric memory cell for an integrated circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11665908B2 (en) 2019-03-22 2023-05-30 Kioxia Corporation Semiconductor memory device incorporating hafnium oxide insulative portions
US11723211B2 (en) 2020-09-18 2023-08-08 Kioxia Corporation Semiconductor memory device having ferroelectric field effect transistor

Also Published As

Publication number Publication date
US10403815B2 (en) 2019-09-03
US20160005961A1 (en) 2016-01-07
JP2015015334A (ja) 2015-01-22
WO2015002206A1 (ja) 2015-01-08

Similar Documents

Publication Publication Date Title
JP6121819B2 (ja) 半導体装置および誘電体膜
Schroeder et al. The fundamentals and applications of ferroelectric HfO2
JP6067524B2 (ja) 半導体装置および誘電体膜
US11916149B2 (en) Doped polar layers and semiconductor device incorporating same
Park et al. Ferroelectricity and antiferroelectricity of doped thin HfO2‐based films
US10096619B2 (en) Semiconductor device, manufacturing method for semiconductor device, and ferroelectric layer
WO2021112247A1 (ja) 不揮発性記憶装置、不揮発性記憶素子及びその製造方法
Shvartsman et al. Lead‐free relaxor ferroelectrics
Yang et al. Room-temperature magnetoelectric coupling in single-phase BaTiO3-BiFeO3 system
Xiong et al. Behavior of hydrogen in wide band gap oxides
TW202036849A (zh) 半導體記憶裝置
Zhang et al. Perovskite Sr1–x (Na0. 5Bi0. 5) x Ti0. 99Mn0. 01O3 Thin Films with Defect Dipoles for High Energy-Storage and Electrocaloric Performance
JP5012795B2 (ja) 半導体記憶装置及びその製造方法
Pan et al. Enhancements of dielectric and energy storage performances in lead‐free films with sandwich architecture
US10622378B2 (en) Multi-level ferroelectric memory device and method of manufacturing the same
Kumar et al. Fabrication and characterization of the multiferroic birelaxor lead–iron–tungstate/lead–zirconate–titanate
US8890142B2 (en) Oxide electronic device and method for manufacturing the same
Lv et al. Enhanced Electrical Properties of Quenched (1–x) Bi1–y Sm y FeO3–x BiScO3 Lead-Free Ceramics
US11264448B2 (en) Dielectric thin film and memcapacitor including the same
Wang et al. Enhanced electromechanical properties in MnCO3‐modified Pb (Ni, Nb) O3–PbZrO3–PbTiO3 ceramics via defect and domain engineering
An et al. Experimental realization of strain-induced room-temperature ferroelectricity in SrMnO3 films via selective oxygen annealing
Craciun et al. Multiferroic perovskite (Pb0. 845Sm0. 08Fe0. 035)(Ti0. 98Mn0. 02) O3 with ferroelectric and weak ferromagnetic properties
Lamichhane et al. Studies on energy storage properties of BFO/WO3 bilayer thin film capacitor
Zhao et al. Phase evolution and enhanced piezoelectric, multiferroic, and magnetoelectric properties in Cr–Mn co-doped BiFeO3–BaTiO3 system
Craciun et al. The emergence of magnetic properties in (Pb0. 845Sm0. 08Fe0. 035)(Ti0. 98Mn0. 02) O3 and (Pb0. 88Nd0. 08)(Ti0. 98Mn0. 02) O3 perovskite ceramics

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160315

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160906

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161107

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170228

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170330

R151 Written notification of patent or utility model registration

Ref document number: 6121819

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350