JP3615188B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3615188B2 JP3615188B2 JP2002019060A JP2002019060A JP3615188B2 JP 3615188 B2 JP3615188 B2 JP 3615188B2 JP 2002019060 A JP2002019060 A JP 2002019060A JP 2002019060 A JP2002019060 A JP 2002019060A JP 3615188 B2 JP3615188 B2 JP 3615188B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- thin film
- ferroelectric
- ferroelectric thin
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、誘電体薄膜を有する半導体装置の製造方法に係わり、特に誘電体薄膜をスパッタによって形成するようにした半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、キャパシタ絶縁膜としてＢａＴｉＯ３ 等のエピタキシャル強誘電体薄膜を用いた半導体メモリが種々提案されている。この種の用途に用いられるエピタキシャル強誘電体薄膜は、基板上で均一な電気特性を示す薄膜でなくてはならない。
【０００３】
エピタキシャル強誘電体薄膜はスパッタ法によって形成されるが、この方法では良質の薄膜を形成するのは難しい。従来は、電気特性の基板内位置変化があまりに大きいため、幅２ｃｍ以内の小さな帯状の基板領域上においてのみ、かろうじて実用となる強誘電体電気特性を得る方法しか存在しなかった。このような小さな基板領域上に強誘電体薄膜を作製する従来手法では、１回の成膜当たりで作製できる半導体装置の数が限られるため、製品の付加価値に対する製造コストが見合わず、実際の製品には適用できなかった。
【０００４】
また、ＺｒＳｉＯ４ などのアモルファス誘電体薄膜を用いた半導体装置をスパッタ法にて作製する場合、従来は作製した薄膜層の下層部分にダメージを与えてしまう問題点があった。
【０００５】
【発明が解決しようとする課題】
このように従来、スパッタ法でエピタキシャル強誘電体薄膜を作製する場合、該薄膜を基板内均一性良く作製することは困難であった。このため、大きな基板の全面にエピタキシャル強誘電体薄膜を成膜することはできず、１回の成膜当たり作製される半導体装置の数は少ないものであり、これがエピタキシャル強誘電体薄膜を用いた半導体装置の製造コストを増大させる要因となっていた。また、アモルファス誘電体薄膜をスパッタ法にて作製する場合、該薄膜の下層部分にダメージを与えてしまう問題があった。
【０００６】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、エピタキシャル強誘電体薄膜の基板内均一性を向上させることができ、エピタキシャル強誘電体薄膜を用いた半導体装置の製造コストの低減に寄与し得る半導体装置の製造方法を提供することにある。
【０００７】
また、本発明の他の目的は、アモルファス誘電体薄膜の下層にダメージを与えないように成膜することを可能にした半導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は次のような構成を採用している。
【０００９】
即ち本発明は、基板に対して直接又は間接にエピタキシャル積層された強誘電体薄膜、又はアモルファス誘電体薄膜を有する半導体装置の製造方法であって、
（１）強誘電体薄膜に加える電圧Ｖを増加させながら測定したキャパシタンスＣに対して｜ｍａｘ（ｄＣ／ｄＶ）｜＜｜ｍｉｎ（ｄＣ／ｄＶ）｜で、かつ電圧Ｖを減少させながら測定したキャパシタンスＣに対して｜ｍａｘ（ｄＣ／ｄＶ）｜＞｜ｍｉｎ（ｄＣ／ｄＶ）｜が、基板中心からの基板内距離ｒ［ｃｍ］と基板面内角度方向θを用いて０≦θ＜２π及び０≦ｒ＜２０［ｃｍ］の範囲において成り立つような積層膜を作製するに際し、
（２）強誘電体薄膜における誘電損失 ｔａｎδ に対して ｍａｘ（ｔａｎδ）＜０．０７で、かつ基板位置での電圧の絶対値｜Ｖ｜＞３［Ｖ］が、基板中心からの基板内距離ｒ［ｃｍ］と基板面内角度方向θを用いて０≦θ＜２π及び０≦ｒ＜２０［ｃｍ］の範囲において成り立つような積層膜を作製するに際し、
（３）強誘電体薄膜の表面に垂直な方向の結晶格子定数ｃに対して ０．４１０ｎｍ≦ｃ＜０．４３３ｎｍが、基板中心からの基板内距離ｒ［ｃｍ］と基板面内角度方向θを用いて０≦θ＜２π及び０≦ｒ＜２０［ｃｍ］の範囲において成り立つような積層膜を作製するに際し、
（４）強誘電体薄膜の面内方向の結晶格子定数ａに対して ０．３９０ｎｍ≦ａ＜０．３９８ｎｍが、基板中心からの基板内距離ｒ［ｃｍ］と基板面内角度方向θを用いて０≦θ＜２π及び０≦ｒ＜３０［ｃｍ］の範囲において成り立つような積層膜を作製するに際し、
強誘電体薄膜の厚さｔ［ｎｍ］、基板温度Ｔ［℃］、基板表面と強誘電体ターゲット面とのなす角度φ［度］、基板と強誘電体ターゲットとの間の最短距離ｌ［ｃｍ］、基板の自転速度ω［ｒｐｍ］、スパッタガス圧ｐ［Ｐａ］、スパッタガス中の酸素分圧ｐＯ２［Ｐａ］、ターゲット面積当たりのＲＦ電力Ｐｓ［Ｗ／ｃｍ２ ］の間に、
【数６】
（但しｐはｐ＞４０の偶数）という関係式が成り立つような条件でＲＦマグネトロンスパッタを行い、スパッタ粒子のエネルギーを前記条件によって適切な状態に制御することで前記積層膜の下層に前記強誘電体薄膜の構成原子が混入した遷移層電極を形成し、前記遷移層電極内に面内欠陥を導入することで前記強誘電体薄膜の面内方向の欠陥を抑制することを特徴とする。
【００１０】
また本発明は、基板に対して直接又は間接に積層されたアモルファス誘電体薄膜を有する半導体装置の製造方法であって、前記アモルファス誘電体薄膜の誘電率εに対して、４．１≦ε≦１６．０が基板中心からの基板内距離ｒ［ｃｍ］と基板面内角度方向θを用いて０≦θ＜２π及び０≦ｒ＜３０［ｃｍ］の範囲において成り立つような積層膜を作製するに際し、アモルファス誘電体薄膜の厚さｔ［ｎｍ］、基板温度Ｔ［℃］、基板とアモルファス誘電体ターゲット面のなす角度φ［度］、基板とアモルファス誘電体ターゲットの間の最短距離ｌ［ｃｍ］、基板の自転速度ω［ｒｐｍ］、スパッタガス圧ｐ［Ｐａ］、スパッタガス中の酸素分圧ｐＯ２［Ｐａ］、ターゲット面積当たりのＲＦ電力Ｐｓ［Ｗ／ｃｍ２ ］の間に、
【数７】
（但しｐはｐ＞４０の偶数）という関係式が成り立つような条件でＲＦマグネトロンスパッタを行い、スパッタ粒子のエネルギーを前記条件によって適切な状態に制御することで前記積層膜の下層にアモルファス誘電体薄膜の構成原子が混入した遷移層を形成し、アニール又はプラズマ酸化等によって前記遷移層中に微量の酸素を拡散させてを前記アモルファス誘電体薄膜と同一化させることを特徴とする。
【００１１】
（作用）
前述した従来技術による問題点は、エピタキシャル強誘電体薄膜の場合も、アモルファス誘電体薄膜の場合も、スパッタ法の持つ本質的に同一の原理によって発生していると予想される。即ち、酸化物などのスパッタ法では、スパッタターゲット面に対して垂直な方向に、数十から数百エレクトロンボルトに達する高エネルギーを持つ粒子ビームのフラックスが発生することが避けられない。高い運動エネルギーを持つ粒子が基板に入射すると、基板の結晶を破壊してしまい、基板上の薄膜もエピタキシャル成長できない。
【００１２】
かかる制約下で上記の課題を達成するために、本発明は上記に示した条件でスパッタを行った。
【００１３】
ここで、厚さｔが厚すぎると（１２０ｎｍ以上）結晶性が悪くなり、後述する図４、５の特性が得られなくなる。ｔが薄すぎると（２５ｎｍ以下）、漏れ電流の増大を招く。基板温度Ｔが高すぎると（６００℃以上）、ＬＳＩ製造工程で他の部品プロセスに悪影響を及ぼす。Ｔが低すぎると（４５０℃以下）、後述する図４、５の特性が得られなくなる。
【００１４】
角度φが大きすぎると（１１０度以上）、基板にダメージが発生する。φが小さすぎると（７０度以下）、成長速度が遅くなり結晶品質の低下を招く。距離ｌが遠すぎると（１２５ｃｍ以上）、基板に入射するエネルギーが弱くなり結晶性が悪くなる。ｌが短すぎると（３５ｃｍ以下）、基板に入射するエネルギーが強くなりダメージの発生を招く。自転速度ωが速すぎると（２５ｒｐｍ以上）、ダストの発生を招く。
【００１５】
ガス圧ｐが高すぎると（０．３Ｐａ以上）、エネルギーが低下し結晶成長を補助できなり、結果として成長速度が遅くなる。酸素分圧ｐＯ２が高すぎると（０．０１Ｐａ以上）、他の材料の成長が阻害されて結晶性が悪くなる。ＲＦ電力Ｐｓが大きすぎると（７．４Ｗ／ｃｍ２ 以上）と、基板にダメージが発生する。Ｐｓが小さすぎると（２Ｗ／ｃｍ２ 以下）、成長速度が遅くなり結晶品質の低下を招く。
【００１６】
前記した数式は、これらの条件を表したものと等価である。
【００１７】
また、ターゲットの個数は１〜５個が望ましく、ターゲットの直径は４〜１５ｃｍが望ましい。さらに、基板はＳｉ，ＳＯＩ，ＳｉＧｅ，ＳｒＴｉＯ３ ，又はＬａＡｌＯ３ が望ましい。このとき、下地として基板上にバッファ層を形成するのが望ましく、バッファ層としては、ＳｒＲｕＯ３ ，Ｓｒ（Ｔｉ１−ｘ，Ｒｕｘ）Ｏ３ ，ＳｒＮｂＯ３ ，ＳｒＶＯ３ ，（Ｔｉ，Ａｌ）Ｎ，Ｐｔ，Ｉｒ，又はＲｕが望ましい。
【００１８】
また、前記（１）〜（４）で定義した強誘電体薄膜に関する条件は、それぞれ良質のエピタキシャル強誘電体薄膜となる条件である。同様に、前記（５）で定義した誘電体薄膜に関する条件は、良質のアモルファス誘電体薄膜となる条件である。さらに、０≦θ＜２π及び０≦ｒ＜３０［ｃｍ］の範囲という条件は、この種の薄膜を形成するために用いられる基板として、十分に大きなものを含む条件である。
【００１９】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００２０】
（第１の実施形態）
図１は、本発明の第１の実施形態に使用したスパッタ装置の基本構成を示す図である。
【００２１】
図中の１１は真空チャンバ、１２は被処理基板、１３を基板１２を保持して回転する回転機構、１４は基板１２を加熱するためのヒータ、１５はスパッタターゲット、１６はターゲット１５を保持すると共にＲＦ電力を印加するためのスパッタカソード、１７は基板１２とターゲット１５との間にスパッタガスを供給するためのガス導入管、１８はチャンバ１１内を排気するための排気ポンプを示している。
【００２２】
なお、図には示さないが、基板１２とターゲット１５との空間に磁場を印加するためのマグネットがカソード内に配置されており、これによりマグネトロンスパッタが可能となっている。また、ターゲット１５は基板表面に対して９０度傾けて配置するようになっている。このように、ターゲット１５を傾けて配置するのは、ある程度の成長速度を確保しながらも、基板１２に対するダメージ発生を防止するためである。
【００２３】
図２は、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図である。
【００２４】
まず、図２（ａ）に示すように、ＳｒＴｉＯ３ （以下、ＳＴＯと略記する）基板２１上にスパッタ法によってＳｒＲｕＯ３ （以下、ＳＲＯと略記する）薄膜２２をエピタキシャル積層し、その上にスパッタ法にてＢａＴｉＯ３ （以下、ＢＴＯと略記する）薄膜２３をエピタキシャル積層し、さらにその上にスパッタ法にてＳＲＯ薄膜２４をエピタキシャル積層した。ここで、ＢＴＯ薄膜２２の形成に際してのスパッタ条件としては、ＢＴＯ薄膜の厚さｔ＝４０ｎｍ、基板温度Ｔ＝５５０℃、基板表面とターゲット面とのなす角度φ＝９０度、基板と強誘電体ターゲットとの間の最短距離ｌ＝６５ｍｍ、ターゲット直径Ｒｔ＝５．０８ｃｍ、ターゲット個数ｎ＝１個、基板の自転速度ω＝１２ｒｐｍ、スパッタガス圧ｐ＝０．２７Ｐａ、スパッタガス中の酸素分圧ｐＯ２＝０．０３４Ｐａ、ターゲット面積当たりのＲＦ電力ＰｓＰｓ＝７．３Ｗ／ｃｍ２ とした。
【００２５】
次いで、図２（ｂ）に示すように、この積層薄膜上に大気中でレジスト２５を塗布し、このレジスト２５に紫外線で電極パターンを露光した。その後、レジスト２５をマスクに、電極部の上部ＳＲＯ薄膜２４とＢＴＯ薄膜２３を順番にエッチングして、下層のＳＲＯ薄膜２２の電極パターンを作製した。
【００２６】
次いで、レジスト２５を除去した後、図２（ｃ）に示すように、再びレジスト２６を塗布し、このレジスト２６に紫外線でキャパシタパターンを露光した。この状態で上部にレジスト２６のパターンと上層のＳＲＯ薄膜２４の表面が露出している。
【００２７】
次いで、図２（ｄ）に示すように、レジスト２６上及び露出したＳＲＯ薄膜２４上に真空中でＰｔをスパッタし、Ｐｔ膜２７を形成した。その後、レジスト２６を除去することにより、Ｐｔのキャパシタ上部電極パターンを作製した。
【００２８】
次いで、図２（ｅ）に示すように、Ｐｔ膜２７が付着していない部分の上部ＳＲＯ薄膜２４をエッチング除去することにより、上下ＳＲＯ電極に挟まれたＢＴＯキャパシタが作製されることになる。
【００２９】
この過程中の最初のＳＲＯ薄膜２２（下部電極）を成膜後、ＢＴＯ強誘電体薄膜２３を成膜する過程が本発明において特に重要な点である。この過程ではスパッタターゲットから発生した高速酸素負イオンビームによって様々な励起状態にある粒子が存在する。これらは数エレクトロンボルト程度の内部エネルギーを持っているため、下層のＳＲＯ薄膜２２の表面のみならず、表面から数原子層下まで到達する。従ってこの領域において、ＳＲＯ薄膜２２からＢＴＯ薄膜２３に連続的に遷移する層が形成される。
【００３０】
Ｂａ原子はＴｉ原子やＯ原子の質量より重いため、図３に示すように、ＳＲＯ薄膜２２に混入されて（Ｓｒ，Ｂａδ）ＲｕＯ３ からなる遷移層３１が出現する。この層３１の格子定数はＳＲＯの格子定数より若干大きいため、面内方向に格子欠陥が導入される。金属状態である電極中の欠陥は、本半導体装置の動作に与える影響を無視できる。但し、この遷移層３１は形成されない場合もある。
【００３１】
Ｔｉも高いエネルギーを持っているので、図３に示すように、ＳＲＯ薄膜２２に混入されて（Ｓｒ１−ｘ ，Ｂａｘ＋ δ）（Ｒｕ１−ｘ ，Ｔｉｘ ）Ｏ３＋ δというもう一つの遷移層３２が上記の遷移層３１の上に形成される。ここで、ｘは０から１の間を無限連続的に変化し、下部ＳＲＯ層付近でｘ＝０、上部ＢＴＯ層方向でｘ＝１となる。らさに、δは下層のＳＲＯ層付近で０≦δ≦０．１なる値をとり、上部ＢＴＯ層付近でδ＝０となる。なお、この遷移層３２も形成されない場合もある。
【００３２】
これらの遷移層３１，３２はバンド構造的には金属であるため、本半導体装置においては電極として作用する。これらの遷移層３１，３２の格子定数はＳＲＯの格子定数より若干大きいため、面内方向に格子欠陥が導入される。金属状態である電極中の格子欠陥は、本半導体装置の動作に与える影響を無視できる。遷移層３１，３２の上にＢＴＯ薄膜２３を形成するため、ＢＴＯ薄膜２３は遷移層薄膜上にキューブオンキューブ型の成長形式をとりやすくなる。この欠陥がＢＴＯ強誘電体中に導入された場合、誘電損失などが大きくなって半導体装置として動作しなくなる。
【００３３】
上記機構のため、ＢＴＯ結晶は本来の結晶格子定数より小さな格子定数を取らざるを得ない。従って、ＢＴＯ薄膜２３には面内方向の圧縮応力が働いていることになる。この圧縮応力によってＢＴＯ中のＴｉ原子のダブルポテンシャルの底が深くなり、本来のＢＴＯ結晶より高い臨海温度まで強誘電体となる。従って、ＢＴＯ薄膜２３の強誘電体電気特性が前記（１）に示したような望ましい状態となる。
【００３４】
上記遷移層３１，３２は、プラズマを用いない成膜方法、即ちゾルゲル法或いは各種ＣＶＤ法などでは生成されない。この場合、薄膜成長はキューブオンキューブ型ではなく、ＢＴＯ本来の結晶格子定数のまま薄膜成長する。一方で並行平板型のスパッタなど、ターゲットからの高エネルギービームが直接基板に入射する成膜方法では、薄膜がダメージを受けてエピタキシャル成長しない。或いは基板に直接高エネルギービームを入射させない方法でも、高エネルギービームによって励起された各種粒子のエネルギー分布が不均一となる場合は、上記遷移層が均一に作製されない。このことが従来技術にて均一なエピタキシャル薄膜を作製できなかった原因である。
【００３５】
本実施形態では図１に示すように、ターゲット面に対して鉛直方向に発生する高エネルギービームが、基板表面に近いところを基板表面に対して平行に飛来するように基板とターゲットを配置する。このときの基板１２とターゲット１５のなす角度φ及び距離ｌの好ましい値は、（作用）の項に示した範囲に存在する。φが小さすぎれば基板にダメージが発生し、φが大きすぎれば励起粒子が基板に到達する量が少なすぎる。ｌが小さすぎれば上記遷移層が厚くなりすぎ、ｌが大きすぎれば上記遷移層が不足する。
【００３６】
このＢＴＯキャパシタのＣＶ電気特性を調べたものが、図４である。直径２０ｃｍの基板内のｒ＝１．５ｃｍの位置に作製したキャパシタと、ｒ＝３．５ｃｍの位置に作製したキャパシタと、ｒ＝８．５ｃｍの位置に作製したキャパシタのＣＶ電気特性を図４の上から順に（ａ）（ｂ）（ｃ）で並べた。
【００３７】
図４から分かるように、キャパシタに加えた電圧Ｖが増大しているとき、キャパシタンスはなだらかな曲線を描いて増大する。分極反転電圧Ｖｃ１（Ｖｃ１＞０）を超えて増大すると、キャパシタンスは急激に減少し、その後非常に緩やかに減少する。キャパシタンスが増大して、その増加率ｄＣ／ｄＶが最大となった値ｍａｘ（ｄＣ／ｄＶ）と、キャパシタンスが減少して、その増加率（減少率）ｄＣ／ｄＶが最小となった値ｍｉｎ（ｄＣ／ｄＶ）を比較すると、
｜ｍａｘ（ｄＣ／ｄＶ）｜＜｜ｍｉｎ（ｄＣ／ｄＶ）｜
が成り立っている。図４で示した全ての基板位置で、ＣＶ曲線は上記特徴を満足している。
【００３８】
分極反転後、キャパシタに加えた電圧Ｖを減少させているとき、キャパシタンスはなだらかな曲線を描いて増大する。再び分極が反転電圧する−｜Ｖｃ２｜（Ｖｄ２＞０）を超えて電圧が減少すると、キャパシタンスは急激に減少し、その後非常に緩やかに減少する。キャパシタンスが増大して、その増加率ｄＣ／ｄＶが最大となった値ｍａｘ（ｄＣ／ｄＶ）と、キャパシタンスが減少して、その増加率（減少率）ｄＣ／ｄＶが最小となった値ｍｉｎ（ｄＣ／ｄＶ）を比較すると、
｜ｍａｘ（ｄＣ／ｄＶ）｜＜｜ｍｉｎ（ｄＣ／ｄＶ）｜
が成り立っている。図４で示した全ての基板位置で、ＣＶ曲線は上記特徴を満足している。
【００３９】
図５は、このことをより明白に示すために、電圧Ｖに対してキャパシタンスの変化率ｄＣ／ｄＶをプロットしたものである。即ち、図５（ａ）に示すような前記図４（ａ）と同様のＣＶ曲線に対し、キャパシタンスの変化率ｄＣ／ｄＶをプロットすると図５（ｂ）のようになり、このｄＣ／ｄＶ曲線から、全ての基板位置で上に述べた関係式が成り立っていることが分かる。
【００４０】
このように本実施形態によれば、図１のようなスパッタ装置を用い、ＳＴＯ基板２１上に下部電極としてのＳＲＯ薄膜２２を形成し、その上にエピタキシャル強誘電体薄膜としてのＢＴＯ薄膜２３を形成し、さらにその上に上部電極としてのＳＲＯ薄膜２４を形成することにより、強誘電体キャパシタを作製することができる。そしてこの場合、ＢＴＯ薄膜２３をスパッタで形成する際の条件を最適に設定することにより、ＢＴＯ薄膜２３の基板内均一性を向上させることができ、ＢＴＯ薄膜を用いた強誘電体キャパシタ等の半導体装置の製造コストの低減をはかることができる。
【００４１】
（第２の実施形態）
図６は、本発明の第２の実施形態に係わる半導体装置の概略構造を示す断面図である。
【００４２】
Ｓｉ基板５１上に、スパッタ法によってＴｉＡｌＮ膜５２をエピタキシャル積層し、その上にスパッタ法によってＩｒ膜５３をエピタキシャル積層し、さらにその上にスパッタ法によってＳｒ（Ｒｕ，Ｔｉ）Ｏ３ 膜（図示せず）をエピタキシャル積層した。
【００４３】
次いで、先に説明した第１の実施形態と同様に、スパッタ法によってＳＲＯ薄膜５４をエピタキシャル積層し、その上に第１の実施形態と同じスパッタ条件でＢＴＯ薄膜５５をエピタキシャル積層し、さらにその上にスパッタ法によってＳＲＯ薄膜５６をエピタキシャル積層した。その後、第１の実施形態と同様に、レジストパターンの形成、選択エッチングを行うことにより、ＳＲＯ電極に挟まれたＢＴＯキャパシタが作製されることになる。
【００４４】
このＢＴＯキャパシタのｔａｎδ−Ｖ電気特性を調べたものが、図７である。直径２０ｃｍの基板内のｒ＝１．５ｃｍの位置に作製したキャパシタと、ｒ＝３．５ｃｍの位置に作製したキャパシタと、ｒ＝８．５ｃｍの位置に作製したキャパシタのｔａｎδ−Ｖ電気特性を、図７の上から順に（ａ）（ｂ）（ｃ）で並べた。
【００４５】
キャパシタに加えた電圧を上昇していくと誘電損失 ｔａｎδ が上昇し、分極反転電圧以上で ｔａｎδ が減少する。このとき電圧を増大させても誘電損失、即ちリーク電流が増大しない。分極反転後、電圧を低下させると誘電損失 ｔａｎδ が上昇し、再び分極が反転する電圧以下で ｔａｎδ が減少する。このときも電圧を負に増大させても、誘電損失すなわちリーク電流が減少しない。
【００４６】
何れの場合も、全ての基板位置で電圧の絶対値が｜Ｖ｜＞３Ｖであるときに誘電損失ｔａｎδ＜０．０７を満たし、ＢＴＯ薄膜５４が良質のエピタキシャル膜であることが分かった。
【００４７】
（第３の実施形態）
本実施形態では、先の第１の実施形態と同様に、ＳＴＯ基板上にスパッタ法によってＳＲＯ薄膜をエピタキシャル積層し、その上に第１の実施形態と同様のスパッタ条件でＢＴＯ薄膜をエピタキシャル積層し、さらにその上にスパッタ法によってＳＲＯ薄膜を積層した。
【００４８】
このＳＲＯ／ＢＴＯ／ＳＲＯ／ＳＴＯ積層薄膜の面に垂直な方向の格子定数を調べたものが、図８（ａ）である。図８（ｂ）には、比較のためにＳｉ上に積層膜を形成した場合の例を示している。図８では薄膜面内方向の結晶格子定数に対応した位置にＸ線回折ピークが現れるようにして測定した結果である。
【００４９】
また、ＳＲＯ／ＢＴＯ／ＳＲＯ／ＳＴＯ積層薄膜の面内方向の格子定数を調べたものが、図９（ａ）〜（ｃ）である。図９は、横軸が面内方向、縦軸が面に垂直方向とした、逆格子マップである。
【００５０】
図９から、全ての基板位置で０．４１０ｎｍ≦ｃ＜０．４３３ｎｍを満たしている。また、ＳＴＯ基板、ＳＲＯ薄膜、ＢＴＯ薄膜の面内方向の格子定数が全て０．３９０ｎｍ≦ａ＜０．３９５ｎｍなる関係を満たしている。なお、図１０（ａ）〜（ｃ）には、第２の実施形態のようにＳｉ上に積層膜を形成した場合の結果を示しておく。
【００５１】
（第４の実施形態）
図１１は、本発明の第４の実施形態に係わる半導体装置の概略構造を示す断面図である。
【００５２】
Ｓｉ基板７１を濃硫酸と過酸化水素の混合液及び希フッ酸の水溶液にて処理した後、Ｓｉ基板７１上にスパッタ法にてアモルファス（Ｓｉ１−ｘ ，Ｚｒｘ ）Ｏ２ （但しｘは０．０１〜０．９５の範囲）薄膜７４を作製した。このときのスパッタ条件は、ｔ＝４０ｎｍ、Ｔ＝５００℃、φ＝９０度、ｌ＝６５ｍｍ、Ｒｔ＝５．０８ｃｍ、ｎ＝１個、ω＝１２ｒｐｍ、ｐ＝０．２７Ｐａ、ｐＯ２＝０．０００Ｐａ、Ｐｓ＝７．４Ｗ／ｃｍ２ とした。
【００５３】
Ｓｉ基板７１上に上記条件でアモルファス（Ｓｉ１−ｘ ，Ｚｒｘ ）Ｏ２ 薄膜７４を作製すると、スパッタガス中の酸素はターゲット酸化物由来のものしか存在せず、最小限に抑制できる。酸素の存在量が僅かなので、ターゲット鉛直方向の高速酸素負イオンビームの強度も最小限になる。さらに、高速ビームは基板に対して平行に飛来するので、直接基板を損傷することもない。
【００５４】
Ｓｉ基板７１上にアモルファス（Ｓｉ１−ｘ ，Ｚｒｘ ）Ｏ２ 薄膜７４を作製する場合、アモルファス薄膜中のＳｉ原子やＺｒ原子に対する酸素原子の配位数が充分に大きくないと、アモルファス（Ｓｉ１−ｘ ，Ｚｒｘ ）Ｏ２ 薄膜７４の誘電率εＳｉＺｒＯが充分大きくならない。Ｓｉ原子やＺｒ原子に対する酸素原子の配位数を大きくするためには、アモルファス（Ｓｉ１−ｘ ，Ｚｒｘ ）Ｏ２ 薄膜７４中のＳｉ原子やＺｒ原子のエネルギーが充分高く、酸素の配位数が多くなるよう再配置が起こる必要がある。
【００５５】
しかしながら、基板の温度を上昇させてＳｉ原子やＺｒ原子の再配置を起こすことを狙うと、高温下におけるＳｉ基板の自然酸化が起こる。この場合、アモルファス（Ｓｉ１−ｘ ，Ｚｒｘ ）Ｏ２ 薄膜の誘電率εＳｉＺｒＯは、直列静電容量の計算式
（１／εＳｉＺｒＯ）＝（１／εＳｉＯ）＋（１／εＺｒＯ）
によってＳｉＯ２ の誘電率εＺｒＯと比較して僅かしか上昇しない。
【００５６】
本実施形態に示すように、上記条件を用いてアモルファス（Ｓｉ１−ｘ ，Ｚｒｘ ）Ｏ２ 薄膜７４を作製すると、図１１に示すように、Ｚｒの質量がＳｉやＯの質量より重いことに対応し、Ｓｉ基板直上にＺｒが混入した遷移層７２，７３ができる。但し図１１において、ＺｒリッチなＳｉ１−ｘ Ｚｒｘ＋ δＯ２＋ δ（但し０．０１≦ｘ≦０．９５の範囲、０．０≦δ≦０．１の範囲）遷移層７３は存在しない場合もある。
【００５７】
その後、８００℃でアニールすることでＺｒが混入した遷移層中に微量の酸素が移動し、図１２に示すようなＳｉ基板上の誘電体薄膜構造となる。但し、図１２におけるＳｉ（１− α ） ＺｒαＯ２ アモルファス誘電体遷移層薄膜７５において０≦α≦０．７を満たす。
【００５８】
この構造上にポリシリコンのゲート電極７９などを成膜することで、図１３のような界面層の存在しないＳｉ１−ｘ Ｚｒｘ Ｏ２ アモルファス誘電体のゲート絶縁膜構造が製造された。上記スパッタ条件が、αを最適な値となる条件であったためであると考えられる。
【００５９】
ここで、Ｚｒのエネルギーが不足するとαがｘより遙かに小さくなり、直列誘電率が低下する。Ｚｒのエネルギーが高すぎると、Ｓｉ１−ｘ Ｚｒｘ 遷移層が残留し、ゲート電極の移動度を低下させるなどの悪い作用がある。上記のスパッタ条件にて作製した場合のみ、実用に耐えうるアモルファス（Ｓｉ１−ｘ ，Ｚｒｘ ）Ｏ２ 誘電体薄膜を有するゲート絶縁膜が作製される。
【００６０】
なお、本発明は上述した各実施形態に限定されるものではない。本発明に使用するスパッタ装置は前記図１に示す構造に限るものではなく、基板表面とターゲット面との成す角φを９０±２０度の範囲に設定できる機構、基板を回転させる機構を有するものであればよい。また、製造する薄膜はＢＴＯやＳｉＺｒＯ２ にに限るものではなく、エピタキシャル成長できる強誘電体、又はアモルファス誘電体であればよい。さらに、電体薄膜の厚さｔ、基板温度Ｔ、基板表面と強誘電体ターゲット面とのなす角度φ、基板と誘電体ターゲットとの間の最短距離ｌ、基板の自転速度ω、スパッタガス圧ｐ、スパッタガス中の酸素分圧ｐＯ２、ターゲット面積当たりのＲＦ電力Ｐｓ等のスパッタ条件は、実施形態に何ら限定されるものではなく、前述した（作用）の項に示した望ましい範囲内で適宜変更可能である。
【００６１】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００６２】
【発明の効果】
以上詳述したように本発明によれば、基板に対して直接又は間接にエピタキシャル積層された強誘電体薄膜を有する半導体装置を製造するに際し、スパッタ条件を最適化してＲＦマグネトロンスパッタを行うことにより、強誘電体の強誘電電気特性の基板内分布を抑制することができ、エピタキシャル強誘電体薄膜を用いた半導体装置の製造コストの低減に寄与することができる。
【図面の簡単な説明】
【図１】第１の実施形態に使用したスパッタ装置の基本構成を示す図。
【図２】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図３】エピタキシャル積層薄膜を作製するときに介在する遷移層を示す図。
【図４】エピタキシャル薄膜で得られたＣＶ電気特性を示す図。
【図５】エピタキシャル薄膜で得られたｄＣ／ｄＶ特性を示す図。
【図６】第２の実施形態に係わる半導体装置の概略構造を示す断面図である。
【図７】第２の実施形態におけるエピタキシャル薄膜で得られたｔａｎδ−Ｖ電気特性を示す図。
【図８】第３の実施形態におけるエピタキシャル積層薄膜で得られた面内方向のＸ線回折プロファイルを示す図。
【図９】第３の実施形態におけるエピタキシャル積層薄膜で得られた面内及び面に垂直な方向の逆格子マッピングを示す図。
【図１０】第３の実施形態におけるエピタキシャル積層薄膜で得られた面内及び面に垂直な方向の逆格子マッピングを示す図。
【図１１】第４の実施形態に係わる半導体装置の製造工程を説明するためのもので、アモルファス積層薄膜を成膜している最中に遷移層が生じる様子を示す図。
【図１２】第４の実施形態を説明するためのもので、アモルファス積層薄膜を成膜後にアニールすることで生じる積層薄膜構造を示す図。
【図１３】第４の実施形態を説明するためのもので、ゲート電極を作製後に生じる積層薄膜構造を示す図。
【符号の説明】
１１…真空チャンバ
１２…被処理基板
１３…回転機構
１４…ヒータ
１５…スパッタターゲット
１６…スパッタカソード
１７…ガス導入管
１８…排気ポンプ
２１…ＳｒＴｉＯ３ （ＳＴＯ）基板
２２…ＳｒＲｕＯ３ （ＳＲＯ）薄膜
２３…ＢａＴｉＯ３ （ＢＴＯ）薄膜
２４…ＳｒＲｕＯ３ （ＳＲＯ）薄膜
２５，２６…レジスト
２７…Ｐｔ膜
３１…（Ｓｒ，Ｂａ）ＲｕＯ３ 薄膜
３２…（Ｓｒ，Ｂａ）（Ｒｕ，Ｔｉ）ＲｕＯ３ 薄膜
５１…Ｓｉ基板
５２…（Ｔｉ，Ａｌ）Ｎエピタキシャル薄膜
５３…Ｉｒエピタキシャル薄膜
５４…ＳＲＯ薄膜
５５…ＢＴＯ薄膜
５６…ＳＲＯ薄膜
７１…Ｓｉ基板
７２…Ｓｉ基板中にＺｒが混入したＳｉＺｒδ遷移層
７３…Ｓｉ１−ｘ Ｚｒｘ＋ δＯ２＋ δ遷移層
７４…Ｓｉ１−ｘ Ｚｒｘ Ｏ２ アモルファス誘電体薄膜
７５…Ｓｉ１− αＺｒαＯ２ アモルファス誘電体遷移層薄膜
７７…Ｓｉ１−ｘ Ｚｒｘ Ｏ２ アモルファス誘電体のゲート絶縁膜
７９…ゲート電極
【発明の属する技術分野】
本発明は、誘電体薄膜を有する半導体装置の製造方法に係わり、特に誘電体薄膜をスパッタによって形成するようにした半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、キャパシタ絶縁膜としてＢａＴｉＯ３ 等のエピタキシャル強誘電体薄膜を用いた半導体メモリが種々提案されている。この種の用途に用いられるエピタキシャル強誘電体薄膜は、基板上で均一な電気特性を示す薄膜でなくてはならない。
【０００３】
エピタキシャル強誘電体薄膜はスパッタ法によって形成されるが、この方法では良質の薄膜を形成するのは難しい。従来は、電気特性の基板内位置変化があまりに大きいため、幅２ｃｍ以内の小さな帯状の基板領域上においてのみ、かろうじて実用となる強誘電体電気特性を得る方法しか存在しなかった。このような小さな基板領域上に強誘電体薄膜を作製する従来手法では、１回の成膜当たりで作製できる半導体装置の数が限られるため、製品の付加価値に対する製造コストが見合わず、実際の製品には適用できなかった。
【０００４】
また、ＺｒＳｉＯ４ などのアモルファス誘電体薄膜を用いた半導体装置をスパッタ法にて作製する場合、従来は作製した薄膜層の下層部分にダメージを与えてしまう問題点があった。
【０００５】
【発明が解決しようとする課題】
このように従来、スパッタ法でエピタキシャル強誘電体薄膜を作製する場合、該薄膜を基板内均一性良く作製することは困難であった。このため、大きな基板の全面にエピタキシャル強誘電体薄膜を成膜することはできず、１回の成膜当たり作製される半導体装置の数は少ないものであり、これがエピタキシャル強誘電体薄膜を用いた半導体装置の製造コストを増大させる要因となっていた。また、アモルファス誘電体薄膜をスパッタ法にて作製する場合、該薄膜の下層部分にダメージを与えてしまう問題があった。
【０００６】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、エピタキシャル強誘電体薄膜の基板内均一性を向上させることができ、エピタキシャル強誘電体薄膜を用いた半導体装置の製造コストの低減に寄与し得る半導体装置の製造方法を提供することにある。
【０００７】
また、本発明の他の目的は、アモルファス誘電体薄膜の下層にダメージを与えないように成膜することを可能にした半導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は次のような構成を採用している。
【０００９】
即ち本発明は、基板に対して直接又は間接にエピタキシャル積層された強誘電体薄膜、又はアモルファス誘電体薄膜を有する半導体装置の製造方法であって、
（１）強誘電体薄膜に加える電圧Ｖを増加させながら測定したキャパシタンスＣに対して｜ｍａｘ（ｄＣ／ｄＶ）｜＜｜ｍｉｎ（ｄＣ／ｄＶ）｜で、かつ電圧Ｖを減少させながら測定したキャパシタンスＣに対して｜ｍａｘ（ｄＣ／ｄＶ）｜＞｜ｍｉｎ（ｄＣ／ｄＶ）｜が、基板中心からの基板内距離ｒ［ｃｍ］と基板面内角度方向θを用いて０≦θ＜２π及び０≦ｒ＜２０［ｃｍ］の範囲において成り立つような積層膜を作製するに際し、
（２）強誘電体薄膜における誘電損失 ｔａｎδ に対して ｍａｘ（ｔａｎδ）＜０．０７で、かつ基板位置での電圧の絶対値｜Ｖ｜＞３［Ｖ］が、基板中心からの基板内距離ｒ［ｃｍ］と基板面内角度方向θを用いて０≦θ＜２π及び０≦ｒ＜２０［ｃｍ］の範囲において成り立つような積層膜を作製するに際し、
（３）強誘電体薄膜の表面に垂直な方向の結晶格子定数ｃに対して ０．４１０ｎｍ≦ｃ＜０．４３３ｎｍが、基板中心からの基板内距離ｒ［ｃｍ］と基板面内角度方向θを用いて０≦θ＜２π及び０≦ｒ＜２０［ｃｍ］の範囲において成り立つような積層膜を作製するに際し、
（４）強誘電体薄膜の面内方向の結晶格子定数ａに対して ０．３９０ｎｍ≦ａ＜０．３９８ｎｍが、基板中心からの基板内距離ｒ［ｃｍ］と基板面内角度方向θを用いて０≦θ＜２π及び０≦ｒ＜３０［ｃｍ］の範囲において成り立つような積層膜を作製するに際し、
強誘電体薄膜の厚さｔ［ｎｍ］、基板温度Ｔ［℃］、基板表面と強誘電体ターゲット面とのなす角度φ［度］、基板と強誘電体ターゲットとの間の最短距離ｌ［ｃｍ］、基板の自転速度ω［ｒｐｍ］、スパッタガス圧ｐ［Ｐａ］、スパッタガス中の酸素分圧ｐＯ２［Ｐａ］、ターゲット面積当たりのＲＦ電力Ｐｓ［Ｗ／ｃｍ２ ］の間に、
【数６】
【００１０】
また本発明は、基板に対して直接又は間接に積層されたアモルファス誘電体薄膜を有する半導体装置の製造方法であって、前記アモルファス誘電体薄膜の誘電率εに対して、４．１≦ε≦１６．０が基板中心からの基板内距離ｒ［ｃｍ］と基板面内角度方向θを用いて０≦θ＜２π及び０≦ｒ＜３０［ｃｍ］の範囲において成り立つような積層膜を作製するに際し、アモルファス誘電体薄膜の厚さｔ［ｎｍ］、基板温度Ｔ［℃］、基板とアモルファス誘電体ターゲット面のなす角度φ［度］、基板とアモルファス誘電体ターゲットの間の最短距離ｌ［ｃｍ］、基板の自転速度ω［ｒｐｍ］、スパッタガス圧ｐ［Ｐａ］、スパッタガス中の酸素分圧ｐＯ２［Ｐａ］、ターゲット面積当たりのＲＦ電力Ｐｓ［Ｗ／ｃｍ２ ］の間に、
【数７】
【００１１】
（作用）
前述した従来技術による問題点は、エピタキシャル強誘電体薄膜の場合も、アモルファス誘電体薄膜の場合も、スパッタ法の持つ本質的に同一の原理によって発生していると予想される。即ち、酸化物などのスパッタ法では、スパッタターゲット面に対して垂直な方向に、数十から数百エレクトロンボルトに達する高エネルギーを持つ粒子ビームのフラックスが発生することが避けられない。高い運動エネルギーを持つ粒子が基板に入射すると、基板の結晶を破壊してしまい、基板上の薄膜もエピタキシャル成長できない。
【００１２】
かかる制約下で上記の課題を達成するために、本発明は上記に示した条件でスパッタを行った。
【００１３】
ここで、厚さｔが厚すぎると（１２０ｎｍ以上）結晶性が悪くなり、後述する図４、５の特性が得られなくなる。ｔが薄すぎると（２５ｎｍ以下）、漏れ電流の増大を招く。基板温度Ｔが高すぎると（６００℃以上）、ＬＳＩ製造工程で他の部品プロセスに悪影響を及ぼす。Ｔが低すぎると（４５０℃以下）、後述する図４、５の特性が得られなくなる。
【００１４】
角度φが大きすぎると（１１０度以上）、基板にダメージが発生する。φが小さすぎると（７０度以下）、成長速度が遅くなり結晶品質の低下を招く。距離ｌが遠すぎると（１２５ｃｍ以上）、基板に入射するエネルギーが弱くなり結晶性が悪くなる。ｌが短すぎると（３５ｃｍ以下）、基板に入射するエネルギーが強くなりダメージの発生を招く。自転速度ωが速すぎると（２５ｒｐｍ以上）、ダストの発生を招く。
【００１５】
ガス圧ｐが高すぎると（０．３Ｐａ以上）、エネルギーが低下し結晶成長を補助できなり、結果として成長速度が遅くなる。酸素分圧ｐＯ２が高すぎると（０．０１Ｐａ以上）、他の材料の成長が阻害されて結晶性が悪くなる。ＲＦ電力Ｐｓが大きすぎると（７．４Ｗ／ｃｍ２ 以上）と、基板にダメージが発生する。Ｐｓが小さすぎると（２Ｗ／ｃｍ２ 以下）、成長速度が遅くなり結晶品質の低下を招く。
【００１６】
前記した数式は、これらの条件を表したものと等価である。
【００１７】
また、ターゲットの個数は１〜５個が望ましく、ターゲットの直径は４〜１５ｃｍが望ましい。さらに、基板はＳｉ，ＳＯＩ，ＳｉＧｅ，ＳｒＴｉＯ３ ，又はＬａＡｌＯ３ が望ましい。このとき、下地として基板上にバッファ層を形成するのが望ましく、バッファ層としては、ＳｒＲｕＯ３ ，Ｓｒ（Ｔｉ１−ｘ，Ｒｕｘ）Ｏ３ ，ＳｒＮｂＯ３ ，ＳｒＶＯ３ ，（Ｔｉ，Ａｌ）Ｎ，Ｐｔ，Ｉｒ，又はＲｕが望ましい。
【００１８】
また、前記（１）〜（４）で定義した強誘電体薄膜に関する条件は、それぞれ良質のエピタキシャル強誘電体薄膜となる条件である。同様に、前記（５）で定義した誘電体薄膜に関する条件は、良質のアモルファス誘電体薄膜となる条件である。さらに、０≦θ＜２π及び０≦ｒ＜３０［ｃｍ］の範囲という条件は、この種の薄膜を形成するために用いられる基板として、十分に大きなものを含む条件である。
【００１９】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００２０】
（第１の実施形態）
図１は、本発明の第１の実施形態に使用したスパッタ装置の基本構成を示す図である。
【００２１】
図中の１１は真空チャンバ、１２は被処理基板、１３を基板１２を保持して回転する回転機構、１４は基板１２を加熱するためのヒータ、１５はスパッタターゲット、１６はターゲット１５を保持すると共にＲＦ電力を印加するためのスパッタカソード、１７は基板１２とターゲット１５との間にスパッタガスを供給するためのガス導入管、１８はチャンバ１１内を排気するための排気ポンプを示している。
【００２２】
なお、図には示さないが、基板１２とターゲット１５との空間に磁場を印加するためのマグネットがカソード内に配置されており、これによりマグネトロンスパッタが可能となっている。また、ターゲット１５は基板表面に対して９０度傾けて配置するようになっている。このように、ターゲット１５を傾けて配置するのは、ある程度の成長速度を確保しながらも、基板１２に対するダメージ発生を防止するためである。
【００２３】
図２は、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図である。
【００２４】
まず、図２（ａ）に示すように、ＳｒＴｉＯ３ （以下、ＳＴＯと略記する）基板２１上にスパッタ法によってＳｒＲｕＯ３ （以下、ＳＲＯと略記する）薄膜２２をエピタキシャル積層し、その上にスパッタ法にてＢａＴｉＯ３ （以下、ＢＴＯと略記する）薄膜２３をエピタキシャル積層し、さらにその上にスパッタ法にてＳＲＯ薄膜２４をエピタキシャル積層した。ここで、ＢＴＯ薄膜２２の形成に際してのスパッタ条件としては、ＢＴＯ薄膜の厚さｔ＝４０ｎｍ、基板温度Ｔ＝５５０℃、基板表面とターゲット面とのなす角度φ＝９０度、基板と強誘電体ターゲットとの間の最短距離ｌ＝６５ｍｍ、ターゲット直径Ｒｔ＝５．０８ｃｍ、ターゲット個数ｎ＝１個、基板の自転速度ω＝１２ｒｐｍ、スパッタガス圧ｐ＝０．２７Ｐａ、スパッタガス中の酸素分圧ｐＯ２＝０．０３４Ｐａ、ターゲット面積当たりのＲＦ電力ＰｓＰｓ＝７．３Ｗ／ｃｍ２ とした。
【００２５】
次いで、図２（ｂ）に示すように、この積層薄膜上に大気中でレジスト２５を塗布し、このレジスト２５に紫外線で電極パターンを露光した。その後、レジスト２５をマスクに、電極部の上部ＳＲＯ薄膜２４とＢＴＯ薄膜２３を順番にエッチングして、下層のＳＲＯ薄膜２２の電極パターンを作製した。
【００２６】
次いで、レジスト２５を除去した後、図２（ｃ）に示すように、再びレジスト２６を塗布し、このレジスト２６に紫外線でキャパシタパターンを露光した。この状態で上部にレジスト２６のパターンと上層のＳＲＯ薄膜２４の表面が露出している。
【００２７】
次いで、図２（ｄ）に示すように、レジスト２６上及び露出したＳＲＯ薄膜２４上に真空中でＰｔをスパッタし、Ｐｔ膜２７を形成した。その後、レジスト２６を除去することにより、Ｐｔのキャパシタ上部電極パターンを作製した。
【００２８】
次いで、図２（ｅ）に示すように、Ｐｔ膜２７が付着していない部分の上部ＳＲＯ薄膜２４をエッチング除去することにより、上下ＳＲＯ電極に挟まれたＢＴＯキャパシタが作製されることになる。
【００２９】
この過程中の最初のＳＲＯ薄膜２２（下部電極）を成膜後、ＢＴＯ強誘電体薄膜２３を成膜する過程が本発明において特に重要な点である。この過程ではスパッタターゲットから発生した高速酸素負イオンビームによって様々な励起状態にある粒子が存在する。これらは数エレクトロンボルト程度の内部エネルギーを持っているため、下層のＳＲＯ薄膜２２の表面のみならず、表面から数原子層下まで到達する。従ってこの領域において、ＳＲＯ薄膜２２からＢＴＯ薄膜２３に連続的に遷移する層が形成される。
【００３０】
Ｂａ原子はＴｉ原子やＯ原子の質量より重いため、図３に示すように、ＳＲＯ薄膜２２に混入されて（Ｓｒ，Ｂａδ）ＲｕＯ３ からなる遷移層３１が出現する。この層３１の格子定数はＳＲＯの格子定数より若干大きいため、面内方向に格子欠陥が導入される。金属状態である電極中の欠陥は、本半導体装置の動作に与える影響を無視できる。但し、この遷移層３１は形成されない場合もある。
【００３１】
Ｔｉも高いエネルギーを持っているので、図３に示すように、ＳＲＯ薄膜２２に混入されて（Ｓｒ１−ｘ ，Ｂａｘ＋ δ）（Ｒｕ１−ｘ ，Ｔｉｘ ）Ｏ３＋ δというもう一つの遷移層３２が上記の遷移層３１の上に形成される。ここで、ｘは０から１の間を無限連続的に変化し、下部ＳＲＯ層付近でｘ＝０、上部ＢＴＯ層方向でｘ＝１となる。らさに、δは下層のＳＲＯ層付近で０≦δ≦０．１なる値をとり、上部ＢＴＯ層付近でδ＝０となる。なお、この遷移層３２も形成されない場合もある。
【００３２】
これらの遷移層３１，３２はバンド構造的には金属であるため、本半導体装置においては電極として作用する。これらの遷移層３１，３２の格子定数はＳＲＯの格子定数より若干大きいため、面内方向に格子欠陥が導入される。金属状態である電極中の格子欠陥は、本半導体装置の動作に与える影響を無視できる。遷移層３１，３２の上にＢＴＯ薄膜２３を形成するため、ＢＴＯ薄膜２３は遷移層薄膜上にキューブオンキューブ型の成長形式をとりやすくなる。この欠陥がＢＴＯ強誘電体中に導入された場合、誘電損失などが大きくなって半導体装置として動作しなくなる。
【００３３】
上記機構のため、ＢＴＯ結晶は本来の結晶格子定数より小さな格子定数を取らざるを得ない。従って、ＢＴＯ薄膜２３には面内方向の圧縮応力が働いていることになる。この圧縮応力によってＢＴＯ中のＴｉ原子のダブルポテンシャルの底が深くなり、本来のＢＴＯ結晶より高い臨海温度まで強誘電体となる。従って、ＢＴＯ薄膜２３の強誘電体電気特性が前記（１）に示したような望ましい状態となる。
【００３４】
上記遷移層３１，３２は、プラズマを用いない成膜方法、即ちゾルゲル法或いは各種ＣＶＤ法などでは生成されない。この場合、薄膜成長はキューブオンキューブ型ではなく、ＢＴＯ本来の結晶格子定数のまま薄膜成長する。一方で並行平板型のスパッタなど、ターゲットからの高エネルギービームが直接基板に入射する成膜方法では、薄膜がダメージを受けてエピタキシャル成長しない。或いは基板に直接高エネルギービームを入射させない方法でも、高エネルギービームによって励起された各種粒子のエネルギー分布が不均一となる場合は、上記遷移層が均一に作製されない。このことが従来技術にて均一なエピタキシャル薄膜を作製できなかった原因である。
【００３５】
本実施形態では図１に示すように、ターゲット面に対して鉛直方向に発生する高エネルギービームが、基板表面に近いところを基板表面に対して平行に飛来するように基板とターゲットを配置する。このときの基板１２とターゲット１５のなす角度φ及び距離ｌの好ましい値は、（作用）の項に示した範囲に存在する。φが小さすぎれば基板にダメージが発生し、φが大きすぎれば励起粒子が基板に到達する量が少なすぎる。ｌが小さすぎれば上記遷移層が厚くなりすぎ、ｌが大きすぎれば上記遷移層が不足する。
【００３６】
このＢＴＯキャパシタのＣＶ電気特性を調べたものが、図４である。直径２０ｃｍの基板内のｒ＝１．５ｃｍの位置に作製したキャパシタと、ｒ＝３．５ｃｍの位置に作製したキャパシタと、ｒ＝８．５ｃｍの位置に作製したキャパシタのＣＶ電気特性を図４の上から順に（ａ）（ｂ）（ｃ）で並べた。
【００３７】
図４から分かるように、キャパシタに加えた電圧Ｖが増大しているとき、キャパシタンスはなだらかな曲線を描いて増大する。分極反転電圧Ｖｃ１（Ｖｃ１＞０）を超えて増大すると、キャパシタンスは急激に減少し、その後非常に緩やかに減少する。キャパシタンスが増大して、その増加率ｄＣ／ｄＶが最大となった値ｍａｘ（ｄＣ／ｄＶ）と、キャパシタンスが減少して、その増加率（減少率）ｄＣ／ｄＶが最小となった値ｍｉｎ（ｄＣ／ｄＶ）を比較すると、
｜ｍａｘ（ｄＣ／ｄＶ）｜＜｜ｍｉｎ（ｄＣ／ｄＶ）｜
が成り立っている。図４で示した全ての基板位置で、ＣＶ曲線は上記特徴を満足している。
【００３８】
分極反転後、キャパシタに加えた電圧Ｖを減少させているとき、キャパシタンスはなだらかな曲線を描いて増大する。再び分極が反転電圧する−｜Ｖｃ２｜（Ｖｄ２＞０）を超えて電圧が減少すると、キャパシタンスは急激に減少し、その後非常に緩やかに減少する。キャパシタンスが増大して、その増加率ｄＣ／ｄＶが最大となった値ｍａｘ（ｄＣ／ｄＶ）と、キャパシタンスが減少して、その増加率（減少率）ｄＣ／ｄＶが最小となった値ｍｉｎ（ｄＣ／ｄＶ）を比較すると、
｜ｍａｘ（ｄＣ／ｄＶ）｜＜｜ｍｉｎ（ｄＣ／ｄＶ）｜
が成り立っている。図４で示した全ての基板位置で、ＣＶ曲線は上記特徴を満足している。
【００３９】
図５は、このことをより明白に示すために、電圧Ｖに対してキャパシタンスの変化率ｄＣ／ｄＶをプロットしたものである。即ち、図５（ａ）に示すような前記図４（ａ）と同様のＣＶ曲線に対し、キャパシタンスの変化率ｄＣ／ｄＶをプロットすると図５（ｂ）のようになり、このｄＣ／ｄＶ曲線から、全ての基板位置で上に述べた関係式が成り立っていることが分かる。
【００４０】
このように本実施形態によれば、図１のようなスパッタ装置を用い、ＳＴＯ基板２１上に下部電極としてのＳＲＯ薄膜２２を形成し、その上にエピタキシャル強誘電体薄膜としてのＢＴＯ薄膜２３を形成し、さらにその上に上部電極としてのＳＲＯ薄膜２４を形成することにより、強誘電体キャパシタを作製することができる。そしてこの場合、ＢＴＯ薄膜２３をスパッタで形成する際の条件を最適に設定することにより、ＢＴＯ薄膜２３の基板内均一性を向上させることができ、ＢＴＯ薄膜を用いた強誘電体キャパシタ等の半導体装置の製造コストの低減をはかることができる。
【００４１】
（第２の実施形態）
図６は、本発明の第２の実施形態に係わる半導体装置の概略構造を示す断面図である。
【００４２】
Ｓｉ基板５１上に、スパッタ法によってＴｉＡｌＮ膜５２をエピタキシャル積層し、その上にスパッタ法によってＩｒ膜５３をエピタキシャル積層し、さらにその上にスパッタ法によってＳｒ（Ｒｕ，Ｔｉ）Ｏ３ 膜（図示せず）をエピタキシャル積層した。
【００４３】
次いで、先に説明した第１の実施形態と同様に、スパッタ法によってＳＲＯ薄膜５４をエピタキシャル積層し、その上に第１の実施形態と同じスパッタ条件でＢＴＯ薄膜５５をエピタキシャル積層し、さらにその上にスパッタ法によってＳＲＯ薄膜５６をエピタキシャル積層した。その後、第１の実施形態と同様に、レジストパターンの形成、選択エッチングを行うことにより、ＳＲＯ電極に挟まれたＢＴＯキャパシタが作製されることになる。
【００４４】
このＢＴＯキャパシタのｔａｎδ−Ｖ電気特性を調べたものが、図７である。直径２０ｃｍの基板内のｒ＝１．５ｃｍの位置に作製したキャパシタと、ｒ＝３．５ｃｍの位置に作製したキャパシタと、ｒ＝８．５ｃｍの位置に作製したキャパシタのｔａｎδ−Ｖ電気特性を、図７の上から順に（ａ）（ｂ）（ｃ）で並べた。
【００４５】
キャパシタに加えた電圧を上昇していくと誘電損失 ｔａｎδ が上昇し、分極反転電圧以上で ｔａｎδ が減少する。このとき電圧を増大させても誘電損失、即ちリーク電流が増大しない。分極反転後、電圧を低下させると誘電損失 ｔａｎδ が上昇し、再び分極が反転する電圧以下で ｔａｎδ が減少する。このときも電圧を負に増大させても、誘電損失すなわちリーク電流が減少しない。
【００４６】
何れの場合も、全ての基板位置で電圧の絶対値が｜Ｖ｜＞３Ｖであるときに誘電損失ｔａｎδ＜０．０７を満たし、ＢＴＯ薄膜５４が良質のエピタキシャル膜であることが分かった。
【００４７】
（第３の実施形態）
本実施形態では、先の第１の実施形態と同様に、ＳＴＯ基板上にスパッタ法によってＳＲＯ薄膜をエピタキシャル積層し、その上に第１の実施形態と同様のスパッタ条件でＢＴＯ薄膜をエピタキシャル積層し、さらにその上にスパッタ法によってＳＲＯ薄膜を積層した。
【００４８】
このＳＲＯ／ＢＴＯ／ＳＲＯ／ＳＴＯ積層薄膜の面に垂直な方向の格子定数を調べたものが、図８（ａ）である。図８（ｂ）には、比較のためにＳｉ上に積層膜を形成した場合の例を示している。図８では薄膜面内方向の結晶格子定数に対応した位置にＸ線回折ピークが現れるようにして測定した結果である。
【００４９】
また、ＳＲＯ／ＢＴＯ／ＳＲＯ／ＳＴＯ積層薄膜の面内方向の格子定数を調べたものが、図９（ａ）〜（ｃ）である。図９は、横軸が面内方向、縦軸が面に垂直方向とした、逆格子マップである。
【００５０】
図９から、全ての基板位置で０．４１０ｎｍ≦ｃ＜０．４３３ｎｍを満たしている。また、ＳＴＯ基板、ＳＲＯ薄膜、ＢＴＯ薄膜の面内方向の格子定数が全て０．３９０ｎｍ≦ａ＜０．３９５ｎｍなる関係を満たしている。なお、図１０（ａ）〜（ｃ）には、第２の実施形態のようにＳｉ上に積層膜を形成した場合の結果を示しておく。
【００５１】
（第４の実施形態）
図１１は、本発明の第４の実施形態に係わる半導体装置の概略構造を示す断面図である。
【００５２】
Ｓｉ基板７１を濃硫酸と過酸化水素の混合液及び希フッ酸の水溶液にて処理した後、Ｓｉ基板７１上にスパッタ法にてアモルファス（Ｓｉ１−ｘ ，Ｚｒｘ ）Ｏ２ （但しｘは０．０１〜０．９５の範囲）薄膜７４を作製した。このときのスパッタ条件は、ｔ＝４０ｎｍ、Ｔ＝５００℃、φ＝９０度、ｌ＝６５ｍｍ、Ｒｔ＝５．０８ｃｍ、ｎ＝１個、ω＝１２ｒｐｍ、ｐ＝０．２７Ｐａ、ｐＯ２＝０．０００Ｐａ、Ｐｓ＝７．４Ｗ／ｃｍ２ とした。
【００５３】
Ｓｉ基板７１上に上記条件でアモルファス（Ｓｉ１−ｘ ，Ｚｒｘ ）Ｏ２ 薄膜７４を作製すると、スパッタガス中の酸素はターゲット酸化物由来のものしか存在せず、最小限に抑制できる。酸素の存在量が僅かなので、ターゲット鉛直方向の高速酸素負イオンビームの強度も最小限になる。さらに、高速ビームは基板に対して平行に飛来するので、直接基板を損傷することもない。
【００５４】
Ｓｉ基板７１上にアモルファス（Ｓｉ１−ｘ ，Ｚｒｘ ）Ｏ２ 薄膜７４を作製する場合、アモルファス薄膜中のＳｉ原子やＺｒ原子に対する酸素原子の配位数が充分に大きくないと、アモルファス（Ｓｉ１−ｘ ，Ｚｒｘ ）Ｏ２ 薄膜７４の誘電率εＳｉＺｒＯが充分大きくならない。Ｓｉ原子やＺｒ原子に対する酸素原子の配位数を大きくするためには、アモルファス（Ｓｉ１−ｘ ，Ｚｒｘ ）Ｏ２ 薄膜７４中のＳｉ原子やＺｒ原子のエネルギーが充分高く、酸素の配位数が多くなるよう再配置が起こる必要がある。
【００５５】
しかしながら、基板の温度を上昇させてＳｉ原子やＺｒ原子の再配置を起こすことを狙うと、高温下におけるＳｉ基板の自然酸化が起こる。この場合、アモルファス（Ｓｉ１−ｘ ，Ｚｒｘ ）Ｏ２ 薄膜の誘電率εＳｉＺｒＯは、直列静電容量の計算式
（１／εＳｉＺｒＯ）＝（１／εＳｉＯ）＋（１／εＺｒＯ）
によってＳｉＯ２ の誘電率εＺｒＯと比較して僅かしか上昇しない。
【００５６】
本実施形態に示すように、上記条件を用いてアモルファス（Ｓｉ１−ｘ ，Ｚｒｘ ）Ｏ２ 薄膜７４を作製すると、図１１に示すように、Ｚｒの質量がＳｉやＯの質量より重いことに対応し、Ｓｉ基板直上にＺｒが混入した遷移層７２，７３ができる。但し図１１において、ＺｒリッチなＳｉ１−ｘ Ｚｒｘ＋ δＯ２＋ δ（但し０．０１≦ｘ≦０．９５の範囲、０．０≦δ≦０．１の範囲）遷移層７３は存在しない場合もある。
【００５７】
その後、８００℃でアニールすることでＺｒが混入した遷移層中に微量の酸素が移動し、図１２に示すようなＳｉ基板上の誘電体薄膜構造となる。但し、図１２におけるＳｉ（１− α ） ＺｒαＯ２ アモルファス誘電体遷移層薄膜７５において０≦α≦０．７を満たす。
【００５８】
この構造上にポリシリコンのゲート電極７９などを成膜することで、図１３のような界面層の存在しないＳｉ１−ｘ Ｚｒｘ Ｏ２ アモルファス誘電体のゲート絶縁膜構造が製造された。上記スパッタ条件が、αを最適な値となる条件であったためであると考えられる。
【００５９】
ここで、Ｚｒのエネルギーが不足するとαがｘより遙かに小さくなり、直列誘電率が低下する。Ｚｒのエネルギーが高すぎると、Ｓｉ１−ｘ Ｚｒｘ 遷移層が残留し、ゲート電極の移動度を低下させるなどの悪い作用がある。上記のスパッタ条件にて作製した場合のみ、実用に耐えうるアモルファス（Ｓｉ１−ｘ ，Ｚｒｘ ）Ｏ２ 誘電体薄膜を有するゲート絶縁膜が作製される。
【００６０】
なお、本発明は上述した各実施形態に限定されるものではない。本発明に使用するスパッタ装置は前記図１に示す構造に限るものではなく、基板表面とターゲット面との成す角φを９０±２０度の範囲に設定できる機構、基板を回転させる機構を有するものであればよい。また、製造する薄膜はＢＴＯやＳｉＺｒＯ２ にに限るものではなく、エピタキシャル成長できる強誘電体、又はアモルファス誘電体であればよい。さらに、電体薄膜の厚さｔ、基板温度Ｔ、基板表面と強誘電体ターゲット面とのなす角度φ、基板と誘電体ターゲットとの間の最短距離ｌ、基板の自転速度ω、スパッタガス圧ｐ、スパッタガス中の酸素分圧ｐＯ２、ターゲット面積当たりのＲＦ電力Ｐｓ等のスパッタ条件は、実施形態に何ら限定されるものではなく、前述した（作用）の項に示した望ましい範囲内で適宜変更可能である。
【００６１】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００６２】
【発明の効果】
以上詳述したように本発明によれば、基板に対して直接又は間接にエピタキシャル積層された強誘電体薄膜を有する半導体装置を製造するに際し、スパッタ条件を最適化してＲＦマグネトロンスパッタを行うことにより、強誘電体の強誘電電気特性の基板内分布を抑制することができ、エピタキシャル強誘電体薄膜を用いた半導体装置の製造コストの低減に寄与することができる。
【図面の簡単な説明】
【図１】第１の実施形態に使用したスパッタ装置の基本構成を示す図。
【図２】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図３】エピタキシャル積層薄膜を作製するときに介在する遷移層を示す図。
【図４】エピタキシャル薄膜で得られたＣＶ電気特性を示す図。
【図５】エピタキシャル薄膜で得られたｄＣ／ｄＶ特性を示す図。
【図６】第２の実施形態に係わる半導体装置の概略構造を示す断面図である。
【図７】第２の実施形態におけるエピタキシャル薄膜で得られたｔａｎδ−Ｖ電気特性を示す図。
【図８】第３の実施形態におけるエピタキシャル積層薄膜で得られた面内方向のＸ線回折プロファイルを示す図。
【図９】第３の実施形態におけるエピタキシャル積層薄膜で得られた面内及び面に垂直な方向の逆格子マッピングを示す図。
【図１０】第３の実施形態におけるエピタキシャル積層薄膜で得られた面内及び面に垂直な方向の逆格子マッピングを示す図。
【図１１】第４の実施形態に係わる半導体装置の製造工程を説明するためのもので、アモルファス積層薄膜を成膜している最中に遷移層が生じる様子を示す図。
【図１２】第４の実施形態を説明するためのもので、アモルファス積層薄膜を成膜後にアニールすることで生じる積層薄膜構造を示す図。
【図１３】第４の実施形態を説明するためのもので、ゲート電極を作製後に生じる積層薄膜構造を示す図。
【符号の説明】
１１…真空チャンバ
１２…被処理基板
１３…回転機構
１４…ヒータ
１５…スパッタターゲット
１６…スパッタカソード
１７…ガス導入管
１８…排気ポンプ
２１…ＳｒＴｉＯ３ （ＳＴＯ）基板
２２…ＳｒＲｕＯ３ （ＳＲＯ）薄膜
２３…ＢａＴｉＯ３ （ＢＴＯ）薄膜
２４…ＳｒＲｕＯ３ （ＳＲＯ）薄膜
２５，２６…レジスト
２７…Ｐｔ膜
３１…（Ｓｒ，Ｂａ）ＲｕＯ３ 薄膜
３２…（Ｓｒ，Ｂａ）（Ｒｕ，Ｔｉ）ＲｕＯ３ 薄膜
５１…Ｓｉ基板
５２…（Ｔｉ，Ａｌ）Ｎエピタキシャル薄膜
５３…Ｉｒエピタキシャル薄膜
５４…ＳＲＯ薄膜
５５…ＢＴＯ薄膜
５６…ＳＲＯ薄膜
７１…Ｓｉ基板
７２…Ｓｉ基板中にＺｒが混入したＳｉＺｒδ遷移層
７３…Ｓｉ１−ｘ Ｚｒｘ＋ δＯ２＋ δ遷移層
７４…Ｓｉ１−ｘ Ｚｒｘ Ｏ２ アモルファス誘電体薄膜
７５…Ｓｉ１− αＺｒαＯ２ アモルファス誘電体遷移層薄膜
７７…Ｓｉ１−ｘ Ｚｒｘ Ｏ２ アモルファス誘電体のゲート絶縁膜
７９…ゲート電極
Claims (5)
- 基板に対して直接又は間接にエピタキシャル積層された強誘電体薄膜を有する半導体装置の製造方法であって、
前記強誘電体薄膜に加える電圧Ｖを増加させながら測定したキャパシタンスＣに対して｜ｍａｘ（ｄＣ／ｄＶ）｜＜｜ｍｉｎ（ｄＣ／ｄＶ）｜で、かつ電圧Ｖを減少させながら測定したキャパシタンスＣに対して｜ｍａｘ（ｄＣ／ｄＶ）｜＞｜ｍｉｎ（ｄＣ／ｄＶ）｜が、基板中心からの基板内距離ｒ［ｃｍ］と基板面内角度方向θを用いて０≦θ＜２π及び０≦ｒ＜２０［ｃｍ］の範囲において成り立つような積層膜を作製するに際し、
強誘電体薄膜の厚さｔ［ｎｍ］、基板温度Ｔ［℃］、基板表面と強誘電体ターゲット面とのなす角度φ［度］、基板と強誘電体ターゲットとの間の最短距離ｌ［ｃｍ］、基板の自転速度ω［ｒｐｍ］、スパッタガス圧ｐ［Ｐａ］、スパッタガス中の酸素分圧ｐＯ２［Ｐａ］、ターゲット面積当たりのＲＦ電力Ｐｓ［Ｗ／ｃｍ２ ］の間に、
スパッタ粒子のエネルギーを前記条件によって適切な状態に制御することで前記積層膜の下層に前記強誘電体薄膜の構成原子が混入した遷移層電極を形成し、
前記遷移層電極内に面内欠陥を導入することで前記強誘電体薄膜の面内方向の欠陥を抑制することを特徴とする半導体装置の製造方法。 - 基板に対して直接又は間接にエピタキシャル積層された強誘電体薄膜を有する半導体装置の製造方法であって、
前記強誘電体薄膜における誘電損失 ｔａｎδ に対して ｍａｘ（ｔａｎδ）＜０．０７で、かつ基板位置での電圧の絶対値｜Ｖ｜＞３［Ｖ］が、基板中心からの基板内距離ｒ［ｃｍ］と基板面内角度方向θを用いて０≦θ＜２π及び０≦ｒ＜２０［ｃｍ］の範囲において成り立つような積層膜を作製するに際し、
強誘電体薄膜の厚さｔ［ｎｍ］、基板温度Ｔ［℃］、基板表面と強誘電体ターゲット面とのなす角度φ［度］、基板と強誘電体ターゲットとの間の最短距離ｌ［ｃｍ］、基板の自転速度ω［ｒｐｍ］、スパッタガス圧ｐ［Ｐａ］、スパッタガス中の酸素分圧ｐＯ２［Ｐａ］、ターゲット面積当たりのＲＦ電力Ｐｓ［Ｗ／ｃｍ２ ］の間に、
スパッタ粒子のエネルギーを前記条件によって適切な状態に制御することで前記積層膜の下層に前記強誘電体薄膜の構成原子が混入した遷移層電極を形成し、
前記遷移層電極内に面内欠陥を導入することで前記強誘電体薄膜の面内方向の欠陥を抑制することを特徴とする半導体装置の製造方法。 - 基板に対して直接又は間接にエピタキシャル積層された強誘電体薄膜を有する半導体装置の製造方法であって、
前記強誘電体薄膜の表面に垂直な方向の結晶格子定数ｃに対して ０．４１０ｎｍ≦ｃ＜０．４３３ｎｍが、基板中心からの基板内距離ｒ［ｃｍ］と基板面内角度方向θを用いて０≦θ＜２π及び０≦ｒ＜２０［ｃｍ］の範囲において成り立つような積層膜を作製するに際し、
強誘電体薄膜の厚さｔ［ｎｍ］、基板温度Ｔ［℃］、基板表面と強誘電体ターゲット面とのなす角度φ［度］、基板と強誘電体ターゲットとの間の最短距離ｌ［ｃｍ］、基板の自転速度ω［ｒｐｍ］、スパッタガス圧ｐ［Ｐａ］、スパッタガス中の酸素分圧ｐＯ２［Ｐａ］、ターゲット面積当たりのＲＦ電力Ｐｓ［Ｗ／ｃｍ２ ］の間に、
スパッタ粒子のエネルギーを前記条件によって適切な状態に制御することで前記積層膜の下層に前記強誘電体薄膜の構成原子が混入した遷移層電極を形成し、
前記遷移層電極内に面内欠陥を導入することで前記強誘電体薄膜の面内方向の欠陥を抑制することを特徴とする半導体装置の製造方法。 - 基板に対して直接又は間接にエピタキシャル積層された強誘電体薄膜を有する半導体装置の製造方法であって、
前記強誘電体薄膜の面内方向の結晶格子定数ａに対して ０．３９０ｎｍ≦ａ＜０．３９８ｎｍが、基板中心からの基板内距離ｒ［ｃｍ］と基板面内角度方向θを用いて０≦θ＜２π及び０≦ｒ＜３０［ｃｍ］の範囲において成り立つような積層膜を作製するに際し、
強誘電体薄膜の厚さｔ［ｎｍ］、基板温度Ｔ［℃］、基板表面と強誘電体ターゲット面とのなす角度φ［度］、基板と強誘電体ターゲットとの間の最短距離ｌ［ｃｍ］、基板の自転速度ω［ｒｐｍ］、スパッタガス圧ｐ［Ｐａ］、スパッタガス中の酸素分圧ｐＯ２［Ｐａ］、ターゲット面積当たりのＲＦ電力Ｐｓ［Ｗ／ｃｍ２ ］の間に、
スパッタ粒子のエネルギーを前記条件によって適切な状態に制御することで前記積層膜の下層に前記強誘電体薄膜の構成原子が混入した遷移層電極を形成し、
前記遷移層電極内に面内欠陥を導入することで前記強誘電体薄膜の面内方向の欠陥を抑制することを特徴とする半導体装置の製造方法。 - 基板に対して直接又は間接に積層されたアモルファス誘電体薄膜を有する半導体装置の製造方法であって、
前記アモルファス誘電体薄膜の誘電率εに対して、４．１≦ε≦１６．０が基板中心からの基板内距離ｒ［ｃｍ］と基板面内角度方向θを用いて０≦θ＜２π及び０≦ｒ＜３０［ｃｍ］の範囲において成り立つような積層膜を作製するに際し、
アモルファス誘電体薄膜の厚さｔ［ｎｍ］、基板温度Ｔ［℃］、基板とアモルファス誘電体ターゲット面のなす角度φ［度］、基板とアモルファス誘電体ターゲットの間の最短距離ｌ［ｃｍ］、基板の自転速度ω［ｒｐｍ］、スパッタガス圧ｐ［Ｐａ］、スパッタガス中の酸素分圧ｐＯ２［Ｐａ］、ターゲット面積当たりのＲＦ電力Ｐｓ［Ｗ／ｃｍ２ ］の間に、
スパッタ粒子のエネルギーを前記条件によって適切な状態に制御することで前記積層膜の下層にアモルファス誘電体薄膜の構成原子が混入した遷移層電極を形成し、
アニール又はプラズマ酸化によって前記遷移層中に酸素を拡散させて前記アモルファス誘電体薄膜と同一化させることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002019060A JP3615188B2 (ja) | 2002-01-28 | 2002-01-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002019060A JP3615188B2 (ja) | 2002-01-28 | 2002-01-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003224123A JP2003224123A (ja) | 2003-08-08 |
| JP3615188B2 true JP3615188B2 (ja) | 2005-01-26 |
Family
ID=27743114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002019060A Expired - Fee Related JP3615188B2 (ja) | 2002-01-28 | 2002-01-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3615188B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007234726A (ja) | 2006-02-28 | 2007-09-13 | Sony Corp | 半導体装置および半導体装置の製造方法 |
| JP5057834B2 (ja) | 2007-04-25 | 2012-10-24 | 株式会社東芝 | ランタノイドアルミネート膜の製造方法 |
| JP6121819B2 (ja) | 2013-07-04 | 2017-04-26 | 株式会社東芝 | 半導体装置および誘電体膜 |
| CN113277466A (zh) * | 2021-05-19 | 2021-08-20 | 上海芯物科技有限公司 | 一种小角度斜坡结构及其制作方法 |
-
2002
- 2002-01-28 JP JP2002019060A patent/JP3615188B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003224123A (ja) | 2003-08-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3954667B2 (ja) | 強誘電性キャパシタの製造方法 | |
| AU2020101866A4 (en) | A method for preparing ferroelectric thin film by magnetron sputtering and ferroelectric thin film | |
| KR100814901B1 (ko) | 건식 식각 공정을 이용한 산화물 박막 트랜지스터 소자의제조방법 | |
| JP3944341B2 (ja) | 酸化物エピタキシャル歪格子膜の製造法 | |
| JP2001284349A (ja) | シリコン基材装置のための高誘電率ゲート酸化物 | |
| JP2007220820A (ja) | 薄膜トランジスタアレイ及びその製法 | |
| US20190013459A1 (en) | Film structure body and method for manufacturing the same | |
| CN111554745B (zh) | 一种铁电电容和铁电场效应晶体管及制备方法 | |
| US10026551B2 (en) | Magnetic capacitor structures | |
| JP3615188B2 (ja) | 半導体装置の製造方法 | |
| TW201246556A (en) | Method of making a semiconductor structure useful in making a split gate non-volatile memory cell | |
| JP2008515220A (ja) | Ｈｉｇｈ−ｋ層内に形態を形成する方法及びシステム | |
| TWI828169B (zh) | 磁控濺射組件、磁控濺射設備及磁控濺射方法 | |
| CN108538850B (zh) | 一种高抗疲劳性的铁电栅场效应晶体管存储器及制备工艺 | |
| TWI758182B (zh) | 膜構造體及其製造方法 | |
| WO2018216227A1 (ja) | 膜構造体及びその製造方法 | |
| CN113241370B (zh) | 基于铁电掺杂的隧穿场效应晶体管及其制备方法 | |
| JP3571679B2 (ja) | 薄膜形成方法 | |
| US10103232B2 (en) | Semiconductor device and method for manufacturing semiconductor device | |
| Hao et al. | Integration of Ferroelectric K0. 5Na0. 5NbO3 films on Si at 400℃ | |
| WO2014030239A1 (ja) | 薄膜トランジスタおよびその製造方法 | |
| KR20210019152A (ko) | 높은 유전상수 및 낮은 누설전류를 갖는 스트론튬 티타네이트 기반 유전막의 제조방법 및 상기 스트론튬 티타네이트 기반 유전막을 구비하는 커패시터의 제조방법 | |
| JP2009512995A (ja) | 高誘電率誘電体層を形成するための方法 | |
| CN103972105A (zh) | 具有SiGe沟道的MOSFET及其形成方法 | |
| Saif et al. | Effect of the chemical composition at the memory behavior of Al/BST/SiO 2/Si-gate-FET structure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041026 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041028 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071112 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081112 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091112 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101112 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |