JP2007234726A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】電極間にペロブスカイト構造を有する結晶性誘電体膜を備えた半導体装置において、単位容量を維持しつつ、逆バイアス領域でのリーク電流を低減して耐圧を向上させることを可能とする。
【解決手段】電極（第１電極２０、第２電極４０）間にペロブスカイト構造を有する結晶性誘電体膜（容量絶縁膜３０）を備えた半導体装置１であって、前記結晶性誘電体膜の柱状結晶部分に結晶性が不連続となる不連続面３０を少なくとも有することを特徴とするものである。
【選択図】図１

Description

本発明は、結晶性金属酸化膜を誘電体膜として用いる半導体装置および半導体装置の製造方法に関する。
大規模集積回路（以下、ＬＳＩという）の容量素子やトランジスタのゲート絶縁膜で使用される誘電体膜には、従来から窒化シリコン（Ｓｉ3Ｎ4）膜もしくは酸化シリコン（ＳｉＯ2）膜が用いられている。
ＬＳＩの高集積化に伴い、容量素子が占める面積の減少が求められている。その一方で高機能化に伴う容量素子の用途の多様化やコスト削減を目的として、従来は外付け部品で対応していたキャパシタを集積回路内部に取り込むことが実施されるようになり、ＬＳＩ内の容量値は増大する傾向にある。容量素子の占有面積を制限しつつ必要な容量値を確保するには、容量素子を形成する誘電体膜に高い誘電率を持つ材料を使用することが有効である。
高い誘電率を持つ誘電体膜として、近年、酸化タンタル（Ｔａ2Ｏ5）、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）などの材料が注目され、ゲート絶縁膜への適用とともに、容量素子の誘電体膜への適用に関する開発も盛んに行われている。これらの材料は、一般にアモルファス状態で使用される。例えば酸化ハフニウム（ＨｆＯ2）等は結晶化しやすい材料であるが、結晶化防止のためにシリコン（Ｓｉ）等の元素を添加して使用されることが多い。
これらの材料の一般的な比誘電率を以下に示す。実際には成膜原料に起因する膜中の不純物濃度や膜密度に依存するので、アモルファス状態での概略値である。
上記材料よりもさらに高い誘電特性を示す材料として結晶性誘電体膜が知られている。例えば、チタン酸ストロンチウム（ＳｒＴｉＯ3：以下ＳＴＯと略記）、チタン酸バリウムチウム（ＢａＴｉＯ3：以下ＢＴＯと略記）、この混晶となるチタン酸バリウムストロンチウム（ＢａxＳｒ(1-x)ＴｉＯ3：以下ＢＳＴと略記）、また優れた強誘電性を持つチタン酸ジルコニウム鉛（ＰｂＺｒxＴｉ(1-x)Ｏ3：以下ＰＺＴと略記）等に関する研究開発により、実用化に向けた物性の研究が進んでいる。
これらの結晶性誘電体膜はペロブスカイト構造と呼ばれる結晶構造を持ち、誘電率はその結晶性に依存することが知られている（例えば、非特許文献１参照。）。ペロブスカイト構造では、結晶性が良いほど高い誘電率を示す。このことはイオン分極の現象として理解されている。各結晶性誘電体の誘電率は結晶性の依存性が大きく一概に提示しがたいが、高誘電率薄膜としての優位性を示す様な結晶性であれば、５０〜１０００程度の誘電率値を示す。
この様な結晶性誘電体膜を用いて容量密度の高い容量素子を形成する場合、結晶性の良い膜を形成する必要が有る。このためには三つの要点がある。
一つは充分に高温で成膜することが重要であり、これは結晶性成長全般に共通なことである。温度と結晶性の関係は材料にも依存するが、例えば、ＳＴＯ、ＢＳＴの場合は、一般にその形成温度は成膜時およびその後の熱処理も含め５００〜８００℃程度であるとの報告が多数出されている。
もう一つの要因は成膜基板の表面材料との格子整合性である。この観点で、結晶性誘電体膜で容量素子の形成を考えた場合、下部電極の表面材料には結晶性誘電体膜との格子整合が良い材料が最適で、一般には白金（Ｐｔ）、ルテニウム（Ｒｕ）の様な金属材料、もしくはルテニウム酸化膜（ＲｕＯ2）、ストロンチウムルテニウム酸化膜（ＳｒＲｕＯ3）等の導電性酸化膜が用いられている。下地との格子定数と格子整合の重要性を示す例の開示もある（例えば、特許文献１参照。）。
しかしながら、この様に格子整合の良い下部電極材料を採用した場合でも、一般に結晶性誘電体膜は成膜初期膜の結晶性が悪く、その後自己格子整合により徐々に結晶性が向上してく傾向が知られている。このため、初期膜の結晶性が低い領域では誘電率が低く、上層の結晶性が向上した領域では誘電率が高い膜質となっている。
ＬＳＩの面積縮小を実現する容量素子の形成方法として、容量素子を配線工程以降の層間に形成することで、容量素子の下部にも例えばトランジスタ等の他の素子を形成することが可能となり有効である。また層間での容量素子の形成では、上下部電極もしくはその一部に既存の配線を使用したＭＩＭ（Metal Insulator Metal）構造を容易に形成することができる。これにより十分に低い配線抵抗を実現し高周波デバイスの用途に有利となる。
ただし、配線工程以降での容量素子形成では、配線の信頼性や他素子の特性変動等の問題により、その形成温度の上限は規制され３５０℃〜４００℃未満で形成する必要がある。上記範囲の形成温度では、高温で形成した結晶性誘電体膜と比較してその結晶性は損なわれ誘電率が低下する。
ペロブスカイト構造を持つ結晶性誘電体の比誘電率の優位性は先述の通りであるが、その形成方法として化学的気相成長（ＣＶＤ）法（例えば、特許文献２参照。）、原子層蒸着（ＡＬＤ）法，ゾルゲル法（例えば、特許文献３参照。）の様に有機材料を使用した技術の開発がされている。
有機材料を使用した成膜方法は優れたステップカバレージを有する特徴がある一方、成膜材料中に含まれる炭素や水素などの有機成分が膜中に残留するという問題がある。例えば、一般的に、有機材料を使用した誘電体膜の形成では、炭素や水素などの不純物がリーク電流を増加させることが知られている。さらに、この様な不純物の残留は結晶成長を阻害する要因となり比誘電率の低下を誘発する。
低温成膜では有機成分の残留がより顕著になるため、高温成膜が必須となる。しかしながら、高温処理を伴うので既存配線工程以降の層間で容量素子を形成することが困難となる。一方、スパッタ法による成膜（例えば、特許文献４参照。）は、残留有機成分の影響を回避することができる点で、結晶成長に有効である。
結晶性誘電体膜は、成膜初期膜の結晶性が悪く、その後自己格子整合により徐々に結晶性が向上していく。結晶性が低い初期膜の領域では誘電率が低く、上層の結晶性が向上した領域では誘電率が高い膜質となっている。また結晶性誘電体膜は、電流リーク特性も結晶性に依存する傾向が知られている。例えば、結晶成誘電体材料としてＢＳＴに注目し成膜温度が高いと誘電率が増加する一方で、リーク電流も増加する実験例が多数紹介されている（例えば、非特許文献２参照。）。つまり初期膜の方がリーク電流を低減する膜質となっていると言える。この傾向は結晶性誘電体膜の形成温度が低いほど顕著となり、低温成膜に優れたＲＦスパッタ法でも同様の傾向が見られる。
結晶性誘電体膜を容量絶縁膜に用いて容量素子を形成する場合、下部電極界面と上部電極界面では結晶性誘電体膜（例えばＢＳＴ等）の結晶性に差が生じ、上部電極界面の結晶性は下部電極界面の結晶性よりも良好になっている。これにより電流リーク特性に印加バイアスの方向依存が現れる。下部電極から電子が注入される方向、すなわち上部電極に正バイアスを印加した状態を順バイアスと表記し、その逆方向に印加した状態を逆バイアスと表記する。
電流リーク特性を評価した容量素子構造を図１１の概略構成断面図に示し、バイアス方向による電子の注入方向を図１３に示し、電流リーク特性のバイアス依存性の例を図１４に示す。
図１１に示すように、ＢＳＴ膜１３０を下部電極１２０と上部電極１４０とで挟む構造を成している。ＢＳＴ膜１３０には、ＲＦスパッタ法により４００℃以下で成膜したＢＳＴ膜が用いられ、下部電極１２０および上部電極１４０に白金（Ｐｔ）が使用されている。また図１３に示すように、バイアス方向と電子の注入方向との関係は、順バイアスの場合には、下部電極１２０側から上部電極１４０側に、逆バイアスの場合には、上部電極１４０側から下部電極１２０側に電子が注入される。このような構造の容量素子で電流リーク特性を評価し、その結果を図１４に示した。
図１４に示すように、電流リーク特性には明らかなバイアス方向依存が見られる。順バイアスを印加した場合には電圧値の上昇とともにリーク電流容量密度に緩やかな上昇傾向が見られるが、逆バイアスを印加した場合には電圧値（絶対値）が上昇とともにリーク電流容量密度が急激に上昇することがわかる。これはＢＳＴの結晶性から整合する傾向である。
また、図１２に、上記測定を行ったＢＳＴ膜１３０の透過型電子顕微鏡（ＴＥＭ）により撮影した断面写真を示す。ＢＳＴ膜１３０の成膜初期の膜、つまり下部電極１２０との界面側では非晶質な膜質であり、ＢＳＴ膜１３０の上層、つまり上部電極１４０との界面側では多結晶状態になっている。
低温で成膜したＢＳＴ等の結晶性誘電体膜は、成膜の初期の膜と上層膜の結晶性の差から電流リーク特性のバイアス依存が顕著に現れる。このように、逆バイアスで電流リークが悪化することは信頼性の面で問題となる。さらにバイアスの方向に依存性があることは、ＲＦ（Radio Frequency）帯域で使用する場合に信号の歪等の観点で問題となる。そこで、この電流リーク特性を改善することが望まれている。そして、容量素子の単位容量の低下を伴わない方法で電流リーク特性を改善することができると、結晶性誘電体膜の特性を損なわずに好適である。
特開平１１−２０４７４５号公報 特開２００２−３５３２０８号公報 特許第３１５２１３５号公報 特開２００３−２２４１２３号公報 Tsuyoshi HORIKAWA, Noboru MIKAMI, Hiromi ITO, Yoshikazu OHNO, Tetsuro MAKITA, Kazunao SATO著 「（Ba0.75Sr0.25）TiO3 Films for 256 Mbit DRAM」ＩＥＩＣＥ（The Institute of Electronics, Information and Communication Engineers）ＴＲＡＮＳ ＥＬＥＣＴＲＯＮ、ｖｏｌ．Ｅ７７−Ｃ，Ｎｏ．３、ｐ．３８５ １９９４年 Tsuyoshi HORIKAWA, Junji TANIMURA, Takaaki KAWAHARA, Mikio YAMAMUKA, Masayoshi TARUTANI, Kouichi ONO著 「Effects of Post-Annealing on Dielectric Properties of (Ba, Sr)TiO3 Thin Films Prepared by Liquid Source Chemical Vapor Deposition」ＩＥＩＣＥ（The Institute of Electronics, Information and Communication Engineers）ＴＲＡＮＳ ＥＬＥＣＴＲＯＮ、ｖｏｌ．Ｅ８１−Ｃ，Ｎｏ．４、ｐ．４９７ １９９８年
解決しようとする問題点は、結晶性誘電体膜を容量絶縁膜に用いた容量素子では、単位容量と電極リーク特性とはトレードオフの関係にあり、単位容量を維持しつつ電流リーク特性を向上させることが困難な点である。
本発明は、単位容量を維持しつつ、逆バイアス領域でのリーク電流を低減して耐圧を向上させることを課題とする。
請求項１に係る本発明は、電極間にペロブスカイト構造を有する結晶性誘電体膜を備えた半導体装置であって、前記結晶性誘電体膜の柱状結晶部分に結晶性が不連続となる不連続面を少なくとも有することを特徴とする。
請求項１に係る本発明では、結晶性誘電体膜の柱状結晶部分に結晶性が不連続となる不連続面を少なくとも有することから、例えば、一方の電極に逆バイアスを印加した場合に、不連続面で逆バイアスを印加した電極からこの電極に対向する電極側への電子注入が阻止されるようになるので、電流リークが低減される。
請求項８に係る本発明は、電極間にペロブスカイト構造を有する結晶性誘電体膜を備えた半導体装置の製造方法であって、前記結晶性誘電体膜を形成する際に、前記結晶性誘電体膜の柱状結晶部分に結晶性が不連続となる不連続面を形成することを特徴とする。
請求項８に係る本発明では、結晶性誘電体膜を形成する際に、結晶性誘電体膜の柱状結晶部分に結晶性が不連続となる不連続面を形成することから、例えば、一方の電極に逆バイアスを印加した場合に、不連続面で逆バイアスを印加した電極からこの電極に対向する電極側への電子注入が阻止される結晶性誘電体膜が形成されるので、電流リークが低減される半導体装置が製造される。
請求項１に係る本発明によれば、ペロブスカイト構造を持つ結晶性誘電体膜の柱状結晶領域に、結晶性が不連続となる不連続面を有するため、同一の膜厚でかつ単層で成膜したものと比較して、リーク電流を低減することができるので、信頼性の高い容量素子とすることができるという利点がある。また、不連続面の上層を結晶性誘電体膜（例えば多結晶膜）とすることで、単位容量の劣化を伴うことなくリーク電流の低減が可能となる。また、逆バイアス印加時におけるリーク電流が低減され、順バイアス印加時および逆バイアス印加時ともに、ほぼ同等のリーク特性とすることができるので、容量素子の信頼性の向上のみならず、ＲＦ（Radio Frequency）帯域で使用する場合に信号の歪が抑制された安定した特性が得られる。
請求項８に係る本発明によれば、ペロブスカイト構造を持つ結晶性誘電体膜の柱状結晶領域に、結晶性が不連続となる不連続面を形成するため、同一の膜厚でかつ単層で成膜したものと比較して、リーク電流を低減することができるので、信頼性の高い容量素子を形成することができる。また、不連続面の上層を結晶性誘電体膜（例えば多結晶膜）で形成することで、単位容量の劣化を伴うことなくリーク電流が低減される容量素子の形成が可能となる。また、製造された半導体装置では、逆バイアス印加時におけるリーク電流が低減され、順バイアス印加時および逆バイアス印加時ともに、ほぼ同等のリーク特性となるので、容量素子の信頼性の向上のみならず、ＲＦ（Radio Frequency）帯域で使用する場合に信号の歪が抑制された安定した特性が得られる。
請求項１に係る本発明の実施例（第１実施例）を、図１及び図２によって説明する。図１は、容量素子の一例としてキャパシタを示す模式断面図であり、図２は、図１のＡ部拡大ＴＥＭ写真を示す。
図１および図２に示すように、基盤１０上に第１電極２０が形成されている。この第１電極２０の少なくとも表面は、容量絶縁膜３０を結晶成長させる際に格子整合させることを考慮して、白金（Ｐｔ）、ルテニウム（Ｒｕ）等の金属材料、アルミニウム（Ａｌ）にニッケル（Ｎｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）等の少なくとも一種を混入して、格子定数を整合させた合金材料、もしくはルテニウム酸化物（ＲｕＯ2）、ストロンチウムルテニウム酸化物（ＳｒＲｕＯ3）、ランタン系酸化物（例えばＬａ(x-1)ＳｒxＭｎＯ3）などの導電性酸化物で形成されていることが好ましい。なお、上記基盤１０は、集積回路が形成されたものでよく、例えば第１電極２０の下層にトランジスタ等の素子、配線等が形成されていてもよい。また、上記第１電極２０の下地は、絶縁膜（図示せず）が望ましく、例えば化学的機械研磨（ＣＭＰ）等による平坦化処理を施した絶縁膜が望ましい。
上記第１電極２０上に容量絶縁膜３０が形成されている。この容量絶縁膜３０は、主としてペロブスカイト構造を有する結晶性誘電体膜で構成され、例えば、チタン酸ストロンチウム（ＳｒＴｉＯ3：以下ＳＴＯと略記）、チタン酸バリウムチウム（ＢａＴｉＯ3：以下ＢＴＯと略記）、チタン酸バリウムストロンチウム（ＢａxＳｒ(1-x)ＴｉＯ3：以下ＢＳＴと略記）、チタン酸ジルコニウム鉛（ＰｂＺｒxＴｉ(1-x)Ｏ3：以下ＰＺＴと略記）等で形成されている。以下の説明では、一例として、ＢＳＴで説明する。この容量絶縁膜３０にＢＳＴを用いた場合、その膜厚を例えば１００ｎｍとした。そして、上記容量絶縁膜３０の成膜温度は、それ以前に形成したトランジスタや配線の信頼性の劣化や特性変動への懸念が無い温度であることが重要である。これは基盤構造にも依存するが、一般には３５０℃〜４００℃以下である。
上記容量絶縁膜３０中には、結晶性誘電体膜の柱状結晶部分に結晶性が不連続となる不連続面３３が形成されている。すなわち、容量絶縁膜３０の主要部は、結晶性誘電体膜の第１層（以下、第１層という）３２、不連続面３３、結晶性誘電体膜の第２層（以下、第２層という）３４の積層構造となっている。また、第１層３２の下部には、第１層３２を成長させるときに生成される非晶質層３１が形成されている。したがって、容量絶縁膜３０は、実質的に、非晶質層３１を含む膜になる。
上記容量絶縁膜３０上には、第２電極４０が形成されている。この第２電極４０の少なくとも容量絶縁膜３０側は、容量絶縁膜３０と格子整合性のよい膜で形成されている。このような膜の材料としては、例えば、白金（Ｐｔ）、ルテニウム（Ｒｕ）等の金属材料、アルミニウム（Ａｌ）にニッケル（Ｎｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）等の少なくとも一種を混入して、格子定数を整合させた合金材料、もしくはルテニウム酸化物（ＲｕＯ2）、ストロンチウムルテニウム酸化物（ＳｒＲｕＯ3）、ランタン系酸化物（例えばＬａ(x-1)ＳｒxＭｎＯ3）などの導電性酸化物がある。
したがって、上記第１電極２０、第２電極４０は、全体が上記金属材料もしくは導電性酸化物で形成されていてもよい。
上記容量絶縁膜３０を４００℃以下の温度で成膜した場合、成膜の初期に形成される膜の結晶性が悪くなるが、成膜が進むと徐々に結晶性が向上する。したがって、容量絶縁膜３０の最下層（第１電極２０側）は非晶質層３１となっている。この非晶質層３１によって、リーク電流のバイアス依存が現れる。また、容量絶縁膜３０の結晶性誘電体膜は、極端な低温（例えば、５０℃以下）では、その後の結晶成長が非常に遅くなるか、進行しなくなる。そこで、結晶性誘電体膜の高誘電性の利点を得るためには、後処理を含む成膜温度は２００℃以上が好ましい。
上記半導体装置１では、逆バイアスのリーク電流を低減するために、不連続面３３を介した結晶性誘電体膜の第１層３２および第２層３４の積層構造とした。すなわち、第１層３２乃至第２層３４の柱状結晶中に不連続面３３が形成されている。ここで、前記図１１に示した不連続面を形成していない従来技術の構造と、本発明の半導体装置１の構造について、リーク電流容量密度と電圧の関係を調べた。
その結果を図３によって説明する。なお、どちらも、結晶性誘電体膜にＢＳＴ膜を用いた。そして従来技術の構造では結晶性誘電体膜の膜厚を１００ｎｍとした。また本発明の結晶性誘電体膜は、第１層３２の厚さが７０ｎｍ、第２層膜３４の厚さが３０ｎｍとして、総膜厚を１００ｎｍとした。なお、成膜初期に形成される非晶質層はどちらも同等の厚さとした。
図３に示すように、順バイアスを印加した場合では、従来技術の構造も本発明の構造もほぼ同等なリーク電流特性を示したが、逆バイアスを印加した場合では、本発明の構造においてリーク電流特性のバイアス依存性が改善され、ほぼ順バイアスを印加したときとほぼ同レベルのリーク電流特性が得られた。ここでリーク耐圧を、順バイアス、逆バイアスのどちらかが１×１０-2（１Ｅ−２）ｎＡ／ｐＦのリーク電流容量密度に到達する電圧と定義すると、従来技術の構造では１５Ｖ程度であるが半導体装置１では３０Ｖ（絶対値）以上を得ることができる。
ここで、不連続面３３の上下に形成されている第１層３２および第２層３４の結晶構造を調べた。その結果を図４によって説明する。図４（１）は容量絶縁膜３０の断面のＴＥＭ写真（明視野画像）であり、図４（２）は容量絶縁膜３０の断面のＴＥＭ写真（暗視野画像）であり、図４（３）は（１）図中のＡ部の電子線回折写真であり、図４（４）は（１）図中のＢ部の電子線回折写真である。
図４に示すように、Ａ部は第１層３２の部分であり、Ｂ部は第２層３２の部分であり、ＴＥＭ写真にて第１層３２と第２層３３との間に形成されている不連続面３３の上下領域の２点を観察したものである。図４（３）、（４）から明らかなように、両観察点とも回折点を持つことから、共に結晶化していることが分かり、さらに回折パターンに明らかな相違が見られるので、第１層３２と第２層３４とでは、結晶方位に差が有ることがわかる。このように、不連続面３３を境界として、結晶性誘電体膜の結晶方位が異なることで不連続面３３が形成されていてもよい。また図４（２）に示した暗視野像により、電子線回折で注目した隣の柱状結晶でも不連続面の上下で明確なコントラストの差が見られ結晶方位に差があることが判る。
このように、不連続面３３の上側に形成される第２層３４が結晶構造を有する結晶性誘電体膜からなり、第１層３２に対して第２層３４の少なくとも一部（言い換えれば第２層３４に対して第１層３２の少なくとも一部）の領域が結晶方位の異なる領域を有することで、不連続面３３は形成されってもよい。そして第１層３２と第２層３４との境界全域に不連続面３３が形成されることにより、リーク耐圧をより向上させることができる。
また、不連続面を境にして上層も下層も結晶化している積層構造の利点として、単位容量が低下しないことが挙げられる。ここで、従来技術の構造と本発明の半導体装置とを、単位容量とリーク耐圧において比較した。その結果を図５によって説明する。
図５に示すように、本発明の半導体装置（図面黒塗りの丸および四角で示す）では、単位容量が従来構造とほぼ同等のレベルにある一方で、従来構造（図面白抜きの丸および四角で示す）では１５Ｖ程度であったリーク耐圧が３０Ｖ程度に向上していることが判る。
また不連続面３３を形成する位置によって、逆バイアス印加時のリーク電流の低減効果は異なる。具体的には不連続面３３より上の結晶性誘電体膜の膜厚には最低必要膜厚が存在する。そこで、リーク耐圧と結晶性誘電体膜の第２層の膜厚の関係を調べた。その結果を図６に示す。図６では、縦軸にリーク耐圧を示し、横軸に第２層の膜厚を示した。また、結晶性誘電体膜にはＢＳＴを用い、第１層と第２層とを合わせた膜厚を１００ｎｍとして、第２層の膜厚を変化させて、リーク耐圧を測定した。また、リーク耐圧は、前記の定義同様に、順バイアスもしくは逆バイアスのどちらかが１×１０-2ｎＡ／ｐＦのリーク電流容量密度に到達する電圧とした。
図６に示すように、第２層の膜厚が厚くなるにしたがい、リーク耐圧が向上し、第２層の膜厚が２０ｎｍではリーク耐圧が２７Ｖ程度となることが判る。したがって、第２層の最低膜厚は２０ｎｍ以上であれば、逆バイアスのリーク電流を効果的に低減することが可能となる。なお、第２層の膜厚が０の場合は、第１層のみの場合であり従来構造を示している。このときのリーク耐圧は１５Ｖ程度であり、第１層と第２層との間に不連続面を設けて第２層の膜厚を２０ｎｍ以上とすることで、リーク耐圧は従来構造のおよそ２倍に向上される。この第２層の膜厚の上限は、結晶性誘電体膜を容量素子の誘電体膜として用いることを考慮すると、一般的に容量絶縁膜として機能する膜厚は２００ｎｍ以下であることから、結晶性誘電体膜の総膜厚が２００ｎｍ以下となる膜厚とする。ちなみに、第１層が７０ｎｍの厚さに形成されている場合には、第２層は１３０ｎｍ以下となる。
また、第２層の膜厚は、第１層の膜厚に対して厚くなる、すなわち第２層が占める割合が多くなるほど、リーク耐圧が向上する。前記図６に示すように、第１層と第２層の膜厚を合わせた総膜厚の少なくとも２０％以上の膜厚を有することが好ましい。
また、第１層３２を成膜する際には、第１電極２０上に非晶質膜３１が形成される。この非晶質膜３１は、誘電率を低下させることから薄い方が望ましいが、リーク耐圧の点からはある程度の膜厚があったほうが望ましい。そこで、リーク耐圧と非晶質層の膜厚の関係を調べ、図７に示す。また、リーク耐圧は、前記の定義同様に、順バイアスもしくは逆バイアスのどちらかが１×１０-2ｎＡ／ｐＦのリーク電流容量密度に到達する電圧とした。
図７に示すように、非晶質層の膜厚が２８ｎｍでリーク耐圧が３０Ｖに達することが判る。したがって、非晶質層の膜厚は、リーク耐圧に関しては３０ｎｍ程度あれば十分であり、それ以下であっても、前述したように、不連続面を形成することで３０Ｖ程度のリーク耐圧を確保することができる。また、このような非晶質層３１が形成されるのは、４００℃以下の低温成膜により結晶性誘電体膜を成膜したことが原因である。重要なのはペロブスカイト構造を持つ結晶性誘電体膜の柱状結晶中に不連続な面を有する積層構造とすることで、リーク電流の低減を実現することである。したがって、結晶性誘電体膜の高温成膜における柱状結晶でも不連続面を形成することで同様の効果が導ける。
その手法として、不連続面を複数面に形成することがある。また結晶性誘電体膜と同様なる成分元素からなる非晶質層で形成すること、金属膜もしくは導電性化合物膜等の金属系導電膜で形成すること、等がリーク耐圧を確実に確保する上で効果的である。これらについては、以下に説明する。
まず、不連続面を複数層に形成する本発明の半導体装置に係る第２実施例を、図８の概略構成を示した模式断面図によって説明する。図８に示す構造は、不連続面が複数層に形成された一例であって、ここでは、例えば不連続面が２層に形成された例を示す。
前述までの説明では、不連続面を境に結晶性誘電体膜を２層に形成する積層構造を説明したが、不連続面の積層数を増やしても同様の効果が得られる。さらに前述の実施例では低温成膜の例を記述したが、本発明で重要なのは、ペロブスカイト構造を持つ結晶性誘電体膜の柱状結晶中に不連続面を形成した積層構造とすることで、リーク電流の低減を実現することである。したがって、高温成膜における柱状結晶でも同様の効果が導ける。例えば、図８に示すように、非晶質層３１が形成されない高温成膜の場合、膜厚方向全域に柱状結晶が成長される。そして、第１電極２０および第２電極４０付近に不連続面６１、６２を形成することで単位容量を維持しつつ、両バイアスでのリーク電流を低減することが可能となる。以下、構成を具体的に説明する。
基盤１０上に第１電極２０が形成されている。この第１電極２０の少なくとも表面は、容量絶縁膜５０を結晶成長させる際に格子整合させることを考慮して、白金（Ｐｔ）、ルテニウム（Ｒｕ）等の金属材料、アルミニウム（Ａｌ）にニッケル（Ｎｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）等の少なくとも一種を混入して、格子定数を整合させた合金材料、もしくはルテニウム酸化物（ＲｕＯ2）、ストロンチウムルテニウム酸化物（ＳｒＲｕＯ3）、ランタン系酸化物（例えばＬａ(x-1)ＳｒxＭｎＯ3）などの導電性酸化物で形成されていることが好ましい。なお、上記基盤１０は、集積回路が形成されたものでよく、例えば第１電極２０の下層にトランジスタ等の素子、配線等が形成されていてもよい。また、上記第１電極２０の下地は、絶縁膜（図示せず）が望ましく、例えば化学的機械研磨（ＣＭＰ）等による平坦化処理を施した絶縁膜が望ましい。
上記第１電極２０上に容量絶縁膜５０が形成されている。この容量絶縁膜５０は、主としてペロブスカイト構造を有する結晶性誘電体膜で構成され、例えば、チタン酸ストロンチウム（ＳｒＴｉＯ3：以下ＳＴＯと略記）、チタン酸バリウムチウム（ＢａＴｉＯ3：以下ＢＴＯと略記）、チタン酸バリウムストロンチウム（ＢａxＳｒ(1-x)ＴｉＯ3：以下ＢＳＴと略記）、チタン酸ジルコニウム鉛（ＰｂＺｒxＴｉ(1-x)Ｏ3：以下ＰＺＴと略記）等で形成されている。以下の説明では、一例として、ＢＳＴで説明する。この容量絶縁膜５０にＢＳＴを用いた場合、その膜厚を例えば１００ｎｍとした。そして、上記容量絶縁膜５０の成膜温度は、それ以前に形成したトランジスタや配線の信頼性の劣化や特性変動への懸念が無い温度であることが重要である。これは基盤構造にも依存するが、一般には３５０℃〜４００℃以下である。
上記容量絶縁膜５０中には、結晶性誘電体膜の柱状結晶部分に結晶性が不連続となる複数層（ここでは２層）の不連続面６１、６２が第１電極２０、第２電極４０の近くに形成されている。この不連続面面６１、６２の形成位置は、前記図６によって説明したのと同様に、第１電極２０、第２電極４０から２０ｎｍ以上離間された位置とする。
このように、容量絶縁膜５０の主要部は、結晶性誘電体膜の第１層（以下、第１層という）５１、不連続面６１、結晶性誘電体膜の第２層（以下、第２層という）５２、不連続面６２、結晶性誘電体膜の第３層（以下、第３層という）５３の積層構造となっている。
上記容量絶縁膜５０上には、第２電極４０が形成されている。この第２電極４０の少なくとも容量絶縁膜５０側は、容量絶縁膜５０と格子整合性のよい膜で形成されている。このような膜の材料としては、例えば、白金（Ｐｔ）、ルテニウム（Ｒｕ）等の金属材料、アルミニウム（Ａｌ）にニッケル（Ｎｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）等の少なくとも一種を混入して、格子定数を整合させた合金材料、もしくはルテニウム酸化物（ＲｕＯ2）、ストロンチウムルテニウム酸化物（ＳｒＲｕＯ3）、ランタン系酸化物（例えばＬａ(x-1)ＳｒxＭｎＯ3）などの導電性酸化物がある。
したがって、上記第１電極２０、第２電極４０は、全体が上記金属材料もしくは導電性酸化物で形成されていてもよい。
上記半導体装置２では、逆バイアスのリーク電流を低減するために、不連続面６１、６２を介した結晶性誘電体膜の第１層５１、第２層５２および第３層５３の積層構造とした。すなわち、第１層５１乃至第３層５３の柱状結晶中に不連続面６１、６２が形成されている。このため、不連続面６１、６２によってリーク耐圧が向上されるとともに、第１層５１乃至第３層５３が結晶性誘電体膜で形成されていることから、容量絶縁膜５０を単層の結晶性誘電体膜で結晶した構造と比較して、単位容量の低減がほとんどない。
次に、本発明の半導体装置に係る第３実施例を図９の概略構成を示した模式断面図によって説明する。図９に示す構造は、不連続面が非晶質層で形成された一例である。
図９に示すように、基盤１０上に第１電極２０が形成されている。この第１電極２０の少なくとも表面は、容量絶縁膜３０を結晶成長させる際に格子整合させることを考慮して、白金（Ｐｔ）、ルテニウム（Ｒｕ）等の金属材料、アルミニウム（Ａｌ）にニッケル（Ｎｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）等の少なくとも一種を混入して、格子定数を整合させた合金材料、もしくはルテニウム酸化物（ＲｕＯ2）、ストロンチウムルテニウム酸化物（ＳｒＲｕＯ3）、ランタン系酸化物（例えばＬａ(x-1)ＳｒxＭｎＯ3）などの導電性酸化物で形成されていることが好ましい。なお、上記基盤１０は、集積回路が形成されたものでよく、例えば第１電極２０の下層にトランジスタ等の素子、配線等が形成されていてもよい。また、上記第１電極２０の下地は、絶縁膜（図示せず）が望ましく、例えば化学的機械研磨（ＣＭＰ）等による平坦化処理を施した絶縁膜が望ましい。
上記第１電極２０上に容量絶縁膜３０が形成されている。この容量絶縁膜３０は、主としてペロブスカイト構造を有する結晶性誘電体膜で構成され、例えば、チタン酸ストロンチウム（ＳｒＴｉＯ3：以下ＳＴＯと略記）、チタン酸バリウムチウム（ＢａＴｉＯ3：以下ＢＴＯと略記）、チタン酸バリウムストロンチウム（ＢａxＳｒ(1-x)ＴｉＯ3：以下ＢＳＴと略記）、チタン酸ジルコニウム鉛（ＰｂＺｒxＴｉ(1-x)Ｏ3：以下ＰＺＴと略記）等で形成されている。以下の説明では、一例として、ＢＳＴで説明する。この容量絶縁膜３０にＢＳＴを用いた場合、その膜厚を例えば１００ｎｍとした。そして、上記容量絶縁膜３０の成膜温度は、それ以前に形成したトランジスタや配線の信頼性の劣化や特性変動への懸念が無い温度であることが重要である。これは基盤構造にも依存するが、一般には３５０℃〜４００℃以下である。
上記容量絶縁膜３０中には、結晶性誘電体膜の柱状結晶部分に結晶性が不連続となる不連続面に非晶質層３５が形成されている。この非晶質層３５は、結晶性誘電体膜と同様な構成元素からなる非晶質膜である。このように、容量絶縁膜３０の主要部は、結晶性誘電体膜の第１層３２、非晶質層３５、結晶性誘電体膜の第２層３４の積層構造となっている。
上記容量絶縁膜３０上には、第２電極４０が形成されている。この第２電極４０の少なくとも容量絶縁膜３０側は、容量絶縁膜３０と格子整合性のよい膜で形成されている。このような膜の材料としては、例えば、白金（Ｐｔ）、ルテニウム（Ｒｕ）等の金属材料、アルミニウム（Ａｌ）にニッケル（Ｎｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）等の少なくとも一種を混入して、格子定数を整合させた合金材料、もしくはルテニウム酸化物（ＲｕＯ2）、ストロンチウムルテニウム酸化物（ＳｒＲｕＯ3）、ランタン系酸化物（例えばＬａ(x-1)ＳｒxＭｎＯ3）などの導電性酸化物がある。
したがって、上記第１電極２０、第２電極４０は、全体が上記金属材料もしくは導電性酸化物で形成されていてもよい。
上記半導体装置３では、逆バイアスのリーク電流を低減するために、不連続面となる非晶質層３５を介した結晶性誘電体膜の第１層３２および第２層３４の積層構造とした。すなわち、第１層３２乃至第２層３４の柱状結晶中に不連続面となる非晶質層３５が形成されている。このため、非晶質層３５によってリーク耐圧が向上されるとともに、第１層３２乃至第２層３４が結晶性誘電体膜で形成されていることから、容量絶縁膜３０を単層の結晶性誘電体膜で結晶した構造と比較して、単位容量の低減がほとんどない。
次に、本発明の半導体装置に係る第４実施例を図１０の概略構成を示した模式断面図によって説明する。図１０に示す構造は、不連続面が金属系導電膜で形成された一例である。
図１０に示すように、基盤１０上に第１電極２０が形成されている。この第１電極２０の少なくとも表面は、容量絶縁膜３０を結晶成長させる際に格子整合させることを考慮して、白金（Ｐｔ）、ルテニウム（Ｒｕ）等の金属材料、アルミニウム（Ａｌ）にニッケル（Ｎｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）等の少なくとも一種を混入して、格子定数を整合させた合金材料、もしくはルテニウム酸化物（ＲｕＯ2）、ストロンチウムルテニウム酸化物（ＳｒＲｕＯ3）、ランタン系酸化物（例えばＬａ(x-1)ＳｒxＭｎＯ3）などの導電性酸化物で形成されていることが好ましい。なお、上記基盤１０は、集積回路が形成されたものでよく、例えば第１電極２０の下層にトランジスタ等の素子、配線等が形成されていてもよい。また、上記第１電極２０の下地は、絶縁膜（図示せず）が望ましく、例えば化学的機械研磨（ＣＭＰ）等による平坦化処理を施した絶縁膜が望ましい。
上記第１電極２０上に容量絶縁膜３０が形成されている。この容量絶縁膜３０は、主としてペロブスカイト構造を有する結晶性誘電体膜で構成され、例えば、チタン酸ストロンチウム（ＳｒＴｉＯ3：以下ＳＴＯと略記）、チタン酸バリウムチウム（ＢａＴｉＯ3：以下ＢＴＯと略記）、チタン酸バリウムストロンチウム（ＢａxＳｒ(1-x)ＴｉＯ3：以下ＢＳＴと略記）、チタン酸ジルコニウム鉛（ＰｂＺｒxＴｉ(1-x)Ｏ3：以下ＰＺＴと略記）等で形成されている。以下の説明では、一例として、ＢＳＴで説明する。この容量絶縁膜３０にＢＳＴを用いた場合、その膜厚を例えば１００ｎｍとした。そして、上記容量絶縁膜３０の成膜温度は、それ以前に形成したトランジスタや配線の信頼性の劣化や特性変動への懸念が無い温度であることが重要である。これは基盤構造にも依存するが、一般には３５０℃〜４００℃以下である。
上記容量絶縁膜３０中には、結晶性誘電体膜の柱状結晶部分に結晶性が不連続となる不連続面に金属系導電膜３６が形成されている。この金属系導電膜３６は、例えば金属膜、導電性酸化膜等で形成されている。例えば、白金（Ｐｔ）、ルテニウム（Ｒｕ）等の金属材料、アルミニウム（Ａｌ）にニッケル（Ｎｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）等の少なくとも一種を混入して、格子定数を整合させた合金材料、もしくはルテニウム酸化物（ＲｕＯ2）、ストロンチウムルテニウム酸化物（ＳｒＲｕＯ3）、ランタン系酸化物（例えばＬａ(x-1)ＳｒxＭｎＯ3）などの導電性酸化物がある。
このように、容量絶縁膜３０の主要部は、結晶性誘電体膜の第１層３２、金属系導電膜３６、結晶性誘電体膜の第２層３４の積層構造となっている。
上記容量絶縁膜３０上には、第２電極４０が形成されている。この第２電極４０の少なくとも容量絶縁膜３０側は、容量絶縁膜３０と格子整合性のよい膜で形成されている。このような膜の材料としては、例えば、白金（Ｐｔ）、ルテニウム（Ｒｕ）等の金属材料、アルミニウム（Ａｌ）にニッケル（Ｎｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）等の少なくとも一種を混入して、格子定数を整合させた合金材料、もしくはルテニウム酸化物（ＲｕＯ2）、ストロンチウムルテニウム酸化物（ＳｒＲｕＯ3）、ランタン系酸化物（例えばＬａ(x-1)ＳｒxＭｎＯ3）などの導電性酸化物がある。
したがって、上記第１電極２０、第２電極４０は、全体が上記金属材料もしくは導電性酸化物で形成されていてもよい。
上記半導体装置４では、逆バイアスのリーク電流を低減するために、不連続面となる金属系導電膜３５を介した結晶性誘電体膜の第１層３２および第２層３４の積層構造とした。すなわち、第１層３２乃至第２層３４の柱状結晶中に不連続面となる金属系導電膜３６が形成されている。このため、金属系導電膜３６によってリーク耐圧が向上されるとともに、第１層３２乃至第２層３４が結晶性誘電体膜で形成されていることから、容量絶縁膜３０を単層の結晶性誘電体膜で結晶した構造と比較して、単位容量の低減がほとんどない。
次に、請求項８に係る本発明の実施例（第５実施例）を、前記図１によって説明する。
図１に示すように、基盤１０上に第１電極２０を形成する。この第１電極２０の少なくとも表面は、容量絶縁膜３０を結晶成長させる際に格子整合させることを考慮して、白金（Ｐｔ）、ルテニウム（Ｒｕ）等の金属材料、アルミニウム（Ａｌ）にニッケル（Ｎｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）等の少なくとも一種を混入して、格子定数を整合させた合金材料、もしくはルテニウム酸化物（ＲｕＯ2）、ストロンチウムルテニウム酸化物（ＳｒＲｕＯ3）、ランタン系酸化物（例えばＬａ(x-1)ＳｒxＭｎＯ3）などの導電性酸化物で形成する。なお、上記基盤１０は、集積回路が形成されたものでよく、例えば第１電極２０の下層にトランジスタ等の素子、配線等が形成されていてもよい。また、上記第１電極２０の下地は、絶縁膜（図示せず）が望ましく、例えば化学的機械研磨（ＣＭＰ）等による平坦化処理を施した絶縁膜が望ましい。
次いで、上記第１電極２０上に容量絶縁膜３０を形成する。この容量絶縁膜３０は、主としてペロブスカイト構造を有する結晶性誘電体膜で形成され、例えば、チタン酸ストロンチウム（ＳｒＴｉＯ3：以下ＳＴＯと略記）、チタン酸バリウムチウム（ＢａＴｉＯ3：以下ＢＴＯと略記）、チタン酸バリウムストロンチウム（ＢａxＳｒ(1-x)ＴｉＯ3：以下ＢＳＴと略記）、チタン酸ジルコニウム鉛（ＰｂＺｒxＴｉ(1-x)Ｏ3：以下ＰＺＴと略記）等で形成する。以下の説明では、一例として、ＢＳＴで説明する。この容量絶縁膜３０にＢＳＴを用いた場合、その膜厚を例えば１００ｎｍとする。そして、上記容量絶縁膜３０の成膜温度は、それ以前に形成したトランジスタや配線の信頼性の劣化や特性変動への懸念が無い温度であることが重要であるため、基盤構造にも依存するが、一般には３５０℃〜４００℃以下とする。
この様な温度領域で形成したＢＳＴ膜の初期膜の結晶性は悪くその後徐々に結晶性は向上して行き、前記図１４に示したようにリーク電流のバイアス依存が現れるが、極端に低温ではその後の結晶成長も進行しない。この場合、結晶性誘電体膜の高誘電性の利点が得られないので、後処理を含む形成温度は２００℃以上が好ましい。
上記容量絶縁膜３０中には、結晶性誘電体膜の柱状結晶部分に結晶性が不連続となる不連続面３３を形成する。以下、この不連続面３３の形成方法について説明する。
不連続面３３は、結晶性誘電体膜の成膜中に、不連続面を形成する位置で、一旦成膜を停止し、基盤温度を低下させる。このときの温度低下は２０℃程度で十分である。その後再び結晶性誘電体膜を成膜することで得られる。具体的には、以下のような方法がある。
結晶性誘電体膜の成膜処理中は成膜が施される基盤１０を加熱している。そして、成膜を中断した際に、基盤を成膜室の外に搬出し、基盤の温度を低下させる。その後再度基盤を成膜室に搬入して、結晶性誘電体膜の成膜を再開する方法である。基盤を成膜室の外に搬出する工程は、成膜の外まで搬出する方法も有効ではあるが、生産性の観点、基盤の汚染の観点から好ましくは無い。そこで、成膜室からロードロック等の搬送室に搬出して、基盤温度を下げるか、装置内で成膜温度よりも低温の他の処理室に入れるか、基盤を保持するステージを冷却して基盤温度を下げる等の方法が有効である。なお、ステージ温度を下げた場合には、再成膜時にはステージ内の設けられたステージ加熱手段によって加熱可能としておくことが望まれる。
上記基盤温度を低下させる方法では、基盤と結晶性誘電体膜の温度変化にともなって発生する熱収縮、熱膨張等により、成膜を停止した直前の状態を正確に再現することが困難となる。このため、結晶性誘電体膜の成膜を再開した際に、成膜再開前後における結晶性誘電体膜界面に、結晶性の不連続面を効果的に形成することが可能となる。
結晶性誘電体膜を成膜中に、一旦その成膜を停止した後に結晶性誘電体膜の成膜を再開することで、リーク電流を低減する２層構造が形成される要因の一つに、上記説明したように、基盤の実効的な温度変化がある。例えば成膜中にはプラズマ中の電子温度などの影響により基盤表面は成膜開始時よりも温度が上昇する。ここで成膜を一旦停止し、再開する時に、厳密に停止前の基盤表面温度を再現することは極めて困難である。この温度変化が、結晶性誘電体膜の柱状結晶中に不連続面を持つ、積層構造を形成する一要因となる。本実施例に示したリーク耐圧の改善効果を得るためには、成膜を終了してから再開するまでに基盤表面の実効温度を２０度以上低下することが好ましい。
結晶性が不連続な面を有する積層構造を形成する一方法としては、前述したように、結晶性誘電体膜の成膜途中で成膜温度を変更することが有効である。基盤加熱手段に例えば抵抗過熱式のステージヒーターを使用した成膜装置を用いた場合、積層構造中に不連続面を形成する手段を、単なる基盤放置により冷却としたのでは、著しい生産性の悪化が懸念される。例えば基盤冷却のために、３０分放置しても十分なリーク電流の低減効果が得られない場合には、さらなる放置時間を必要とする。この問題を解決する手段として、例えば、熱容量の小さいステージヒーターを使用するか、もしくはステージ内に冷媒（例えば冷却水、冷却ガス、液化ガス等）を流すような冷却効率の高いステージ構造にすることが挙げられる。
また、成膜時と成膜中断時で冷媒流量を可変とする機構や、もしくは冷却ファン等の手段によって成膜中断時の温度変化を大きくすることも有効である。また、成膜中断時に静電チャックをＯＦＦにする、もしくは搬送機構により基盤を一旦ステージから上げるなどの対応をとることによれば、現有装置での対応が可能となる。
一方、効果的に温度変化をもたらす方法の一つにランプ加熱を用いる方法がある。ランプ加熱方式の場合、温度の追従性が良いため、不連続面を効率よく形成する有効な手段となる。具体的には成膜を中断する時にランプの出力を下げるか、一旦消灯にすることで、短時間で効果的に基盤の実効温度を低下させることが可能となる。
さらに高い制御性で不連続面を形成する手段として、結晶性誘電体膜の２層間に結晶性が著しく悪い薄膜層を形成することが有効である。例えば、前記図９によって説明した結晶性誘電体膜（第１層３２、第２層３４）の間に薄膜の非晶質層３５を形成する構造である。
この非晶質層３５を形成する方法としては、例えばＲＦマグネトロンスパッタ装置のＲＦパワーを下げる方法がある。具体的には２／３以下に低下する方法がある。パワーを下げると成膜レートも低下する。このため、非晶質層３５が厚いと生産性は著しく悪化し、また単位容量の低下を抑制しつつ、十分なリーク電流低減効果を得るためには、この非晶質層３５は少なくとも３ｎｍ以上１０ｎｍ以下に形成することが望ましい。この非晶質層３５が３ｎｍよりも薄いと膜厚の制御性が低下し、１０ｎｍよりも厚いと誘電率の低下が大きくなりすぎるようになる。よって、非晶質層３５は上記範囲とすることが好ましい。
また、ＲＦパワー以外のパラメーターでも、非晶質層の形成は可能となる。例えば成膜温度や真空度を変更すことでも有効に非晶質層３５を形成することが可能である。特に極端に真空度を悪化させることで、ターゲットをスパッタするアルゴン（Ａｒ）粒子の入射速度や、ターゲットから放出されたスパッタ粒子のエネルギーが低下するため、結晶性の低い膜を形成することが可能となる。
また、非晶質層より完全な不連続面を形成する方法として、結晶性誘電体膜（第１層３２）の成膜を中断した後に、金属系導電膜３６として、例えば白金（Ｐｔ）、ルテニウム（Ｒｕ）等の金属材料、アルミニウム（Ａｌ）にニッケル（Ｎｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）等の少なくとも一種を混入して、格子定数を整合させた合金材料、もしくはルテニウム酸化物（ＲｕＯ2）、ストロンチウムルテニウム酸化物（ＳｒＲｕＯ3）、ランタン系酸化物（例えばＬａ(x-1)ＳｒxＭｎＯ3）などの導電性酸化物層を形成し、その上に再度、結晶性誘電体膜（第２層３４）を形成することでより顕著な不連続面を形成することが可能となる。この方法は、非晶質層３５を形成した場合に生じる誘電率の低下による単位容量が低下を解消するのに有効である。上記金属系導電膜３６は不連続性を得ることが目的であり、その膜厚は５０ｎｍ以下が望ましく、５ｎｍ程度以下でも金属系導電膜３６が形成されていれば、十分にリーク電流を低下させる効果を得ることができる。
上記各実施例の説明は、結晶性誘電体膜をＢＳＴで結晶した場合について説明したが、その他の結晶性誘電体膜についても、ＢＳＴと同様な効果を得ることができる。
請求項１に係る実施例（第１実施例）を示した模式断面図である。 図１のＡ部拡大ＴＥＭ写真である。 本発明と従来技術とを比較したリーク電流容量密度とバイアスの関係図である。 容量絶縁膜の断面のＴＥＭ写真およびＡ部、Ｂ部の電子線回折写真である。 本発明と従来技術とをリーク耐圧と単位容量を比較した図面である。 リーク耐圧と第２層の膜厚の関係図である。 リーク耐圧と非晶質層の膜厚の関係図である。 本発明の半導体装置に係る第２実施例を示した模式断面である。 本発明の半導体装置に係る第３実施例を示した模式断面図である。 本発明の半導体装置に係る第４実施例を示した模式断面図である。 従来技術の容量素子構造を示した概略構成断面図である。 従来技術の容量素子構造を示したＴＥＭによる断面写真である。 バイアス方向による電子の注入方向をしめした図面である。 従来技術のリーク電流容量密度とバイアスの関係図である。
符号の説明
１…半導体装置、２０…第１電極、３…不連続面、４０…第２電極

Claims (15)

  1. 電極間にペロブスカイト構造を有する結晶性誘電体膜を備えた半導体装置であって、
    前記結晶性誘電体膜の柱状結晶部分に結晶性が不連続となる不連続面を少なくとも有する
    ことを特徴とする半導体装置。
  2. 前記不連続面の上側に積層した領域が結晶構造を有し、
    前記結晶構造を有する領域が少なくとも２０ｎｍ以上、前記結晶性誘電体膜の総膜厚が２００ｎｍ以下となる膜厚を有する
    ことを特徴とする請求項１記載の半導体装置。
  3. 前記不連続面の上側に積層した領域が結晶構造を有し、
    前記不連続面の上側および下側の領域の少なくとも一部に結晶方位の異なる領域を有する
    ことを特徴とする請求項１記載の半導体装置。
  4. 前記不連続面の少なくとも一部が非晶質層で形成されている
    ことを特徴とする請求項１記載の半導体装置。
  5. 前記不連続面の少なくとも一部が金属膜もしくは導電性酸化膜で形成されている
    ことを特徴とする請求項１記載の半導体装置。
  6. 前記不連続面が複数面に形成されている
    ことを特徴とする請求項１記載の半導体装置。
  7. 前記第１電極と前記結晶性誘電体膜との間に非晶質膜が形成されている
    ことを特徴とする請求項１記載の半導体装置。
  8. 電極間にペロブスカイト構造を有する結晶性誘電体膜を形成する工程を備えた半導体装置の製造方法であって、
    前記結晶性誘電体膜を形成する際に、前記結晶性誘電体膜の柱状結晶部分に結晶性が不連続となる不連続面を形成する
    ことを特徴とする半導体装置の製造方法。
  9. 前記結晶性誘電体膜を成膜中に、一旦温度を低減した後に成膜を再開することで、前記不連続面を形成する
    ことを特徴とする請求項８記載の半導体装置の製造方法。
  10. 前記結晶性誘電体膜をＲＦスパッタ法により形成する際に、
    前記結晶性誘電体膜を成膜中に、成膜圧力を変化させることで、前記不連続面を形成する
    ことを特徴とする請求項８記載の半導体装置の製造方法。
  11. 前記不連続面の上側に結晶構造を有する領域を形成し、
    前記不連続面上側および下側の領域の少なくとも一部に結晶方位の異なる領域を形成する
    ことを特徴とする請求項８記載の半導体装置の製造方法。
  12. 前記不連続面の少なくとも一部を非晶質層で形成する
    ことを特徴とする請求項８記載の半導体装置の製造方法。
  13. 前記不連続面の少なくとも一部を金属系導電膜で形成する
    ことを特徴とする請求項８記載の半導体装置の製造方法。
  14. 前記不連続面を複数面に形成する
    ことを特徴とする請求項８記載の半導体装置の製造方法。
  15. 前記不連続面を有する結晶性誘電体膜を４００℃以下の温度で形成し、
    前記第１電極と前記結晶性誘電体膜との間に非晶質膜を形成する
    ことを特徴とする請求項８記載の半導体装置の製造方法。
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