JP2004522314A

JP2004522314A - 界面バッファ層を用いた層状超格子材料を含む集積回路デバイス

Info

Publication number: JP2004522314A
Application number: JP2003511300A
Authority: JP
Inventors: 潔内山
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2001-07-03
Filing date: 2002-07-02
Publication date: 2004-07-22
Also published as: US6605477B2; US20030006440A1; WO2003005433A3; US6489645B1; US20030034509A1; WO2003005433A2

Abstract

集積回路デバイスは、薄膜層状超格子材料層および電極を含む。界面バッファ層は、薄膜層状超格子材料層と電極との間に形成される。界面バッファ層は、１）ビスマスを除くＡサイトまたはＢサイト金属の単純酸化物、および、２）第１の層状超格子材料と異なり、第１の層状超格子材料のＡサイトまたはＢサイト金属と同じ少なくとも１つのＡサイトまたはＢサイト金属を含む第２の層状超格子材料からなる群から選択される。ビスマスを除く酸化物は、複数の金属を含む複合酸化物、または、１つの金属のみを含む単純酸化物である。界面バッファ層は、ストロンチウムタンタレート、ビスマスタンタレート、ストロンチウムニオブタンタレート、ストロンチウムビスマスタンタレートニオベート、酸化チタン、五酸化タンタル、ＡサイトおよびＢサイト金属の他の単純酸化物、および、１つ以上のＡサイトまたはＢサイト金属の他の単純酸化物からなる群から選択される。
【選択図】図１

Description

【０００１】
（技術分野）
本発明は、集積回路に使用される薄膜の分野に関し、詳細には、薄膜層状超格子材料に関する。より詳細には、専用界面バッファ層によって薄膜層状超格子材料の性能を向上させる。
【０００２】
（背景技術）
強誘電体材料の特徴は、印加電界を取り去ったとしても、誘導された分極状態を保持する能力にある。一方向の分極状態を論理「０」の分極状態と特定し、その反対方向の分極状態を論理「１」の分極状態と特定し、この分極状態を検出するために、適切な回路を設けた場合、強誘電体材料を高速不揮発性コンピュータメモリの情報格納媒体として用いることができる。このような強誘電体メモリデバイスは、従来のＤＲＡＭキャパシタ回路の誘電体キャパシタ材料を強誘電体材料で置換え、読み出し回路および書き込み回路、ならびに、強誘電体膜を情報格納媒体として利用するための製造プロセスに適切な変更を行うことによって作製され得ることは公知である。例えば、１９９８年７月２１日にＣｕｃｈｉａｒｏらに付与された米国特許第５，７８４，３１０号を参照されたい。この置き換えにより、ＤＲＡＭセルは、印加電界を取り去ったとしても強誘電体材料内に誘導された分極状態の長期間の保持に起因した、不揮発性メモリセルに換わる。Ｙａｍａｎｏｂｅらに付与された米国特許第５，７８０，８８６号に記載されるように、強誘電体薄膜の不揮発性分極状態に起因して、単一電界効果トランジスタからなる強誘電体メモリセルを作製することもまた可能である。
【０００３】
強誘電体メモリデバイスを使用する際に生じる問題は、薄膜層状超格子材料層の表面に存在する点電荷欠陥が、薄膜の表面に誘導電荷が存在することにより、印加電界と反対の電界が生成し、その結果、印加電界を遮蔽する影響を有することにある。したがって、結晶の強誘電体内部ドメインの中には、ドメインを完全に分極させるに十分な大きさを有する電界に決して晒されないものがある。強誘電体メモリデバイスの分極性能は、この電界遮蔽の結果を受ける。
【０００４】
遮蔽に関連するもっとも深刻な問題（すなわち、強誘電体の疲労問題、リーク電流問題およびインプリント問題）は、１９９８年７月２１日にＣｕｃｈｉａｒｏらに付与された米国特許第５，７８４，３１０号に報告されているように、層状薄膜超格子材料を用いることによって大幅に克服され得る。強誘電体ペロブスカイト状層状薄膜超格子材料は、公知の自己秩序化結晶群である。このような材料は、例えば、１９９６年５月２１日にＡｒａｕｊｏらに付与された米国特許第５，５１９，２３４号に報告されているように、集積回路での使用に適した薄膜に用いられている。用語「ペロブスカイト状」とは、通常、互いに結合した、複数の酸素八面体を指す。主要な単位格子は、通常、大きなＡサイト金属によって規定される立方体内に位置付けられた酸素八面体から形成される。ここで、酸素原子は、立方体の平面の中心を占有し、小さなＢサイト元素は立方体の中心を占有している。Ａサイト元素がない場合にも、酸素八面体が維持され得る場合がある。
【０００５】
薄膜層状超格子材料層の特徴は、層状構造に熱力学的な安定性を見出す能力にある。無秩序な超格子形成金属溶液を熱処理にさらすと、自発的に、ペロブスカイト状八面体と、ビスマス酸化物のような超格子ジェネレータとが相互に並んだ層を有する１つの層状超格子材料化合物を形成する。得られた自己秩序構造は、層の繰り返しに相当する二重の周期性によって超格子を形成する。層状薄膜超格子材料は、自己秩序能を有する。したがって、この層状薄膜超格子材料は、別の堆積ステップで各層を堆積することを必要とする半導体へテロ格子とは異なる。
【０００６】
薄膜層状超格子材料は、従来の材料に比べてはるかに優れた材料であるが、それでもなお従来の集積回路プロセスへ組み込むには問題が残る。例えば、層状超格子材料を最良に結晶化するためには、配線層および半導体等の従来の集積回路コンポーネントにダメージを与え得る高温を必要とする。さらに、これらの材料と従来の集積回路材料との間で化学元素が拡散することによって、層状材料および従来の材料ともに劣化する。さらに、層状超格子材料と従来の集積回路材料との間の界面に関わる問題が多い。すなわち、層状超格子材料のうち、ビスマスのような高揮発性元素が気化することにより、層状超格子材料中の揮発性元素の欠損が生じ、その結果、欠陥となり得る。遮蔽、表面粗さ、接着性の問題もまたこれらの界面で起こり得る。このような問題によって、現在の強誘電体メモリは、通常、強誘電体材料が絶縁体厚層によって従来の材料から分離された状態で作製されている。当然のことながら、これは、メモリをかさ高くし、メモリ密度を低下させる。
【０００７】
ビスマス欠損問題の解決策として、層状超格子材料と従来の集積回路コンポーネントとの間にビスマス酸化物およびＳｒ_３Ｂｉ_２Ｏ_６バッファ層が提案されている。Ｈ．Ｙａｍａｗａｋｉ、Ｓ．Ｍｉｙａｇａｋｉ、Ｔ．ＥｓｈｉｔａおよびＹ．Ａｒｉｍｏｔｏの「ＵｌｔｒａＴｈｉｎＳｒＢｉ_２Ｔａ_２Ｏ_９ＦｅｒｒｏｅｌｅｃｔｒｉｃＦｉｌｍｓＧｒｏｗｎＢｙＬｉｑｕｉｄＳｏｕｒｃｅＣＶＤＵｓｉｎｇＢｉＯｘＢｕｆｆｅｒＬａｙｅｒｓ」、ＥｘｔｅｎｄｅｄＡｂｓｔｒａｃｔｓ、１９９８Ｉｎｔｅｒ．Ｃｏｎｆ．ｏｎＳｏｌｉｄＳｔａｔｅＤｅｖｉｃｅｓａｎｄＭａｔｅｒｉａｌｓ、１９９８、ｐｐ．１０２〜１０３、および、２００１年２月２７日にＴａｋａｓｈｉＨａｓｅに付与された米国特許第６，１９４，２２７Ｂ１号を参照されたい。材料の解析によってこのようなバッファ層がビスマス欠損問題を解決するということが分かったが、上述した他の問題が依然として残っており、このようなバッファ層を用いて作製される層状超格子材料の電気特性には顕著な改善はなかった。
【０００８】
また、以下のことも知られている。層状薄膜超格子材料の分極率は、化学量論組成の前駆体を用いた場合には、低下する。これは、ビスマス等のいくつかの元素がより揮発性であり、乾燥ステップおよびアニーリングステップ中に材料から不均一に除去されるためである。したがって、乾燥ステップおよびアニーリングステップ後に、得られる材料がほぼ化学量論組成となるように、これら不揮発性元素を過剰に用いた前駆体が用いられる場合が多い。また、基本的に化学量論組成の最終的な層状超格子材料が得られるように、ビスマス傾斜が用いられる。例えば、１９９５年８月８日にＷａｔａｎａｂｅらに付与された米国特許第５，４３９，８４５号を参照されたい。傾斜を用いたデバイスは向上した分極率を示すが、これらのデバイスは、多層からなるため比較的厚くされる必要がある。その結果、薄膜超格子材料メモリの密度が低くなる。
【０００９】
より大きな残留分極値を得、かつ、薄膜超格子材料層と従来の材料との間の界面を改善する必要性がなおも存在する。これらの問題を解決すれば、薄膜超格子材料メモリの密度を増加させ、薄膜超格子材料を含む他の集積回路およびより信頼性の高いメモリが得られる。
【００１０】
（発明の開示）
本発明は、従来技術から前進したものであって、増大した残留分極値を有する改善された薄膜強誘電体デバイスを提供することによって上述の問題を克服する。これらの改良は、電極と薄膜超格子材料層との間に界面バッファ層を用いることによって得られる。本発明による集積回路メモリデバイスは、薄膜超格子材料層を支持する基板を含む。薄膜超格子材料層は、界面バッファ層によって上面および下面の一方または両方と「接触」した状態である。好ましくは、界面バッファ層は、非強誘電体材料である。界面バッファ層は、好ましくは、下部電極の上に直接配置されるか、または、上部電極の下に直接配置されるか、あるいはその両方である。界面バッファ層は、好ましくは、少なくとも３ナノメートル（ｎｍ）厚であり、好ましくは、電極と第１の薄膜超格子材料層との両方と直接接触するように存在する。好ましくは、界面バッファ層は、１）ビスマスを除くＡサイト金属またはＢサイト金属の単純酸化物、および、２）第１の層状超格子材料と異なり、かつ、第１の層状超格子材料のＡサイト金属またはＢサイト金属と同じである少なくとも１つのＡサイト金属またはＢサイト金属を含む第２の層状超格子材料からなる群から選択される。ここで、「単純酸化物」は、層状構造を有するのではなく、単一の繰り返し単位格子からなる結晶構造を有する。ビスマスを除く単純酸化物は、複数の金属を含む単純酸化物であるか、または、１つの金属のみを含む単純酸化物であり得る。もっとも好ましくは、界面バッファ層は、ストロンチウムタンタレート、ビスマスタンタレート、ストロンチウムニオブタンタレート、ストロンチウムビスマスタンタレートニオベート、酸化チタン、五酸化タンタル、Ａサイト金属およびＢサイト金属の他の単純酸化物、および、１つ以上のＡサイト金属またはＢサイト金属の他の単純酸化物からなる群から選択される。上述のコンテキスト内の「異なる」とは、第１の層状超格子材料と比較した場合に、第２の層状超格子材料中のＡサイト元素およびＢサイト元素に関する化学元素または化学量論組成のいずれかが、異なることを意味する。「異なる」とは、ビスマス量または他の層状超格子ジェネレータ材料が異なるのみである場合は含まない。
【００１１】
界面バッファ層の厚さは、好ましくは、寄生容量に伴う深刻な問題を避けるに十分な薄さにしつつ、適切な欠陥補償を提供するためには、３ｎｍ〜３０ｎｍの範囲であり、もっとも好ましくは、５ｎｍ〜２０ｎｍの範囲である。
【００１２】
本発明は、第１の薄膜層状超格子材料層および電極を支持する基板を備えた集積回路デバイスを提供する。上記集積回路デバイスは、第１の薄膜層状超格子材料層と電極との間に挟まれた界面バッファ層を備える。界面バッファ層は、ビスマスを除くＡサイト金属またはＢサイト金属の単純酸化物、および、第１の層状超格子材料と異なり、かつ、第１の層状超格子材料のＡサイト金属またはＢサイト金属と同じである少なくとも１つのＡサイト金属またはＢサイト金属を含む第２の層状超格子材料からなる群から選択される。好ましくは、界面バッファ層は、ストロンチウムタンタレート、ビスマスタンタレート、ストロンチウムニオブタンタレート、ストロンチウムビスマスタンタレートニオベート、酸化チタン、五酸化タンタル、Ａサイト金属およびＢサイト金属の他の単純酸化物、および、１つ以上のＡサイト金属またはＢサイト金属の他の単純酸化物からなる群から選択される。好ましくは、界面バッファ層は、ストロンチウムタンタレート、ビスマスタンタレート、ストロンチウムニオブタンタレート、酸化チタン、または、五酸化タンタルを含む。層状超格子材料は、ストロンチウムビスマスタンタレート、ストロンチウムビスマスニオブタンタレート、ビスマスチタネート、または、ビスマスランタンチタネートを含む。好ましくは、第１の層状超格子材料は、ストロンチウムビスマスタンタルニオベートまたはストロンチウムビスマスタンタレートを含む。第２の層状超格子材料は、第１の層状超格子材料におけるニオブ量よりも多くのニオブ量を有するストロンチウムビスマスタンタルニオベートを含む。
【００１３】
本発明は、また、集積回路メモリデバイスを作製する方法を提供する。上記方法は、基板上に第１の電極層を堆積するステップと、基板上に第１の界面バッファ層を堆積するステップであって、第１の界面バッファ層は、ビスマスを除くＡサイト金属またはＢサイト金属の単純酸化物、および、層状超格子材料からなる群から選択される、ステップと、第１の界面バッファ層に隣接して薄膜層状超格子材料層を堆積するステップであって、薄膜層状超格子材料層は、第１の界面バッファ層の材料と異なり、かつ、第１の界面バッファ層の材料のＡサイト金属またはＢサイト金属と同じである少なくとも１つのＡサイト金属またはＢサイト金属を含む、ステップとを包含する。好ましくは、第１の界面バッファ層は、ストロンチウムタンタレート、ビスマスタンタレート、ストロンチウムニオブタンタレート、ストロンチウムビスマスタンタレートニオベート、酸化チタン、五酸化タンタル、Ａサイト金属およびＢサイト金属の他の単純酸化物、および、１つ以上のＡサイト金属またはＢサイト金属の他の単純酸化物からなる群から選択される。
【００１４】
本発明は、さらに、集積回路メモリデバイスを作製する方法を提供する。上記方法は、堆積チャンバ内に基板がある状態でその基板上に電極層を堆積するステップと、基板上に第１の界面バッファ層を堆積するステップであって、第１の界面バッファ層は、ビスマスを除くＡサイト金属またはＢサイト金属の単純酸化物からなる群から選択される、ステップと、堆積チャンバから基板を取り除くことなく、超格子ジェネレータ金属供給源をオンに切り換えて、第１の界面バッファ層に隣接して、超格子ジェネレータ金属を含む薄膜層状超格子材料層を堆積するステップとを包含する。好ましくは、上記方法は、超格子ジェネレータ金属供給源をオフに切り換え、薄膜層状超格子材料層上に第２の界面バッファ層を堆積するステップであって、第２の界面バッファ層は、ビスマスを除くＡサイト金属またはＢサイト金属の単純酸化物からなる群から選択される、ステップと、第２の界面バッファ層に隣接して電極層を堆積するステップとをさらに包含する。
【００１５】
さらに、本発明は、集積回路メモリデバイスを作製する方法を提供する。上記方法は、基板上に第１の電極層を堆積するステップと、基板上に第１の界面バッファ層を堆積するステップであって、第１の界面バッファ層は、ストロンチウムタンタレート、ビスマスタンタレート、ストロンチウムニオブタンタレート、ストロンチウムビスマスタンタレートニオベート、酸化チタン、五酸化タンタル、Ａサイト金属およびＢサイト金属の他の単純酸化物、および、１つ以上のＡサイト金属またはＢサイト金属の他の単純酸化物からなる群から選択される、ステップと、集積回路デバイスをソフトベーク温度でベーキングするステップと、第１の界面バッファ層に隣接して薄膜層状超格子材料層を堆積するステップであって、薄膜層状超格子材料層は、ストロンチウムビスマスタンタレート、ストロンチウムビスマスニオベート、ストロンチウムビスマスニオブタンタレート、ビスマスチタネート、および、ビスマスランタンチタネートからなる群から選択される、ステップと、集積回路デバイスをソフトベーク温度でベーキングするステップと、層のうち１つ以上をアニーリングするステップとを包含する。好ましくは、上記方法はまた、薄膜層状超格子材料層に隣接して第２の界面バッファ層を堆積するステップであって、第２の界面バッファ層は、ストロンチウムタンタレート、ビスマスタンタレート、ストロンチウムニオブタンタレート、ストロンチウムビスマスタンタレートニオベート、酸化チタン、五酸化タンタル、Ａサイト金属およびＢサイト金属の他の単純酸化物、および、１つ以上のＡサイト金属またはＢサイト金属の他の単純酸化物からなる群から選択される、ステップと、集積回路デバイスをソフトベーク温度でベーキングするステップと、第２の界面バッファ層に隣接して第２の電極を堆積するステップとを包含する。
【００１６】
本発明は、また、集積回路メモリデバイスを作製する方法を提供する。上記方法は、基板上に第１の電極層を堆積するステップと、基板上に第１の界面バッファ層を堆積するステップであって、第１の界面バッファ層は、ストロンチウムビスマスタンタルニオベートを含む、ステップと、第１の界面バッファ層に隣接して薄膜層状超格子材料層を堆積するステップであって、薄膜層状超格子材料層は、第１の界面バッファ層のニオブ量よりも少ないニオブ量を有するストロンチウムビスマスタンタレートまたはストロンチウムビスマスタンタルニオベートを含む、ステップと、第１の界面バッファ層を有することなく、層状超格子材料層の結晶化温度よりも低い結晶化温度で集積回路デバイスをアニーリングするステップとを包含する。好ましくは、上記方法は、薄膜層状超格子材料層に隣接して第２の界面バッファ層を堆積するステップであって、第２の界面バッファ層は、ストロンチウムタンタレート、ビスマスタンタレート、ストロンチウムニオブタンタレート、ストロンチウムビスマスタンタレートニオベート、酸化チタン、五酸化タンタル、Ａサイト金属およびＢサイト金属の他の単純酸化物、および、１つ以上のＡサイト金属またはＢサイト金属の他の単純酸化物からなる群から選択される、ステップと、第２の界面バッファ層に隣接して、第２の電極層を堆積するステップと、層のうち１つ以上をアニーリングするステップとをさらに包含する。好ましくは、第２の界面バッファ層は、薄膜層状超格子材料のニオブ濃度よりも高いニオブ濃度を有するストロンチウムビスマスタンタルニオベートを含む。好ましくは、ストロンチウムビスマスタンタレートの結晶化温度は、５５０℃〜７５０℃の範囲である。
【００１７】
界面バッファ層を用いることによって、強誘電体から導体へと遷移するので電界遮蔽が防がれると考えられる。これにより、優れた強誘電特性を有する超薄膜超格子材料デバイスが可能となる。本発明の多くの他の特徴、目的および利点は、添付の図面を参照して以降の説明を読めば明らかとなる。
【００１８】
（発明を実行する最良の形態）
図１は、本発明の第１の実施形態である。図１において、界面バッファ層１２０は、集積回路メモリデバイス１００の上部金属電極１０５に隣接し、上部金属電極１０５の下であり、かつ、集積回路メモリデバイス１００の薄膜層状超格子材料層１１５に隣接し、薄膜層状超格子材料層１１５の上に位置する。薄膜層状超格子材料層１１５は、下部電極１４５に隣接し、下部電極１４５の上である。下部電極１４５は、接着金属層１２５および金属電極層１１０を含む。集積回路メモリデバイス１００はまた、基板１４０を含む。基板１４０は、絶縁層１３０および半導体ウェハ１３５を含む。本明細書において、用語「基板材料層」は、一般的な意味では、さらに別の層を支持する層のうちの任意の層または組み合わせに適用される。例えば、強誘電体キャパシタ１５０の基板１４０は、直接的な意味では絶縁層１３０であるが、広い意味では、半導体ウェハ１３５および半導体ウェハ１３５と絶縁層１３０との組み合わせを含むように解釈され得る。また、従来技術と同様に、基板として種々の完成状態のデバイスを指す。このことは、時間を基準とした場合にある時点までに完成した層すべてを含むように意図されている。
【００１９】
「上」、「上部」、「上方」、「下」、「下部」、「下方」等の方向を指す用語は、本明細書中では、図１〜３のウェハ１３５に対する方向を意味する。つまり、第２の要素が第１の要素の「上」にある場合、その第２の要素は、半導体ウェハ１３５から離れていることを意味する。第２の要素が別の要素の「下」にある場合、第２の要素は、もう一方の要素に比べて半導体ウェハ１３５に近い。半導体ウェハ１３５の長手方向の寸法は、本明細書中で「水平」面とみなされる面を規定し、この面に直角な方向は「垂直」であるとみなされる。
【００２０】
本明細書中で用語「薄膜」は、集積回路で用いられる適切な厚さの薄膜を意味する。このような薄膜の厚さは１ミクロン未満であり、一般的には、２ナノメートル（ｎｍ）〜５００ｎｍの範囲である。この用語と、同じ用語（すなわち、光学系等の基本的に巨視的分野で用いられる「薄膜」）とを区別することが重要である。この巨視的分野で用いられる「薄膜」は、１ミクロンを越える膜、通常、２〜１００ミクロンの範囲の膜を意味する。このような巨視的な「薄膜」は、集積回路の「薄膜」の数百〜数千倍の厚さであり、一般的にクラック、空孔および他の欠陥を生成する全体的に異なるプロセスによって製造される。このようなクラック、空孔および他の欠陥は、光学系および他の巨視的分野では重要ではないが、集積回路を壊すことになる。
【００２１】
強誘電体キャパシタ１５０は下部金属電極層１１０を含む。下部金属電極層１１０は、集積回路で用いられるに適した、任意の金属（例えば、アルミニウム、金、ルテニウム、ロジウムおよびパラジウム）または電極構造であり得る。下部電極１４５は、好ましくは、プラチナを含む下部金属電極層１１０と、チタンを含む接着金属層１２５との組み合わせから製造される。ここで、チタンは、酸化物層からプラチナ成分が剥離するのを防ぐ接着金属として機能する。タンタル、イリジウムおよび酸化イリジウムもまた、接着金属として有効である。チタンまたは他の接着金属層１２５は、典型的には、１０ｎｍ〜２０ｎｍの範囲の厚さにスパッタリングされる。プラチナまたは下部金属電極層１１０は、好ましくは、１００ｎｍ〜２００ｎｍ厚の範囲である。下部金属電極層１１０は、ＤＣマグネトロンスパッタリングまたは高周波スパッタリング等の従来の原子スパッタリング技術によって形成される。
【００２２】
薄膜層状超格子材料層１１５は、下部電極１４５上に位置する。薄膜層状超格子材料層１１５は、好ましくは、高誘電率および強誘電特性を有する金属酸化物である。薄膜層状超格子材料層１１５は、以降で詳述されるようにして製造され、好ましくは約４００ｎｍ厚未満であり、もっとも好ましくは約２００ｎｍ厚未満である。薄膜層状超格子材料層１１５は、好ましくは、ビスマスを含有する層状超格子材料であり、もっとも好ましくは混合層状超格子材料である。
【００２３】
本明細書において、用語「ペロブスカイト」は、一般式ＡＢＯ_３（ここで、ＡおよびＢはカチオン成分であり、Ｏは酸素アニオン成分である）を有する公知の材料群を指す。この用語は、ＡおよびＢが複数の元素を表す材料を含むように意図されている。例えば、ペロブスカイトは、式Ａ’Ａ”ＢＯ_３、ＡＢ’Ｂ”Ｏ_３、Ａ’Ａ”Ｂ’Ｂ”Ｏ_３（ここで、Ａ’、Ａ”、Ｂ’、Ｂ”は異なる金属元素である）の材料を含む。好ましくは、Ａ、Ａ’およびＡ”は、Ｂａ、Ｂｉ、Ｓｒ、Ｐｂ、ＣａおよびＬａからなる金属群から選択される金属である。Ｂ、Ｂ’およびＢ”は、Ｔｉ、Ｚｒ、Ｔａ、Ｍｏ、ＷおよびＮｂからなる材料群から選択される金属である。用語「Ａサイト」および「Ｂサイト」は、ペロブスカイト酸素八面体格子の特定の位置を指す。
【００２４】
多くの層状超格子材料は、対応する複数のビスマス酸化物層によって分けられた複数のペロブスカイト状酸素八面体層を有する。層状超格子材料は、典型的には、強誘電体材料である。ただし、このような材料すべてが、室温において強誘電体挙動を示し得るわけではない。これらの材料は、通常、高誘電率を有し、このような材料が強誘電体であろうとなかろうと高誘電率キャパシタに有効である。本発明の層状超格子材料と合わせて用いられる場合、用語「Ａサイト」および「Ｂサイト」は、酸素八面体層内の特定の位置を指す。
【００２５】
あらゆる種類の層状超格子材料は、一般に、以下の平均的な経験式にまとめられ得る。
（１）Ａ１_ｗ１ ^＋ａ１Ａ２_ｗ２ ^＋ａ２．．．Ａｊ_ｗｊ ^＋ａｊＳ１_ｘ１ ^＋ｓ１Ｓ２_ｘ２ ^＋ｓ２．．．Ｓｋ_ｘｋ ^＋ｓｋＢ１_ｙ１ ^＋ｂ１Ｂ２_ｙ２ ^＋ｂ２．．．Ｂｌ_ｙｌ ^＋ｂｌＱ_ｚ ^−２
式（１）が、超格子形成部分の化学量論的組成平衡リストを指すことに留意されたい。式（１）は、単位格子構成を表していないし、成分を各層に割り当てようとしているわけでもない。式（１）において、Ａ１、Ａ２．．．Ａｊは、ペロブスカイト状八面体構造におけるＡサイト元素を表す。Ａサイト元素は、ストロンチウム、カルシウム、バリウム、ビスマス、鉛等の元素、これらの混合物、および、同様のイオン半径の他の金属を含む。Ｓ１、Ｓ２．．．Ｓｋは超格子ジェネレータ元素を表す。超格子ジェネレータ元素は、好ましくは、ビスマスのみを含むが、イットリウム、スカンジウム、ランタン、アンチモン、クロム、および、タリウム等の三価材料をも含み得る。Ｂ１、Ｂ２．．．Ｂｌは、ペロブスカイト状構造のＢサイト元素を表す。Ｂサイト元素は、チタン、タンタル、ハフニウム、タングステン、ニオブ、バナジウム、ジルコン等の元素、および、他の元素であり得る。Ｑはアニオンを表し、好ましくは酸素であるが、フッ素、塩素等の他の元素、および、酸フッ化物および酸塩化物等のこれらの元素の混成体でもあり得る。式（１）の上付き文字は、各元素の価数を示す。下付き文字は、経験式化合物中の特定の元素の原子数を示す。単位格子に関していえば、下付き文字は、単位格子中の元素の平均原子数を示す。下付き文字は整数または小数であり得る。つまり、式（１）は、単位格子が、例えば、Ｓｒ_０．７５Ｂａ_０．２５Ｂｉ_２Ｔａ_２Ｏ_９（この場合、平均でＳｒの７５％がＡサイト原子であり、Ｂａの２５％がＡサイト原子である）において材料全体にわたって変化し得る場合を含む。化合物中にＡサイト元素が１つのみである場合、「Ａ１」元素によって表され、ｗ２．．．ｗｊはすべて０に等しくなる。化合物中にＢサイト元素が１つのみである場合、「Ｂ１」元素によって表され、ｙ２．．．ｙｌはすべて０に等しくなる。超格子ジェネレータ元素についても同様である。通常の場合、Ａサイト元素は１つ、超格子ジェネレータ元素は１つ、Ｂサイト元素は１つまたは２つであるが、式（１）は、より一般的な形式に書き換えられる。これは、本発明が、Ａサイト、Ｂサイトおよび超格子ジェネレータのいずれもが複数の元素を有し得る場合を含むように意図されているためである。ｚの値は次式から求められる。
（２）（ａ１ｗ１＋ａ２ｗ２．．．＋ａｊｗｊ）＋（ｓ１ｘ１＋ｓ２ｘ２．．．＋ｓｋｘｋ）＋（ｂ１ｙ１＋ｂ２ｙ２．．．＋ｂｌｙｌ）＝２ｚ
定義上、層状超格子材料は、式（１）に当てはまり得るすべての材料を含むのではなく、結晶化時に異なる結晶層のうちの１つへと自発的に自身を形成する成分のみを含む。この自発的な結晶化は、典型的には、混合成分を熱処理するか、または、アニーリングすることによって促進される。高温によって、ペロブスカイト状八面体のような熱力学的に好ましい構造への超格子形成成分の秩序化が促進される。
【００２６】
Ｓ１、Ｓ２．．．Ｓｋに適用される用語「超格子ジェネレータ元素」は、これらの金属が、２つのペロブスカイト状層間に挟まれた集中した金属酸化物層の形態においてとりわけ安定であるという事実を指す。このことは、混合層状超格子材料全体にわたって超格子ジェネレータ金属を均一かつランダムに分散させることに相反する。特に、ビスマスは、Ａサイト材料または超格子材料のいずれとしても機能し得るイオン半径を有する。しかしながら、閾値化学量論組成比未満の量のビスマスしか存在しない場合には、非ペロブスカイト状ビスマス酸化物層として自発的に集中することになる。
【００２７】
本明細書において、用語「層状薄膜超格子材料」はまた、ドープト層状超格子材料を含む。つまり、式（１）に含まれる材料のうち任意の材料が、シリコン、ゲルマニウム、ウラン、ジルコン、すず、クロム、ディスプロシウム、または、ハフニウム等の種々の材料を用いてドーピングされ得る。
【００２８】
少なくとも式（１）は、スモレンスキータイプの強誘電体層状超格子材料の３つのタイプすべてを含む。つまり、各経験式は以下のとおりである。
（３）Ａ_ｍ−１Ｓ_２Ｂ_ｍＯ_３ｍ＋３
（４）Ａ_ｍ＋１Ｂ_ｍＯ_３ｍ＋１
（５）Ａ_ｍＢ_ｍＯ_３ｍ＋２
ここで、Ａはペロブスカイト状超格子のＡサイト金属であり、Ｂはペロブスカイト状超格子のＢサイト金属であり、Ｓは、ビスマスまたはタリウム等の三価超格子ジェネレータ金属であり、ｍは式全体の電荷の平均をとるために十分な数である。ｍが小数である場合、全体的な平均経験式は、複数の異なるペロブスカイト状層、または、混合ペロブスカイト状層を提供する。ここで、各層は、ペロブスカイト状酸素八面体の異なる厚さを有する。
【００２９】
本発明の第１の実施形態において、上部界面バッファ層１２０は、薄膜層状超格子材料層１１５上に形成される。上部界面バッファ層１２０は、薄膜層状超格子材料層１１５の上部表面の点電荷欠陥を補償するために用いられ、また、電極１０５との界面をより平滑にする。好適な適用例では、上部界面バッファ層１２０は、好ましくは、Ａサイト金属またはＢサイト金属の酸化物である。酸化物は、複数の金属を含む酸化物であるか、または、１つの金属のみを含む酸化物であり得る。酸化物はビスマスを含まないが、Ａサイト金属およびＢサイト金属の両方を含み得る。上部界面バッファ層はまた、好ましくは、第１の層状超格子材料１１５とは異なる第２の層状超格子材料であり得るが、層状超格子材料１１５と共通の少なくとも１つのＡサイト元素またはＢサイト元素を含む。上述のコンテキスト内の「異なる」とは、第１の層状超格子材料と比較した場合に、第２の層状超格子材料における化学元素またはＡサイト元素およびＢサイト元素に関する化学量論のいずれかが異なることを意味する。「異なる」とは、ビスマス量または他の層状超格子ジェネレータ材料の量が異なるのみである状況を含まない。
【００３０】
より好ましくは、界面バッファ層材料は、ストロンチウムタンタレート、ビスマスタンタレート、ストロンチウムニオブタンタレート、ストロンチウムビスマスタンタレートニオベート、酸化チタン、五酸化タンタル、Ａサイト金属およびＢサイト金属の他の単純酸化物、および、１つ以上のＡサイト金属またはＢサイト金属の他の単純酸化物からなる群から選択される。ここで、「単純酸化物」とは、繰り返す単一単位格子のみを含む結晶構造を有する酸化物を意味する。つまり、「単純酸化物」は、いずれの層状材料も含まない。界面バッファ層の好ましい厚さは、少なくとも３ｎｍであり、好ましくは３ｎｍ〜３０ｎｍの範囲であり、もっとも好ましくは５ｎｍ〜２０ｎｍの範囲である。最良の結果は、１０ｎｍの厚さの場合に得られている。約３０ｎｍよりも厚い界面バッファ層は、電荷欠陥による電界遮蔽と同様の劣化様態で、印加電界の関連する遮蔽に伴う界面バッファ材料の誘電体挙動に起因して寄生容量が生じ得る。
【００３１】
いくつかの環境においては、上部界面バッファ層１２０は、薄膜層状超格子材料層１１５に拡散するに十分薄い。同様に、薄膜層状超格子材料層１１５は、上部界面バッファ層１２０に拡散し得るか、または、層が互いに交じり合い得る。
【００３２】
上部電極１０５は、典型的には、約１００ｎｍ〜２００ｎｍ厚であり、通常、下部電極１４５と同じ金属または電極構造から作製される。ただし、チタンまたは他の接着金属は、通常、必要とされない。上部電極１０５はまた、異なる構造を有し得るか、または、下部電極１４５と異なる金属から作製され得る。
【００３３】
当該分野で公知であるように、集積回路メモリデバイス１００は、拡散バリア層のような他の従来技術の層を含み得る。上述の層のうち任意の層に多くの他の材料が用いられ得る。例えば、絶縁層１３０用の窒化シリコン、半導体ウェハ１３５用のガリウムヒ素、インジウムアンチモン、酸化マグネシウム、ストロンチウムチタネート、サファイアまたは石英、多くの他の接着層、バリア層、電極材料である。集積回路メモリデバイス１００が強誘電体キャパシタ１５０ではなく、金属−強誘電体−絶縁体−半導体セルとして公知の１Ｔまたはトランジスタゲートとして有効となる場合には、下部電極１４５が省略され得る。さらに、図１は、実際の電子デバイスの任意の特定の部分の実際の断面図を意図しているのではなくて、さもなくば本発明の構造およびプロセスをより明確かつ十分に示すことができるように採用された理想化された図にすぎないことを理解されたい。例えば、個々の層の相対厚さを比例して示していない。なぜなら、個々の層の相対厚さを比例して示せば、半導体ウェハ１３５または絶縁層１２５のようないくつかの層は非常に厚いので、図面が不恰好になるからである。
【００３４】
本発明の第２の実施形態における、第２の集積回路メモリデバイス２００を図２に示す。図２において、図１を参照して同一の構成要素には同一の番号付けが為されている。集積回路メモリデバイス２００は、薄膜層状超格子材料層１１５と下部電極１４５との間に挟まれた下部界面バッファ層２０５を追加した点で、強誘電体キャパシタ１５０と異なる強誘電体キャパシタ２５０を含む。図２の実施形態では上部界面バッファ層１２０は存在しない。しかしながら、上部界面バッファ層１２０はまた、上部電極１０５と薄膜層状超格子材料層１１５との間の適切な位置に含まれてもよい。下部界面バッファ層２０５は、好ましくは、上部界面バッファ層１２０について上述した材料のうちのいずれかによって作製される。
【００３５】
図３は、本発明による集積回路メモリデバイス３００の第３の実施形態を示す。図３において、図１および２を参照して同一の構成要素には同一の番号付けが為されている。集積回路メモリデバイス３００は、強誘電体キャパシタ３５０が上部界面バッファ層１２０および下部界面バッファ層２０５の両方を含む点で、強誘電体キャパシタ１５０および２５０と異なる強誘電体キャパシタ３５０を含む。上部界面バッファ層１２０は、上部電極１０５に隣接し、上部電極１０５の下にあり、かつ、薄膜層状超格子材料層１１５に隣接し、薄膜層状超格子材料層１１５の上にある。下部界面バッファ層２０５は、下部電極１４５に隣接し、下部電極１４５の上にあり、かつ、薄膜層状超格子材料層１１５に隣接し、薄膜層状超格子材料層１１５の下にある。
【００３６】
界面バッファ層１２０および２０５は、アニール時に酸化されるスパッタリング金属から製造され得るか、酸化金属そのものがスパッタリングされ得るか、または、これらの層はスピンオン液体前駆体（例えば、ゾルゲル（金属アルコキシド）、金属カルボキシレート溶液または金属アルコキシカルボキシレート溶液）から製造され得る。ミスト液体堆積または化学的気相成長法もまた用いられ得る。
【００３７】
図４は、集積回路メモリデバイス３００を作製する第１の方法を示す。図４〜６において、破線のボックスに示されるステップは任意である。この第１の方法において、当該分野で周知の従来の方法は、半導体ウェハ１３５を設けるために適用される。次に、絶縁層１３０は、好ましくは、半導体ウェハ１３５の熱酸化またはスピンオンガラス堆積等の従来の方法によって形成される。次に、ステップ４０５において、下部金属電極１４５は、好ましくは、従来のスパッタリングプロセスによって形成される。下部金属電極１４５が堆積される４０５と、下部バッファ界面層が望ましくある場合には、選択された薄膜層状超格子材料層（例えば、ストロンチウムビスマスタンタレート）のＡサイト金属およびＢサイト金属の供給源を用いて、Ａサイト材料およびＢサイト材料を含む酸化物バッファ層２０５を堆積する（４１０）。例えば、層状超格子材料がストロンチウムビスマスタンタレートである場合、ＡおよびＢ酸化物はストロンチウムタンタレートとなる。好ましくは、層状薄膜超格子材料は、ストロンチウムビスマスタンタレート、ストロンチウムビスマスニオベート、ストロンチウムビスマスニオブタンタレート、および、ビスマスランタンチタネートからなる群から選択される。したがって、好ましくは、ＡおよびＢ酸化物は、ストロンチウムタンタレート、ストロンチウムニオベート、ストロンチウムニオブタンタレート、および、ランタンドープト酸化チタンからなる群から選択される。ＡおよびＢ酸化物は、好ましくは、スパッタリングまたは有機金属化学的気相成長法によって堆積される４０５。次いで、ステップ４１５において、ビスマス供給源がオンに切り換えられ、それにより、ビスマス供給源をＡおよびＢ金属供給源に付加し、選択された薄膜層状超格子材料層１１５が形成される。ここで、「オンへの切り換え」とは、ビスマスを含む流体を付加して、スパッタリングビームをビスマスターゲットへ向けるためにバルブまたはスイッチを回すステップ、または、ビスマス供給源をＡおよびＢ金属供給源に付加し得る任意の他のプロセスを含む。薄膜層状超格子材料層１１５が形成されると、ステップ４２０において、ビスマス供給源がオフになるか、取り外されて、上部界面バッファ層が望ましくある場合には、ストロンチウムタンタレート酸化物のようなＡサイトおよびＢサイトの上部界面バッファ層１２０が、薄膜層状超格子材料層１１５に隣接して、かつ、薄膜層状超格子材料層１１５上に堆積される４２５。好ましくは、上部界面バッファ層１２０は、ストロンチウムタンタレート、ストロンチウムニオベート、ストロンチウムタンタルニオベート、および、ランタンドープト酸化チタンからなる群から選択される。バッファ層２０５、薄膜層状超格子材料層１１５およびバッファ層１２０を含むウェハには、任意で高温の第１のアニール４２７が施され、薄膜層状超格子材料層１１５の強誘電性能が最適化される。これらの温度は、典型的には、６００℃〜８５０℃の範囲である。次に、ステップ４３０において、上部金属電極１０５が、好ましくは、従来のスパッタリングプロセスによって形成される。次いで、再度これも任意であるが、集積回路メモリデバイス１００は、約５５０℃〜７００℃の炉でアニールされる４３５。次いで、ステップ４４０において、集積回路デバイスにおける活性層として、バッファ層２０５および１２０と、薄膜層状超格子材料層１１５とを含むようにして集積回路を完成させる。
【００３８】
また、図４に示される方法を用いて、ステップ４１０を省略して集積回路メモリデバイス１００を作製してもよいし、または、ステップ４２５を省略してメモリデバイス２００を形成してもよい。
【００３９】
また、図４に示される方法の変形例を用いて、バッファ層がＡサイト材料またはＢサイト材料のいずれかの単純酸化物である集積回路メモリデバイス３００を作製することができる。この方法では、半導体ウェハ１３５を提供するために、当該分野で周知の従来の方法が適用される。次に、絶縁層１３０が、好ましくは，半導体ウェハ１３５の熱酸化またはスピンオンガラス堆積等の従来の方法によって形成される。次に、ステップ４０５において、下部金属電極１４５が、好ましくは、従来のスパッタリングプロセスによって形成される。下部金属電極１４５が堆積される４０５と、ストロンチウムビスマスタンタレート等の選択された薄膜層状超格子材料層のＡサイト金属またはＢサイト金属のいずれかの供給源を用いて、Ａサイト材料またはＢサイト材料を含む酸化物バッファ層２０５を堆積する４１０。例えば、層状超格子材料がストロンチウムビスマスタンタレートである場合、Ａ酸化物またはＢ酸化物は、酸化ストロンチウムまたは五酸化タンタルのような酸化タンタルとなる。好ましくは、層状薄膜超格子材料は、ストロンチウムビスマスタンタレート、ストロンチウムビスマスニオベート、ストロンチウムビスマスニオブタンタレート、ビスマスチタネート、および、ビスマスランタンチタネートからなる群から選択される。したがって、好ましくは、Ａ酸化物またはＢ酸化物は、酸化ストロンチウム、酸化ニオブ、酸化チタン、および、酸化タンタルからなる群から選択される。Ａ酸化物またはＢ酸化物は、好ましくは、スパッタリングまたは有機金属化学的気相成長法によって堆積される４０５。Ａ酸化物またはＢ酸化物は、また、層状超格子材料１１５の元素とともにドーピングされ得る。次いで、ステップ４１５において、ビスマスおよび他のＢまたはＡサイト材料の供給源は、オンにされるか、または、ＡまたはＢ酸化物の供給源に付加され、選択された薄膜層状超格子材料層１１５が形成される。薄膜層状超格子材料層１１５が形成されると、ステップ４２０において、ビスマスおよび他のＢまたはＡ酸化物の供給源がオフにされるか、取り除かれて、酸化ストロンチウムまたは酸化タンタル等のＡまたはＢサイトの上部界面バッファ層１２０が、薄膜層状超格子材料層１１５に隣接し、かつ、薄膜層状超格子材料層１１５の上に堆積される４２５。好ましくは、上部界面バッファ層１２０は、酸化ストロンチウム、酸化ニオブ、および、酸化タンタルからなる群から選択される。バッファ層２０５、薄膜層状超格子材料層１１５およびバッファ層１２０を含むウェハには、高温の第１のアニール４２７が施され、薄膜層状超格子材料層１１５の強誘電性能が最適化される。これらの温度は、典型的には、６００℃〜８５０℃の範囲である。次に、上部金属電極１０５が、好ましくは、従来のスパッタリングプロセスによって形成される。次いで、集積回路メモリデバイス１００は、約５５０℃〜７００℃の炉でアニールされる４３５。次いで、ステップ４４０において、集積回路デバイスにおける活性層として、バッファ層２０５および１２０と、薄膜層状超格子材料層１１５とを含むようにして集積回路を完成させる。ここでもやはり、下部界面バッファ層および上部界面バッファ層を形成するステップは、各層が望ましくある場合にのみ行われる。上述したように、アニールステップは任意である。
【００４０】
また、上述の方法を用いて、ステップ４１０を省略して集積回路メモリデバイス１００を作製してもよいし、または、ステップ４２５を省略してメモリデバイス２００を形成してもよい。
【００４１】
図５は、集積回路メモリデバイスを製造するために、ソフトベーク温度が堆積ステップ間で利用されるソフトベーク法の実施形態である。この方法では、半導体ウェハ１３５を提供するために、好ましくは、当該分野で周知の従来の方法が適用される。好ましくは、半導体ウェハ１３５の熱酸化またはスピンオンガラス堆積等の従来の方法を用いて、絶縁層１３０が形成される。従来のスパッタリングプロセスは、好ましくは、下部金属電極１４５を堆積する５０５ために用いられる。下部界面バッファ層２０５は、好ましくは、スピンオン技術のミスト堆積または他の適切な液体堆積法によって下部金属電極１４５上に堆積される５１０。好ましくは、下部界面バッファ層２０５は、１）ビスマスを除く、Ａサイト金属またはＢサイト金属の単純酸化物、および、２）第１の層状超格子材料とは異なり、かつ、第１の層状超格子材料内のＡサイト金属またはＢサイト金属と同じ、少なくとも１つのＡサイト金属またはＢサイト金属を含有する第２の層状超格子材料からなる群から選択される。もっとも好ましくは、界面バッファ層は、ストロンチウムタンタレート、ビスマスタンタレート、ストロンチウムニオブタンタレート、ストロンチウムビスマスタンタレートニオベート、酸化チタン、五酸化タンタル、Ａサイト金属またはＢサイト金属の他の単純酸化物、１つ以上のＡサイト金属またはＢサイト金属の他の単純酸化物からなる群から選択される。バッファ層は、ミスト堆積またはスピンオンプロセスにおいて、基板を液体コーティングでコーティングすることによって形成され５０５、その後、好ましくは、約１５０℃〜２００℃の温度で基板をソフトベークする５１５。次いで、薄膜層状超格子材料層１１５が、ミスト液体堆積、スピンオン液体堆積、または、任意の他の適切な液体堆積の手段によって、下部界面バッファ層２０５上に堆積される５２０。好ましくは、層状薄膜超格子材料は、ストロンチウムビスマスタンタレート、ストロンチウムビスマスニオベート、ストロンチウムビスマスニオブタンタレート、ビスマスチタネート、および、ビスマスランタンチタネートからなる群から選択される。次いで、好ましくは、約１５０℃〜２００℃の温度で基板をソフトベークする５２５。上部界面バッファ層１２０は、好ましくは、ミスト堆積、スピンオン堆積、または、他の液体堆積プロセスによって薄膜層状超格子材料層１１５上に堆積される５３０。その後、好ましくは、約１５０℃〜２００℃の温度でソフトベーク５３５される。好ましくは、上部界面バッファ層１２０は、１）Ａサイト金属またはＢサイト金属の酸化物、および、２）第１の層状超格子材料１１５とは異なり、かつ、第１の層状超格子材料１１５のＡサイト金属またはＢサイト金属と同じ少なくとも１つのＡサイト金属またはＢサイト金属を含む第２の層状超格子材料１２０、２０５からなる群から選択される。もっとも好ましくは、界面バッファ層は、ストロンチウムタンタレート、ビスマスタンタレート、ストロンチウムニオブタンタレート、ストロンチウムビスマスタンタレートニオベート、酸化チタン、五酸化タンタル、Ａサイト金属またはＢサイト金属の他の単純酸化物、１つ以上のＡサイト金属またはＢサイト金属の他の単純酸化物からなる群から選択される。次いで、バッファ層１２０および２０５と、層状超格子材料層１１５とは、好ましくは、６００℃〜８５０℃の温度範囲でアニールされる。次いで、上部金属電極１０５が、薄膜層状超格子材料層１１５上に堆積され５４０、集積回路メモリデバイス１００が、約５５０℃〜７００℃の炉でアニールされる５４５。次いで、ステップ５５０において、集積回路デバイスにおける活性層としてバッファ層２０５および１０２と、層状超格子材料層１１５とを含むようにして集積回路を完成させる。また、上述の方法を用いて、ステップ５１０および５１５を省略して、集積回路メモリデバイス１００を作製してもよいし、または、ステップ５３０および５３５を省略して、メモリデバイス２００を形成してもよい。
【００４２】
図６に示されるように、図４の方法の変形例を用いて、バッファ層（単数または複数）が、層状超格子材料１１５とは異なる層状超格子材料であるが、少なくとも１つのＡサイト材料またはＢサイト材料を層状超格子材料１１５と共有している、集積回路１００、２００または３００を形成することができる。上述したように、図６の破線の輪郭を有するボックスに示されるステップは、任意である。図６の方法は、単にＡおよびＢ供給源の代わりに、ビスマス供給源がまた用いられる点を除いて、図４に関して上述した第１の方法と同じである。例えば、ステップ６０５において、電極層１２５は上述したように堆積される。次いで、例えば、下部バッファ層が望ましくある場合には、ステップ６１０において、ストロンチウム供給源、タンタル供給源およびニオブ供給源をビスマス供給源と組み合わせて用いて、ストロンチウムビスマスタンタルニオベート層２０５を形成し得る。次いで、ステップ４１５と同様のステップ６１５において、ニオブ供給源を減らすか、取り外すか、弱くするか、または、オフにして、ステップ６２０において、低ニオブ含有量の層１１５を形成し得る。この層は、ニオブ量がバッファ層よりも少ない、ストロンチウムビスマスタンタレートまたはストロンチウムビスマスタンタルニオベートであり得る。次いで、上部バッファ層が望ましくある場合、ステップ４２０と同様のステップ６２５において、ニオブ供給源を強くするか、再度オンにするか、または付加して、ステップ６３０においてストロンチウムニオブビスマスタンタレート層１２０を形成する。この層１２０において、ニオブ濃度は、層状超格子材料層１１５中のニオブ濃度よりも高い。次いで、バッファ層２０５、薄膜層状超格子材料層１１５およびバッファ層１２０を含むウェハには、任意で、高温の第１のアニール６３５が施され、薄膜層状超格子材料層１１５の強誘電性能が最適化される。これらの温度は、典型的には、６００℃〜８５０℃の範囲である。次に、ステップ６４０において、上部金属電極１０５が好ましくは従来のスパッタリングプロセスによって形成される。次いで、集積回路メモリデバイス１００は、任意で、約５５０℃〜７００℃の炉でアニールされる６４５。その後、ステップ６５０において、集積回路デバイスにおける活性層としてバッファ層２０５および１２０と、層状超格子材料層１１５とを含むようにして集積回路を完成させる。
【００４３】
上述のプロセスにおいて、層状超格子材料層１１５は、好ましくは、ストロンチウムビスマスタンタレートまたはストロンチウムビスマスタンタルニオベートであり、バッファ層１２０および／または２０５は、好ましくは、層１１５よりも高濃度のニオブを有するストロンチウムタンタルビスマスニオベートである。このプロセスは、低温の第１のアニールステップ６３５を提供する。つまり、恐らく、ストロンチウムビスマスニオベートは、ストロンチウムビスマスタンタレートよりも結晶化温度が低く、ストロンチウムビスマスタンタルニオベートに加えられるニオブ量が多くなればなるほど、層状超格子材料を形成する温度が低下するので、層状超格子材料層１１５よりも高濃度のニオブを有するストロンチウムビスマスタンタルニオベートのバッファ層を用いることによって、第１のアニール温度が約５０℃下がることが分かっている。このような第１のアニール温度の低下によって、回路のＭＯＳＦＥＴデバイスの劣化が少なくなるため、良好なメモリの歩留まりが約１０％増加する。
【００４４】
図６に示されるプロセスと同様に、バッファ層１２０および／または２０５として他の第２の層状超格子材料を用いることができ、層状超格子材料１１５として他の第１の層状超格子材料を用いることができる。ただし、唯一の必須条件は、第１および第２の層状超格子材料は異なる層状超格子材料であることである。
【００４５】
界面バッファ層１２０および２０５と層状超格子材料１１５とを除いて、デバイス１００、デバイス２００およびデバイス３００の構成要素はすべて、好ましくは、公知の方法によって作製される。これらの従来の方法は、当該分野で周知であり、例えば、絶縁層１３０を得るための半導体ウェハ１３５の熱酸化、または、実質的に同様の結果となる層１３０のスピンオンガラス堆積を含む。従来のスパッタリングプロセスは、好ましくは、下部電極１４５および上部電極１０５を堆積するために用いられる。従来のレジストエッチング技術は、好ましくは、デバイスをパターニングして、集積回路にデバイスを包含するために用いられる。これらのプロセスは本発明にとって重要ではない。あるいは、例えば、基板１３５は、従来のＣＭＯＳプロセスから得られるスタック型集積回路構造である。
【００４６】
（産業上の利用可能性）
界面バッファ層を有する集積回路を製造する方法を説明してきた。図面に示され、本明細書中で説明される特定の実施形態は、例示を目的としており、上掲の特許請求の範囲に記載される発明を制限するように解釈されるべきではないことに留意されたい。例えば、本発明は、さらなるプロセスステップおよび層を含み得ることを想定している。例えば、バリア層および／または接着層が、電極またはバッファ層に含まれてもよい。プロセスステップを異なる順番で行い得る場合もある。同様に、本発明は、強誘電体ＦＥＴまたは他のデバイス等の電極および強誘電体層を有する任意の強誘電体集積回路デバイスに適用されてもよい。
【図面の簡単な説明】
【図１】
本発明による、薄膜層状超格子材料層の上、かつ、上部電極の下に位置する界面バッファ層を有する集積回路メモリデバイス
【図２】
本発明による、薄膜層状超格子材料層の下、かつ、下部電極の上に位置する界面バッファ層を有する集積回路メモリデバイス
【図３】
本発明による、薄膜層状超格子材料層の上下に位置する界面バッファ層を有する集積回路メモリデバイス
【図４】
本発明の実施形態による、界面バッファ層および薄膜層状超格子材料層を堆積する例示的な方法を示すフローチャート
【図５】
本発明のソフトベーク実施形態による、界面バッファ層および薄膜層状超格子材料層を堆積する方法を示すフローチャート
【図６】
本発明の実施形態による、界面結晶化温度を堆積する方法を示すフローチャート

Claims

第１の薄膜層状超格子材料層（１１５）と電極（１０５または１４５）とを支持する基板（１３５）を備える集積回路デバイス（１００、２００、３００）であって、
該第１の薄膜層状超格子材料層と該電極との間に挟まれた界面バッファ層（１２０または２０５）を備え、
該界面バッファ層は、ビスマス酸化物を除く、Ａサイト金属またはＢサイト金属の単純酸化物、および、該第１の薄膜層状超格子材料と異なり、かつ、該第１の層状超格子材料におけるＡサイト金属またはＢサイト金属と同じである少なくとも１つのＡサイト金属またはＢサイト金属を含む、第２の層状超格子材料からなる群から選択される、集積回路デバイス。
前記界面バッファ層は、ストロンチウムタンタレート、ビスマスタンタレート、ストロンチウムニオブタンタレート、ストロンチウムビスマスタンタレートニオベート、酸化チタン、五酸化タンタル、Ａサイト金属およびＢサイト金属の他の単純酸化物、および、１つ以上のＡサイト金属またはＢサイト金属の他の単純酸化物からなる群から選択される、請求項１に記載の集積回路デバイス。
前記界面バッファ層はドーパントをさらに含む、請求項２に記載の集積回路デバイス。
前記ドーパントは、前記薄膜層状超格子材料層の超格子ジェネレータ金属と同じ金属を含む、請求項３に記載の集積回路デバイス。
前記薄膜層状超格子材料層はビスマスを含む、請求項１に記載の集積回路デバイス。
前記薄膜層状超格子材料層は、ストロンチウムビスマスタンタレート、ストロンチウムビスマスニオベート、ストロンチウムビスマスニオブタンタレート、ビスマスチタネート、および、ビスマスランタンチタネートからなる群から選択される材料を含む、請求項５に記載の集積回路デバイス。
前記電極は上部電極（１０５）であり、該上部電極は、前記薄膜層状超格子材料層に対して前記基板から離れている、請求項１に記載の集積回路デバイス。
前記薄膜層状超格子材料層と前記基板との間に挟まれた下部電極（２０５）を含む、請求項７に記載の集積回路デバイス。
前記界面バッファ層はストロンチウムタンタレートを含む、請求項１に記載の集積回路デバイス。
前記界面バッファ層はビスマスタンタレートを含む、請求項１に記載の集積回路デバイス。
前記界面バッファ層はニオブタンタレートを含み、前記薄膜層状超格子材料層はストロンチウムビスマスニオブタンタレートを含む、請求項１に記載の集積回路デバイス。
前記界面バッファ層はストロンチウムビスマスタンタルニオベートを含み、前記薄膜層状超格子材料層はストロンチウムビスマスタンタレートを含む、請求項１に記載の集積回路デバイス。
前記界面バッファ層は酸化チタンを含み、前記薄膜層状超格子材料層はビスマスチタネートを含む、請求項１に記載の集積回路デバイス。
前記界面バッファ層はランタンドープト酸化チタンを含み、前記薄膜層状超格子材料層はビスマスランタンチタネートを含む、請求項１に記載の集積回路デバイス。
前記界面バッファ層の厚さは３ｎｍ〜３０ｎｍの範囲である、請求項１に記載の集積回路デバイス。
前記界面バッファ層の厚さは５ｎｍ〜２０ｎｍの範囲である、請求項１に記載の集積回路デバイス。
前記集積回路デバイス（１００）は電子メモリである、請求項１に記載の集積回路デバイス。
前記集積回路デバイスはキャパシタ（１５０）を含む、請求項１に記載の集積回路デバイス。
前記集積回路デバイスは強誘電体ＦＥＴを含む、請求項１に記載の集積回路デバイス。
前記第１の層状超格子材料は、ストロンチウムビスマスタンタルニオベートまたはストロンチウムビスマスタンタレートを含み、前記第２の層状超格子材料は、該第１の層状超格子材料のニオブ含有量よりも多いニオブ含有量を有するストロンチウムビスマスタンタルニオベートを含む、請求項１に記載の集積回路デバイス。
集積回路メモリデバイスを作製する方法であって、
基板（１３５）上に第１の電極層（１０５または１４５）を堆積するステップと、
該基板上に第１の界面バッファ層（１２０または１４５）を堆積するステップであって、該第１の界面バッファ層は、ビスマスを除くＡサイト金属またはＢサイト金属の単純酸化物、および、層状超格子材料からなる群から選択される、ステップと、
該第１の界面バッファ層に隣接して薄膜層状超格子材料層（１１５）を堆積するステップであって、該薄膜層状超格子材料層は、該第１の界面バッファ層の材料と異なる材料であり、該第１の界面バッファ層の材料におけるＡサイト金属またはＢサイト金属と同じである少なくとも１つのＡサイト金属またはＢサイト金属を含む、ステップと
を包含する、方法。
前記薄膜層状超格子材料層上に第２の界面バッファ層（１２０）を堆積するステップであって、該第２の界面バッファ層は、ビスマスを除くＡサイト金属またはＢサイト金属の単純酸化物、および、層状超格子材料からなる群から選択され、該薄膜層状超格子材料層と異なる材料を含む、ステップと、
該第２の界面バッファ層に隣接して第２の電極層（１０５）を堆積するステップと
をさらに包含する、請求項２１に記載の方法。
前記第１の界面バッファ層を堆積するステップは、堆積チャンバ内の前記基板を用いて行われ、
前記薄膜層状超格子材料層を堆積するステップは、該堆積チャンバから該基板を除去することなく、超格子ジェネレータ金属供給源をオンに切り換えて、該薄膜層状超格子材料層に隣接する該超格子ジェネレータ金属を含む薄膜層状超格子材料層を堆積するステップを包含する、請求項２１に記載の方法。
前記超格子ジェネレータ金属供給源をオフに切り換えて、前記薄膜層状超格子材料層上に第２の界面バッファ層を堆積するステップであって、該第２の界面バッファ層は、ビスマスを除くＡサイト金属またはＢサイト金属の単純酸化物からなる群から選択される、ステップと、
該第２の界面バッファ層に隣接して電極層を堆積するステップと
をさらに包含する、請求項２３に記載の方法。
前記第１の界面バッファ層または前記第２の界面バッファ層のいずれか一方は、ストロンチウムタンタレート、ビスマスタンタレート、ストロンチウムニオブタンタレート、ストロンチウムビスマスタンタレートニオベート、酸化チタン、五酸化タンタル、Ａサイト金属およびＢサイト金属の他の単純酸化物、および、１つ以上のＡサイト金属またはＢサイト金属の他の単純酸化物からなる群から選択される、請求項２１、２２、２３または２４のいずれかに記載の方法。
前記超格子ジェネレータ金属供給源をオンに切り換えるステップは、ビスマス供給源をオンに切り換えるステップを包含する、請求項２３に記載の方法。
前記薄膜層状超格子材料層を堆積するステップは、ストロンチウムビスマスタンタレート、ストロンチウムビスマスニオベート、ストロンチウムビスマスニオブタンタレート、ビスマスチタネートおよびビスマスランタンチタネートからなる群から選択される薄膜層状超格子材料層を堆積するステップを包含する、請求項２１、２２、２３、２４または２６のいずれかに記載の方法。
前記基板上に第１の界面バッファ層を堆積するステップは、ストロンチウムタンタレート、ビスマスタンタレート、ストロンチウムニオブタンタレート、ストロンチウムビスマスタンタレートニオベート、酸化チタン、五酸化タンタル、Ａサイト金属およびＢサイト金属の他の単純酸化物、および、１つ以上のＡサイト金属またはＢサイト金属の他の単純酸化物からなる群から選択される第１の界面バッファ層を堆積するステップを包含し、
前記方法は、該第１の界面バッファ層を含む前記集積回路デバイスをソフトベーク温度でベーキングするステップをさらに包含し、
前記第１の界面バッファ層に隣接して薄膜層状超格子材料層を堆積するステップは、ストロンチウムビスマスタンタレート、ストロンチウムビスマスニオベート、ストロンチウムビスマスニオブタンタレート、ビスマスチタネート、および、ビスマスランタンチタネートからなる群から選択される層状超格子材料層を堆積するステップを包含し、
該方法は、
該薄膜層状超格子材料層を含む該集積回路デバイスをソフトベーク温度でベーキングするステップと、
該層のうち１つ以上をアニーリングするステップと
をさらに包含する、請求項２１に記載の方法。
前記界面バッファ層を前記薄膜層状超格子材料層に拡散させるためにアニーリングするステップをさらに包含する、請求項２１、２２、２３、２４、２６または２８のいずれかに記載の方法。
前記薄膜層状超格子材料層に隣接して第２の界面バッファ層（１２０）を堆積するステップであって、該第２の界面バッファ層は、ストロンチウムタンタレート、ビスマスタンタレート、ストロンチウムニオブタンタレート、ストロンチウムビスマスタンタレートニオベート、酸化チタン、五酸化タンタル、Ａサイト金属およびＢサイト金属の他の単純酸化物、および、１つ以上のＡサイト金属またはＢサイト金属の他の単純酸化物からなる群から選択される、ステップと、
その後、前記集積回路デバイスをソフトベーク温度でベーキングするステップと、
該第２の界面バッファ層に隣接して第２の電極（１０５）を堆積するステップと
をさらに包含する、請求項２８に記載の方法。
前記基板上に第１の界面バッファ層を堆積するステップは、ストロンチウムビスマスタンタルニオベートを堆積するステップを包含し、
前記第１の界面バッファ層に隣接して薄膜層状超格子材料層を堆積するステップは、該第１の界面バッファ層のニオブ量よりも少ないニオブ量を有する、ストロンチウムビスマスタンタレートまたはストロンチウムビスマスタンタルニオベートを堆積するステップを包含し、
前記方法は、該第１の界面バッファ層を有することなく、該薄膜層状超格子材料層の結晶化温度よりも低い結晶化温度で前記集積回路デバイスをアニーリングするステップをさらに包含する、請求項２１に記載の方法。
前記アニーリングするステップは、前記第１の界面バッファ層を前記薄膜層状超格子材料層に拡散させるステップを包含する、請求項３１に記載の方法。
前記界面バッファ層（２０５）は前記電極（１４５）上に堆積され、その後、前記薄膜層状超格子材料層（１１５）は該界面バッファ層上に堆積される、請求項２１、２８または３１のいずれかに記載の方法。
前記界面バッファ層（１２０）は、前記薄膜層状超格子材料層（１１５）上に堆積され、その後、前記電極（１０５）は該界面バッファ層上に堆積される、請求項２１、２８または３１のいずれかに記載の方法。
前記薄膜層状超格子材料層に隣接して第２の界面バッファ層（１２０）を堆積するステップであって、該第２の界面バッファ層は、ストロンチウムタンタレート、ビスマスタンタレート、ストロンチウムニオブタンタレート、ストロンチウムビスマスタンタレートニオベート、酸化チタン、五酸化タンタル、Ａサイト金属およびＢサイト金属の他の単純酸化物、および、１つ以上のＡサイト金属またはＢサイト金属の他の単純酸化物からなる群から選択される、ステップと、
該第２の界面バッファ層に隣接して第２の電極層（１０５）を堆積するステップと、
該層のうち１つ以上をアニーリングするステップと
をさらに包含する、請求項３１に記載の方法。
前記第２の界面バッファ層は、前記薄膜層状超格子材料層のニオブ濃度よりも高いニオブ濃度を有するストロンチウムビスマスタンタルニオベートを含む、請求項３５に記載の方法。
前記ストロンチウムビスマスタンタレートの結晶化温度は、５５０℃〜７５０℃の範囲である、請求項３１、３５または３６のいずれかに記載の方法。