KR100275121B1 - 강유전체 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체 제조 분야에 관한 것으로, 특히 차세대 고집적 DRAM 및 비휘발성 메모리 소자인 FeRAM(Ferrolectric Random Access Memory)에 적용되는 강유전체 캐패시터 제조 기술에 관한 것이며, 더 자세히는 유전체로서 SBT 박막을 사용하는 캐패시터 제조방법에 관한 것이다. 본 발명은 누설전류에 따른 유전손실을 감소시키는 강유전체 캐패시터 및 그 제조방법을 제공하는데 그 목적이 있다. 본 발명은 강유전체 캐패시터의 상부전극과 다결정질 SBT 박막 사이에 비스무스(Bi) 원소가 과량 함유된 비정질 SBT 박막을 얇은 두께로 형성하는 기술이다. 비정질 SBT 박막은 다결정질 SBT 박막에 비해 유전상수도 작고 강유전체로서의 특성을 나타내지 못하지만, 결정립계가 없기 때문에 박막 내부에 물질 전달 경로가 형성되지 않기 때문에 누설전류의 경로를 차단할 수 있다. 또한, 비정질 SBT 박막에 과량으로 첨가된 비스무스는 고온 증착 및 결정화 열처리 과정에서 손실된 비스무스 성분을 보충하는 효과를 가져온다.

Description

유전손실을 감소시킨 강유전체 캐패시터 제조방법

본 발명은 반도체 제조 분야에 관한 것으로, 특히 차세대 고집적 DRAM 및 비휘발성 메모리 소자인 FeRAM(Ferrolectric Random Access Memory)에 적용되는 강유전체 캐패시터 제조 기술에 관한 것이며, 더 자세히는 유전체로서 Sr_XBi_yTa₂O₉ (이하, SBT라 함) 박막을 사용하는 캐패시터 제조방법에 관한 것이다.

DRAM을 비롯한 반도체 메모리 장치의 고집적화에 따라 반도체 장치의 리프레시(refresh) 특성 등의 동작 특성이 큰 문제로 부각되고 있다. 이에 따라 동작 특성을 확보하기 위하여 충분한 캐패시터의 정전용량을 확보하는 기술에 대한 많은 연구·개발이 진행되고 있다.

이에 따라 비휘발성 메모리 소자인 FeRAM 및 향후 차세대 반도체 메모리 장치의 캐패시터의 유전체로서 SBT, Pb_xZr_1-yTi_yO₃(PZT) 등의 재료가 주목되고 있다.

첨부된 도면 도 1은 종래기술에 따라 제조된 강유전체 캐패시터의 단면을 도시한 것으로, 그 유전체로서 SBT를 사용하고 있다.

도시된 바와 같은 SBT 박막(11)을 사용한 강유전체 캐패시터 제조 공정시 일반적으로 보다 나은 강유전체 특성을 얻기 위해 800℃ 정도의 고온 증착 및 후속 고온 열처리를 통해 결정화된 SBT 박막(11)을 형성하게 된다.

이는 SBT 박막(11)은 다결정질(polycrystalline) 결정 구조하에서 높은 유전상수와 잔류분극 특성 등 강유전체로서의 성질을 제대로 나타낼 수 있기 때문이다. 그러나, 다결정질인 SBT 박막(11) 내의 결정립계가 누설전류의 전도 경로를 제공하기 때문에, 누설전류에 따른 유전손실을 가져오게 되어 강유전체 캐패시터 특성의 열화를 유발하는 문제점이 있었다.

이러한 누설전류를 줄이기 위해서 다양한 전극의 사용, 불순물 첨가 등 여러 가지 방법이 시도되고 있으나, 아직까지 만족할 만한 결과를 나타내는 기술을 확보하지 못하고 있다. 또한, 결정화를 위한 고온의 열처리 공정시 SBT 박막 표면에서 비스무스(Bi) 원소의 휘발에 의한 박막 조성의 변화로 강유전체 특성을 제대로 나타내지 못하는 문제점이 있었다. 도면에서, 도면 부호 '10'은 기판, '12'는 하부전극, '13'은 상부전극을 각각 나타낸 것이다.

따라서, 다결정질의 장점을 살리면서도 누설전류를 줄이기 위해서는 현재와는 다른 방식의 강유전체 박막의 제조 공정이 필요하다.

본 발명은 누설전류에 따른 유전손실을 감소시키는 강유전체 캐패시터 제조방법을 제공하는데 그 목적이 있다.

도 1은 종래기술에 따라 제조된 강유전체 캐패시터의 단면도.

도 2는 본 발명의 일실시예에 따라 제조된 강유전체 캐패시터의 단면도.

도 3은 본 발명의 일실시예에 따른 강유전체 캐패시터 제조 공정 흐름도.

* 도면의 주요 부분에 대한 부호의 설명

20 : 기판 21 : 하부전극

22 : 다결정질 SBT 박막 23 : 비정질 SBT 박막

24 : 상부전극

본 발명은 강유전체 캐패시터의 상부전극과 다결정질 SBT 박막 사이에 비스무스(Bi) 원소가 과량 함유된 비정질 SBT 박막을 얇은 두께로 형성하는 기술이다. 비정질 SBT 박막은 다결정질 SBT 박막에 비해 유전상수도 작고 강유전체로서의 특성을 나타내지 못하지만, 결정립계가 없기 때문에 박막 내부에 물질 전달 경로가 형성되지 않기 때문에 누설전류의 경로를 차단할 수 있다. 그리고, 이러한 효과를 얻기 위한 비정질 박막의 두께가 그다지 두꺼울 필요가 없으므로, 유전상수의 감소 등 강유전체 특성에 열화를 가져오는 영향은 미미할 것으로 여겨진다. 또한, 비정질 SBT 박막에 과량으로 첨가된 비스무스는 고온 증착 및 결정화 열처리 과정에서 손실된 비스무스 성분을 보충하는 효과를 가져온다.

상술한 본 발명의 기술적 원리로부터 제공되는 강유전체 캐패시터 제조방법은 소정의 하부 구조가 형성된 기판 상에 하부전극을 형성하는 제1 단계; 전체구조 상부에 다결정 Sr_XBi_yTa₂O₉ 박막을 형성하는 제2 단계; 상기 다결정 Sr_XBi_yTa₂O₉ 박막 상에 비정질 Sr_XBi_yTa₂O₉ 박막을 형성하는 제3 단계; 및 상기 비정질 Sr_XBi_yTa₂O₉ 박막 상에 상부전극을 형성하는 제4 단계를 포함하여 이루어진다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 소개한다.

첨부된 도면 도 2는 본 발명의 일실시예에 따라 제조된 캐패시터의 단면을 도시한 것으로, 도면 부호 '20'은 기판, '21'은 하부전극, '22'는 다결정질 SBT 박막, '23'은 비정질 SBT 박막, '24'는 상부전극을 각각 나타낸 것이다.

첨부된 도면 도 3은 도 2에 도시된 강유전체 캐패시터의 제조 공정 흐름도를 나타낸 것으로, 이하 도 2에 나타낸 도면 부호를 인용하여 본 발명의 일실시예에 따른 강유전체 캐패시터 제조 공정을 소개한다.

우선, 소정의 하부 구조가 형성된 기판(20) 상에 하부전극(21)을 형성한다(100). 이때, 하부전극(21) 재료로서 Pt 또는 IrO, RuO 등의 금속산화물을 사용하며, 기판(20)과의 접착력을 향상시키고 불순물 상호 확산을 방지하기 위하여 Ti, TiN 등의 장벽 금속이 사용될 수도 있다.

다음으로, 스퍼터링(sputtering) 등의 물리기상증착(PVD)법 또는 금속유기물 화학기상증착(MOCVD) 등의 화학기상증착(CVD)법을 사용하여 전체구조 상부에 SBT를 증착하고 결정화 열처리를 실시하여 50㎚∼300㎚ 두께의 다결정질 SBT 박막(22)을 형성한다(200). 이때, 다결정질 SBT 박막(22)은 비교적 휘발성이 강한 비스무스(Bi)의 성분비를 높여 Sr_XBi_yTa₂O₉ (x= 0.6∼1.0, y= 1.0∼1.5)의 조성을 가진다.

이어서, 상온∼300℃의 저온에서 졸겔법, 금속유기물 화학기상증착법 등의 화학기상증착법을 사용하여 다결정질 SBT 박막(22) 상부에 30㎚∼50㎚ 두께의 비정질 SBT 박막(23)을 증착한다(300). 이때, 비정질 SBT 박막(23)의 증착시 다결정질 SBT 박막(22)의 손상을 방지하기 위하여 화학기상증착법을 사용하는 것이며, 300℃ 이하의 저온에서 증착하므로 박막의 결정화가 이루어지지 않는다. 여기서, 비정질 SBT 박막(23)은 후속 공정시 비스무스가 휘발되는 것을 고려하여 비스무스의 조성비를 높여 Sr_XBi_yTa₂O₉ (x= 0.6∼1.0, y= 1.2∼2.0)의 조성을 가지도록 한다.

다음으로, 제2 SBT 박막(23) 상에 상부전극(24)을 형성한다(400). 이후, 캐패시터의 특성을 안정화시키기 위하여 열처리 공정 등을 실시한다. 이후, 사진 및 식각 공정을 진행하여 캐패시터를 디파인한다. 이때, 상부전극(24) 재료로서 하부전극(21)과 동일한 물질을 사용할 수 있으며, 필요한 경우 제2 SBT 박막(23)과 상부전극(24)간의 상호 작용(interaction)을 줄이기 위해 다른 물질들을 버퍼층(buffer layer)으로 사용할 수 있다. 또한, 식각후 열처리를 함으로써 식각시 손상을 입은 캐패시터의 특성을 개선할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상술한 바와 같이 본 발명은 다결정질 SBT 박막과 상부전극 사이에 비정질 SBT층을 형성함으로써 누설전류에 따른 유전손실을 감소시키며, 이에 따라 소자의 신뢰도를 개선한다. 또한, 본 발명은 다결정질 SBT 박막의 증착 및 결정화 열처리시에 손실된 비스무스 성분을 보충함으로써, 강유전체 특성의 열화를 방지하며, 강유전체 본래의 특성을 유지하면서 신뢰도를 높임으로써 반도체 메모리 장치의 전기적 물성 향상 및 안정화에 기여한다.

Claims (7)

1. 소정의 하부 구조가 형성된 기판 상에 하부전극을 형성하는 제1 단계;

   전체구조 상부에 다결정 Sr_XBi_yTa₂O₉ 박막을 형성하는 제2 단계;

   상기 다결정 Sr_XBi_yTa₂O₉ 박막 상에 비정질 Sr_XBi_yTa₂O₉ 박막을 형성하는 제3 단계; 및

   상기 비정질 Sr_XBi_yTa₂O₉ 박막 상에 상부전극을 형성하는 제4 단계

   를 포함하여 이루어진 강유전체 캐패시터 제조방법.
2. 제 1 항에 있어서,

   상기 제2 단계가

   상기 다결정 Sr_XBi_yTa₂O₉ 박막을 증착하는 제5 단계와,

   상기 다결정 Sr_XBi_yTa₂O₉ 박막을 결정화 열처리하는 제6 단계를 포함하여 이루어진 강유전체 캐패시터 제조방법.
3. 제 1 항에 있어서,

   비정질 Sr_XBi_yTa₂O₉ 박막이

   상온 내지 300℃의 온도에서 형성되는 강유전체 캐패시터 제조방법.
4. 제 1 항 또는 제 2 항에 있어서,

   상기 비정질 Sr_XBi_yTa₂O₉ 박막이

   졸겔법 또는 금속유기물 화학기상증착법을 사용하여 형성되는 강유전체 캐패시터 제조방법.
5. 제 1 항 또는 제 2 항에 있어서,

   상기 다결정 Sr_XBi_yTa₂O₉ 박막이

   50㎚ 내지 300㎚ 두께인 강유전체 캐패시터 제조방법.
6. 제 1 항 또는 제 2 항에 있어서,

   상기 다결정 Sr_XBi_yTa₂O₉ 박막이

   x= 0.6∼1.0 및 y= 1.0∼1.5의 조성비를 가지는 강유전체 캐패시터 제조방법.
7. 제 1 항 또는 제 3 항에 있어서,

   상기 비정질 Sr_XBi_yTa₂O₉ 박막이

   x= 0.6∼1.0 및 y= 1.2∼2.0의 조성비를 가지는 강유전체 캐패시터 제조방법.

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