JP2003224123A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2003224123A JP2003224123A JP2002019060A JP2002019060A JP2003224123A JP 2003224123 A JP2003224123 A JP 2003224123A JP 2002019060 A JP2002019060 A JP 2002019060A JP 2002019060 A JP2002019060 A JP 2002019060A JP 2003224123 A JP2003224123 A JP 2003224123A
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Abstract
(57)【要約】
【課題】 エピタキシャル強誘電体薄膜の電気特性の基
板面内分布を大きく低減し、製造コストを低減する。 【解決手段】 基板に対して直接又は間接にエピタキシ
ャル積層された強誘電体薄膜を有する半導体装置の製造
方法であって、ＳＴＯ基板２１上にスパッタ法にてＳＲ
Ｏ薄膜２２を形成した後、厚さｔ＝４０ｎｍ、基板温度
Ｔ＝５５０℃、基板とターゲットとのなす角度φ＝９０
度、基板と強誘電体ターゲットの最短距離ｌ＝６５ｍ
ｍ、基板の自転速度ω＝１２ｒｐｍ、スパッタガス圧ｐ
＝０．２７Ｐａ、スパッタガス中の酸素分圧ｐO2＝０．
０３４Ｐａ、ターゲット面積当たりのＲＦ電力Ｐｓ＝
７．３Ｗ／ｃｍ2 のスパッタ条件で、ＳＲＯ薄膜２２上
にＢＴＯ薄膜２３を形成し、さらにその上にスパッタ法
にてＳＲＯ薄膜２４を形成する。
板面内分布を大きく低減し、製造コストを低減する。 【解決手段】 基板に対して直接又は間接にエピタキシ
ャル積層された強誘電体薄膜を有する半導体装置の製造
方法であって、ＳＴＯ基板２１上にスパッタ法にてＳＲ
Ｏ薄膜２２を形成した後、厚さｔ＝４０ｎｍ、基板温度
Ｔ＝５５０℃、基板とターゲットとのなす角度φ＝９０
度、基板と強誘電体ターゲットの最短距離ｌ＝６５ｍ
ｍ、基板の自転速度ω＝１２ｒｐｍ、スパッタガス圧ｐ
＝０．２７Ｐａ、スパッタガス中の酸素分圧ｐO2＝０．
０３４Ｐａ、ターゲット面積当たりのＲＦ電力Ｐｓ＝
７．３Ｗ／ｃｍ2 のスパッタ条件で、ＳＲＯ薄膜２２上
にＢＴＯ薄膜２３を形成し、さらにその上にスパッタ法
にてＳＲＯ薄膜２４を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、誘電体薄膜を有す
る半導体装置の製造方法に係わり、特に誘電体薄膜をス
パッタによって形成するようにした半導体装置の製造方
法に関する。
る半導体装置の製造方法に係わり、特に誘電体薄膜をス
パッタによって形成するようにした半導体装置の製造方
法に関する。
【０００２】
【従来の技術】近年、キャパシタ絶縁膜としてＢａＴｉ
Ｏ3 等のエピタキシャル強誘電体薄膜を用いた半導体メ
モリが種々提案されている。この種の用途に用いられる
エピタキシャル強誘電体薄膜は、基板上で均一な電気特
性を示す薄膜でなくてはならない。
Ｏ3 等のエピタキシャル強誘電体薄膜を用いた半導体メ
モリが種々提案されている。この種の用途に用いられる
エピタキシャル強誘電体薄膜は、基板上で均一な電気特
性を示す薄膜でなくてはならない。
【０００３】エピタキシャル強誘電体薄膜はスパッタ法
によって形成されるが、この方法では良質の薄膜を形成
するのは難しい。従来は、電気特性の基板内位置変化が
あまりに大きいため、幅２ｃｍ以内の小さな帯状の基板
領域上においてのみ、かろうじて実用となる強誘電体電
気特性を得る方法しか存在しなかった。このような小さ
な基板領域上に強誘電体薄膜を作製する従来手法では、
１回の成膜当たりで作製できる半導体装置の数が限られ
るため、製品の付加価値に対する製造コストが見合わ
ず、実際の製品には適用できなかった。
によって形成されるが、この方法では良質の薄膜を形成
するのは難しい。従来は、電気特性の基板内位置変化が
あまりに大きいため、幅２ｃｍ以内の小さな帯状の基板
領域上においてのみ、かろうじて実用となる強誘電体電
気特性を得る方法しか存在しなかった。このような小さ
な基板領域上に強誘電体薄膜を作製する従来手法では、
１回の成膜当たりで作製できる半導体装置の数が限られ
るため、製品の付加価値に対する製造コストが見合わ
ず、実際の製品には適用できなかった。
【０００４】また、ＺｒＳｉＯ4 などのアモルファス誘
電体薄膜を用いた半導体装置をスパッタ法にて作製する
場合、従来は作製した薄膜層の下層部分にダメージを与
えてしまう問題点があった。
電体薄膜を用いた半導体装置をスパッタ法にて作製する
場合、従来は作製した薄膜層の下層部分にダメージを与
えてしまう問題点があった。
【０００５】
【発明が解決しようとする課題】このように従来、スパ
ッタ法でエピタキシャル強誘電体薄膜を作製する場合、
該薄膜を基板内均一性良く作製することは困難であっ
た。このため、大きな基板の全面にエピタキシャル強誘
電体薄膜を成膜することはできず、１回の成膜当たり作
製される半導体装置の数は少ないものであり、これがエ
ピタキシャル強誘電体薄膜を用いた半導体装置の製造コ
ストを増大させる要因となっていた。また、アモルファ
ス誘電体薄膜をスパッタ法にて作製する場合、該薄膜の
下層部分にダメージを与えてしまう問題があった。
ッタ法でエピタキシャル強誘電体薄膜を作製する場合、
該薄膜を基板内均一性良く作製することは困難であっ
た。このため、大きな基板の全面にエピタキシャル強誘
電体薄膜を成膜することはできず、１回の成膜当たり作
製される半導体装置の数は少ないものであり、これがエ
ピタキシャル強誘電体薄膜を用いた半導体装置の製造コ
ストを増大させる要因となっていた。また、アモルファ
ス誘電体薄膜をスパッタ法にて作製する場合、該薄膜の
下層部分にダメージを与えてしまう問題があった。
【０００６】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、エピタキシャル強誘電
体薄膜の基板内均一性を向上させることができ、エピタ
キシャル強誘電体薄膜を用いた半導体装置の製造コスト
の低減に寄与し得る半導体装置の製造方法を提供するこ
とにある。
ので、その目的とするところは、エピタキシャル強誘電
体薄膜の基板内均一性を向上させることができ、エピタ
キシャル強誘電体薄膜を用いた半導体装置の製造コスト
の低減に寄与し得る半導体装置の製造方法を提供するこ
とにある。
【０００７】また、本発明の他の目的は、アモルファス
誘電体薄膜の下層にダメージを与えないように成膜する
ことを可能にした半導体装置の製造方法を提供すること
にある。
誘電体薄膜の下層にダメージを与えないように成膜する
ことを可能にした半導体装置の製造方法を提供すること
にある。
【０００８】
【課題を解決するための手段】（構成）上記課題を解決
するために本発明は次のような構成を採用している。
するために本発明は次のような構成を採用している。
【０００９】即ち本発明は、基板に対して直接又は間接
にエピタキシャル積層された強誘電体薄膜、又はアモル
ファス誘電体薄膜を有する半導体装置の製造方法であっ
て、（１）強誘電体薄膜に加える電圧Ｖを増加させなが
ら測定したキャパシタンスＣに対して｜max(dC/dV)｜＜
｜min(dC/dV)｜で、かつ電圧Ｖを減少させながら測定し
たキャパシタンスＣに対して｜max(dC/dV)｜＞｜min(dC
/dV)｜が、基板中心からの基板内距離ｒ［ｃｍ］と基板
面内角度方向θを用いて０≦θ＜２π及び０≦ｒ＜２０
［ｃｍ］の範囲において成り立つような積層膜を作製す
るに際し、（２）強誘電体薄膜における誘電損失 tanδ
に対して max(tanδ)＜０．０７で、かつ基板位置での
電圧の絶対値｜Ｖ｜＞３［Ｖ］が、基板中心からの基板
内距離ｒ［ｃｍ］と基板面内角度方向θを用いて０≦θ
＜２π及び０≦ｒ＜２０［ｃｍ］の範囲において成り立
つような積層膜を作製するに際し、（３）強誘電体薄膜
の表面に垂直な方向の結晶格子定数ｃに対して 0.410ｎ
ｍ≦ｃ＜0.433ｎｍが、基板中心からの基板内距離ｒ
［ｃｍ］と基板面内角度方向θを用いて０≦θ＜２π及
び０≦ｒ＜２０［ｃｍ］の範囲において成り立つような
積層膜を作製するに際し、（４）強誘電体薄膜の面内方
向の結晶格子定数ａに対して 0.390ｎｍ≦ａ＜0.398ｎ
ｍが、基板中心からの基板内距離ｒ［ｃｍ］と基板面内
角度方向θを用いて０≦θ＜２π及び０≦ｒ＜３０［ｃ
ｍ］の範囲において成り立つような積層膜を作製するに
際し、強誘電体薄膜の厚さｔ［ｎｍ］、基板温度Ｔ
［℃］、基板表面と強誘電体ターゲット面とのなす角度
φ［度］、基板と強誘電体ターゲットとの間の最短距離
ｌ［ｃｍ］、基板の自転速度ω［ｒｐｍ］、スパッタガ
ス圧ｐ［Ｐａ］、スパッタガス中の酸素分圧ｐO2［Ｐ
ａ］、ターゲット面積当たりのＲＦ電力Ｐｓ［Ｗ／ｃｍ
2 ］の間に、
にエピタキシャル積層された強誘電体薄膜、又はアモル
ファス誘電体薄膜を有する半導体装置の製造方法であっ
て、（１）強誘電体薄膜に加える電圧Ｖを増加させなが
ら測定したキャパシタンスＣに対して｜max(dC/dV)｜＜
｜min(dC/dV)｜で、かつ電圧Ｖを減少させながら測定し
たキャパシタンスＣに対して｜max(dC/dV)｜＞｜min(dC
/dV)｜が、基板中心からの基板内距離ｒ［ｃｍ］と基板
面内角度方向θを用いて０≦θ＜２π及び０≦ｒ＜２０
［ｃｍ］の範囲において成り立つような積層膜を作製す
るに際し、（２）強誘電体薄膜における誘電損失 tanδ
に対して max(tanδ)＜０．０７で、かつ基板位置での
電圧の絶対値｜Ｖ｜＞３［Ｖ］が、基板中心からの基板
内距離ｒ［ｃｍ］と基板面内角度方向θを用いて０≦θ
＜２π及び０≦ｒ＜２０［ｃｍ］の範囲において成り立
つような積層膜を作製するに際し、（３）強誘電体薄膜
の表面に垂直な方向の結晶格子定数ｃに対して 0.410ｎ
ｍ≦ｃ＜0.433ｎｍが、基板中心からの基板内距離ｒ
［ｃｍ］と基板面内角度方向θを用いて０≦θ＜２π及
び０≦ｒ＜２０［ｃｍ］の範囲において成り立つような
積層膜を作製するに際し、（４）強誘電体薄膜の面内方
向の結晶格子定数ａに対して 0.390ｎｍ≦ａ＜0.398ｎ
ｍが、基板中心からの基板内距離ｒ［ｃｍ］と基板面内
角度方向θを用いて０≦θ＜２π及び０≦ｒ＜３０［ｃ
ｍ］の範囲において成り立つような積層膜を作製するに
際し、強誘電体薄膜の厚さｔ［ｎｍ］、基板温度Ｔ
［℃］、基板表面と強誘電体ターゲット面とのなす角度
φ［度］、基板と強誘電体ターゲットとの間の最短距離
ｌ［ｃｍ］、基板の自転速度ω［ｒｐｍ］、スパッタガ
ス圧ｐ［Ｐａ］、スパッタガス中の酸素分圧ｐO2［Ｐ
ａ］、ターゲット面積当たりのＲＦ電力Ｐｓ［Ｗ／ｃｍ
2 ］の間に、
【数６】
（但しｐはｐ＞４０の偶数）という関係式が成り立つよ
うな条件でＲＦマグネトロンスパッタを行い、スパッタ
粒子のエネルギーを前記条件によって適切な状態に制御
することで前記積層膜の下層に前記強誘電体薄膜の構成
原子が混入した遷移層電極を形成し、前記遷移層電極内
に面内欠陥を導入することで前記強誘電体薄膜の面内方
向の欠陥を抑制することを特徴とする。
うな条件でＲＦマグネトロンスパッタを行い、スパッタ
粒子のエネルギーを前記条件によって適切な状態に制御
することで前記積層膜の下層に前記強誘電体薄膜の構成
原子が混入した遷移層電極を形成し、前記遷移層電極内
に面内欠陥を導入することで前記強誘電体薄膜の面内方
向の欠陥を抑制することを特徴とする。
【００１０】また本発明は、基板に対して直接又は間接
に積層されたアモルファス誘電体薄膜を有する半導体装
置の製造方法であって、前記アモルファス誘電体薄膜の
誘電率εに対して、４．１≦ε≦１６．０が基板中心か
らの基板内距離ｒ［ｃｍ］と基板面内角度方向θを用い
て０≦θ＜２π及び０≦ｒ＜３０［ｃｍ］の範囲におい
て成り立つような積層膜を作製するに際し、アモルファ
ス誘電体薄膜の厚さｔ［ｎｍ］、基板温度Ｔ［℃］、基
板とアモルファス誘電体ターゲット面のなす角度φ
［度］、基板とアモルファス誘電体ターゲットの間の最
短距離ｌ［ｃｍ］、基板の自転速度ω［ｒｐｍ］、スパ
ッタガス圧ｐ［Pa］、スパッタガス中の酸素分圧ｐ
O2［Pa］、ターゲット面積当たりのＲＦ電力Ｐｓ［Ｗ／
ｃｍ2 ］の間に、
に積層されたアモルファス誘電体薄膜を有する半導体装
置の製造方法であって、前記アモルファス誘電体薄膜の
誘電率εに対して、４．１≦ε≦１６．０が基板中心か
らの基板内距離ｒ［ｃｍ］と基板面内角度方向θを用い
て０≦θ＜２π及び０≦ｒ＜３０［ｃｍ］の範囲におい
て成り立つような積層膜を作製するに際し、アモルファ
ス誘電体薄膜の厚さｔ［ｎｍ］、基板温度Ｔ［℃］、基
板とアモルファス誘電体ターゲット面のなす角度φ
［度］、基板とアモルファス誘電体ターゲットの間の最
短距離ｌ［ｃｍ］、基板の自転速度ω［ｒｐｍ］、スパ
ッタガス圧ｐ［Pa］、スパッタガス中の酸素分圧ｐ
O2［Pa］、ターゲット面積当たりのＲＦ電力Ｐｓ［Ｗ／
ｃｍ2 ］の間に、
【数７】
（但しｐはｐ＞４０の偶数）という関係式が成り立つよ
うな条件でＲＦマグネトロンスパッタを行い、スパッタ
粒子のエネルギーを前記条件によって適切な状態に制御
することで前記積層膜の下層にアモルファス誘電体薄膜
の構成原子が混入した遷移層を形成し、アニール又はプ
ラズマ酸化等によって前記遷移層中に微量の酸素を拡散
させてを前記アモルファス誘電体薄膜と同一化させるこ
とを特徴とする。
うな条件でＲＦマグネトロンスパッタを行い、スパッタ
粒子のエネルギーを前記条件によって適切な状態に制御
することで前記積層膜の下層にアモルファス誘電体薄膜
の構成原子が混入した遷移層を形成し、アニール又はプ
ラズマ酸化等によって前記遷移層中に微量の酸素を拡散
させてを前記アモルファス誘電体薄膜と同一化させるこ
とを特徴とする。
【００１１】（作用）前述した従来技術による問題点
は、エピタキシャル強誘電体薄膜の場合も、アモルファ
ス誘電体薄膜の場合も、スパッタ法の持つ本質的に同一
の原理によって発生していると予想される。即ち、酸化
物などのスパッタ法では、スパッタターゲット面に対し
て垂直な方向に、数十から数百エレクトロンボルトに達
する高エネルギーを持つ粒子ビームのフラックスが発生
することが避けられない。高い運動エネルギーを持つ粒
子が基板に入射すると、基板の結晶を破壊してしまい、
基板上の薄膜もエピタキシャル成長できない。
は、エピタキシャル強誘電体薄膜の場合も、アモルファ
ス誘電体薄膜の場合も、スパッタ法の持つ本質的に同一
の原理によって発生していると予想される。即ち、酸化
物などのスパッタ法では、スパッタターゲット面に対し
て垂直な方向に、数十から数百エレクトロンボルトに達
する高エネルギーを持つ粒子ビームのフラックスが発生
することが避けられない。高い運動エネルギーを持つ粒
子が基板に入射すると、基板の結晶を破壊してしまい、
基板上の薄膜もエピタキシャル成長できない。
【００１２】かかる制約下で上記の課題を達成するため
に、本発明は上記に示した条件でスパッタを行った。
に、本発明は上記に示した条件でスパッタを行った。
【００１３】ここで、厚さｔが厚すぎると（１２０ｎｍ
以上）結晶性が悪くなり、後述する図４、５の特性が得
られなくなる。ｔが薄すぎると（２５ｎｍ以下）、漏れ
電流の増大を招く。基板温度Ｔが高すぎると（６００℃
以上）、ＬＳＩ製造工程で他の部品プロセスに悪影響を
及ぼす。Ｔが低すぎると（４５０℃以下）、後述する図
４、５の特性が得られなくなる。
以上）結晶性が悪くなり、後述する図４、５の特性が得
られなくなる。ｔが薄すぎると（２５ｎｍ以下）、漏れ
電流の増大を招く。基板温度Ｔが高すぎると（６００℃
以上）、ＬＳＩ製造工程で他の部品プロセスに悪影響を
及ぼす。Ｔが低すぎると（４５０℃以下）、後述する図
４、５の特性が得られなくなる。
【００１４】角度φが大きすぎると（１１０度以上）、
基板にダメージが発生する。φが小さすぎると（７０度
以下）、成長速度が遅くなり結晶品質の低下を招く。距
離ｌが遠すぎると（１２５ｃｍ以上）、基板に入射する
エネルギーが弱くなり結晶性が悪くなる。ｌが短すぎる
と（３５ｃｍ以下）、基板に入射するエネルギーが強く
なりダメージの発生を招く。自転速度ωが速すぎると
（２５ｒｐｍ以上）、ダストの発生を招く。
基板にダメージが発生する。φが小さすぎると（７０度
以下）、成長速度が遅くなり結晶品質の低下を招く。距
離ｌが遠すぎると（１２５ｃｍ以上）、基板に入射する
エネルギーが弱くなり結晶性が悪くなる。ｌが短すぎる
と（３５ｃｍ以下）、基板に入射するエネルギーが強く
なりダメージの発生を招く。自転速度ωが速すぎると
（２５ｒｐｍ以上）、ダストの発生を招く。
【００１５】ガス圧ｐが高すぎると（０．３Ｐａ以
上）、エネルギーが低下し結晶成長を補助できなり、結
果として成長速度が遅くなる。酸素分圧ｐO2が高すぎる
と（０．０１Ｐａ以上）、他の材料の成長が阻害されて
結晶性が悪くなる。ＲＦ電力Ｐｓが大きすぎると（７．
４W/cm2 以上）と、基板にダメージが発生する。Ｐｓが
小さすぎると（２W/cm2 以下）、成長速度が遅くなり結
晶品質の低下を招く。
上）、エネルギーが低下し結晶成長を補助できなり、結
果として成長速度が遅くなる。酸素分圧ｐO2が高すぎる
と（０．０１Ｐａ以上）、他の材料の成長が阻害されて
結晶性が悪くなる。ＲＦ電力Ｐｓが大きすぎると（７．
４W/cm2 以上）と、基板にダメージが発生する。Ｐｓが
小さすぎると（２W/cm2 以下）、成長速度が遅くなり結
晶品質の低下を招く。
【００１６】前記した数式は、これらの条件を表したも
のと等価である。
のと等価である。
【００１７】また、ターゲットの個数は１〜５個が望ま
しく、ターゲットの直径は４〜１５ｃｍが望ましい。さ
らに、基板はＳｉ，ＳＯＩ，ＳｉＧｅ，ＳｒＴｉＯ3 ，
又はＬａＡｌＯ3 が望ましい。このとき、下地として基
板上にバッファ層を形成するのが望ましく、バッファ層
としては、ＳｒＲｕＯ3 ，Ｓｒ（Ｔｉ1-x，Ｒｕx）
Ｏ 3 ，ＳｒＮｂＯ3 ，ＳｒＶＯ3 ，（Ｔｉ，Ａｌ）Ｎ，
Ｐｔ，Ｉｒ，又はＲｕが望ましい。
しく、ターゲットの直径は４〜１５ｃｍが望ましい。さ
らに、基板はＳｉ，ＳＯＩ，ＳｉＧｅ，ＳｒＴｉＯ3 ，
又はＬａＡｌＯ3 が望ましい。このとき、下地として基
板上にバッファ層を形成するのが望ましく、バッファ層
としては、ＳｒＲｕＯ3 ，Ｓｒ（Ｔｉ1-x，Ｒｕx）
Ｏ 3 ，ＳｒＮｂＯ3 ，ＳｒＶＯ3 ，（Ｔｉ，Ａｌ）Ｎ，
Ｐｔ，Ｉｒ，又はＲｕが望ましい。
【００１８】また、前記（１）〜（４）で定義した強誘
電体薄膜に関する条件は、それぞれ良質のエピタキシャ
ル強誘電体薄膜となる条件である。同様に、前記（５）
で定義した誘電体薄膜に関する条件は、良質のアモルフ
ァス誘電体薄膜となる条件である。さらに、０≦θ＜２
π及び０≦ｒ＜３０［ｃｍ］の範囲という条件は、この
種の薄膜を形成するために用いられる基板として、十分
に大きなものを含む条件である。
電体薄膜に関する条件は、それぞれ良質のエピタキシャ
ル強誘電体薄膜となる条件である。同様に、前記（５）
で定義した誘電体薄膜に関する条件は、良質のアモルフ
ァス誘電体薄膜となる条件である。さらに、０≦θ＜２
π及び０≦ｒ＜３０［ｃｍ］の範囲という条件は、この
種の薄膜を形成するために用いられる基板として、十分
に大きなものを含む条件である。
【００１９】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。
形態によって説明する。
【００２０】（第１の実施形態）図１は、本発明の第１
の実施形態に使用したスパッタ装置の基本構成を示す図
である。
の実施形態に使用したスパッタ装置の基本構成を示す図
である。
【００２１】図中の１１は真空チャンバ、１２は被処理
基板、１３を基板１２を保持して回転する回転機構、１
４は基板１２を加熱するためのヒータ、１５はスパッタ
ターゲット、１６はターゲット１５を保持すると共にＲ
Ｆ電力を印加するためのスパッタカソード、１７は基板
１２とターゲット１５との間にスパッタガスを供給する
ためのガス導入管、１８はチャンバ１１内を排気するた
めの排気ポンプを示している。
基板、１３を基板１２を保持して回転する回転機構、１
４は基板１２を加熱するためのヒータ、１５はスパッタ
ターゲット、１６はターゲット１５を保持すると共にＲ
Ｆ電力を印加するためのスパッタカソード、１７は基板
１２とターゲット１５との間にスパッタガスを供給する
ためのガス導入管、１８はチャンバ１１内を排気するた
めの排気ポンプを示している。
【００２２】なお、図には示さないが、基板１２とター
ゲット１５との空間に磁場を印加するためのマグネット
がカソード内に配置されており、これによりマグネトロ
ンスパッタが可能となっている。また、ターゲット１５
は基板表面に対して９０度傾けて配置するようになって
いる。このように、ターゲット１５を傾けて配置するの
は、ある程度の成長速度を確保しながらも、基板１２に
対するダメージ発生を防止するためである。
ゲット１５との空間に磁場を印加するためのマグネット
がカソード内に配置されており、これによりマグネトロ
ンスパッタが可能となっている。また、ターゲット１５
は基板表面に対して９０度傾けて配置するようになって
いる。このように、ターゲット１５を傾けて配置するの
は、ある程度の成長速度を確保しながらも、基板１２に
対するダメージ発生を防止するためである。
【００２３】図２は、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図である。
半導体装置の製造工程を示す断面図である。
【００２４】まず、図２（ａ）に示すように、ＳｒＴｉ
Ｏ3 （以下、ＳＴＯと略記する）基板２１上にスパッタ
法によってＳｒＲｕＯ3 （以下、ＳＲＯと略記する）薄
膜２２をエピタキシャル積層し、その上にスパッタ法に
てＢａＴｉＯ3 （以下、ＢＴＯと略記する）薄膜２３を
エピタキシャル積層し、さらにその上にスパッタ法にて
ＳＲＯ薄膜２４をエピタキシャル積層した。ここで、Ｂ
ＴＯ薄膜２２の形成に際してのスパッタ条件としては、
ＢＴＯ薄膜の厚さｔ＝４０ｎｍ、基板温度Ｔ＝５５０
℃、基板表面とターゲット面とのなす角度φ＝９０度、
基板と強誘電体ターゲットとの間の最短距離ｌ＝６５ｍ
ｍ、ターゲット直径Ｒｔ＝５．０８ｃｍ、ターゲット個
数ｎ＝１個、基板の自転速度ω＝１２ｒｐｍ、スパッタ
ガス圧ｐ＝０．２７Ｐａ、スパッタガス中の酸素分圧ｐ
O2＝０．０３４Ｐａ、ターゲット面積当たりのＲＦ電力
ＰｓＰｓ＝７．３Ｗ／ｃｍ2 とした。
Ｏ3 （以下、ＳＴＯと略記する）基板２１上にスパッタ
法によってＳｒＲｕＯ3 （以下、ＳＲＯと略記する）薄
膜２２をエピタキシャル積層し、その上にスパッタ法に
てＢａＴｉＯ3 （以下、ＢＴＯと略記する）薄膜２３を
エピタキシャル積層し、さらにその上にスパッタ法にて
ＳＲＯ薄膜２４をエピタキシャル積層した。ここで、Ｂ
ＴＯ薄膜２２の形成に際してのスパッタ条件としては、
ＢＴＯ薄膜の厚さｔ＝４０ｎｍ、基板温度Ｔ＝５５０
℃、基板表面とターゲット面とのなす角度φ＝９０度、
基板と強誘電体ターゲットとの間の最短距離ｌ＝６５ｍ
ｍ、ターゲット直径Ｒｔ＝５．０８ｃｍ、ターゲット個
数ｎ＝１個、基板の自転速度ω＝１２ｒｐｍ、スパッタ
ガス圧ｐ＝０．２７Ｐａ、スパッタガス中の酸素分圧ｐ
O2＝０．０３４Ｐａ、ターゲット面積当たりのＲＦ電力
ＰｓＰｓ＝７．３Ｗ／ｃｍ2 とした。
【００２５】次いで、図２（ｂ）に示すように、この積
層薄膜上に大気中でレジスト２５を塗布し、このレジス
ト２５に紫外線で電極パターンを露光した。その後、レ
ジスト２５をマスクに、電極部の上部ＳＲＯ薄膜２４と
ＢＴＯ薄膜２３を順番にエッチングして、下層のＳＲＯ
薄膜２２の電極パターンを作製した。
層薄膜上に大気中でレジスト２５を塗布し、このレジス
ト２５に紫外線で電極パターンを露光した。その後、レ
ジスト２５をマスクに、電極部の上部ＳＲＯ薄膜２４と
ＢＴＯ薄膜２３を順番にエッチングして、下層のＳＲＯ
薄膜２２の電極パターンを作製した。
【００２６】次いで、レジスト２５を除去した後、図２
（ｃ）に示すように、再びレジスト２６を塗布し、この
レジスト２６に紫外線でキャパシタパターンを露光し
た。この状態で上部にレジスト２６のパターンと上層の
ＳＲＯ薄膜２４の表面が露出している。
（ｃ）に示すように、再びレジスト２６を塗布し、この
レジスト２６に紫外線でキャパシタパターンを露光し
た。この状態で上部にレジスト２６のパターンと上層の
ＳＲＯ薄膜２４の表面が露出している。
【００２７】次いで、図２（ｄ）に示すように、レジス
ト２６上及び露出したＳＲＯ薄膜２４上に真空中でＰｔ
をスパッタし、Ｐｔ膜２７を形成した。その後、レジス
ト２６を除去することにより、Ｐｔのキャパシタ上部電
極パターンを作製した。
ト２６上及び露出したＳＲＯ薄膜２４上に真空中でＰｔ
をスパッタし、Ｐｔ膜２７を形成した。その後、レジス
ト２６を除去することにより、Ｐｔのキャパシタ上部電
極パターンを作製した。
【００２８】次いで、図２（ｅ）に示すように、Ｐｔ膜
２７が付着していない部分の上部ＳＲＯ薄膜２４をエッ
チング除去することにより、上下ＳＲＯ電極に挟まれた
ＢＴＯキャパシタが作製されることになる。
２７が付着していない部分の上部ＳＲＯ薄膜２４をエッ
チング除去することにより、上下ＳＲＯ電極に挟まれた
ＢＴＯキャパシタが作製されることになる。
【００２９】この過程中の最初のＳＲＯ薄膜２２（下部
電極）を成膜後、ＢＴＯ強誘電体薄膜２３を成膜する過
程が本発明において特に重要な点である。この過程では
スパッタターゲットから発生した高速酸素負イオンビー
ムによって様々な励起状態にある粒子が存在する。これ
らは数エレクトロンボルト程度の内部エネルギーを持っ
ているため、下層のＳＲＯ薄膜２２の表面のみならず、
表面から数原子層下まで到達する。従ってこの領域にお
いて、ＳＲＯ薄膜２２からＢＴＯ薄膜２３に連続的に遷
移する層が形成される。
電極）を成膜後、ＢＴＯ強誘電体薄膜２３を成膜する過
程が本発明において特に重要な点である。この過程では
スパッタターゲットから発生した高速酸素負イオンビー
ムによって様々な励起状態にある粒子が存在する。これ
らは数エレクトロンボルト程度の内部エネルギーを持っ
ているため、下層のＳＲＯ薄膜２２の表面のみならず、
表面から数原子層下まで到達する。従ってこの領域にお
いて、ＳＲＯ薄膜２２からＢＴＯ薄膜２３に連続的に遷
移する層が形成される。
【００３０】Ｂａ原子はＴｉ原子やＯ原子の質量より重
いため、図３に示すように、ＳＲＯ薄膜２２に混入され
て（Ｓｒ，Ｂａδ）ＲｕＯ3 からなる遷移層３１が出現
する。この層３１の格子定数はＳＲＯの格子定数より若
干大きいため、面内方向に格子欠陥が導入される。金属
状態である電極中の欠陥は、本半導体装置の動作に与え
る影響を無視できる。但し、この遷移層３１は形成され
ない場合もある。
いため、図３に示すように、ＳＲＯ薄膜２２に混入され
て（Ｓｒ，Ｂａδ）ＲｕＯ3 からなる遷移層３１が出現
する。この層３１の格子定数はＳＲＯの格子定数より若
干大きいため、面内方向に格子欠陥が導入される。金属
状態である電極中の欠陥は、本半導体装置の動作に与え
る影響を無視できる。但し、この遷移層３１は形成され
ない場合もある。
【００３１】Ｔｉも高いエネルギーを持っているので、
図３に示すように、ＳＲＯ薄膜２２に混入されて（Ｓｒ
1-x ，Ｂａx+δ）（Ｒｕ1-x ，Ｔｉx ）Ｏ3+δというも
う一つの遷移層３２が上記の遷移層３１の上に形成され
る。ここで、ｘは０から１の間を無限連続的に変化し、
下部ＳＲＯ層付近でｘ＝０、上部ＢＴＯ層方向でｘ＝１
となる。らさに、δは下層のＳＲＯ層付近で０≦δ≦
０．１なる値をとり、上部ＢＴＯ層付近でδ＝０とな
る。なお、この遷移層３２も形成されない場合もある。
図３に示すように、ＳＲＯ薄膜２２に混入されて（Ｓｒ
1-x ，Ｂａx+δ）（Ｒｕ1-x ，Ｔｉx ）Ｏ3+δというも
う一つの遷移層３２が上記の遷移層３１の上に形成され
る。ここで、ｘは０から１の間を無限連続的に変化し、
下部ＳＲＯ層付近でｘ＝０、上部ＢＴＯ層方向でｘ＝１
となる。らさに、δは下層のＳＲＯ層付近で０≦δ≦
０．１なる値をとり、上部ＢＴＯ層付近でδ＝０とな
る。なお、この遷移層３２も形成されない場合もある。
【００３２】これらの遷移層３１，３２はバンド構造的
には金属であるため、本半導体装置においては電極とし
て作用する。これらの遷移層３１，３２の格子定数はＳ
ＲＯの格子定数より若干大きいため、面内方向に格子欠
陥が導入される。金属状態である電極中の格子欠陥は、
本半導体装置の動作に与える影響を無視できる。遷移層
３１，３２の上にＢＴＯ薄膜２３を形成するため、ＢＴ
Ｏ薄膜２３は遷移層薄膜上にキューブオンキューブ型の
成長形式をとりやすくなる。この欠陥がＢＴＯ強誘電体
中に導入された場合、誘電損失などが大きくなって半導
体装置として動作しなくなる。
には金属であるため、本半導体装置においては電極とし
て作用する。これらの遷移層３１，３２の格子定数はＳ
ＲＯの格子定数より若干大きいため、面内方向に格子欠
陥が導入される。金属状態である電極中の格子欠陥は、
本半導体装置の動作に与える影響を無視できる。遷移層
３１，３２の上にＢＴＯ薄膜２３を形成するため、ＢＴ
Ｏ薄膜２３は遷移層薄膜上にキューブオンキューブ型の
成長形式をとりやすくなる。この欠陥がＢＴＯ強誘電体
中に導入された場合、誘電損失などが大きくなって半導
体装置として動作しなくなる。
【００３３】上記機構のため、ＢＴＯ結晶は本来の結晶
格子定数より小さな格子定数を取らざるを得ない。従っ
て、ＢＴＯ薄膜２３には面内方向の圧縮応力が働いてい
ることになる。この圧縮応力によってＢＴＯ中のＴｉ原
子のダブルポテンシャルの底が深くなり、本来のＢＴＯ
結晶より高い臨海温度まで強誘電体となる。従って、Ｂ
ＴＯ薄膜２３の強誘電体電気特性が前記（１）に示した
ような望ましい状態となる。
格子定数より小さな格子定数を取らざるを得ない。従っ
て、ＢＴＯ薄膜２３には面内方向の圧縮応力が働いてい
ることになる。この圧縮応力によってＢＴＯ中のＴｉ原
子のダブルポテンシャルの底が深くなり、本来のＢＴＯ
結晶より高い臨海温度まで強誘電体となる。従って、Ｂ
ＴＯ薄膜２３の強誘電体電気特性が前記（１）に示した
ような望ましい状態となる。
【００３４】上記遷移層３１，３２は、プラズマを用い
ない成膜方法、即ちゾルゲル法或いは各種ＣＶＤ法など
では生成されない。この場合、薄膜成長はキューブオン
キューブ型ではなく、ＢＴＯ本来の結晶格子定数のまま
薄膜成長する。一方で並行平板型のスパッタなど、ター
ゲットからの高エネルギービームが直接基板に入射する
成膜方法では、薄膜がダメージを受けてエピタキシャル
成長しない。或いは基板に直接高エネルギービームを入
射させない方法でも、高エネルギービームによって励起
された各種粒子のエネルギー分布が不均一となる場合
は、上記遷移層が均一に作製されない。このことが従来
技術にて均一なエピタキシャル薄膜を作製できなかった
原因である。
ない成膜方法、即ちゾルゲル法或いは各種ＣＶＤ法など
では生成されない。この場合、薄膜成長はキューブオン
キューブ型ではなく、ＢＴＯ本来の結晶格子定数のまま
薄膜成長する。一方で並行平板型のスパッタなど、ター
ゲットからの高エネルギービームが直接基板に入射する
成膜方法では、薄膜がダメージを受けてエピタキシャル
成長しない。或いは基板に直接高エネルギービームを入
射させない方法でも、高エネルギービームによって励起
された各種粒子のエネルギー分布が不均一となる場合
は、上記遷移層が均一に作製されない。このことが従来
技術にて均一なエピタキシャル薄膜を作製できなかった
原因である。
【００３５】本実施形態では図１に示すように、ターゲ
ット面に対して鉛直方向に発生する高エネルギービーム
が、基板表面に近いところを基板表面に対して平行に飛
来するように基板とターゲットを配置する。このときの
基板１２とターゲット１５のなす角度φ及び距離ｌの好
ましい値は、（作用）の項に示した範囲に存在する。φ
が小さすぎれば基板にダメージが発生し、φが大きすぎ
れば励起粒子が基板に到達する量が少なすぎる。ｌが小
さすぎれば上記遷移層が厚くなりすぎ、ｌが大きすぎれ
ば上記遷移層が不足する。
ット面に対して鉛直方向に発生する高エネルギービーム
が、基板表面に近いところを基板表面に対して平行に飛
来するように基板とターゲットを配置する。このときの
基板１２とターゲット１５のなす角度φ及び距離ｌの好
ましい値は、（作用）の項に示した範囲に存在する。φ
が小さすぎれば基板にダメージが発生し、φが大きすぎ
れば励起粒子が基板に到達する量が少なすぎる。ｌが小
さすぎれば上記遷移層が厚くなりすぎ、ｌが大きすぎれ
ば上記遷移層が不足する。
【００３６】このＢＴＯキャパシタのＣＶ電気特性を調
べたものが、図４である。直径２０ｃｍの基板内のｒ＝
１．５ｃｍの位置に作製したキャパシタと、ｒ＝３．５
ｃｍの位置に作製したキャパシタと、ｒ＝８．５ｃｍの
位置に作製したキャパシタのＣＶ電気特性を図４の上か
ら順に（ａ）（ｂ）（ｃ）で並べた。
べたものが、図４である。直径２０ｃｍの基板内のｒ＝
１．５ｃｍの位置に作製したキャパシタと、ｒ＝３．５
ｃｍの位置に作製したキャパシタと、ｒ＝８．５ｃｍの
位置に作製したキャパシタのＣＶ電気特性を図４の上か
ら順に（ａ）（ｂ）（ｃ）で並べた。
【００３７】図４から分かるように、キャパシタに加え
た電圧Ｖが増大しているとき、キャパシタンスはなだら
かな曲線を描いて増大する。分極反転電圧Ｖc1（Ｖc1＞
０）を超えて増大すると、キャパシタンスは急激に減少
し、その後非常に緩やかに減少する。キャパシタンスが
増大して、その増加率ｄＣ／ｄＶが最大となった値ｍａ
ｘ（ｄＣ／ｄＶ）と、キャパシタンスが減少して、その
増加率（減少率）ｄＣ／ｄＶが最小となった値ｍｉｎ
（ｄＣ／ｄＶ）を比較すると、 ｜max(dC/dV)｜＜｜min(dC/dV)｜ が成り立っている。図４で示した全ての基板位置で、Ｃ
Ｖ曲線は上記特徴を満足している。
た電圧Ｖが増大しているとき、キャパシタンスはなだら
かな曲線を描いて増大する。分極反転電圧Ｖc1（Ｖc1＞
０）を超えて増大すると、キャパシタンスは急激に減少
し、その後非常に緩やかに減少する。キャパシタンスが
増大して、その増加率ｄＣ／ｄＶが最大となった値ｍａ
ｘ（ｄＣ／ｄＶ）と、キャパシタンスが減少して、その
増加率（減少率）ｄＣ／ｄＶが最小となった値ｍｉｎ
（ｄＣ／ｄＶ）を比較すると、 ｜max(dC/dV)｜＜｜min(dC/dV)｜ が成り立っている。図４で示した全ての基板位置で、Ｃ
Ｖ曲線は上記特徴を満足している。
【００３８】分極反転後、キャパシタに加えた電圧Ｖを
減少させているとき、キャパシタンスはなだらかな曲線
を描いて増大する。再び分極が反転電圧する−｜Ｖc2｜
（Ｖd2＞０）を超えて電圧が減少すると、キャパシタン
スは急激に減少し、その後非常に緩やかに減少する。キ
ャパシタンスが増大して、その増加率ｄＣ／ｄＶが最大
となった値ｍａｘ（ｄＣ／ｄＶ）と、キャパシタンスが
減少して、その増加率（減少率）ｄＣ／ｄＶが最小とな
った値ｍｉｎ（ｄＣ／ｄＶ）を比較すると、 ｜max(dC/dV)｜＜｜min(dC/dV)｜ が成り立っている。図４で示した全ての基板位置で、Ｃ
Ｖ曲線は上記特徴を満足している。
減少させているとき、キャパシタンスはなだらかな曲線
を描いて増大する。再び分極が反転電圧する−｜Ｖc2｜
（Ｖd2＞０）を超えて電圧が減少すると、キャパシタン
スは急激に減少し、その後非常に緩やかに減少する。キ
ャパシタンスが増大して、その増加率ｄＣ／ｄＶが最大
となった値ｍａｘ（ｄＣ／ｄＶ）と、キャパシタンスが
減少して、その増加率（減少率）ｄＣ／ｄＶが最小とな
った値ｍｉｎ（ｄＣ／ｄＶ）を比較すると、 ｜max(dC/dV)｜＜｜min(dC/dV)｜ が成り立っている。図４で示した全ての基板位置で、Ｃ
Ｖ曲線は上記特徴を満足している。
【００３９】図５は、このことをより明白に示すため
に、電圧Ｖに対してキャパシタンスの変化率ｄＣ／ｄＶ
をプロットしたものである。即ち、図５（ａ）に示すよ
うな前記図４（ａ）と同様のＣＶ曲線に対し、キャパシ
タンスの変化率ｄＣ／ｄＶをプロットすると図５（ｂ）
のようになり、このｄＣ／ｄＶ曲線から、全ての基板位
置で上に述べた関係式が成り立っていることが分かる。
に、電圧Ｖに対してキャパシタンスの変化率ｄＣ／ｄＶ
をプロットしたものである。即ち、図５（ａ）に示すよ
うな前記図４（ａ）と同様のＣＶ曲線に対し、キャパシ
タンスの変化率ｄＣ／ｄＶをプロットすると図５（ｂ）
のようになり、このｄＣ／ｄＶ曲線から、全ての基板位
置で上に述べた関係式が成り立っていることが分かる。
【００４０】このように本実施形態によれば、図１のよ
うなスパッタ装置を用い、ＳＴＯ基板２１上に下部電極
としてのＳＲＯ薄膜２２を形成し、その上にエピタキシ
ャル強誘電体薄膜としてのＢＴＯ薄膜２３を形成し、さ
らにその上に上部電極としてのＳＲＯ薄膜２４を形成す
ることにより、強誘電体キャパシタを作製することがで
きる。そしてこの場合、ＢＴＯ薄膜２３をスパッタで形
成する際の条件を最適に設定することにより、ＢＴＯ薄
膜２３の基板内均一性を向上させることができ、ＢＴＯ
薄膜を用いた強誘電体キャパシタ等の半導体装置の製造
コストの低減をはかることができる。
うなスパッタ装置を用い、ＳＴＯ基板２１上に下部電極
としてのＳＲＯ薄膜２２を形成し、その上にエピタキシ
ャル強誘電体薄膜としてのＢＴＯ薄膜２３を形成し、さ
らにその上に上部電極としてのＳＲＯ薄膜２４を形成す
ることにより、強誘電体キャパシタを作製することがで
きる。そしてこの場合、ＢＴＯ薄膜２３をスパッタで形
成する際の条件を最適に設定することにより、ＢＴＯ薄
膜２３の基板内均一性を向上させることができ、ＢＴＯ
薄膜を用いた強誘電体キャパシタ等の半導体装置の製造
コストの低減をはかることができる。
【００４１】（第２の実施形態）図６は、本発明の第２
の実施形態に係わる半導体装置の概略構造を示す断面図
である。
の実施形態に係わる半導体装置の概略構造を示す断面図
である。
【００４２】Ｓｉ基板５１上に、スパッタ法によってＴ
ｉＡｌＮ膜５２をエピタキシャル積層し、その上にスパ
ッタ法によってＩｒ膜５３をエピタキシャル積層し、さ
らにその上にスパッタ法によってＳｒ（Ｒｕ，Ｔｉ）Ｏ
3 膜（図示せず）をエピタキシャル積層した。
ｉＡｌＮ膜５２をエピタキシャル積層し、その上にスパ
ッタ法によってＩｒ膜５３をエピタキシャル積層し、さ
らにその上にスパッタ法によってＳｒ（Ｒｕ，Ｔｉ）Ｏ
3 膜（図示せず）をエピタキシャル積層した。
【００４３】次いで、先に説明した第１の実施形態と同
様に、スパッタ法によってＳＲＯ薄膜５４をエピタキシ
ャル積層し、その上に第１の実施形態と同じスパッタ条
件でＢＴＯ薄膜５５をエピタキシャル積層し、さらにそ
の上にスパッタ法によってＳＲＯ薄膜５６をエピタキシ
ャル積層した。その後、第１の実施形態と同様に、レジ
ストパターンの形成、選択エッチングを行うことによ
り、ＳＲＯ電極に挟まれたＢＴＯキャパシタが作製され
ることになる。
様に、スパッタ法によってＳＲＯ薄膜５４をエピタキシ
ャル積層し、その上に第１の実施形態と同じスパッタ条
件でＢＴＯ薄膜５５をエピタキシャル積層し、さらにそ
の上にスパッタ法によってＳＲＯ薄膜５６をエピタキシ
ャル積層した。その後、第１の実施形態と同様に、レジ
ストパターンの形成、選択エッチングを行うことによ
り、ＳＲＯ電極に挟まれたＢＴＯキャパシタが作製され
ることになる。
【００４４】このＢＴＯキャパシタのｔａｎδ−Ｖ電気
特性を調べたものが、図７である。直径２０ｃｍの基板
内のｒ＝１．５ｃｍの位置に作製したキャパシタと、ｒ
＝３．５ｃｍの位置に作製したキャパシタと、ｒ＝８．
５ｃｍの位置に作製したキャパシタのｔａｎδ−Ｖ電気
特性を、図７の上から順に（ａ）（ｂ）（ｃ）で並べ
た。
特性を調べたものが、図７である。直径２０ｃｍの基板
内のｒ＝１．５ｃｍの位置に作製したキャパシタと、ｒ
＝３．５ｃｍの位置に作製したキャパシタと、ｒ＝８．
５ｃｍの位置に作製したキャパシタのｔａｎδ−Ｖ電気
特性を、図７の上から順に（ａ）（ｂ）（ｃ）で並べ
た。
【００４５】キャパシタに加えた電圧を上昇していくと
誘電損失 tanδ が上昇し、分極反転電圧以上で tanδ
が減少する。このとき電圧を増大させても誘電損失、即
ちリーク電流が増大しない。分極反転後、電圧を低下さ
せると誘電損失 tanδ が上昇し、再び分極が反転する
電圧以下で tanδ が減少する。このときも電圧を負に
増大させても、誘電損失すなわちリーク電流が減少しな
い。
誘電損失 tanδ が上昇し、分極反転電圧以上で tanδ
が減少する。このとき電圧を増大させても誘電損失、即
ちリーク電流が増大しない。分極反転後、電圧を低下さ
せると誘電損失 tanδ が上昇し、再び分極が反転する
電圧以下で tanδ が減少する。このときも電圧を負に
増大させても、誘電損失すなわちリーク電流が減少しな
い。
【００４６】何れの場合も、全ての基板位置で電圧の絶
対値が｜Ｖ｜＞３Ｖであるときに誘電損失ｔａｎδ＜
０．０７を満たし、ＢＴＯ薄膜５４が良質のエピタキシ
ャル膜であることが分かった。
対値が｜Ｖ｜＞３Ｖであるときに誘電損失ｔａｎδ＜
０．０７を満たし、ＢＴＯ薄膜５４が良質のエピタキシ
ャル膜であることが分かった。
【００４７】（第３の実施形態）本実施形態では、先の
第１の実施形態と同様に、ＳＴＯ基板上にスパッタ法に
よってＳＲＯ薄膜をエピタキシャル積層し、その上に第
１の実施形態と同様のスパッタ条件でＢＴＯ薄膜をエピ
タキシャル積層し、さらにその上にスパッタ法によって
ＳＲＯ薄膜を積層した。
第１の実施形態と同様に、ＳＴＯ基板上にスパッタ法に
よってＳＲＯ薄膜をエピタキシャル積層し、その上に第
１の実施形態と同様のスパッタ条件でＢＴＯ薄膜をエピ
タキシャル積層し、さらにその上にスパッタ法によって
ＳＲＯ薄膜を積層した。
【００４８】このＳＲＯ／ＢＴＯ／ＳＲＯ／ＳＴＯ積層
薄膜の面に垂直な方向の格子定数を調べたものが、図８
（ａ）である。図８（ｂ）には、比較のためにＳｉ上に
積層膜を形成した場合の例を示している。図８では薄膜
面内方向の結晶格子定数に対応した位置にＸ線回折ピー
クが現れるようにして測定した結果である。
薄膜の面に垂直な方向の格子定数を調べたものが、図８
（ａ）である。図８（ｂ）には、比較のためにＳｉ上に
積層膜を形成した場合の例を示している。図８では薄膜
面内方向の結晶格子定数に対応した位置にＸ線回折ピー
クが現れるようにして測定した結果である。
【００４９】また、ＳＲＯ／ＢＴＯ／ＳＲＯ／ＳＴＯ積
層薄膜の面内方向の格子定数を調べたものが、図９
（ａ）〜（ｃ）である。図９は、横軸が面内方向、縦軸
が面に垂直方向とした、逆格子マップである。
層薄膜の面内方向の格子定数を調べたものが、図９
（ａ）〜（ｃ）である。図９は、横軸が面内方向、縦軸
が面に垂直方向とした、逆格子マップである。
【００５０】図９から、全ての基板位置で０．４１０ｎ
ｍ≦ｃ＜０．４３３ｎｍを満たしている。また、ＳＴＯ
基板、ＳＲＯ薄膜、ＢＴＯ薄膜の面内方向の格子定数が
全て０．３９０ｎｍ≦ａ＜０．３９５ｎｍなる関係を満
たしている。なお、図１０（ａ）〜（ｃ）には、第２の
実施形態のようにＳｉ上に積層膜を形成した場合の結果
を示しておく。
ｍ≦ｃ＜０．４３３ｎｍを満たしている。また、ＳＴＯ
基板、ＳＲＯ薄膜、ＢＴＯ薄膜の面内方向の格子定数が
全て０．３９０ｎｍ≦ａ＜０．３９５ｎｍなる関係を満
たしている。なお、図１０（ａ）〜（ｃ）には、第２の
実施形態のようにＳｉ上に積層膜を形成した場合の結果
を示しておく。
【００５１】（第４の実施形態）図１１は、本発明の第
４の実施形態に係わる半導体装置の概略構造を示す断面
図である。
４の実施形態に係わる半導体装置の概略構造を示す断面
図である。
【００５２】Ｓｉ基板７１を濃硫酸と過酸化水素の混合
液及び希フッ酸の水溶液にて処理した後、Ｓｉ基板７１
上にスパッタ法にてアモルファス（Ｓｉ1-x ，Ｚｒx ）
Ｏ2（但しｘは０．０１〜０．９５の範囲）薄膜７４を
作製した。このときのスパッタ条件は、ｔ＝４０ｎｍ、
Ｔ＝５００℃、φ＝９０度、ｌ＝６５ｍｍ、Ｒｔ＝５．
０８ｃｍ、ｎ＝１個、ω＝１２ｒｐｍ、ｐ＝０．２７Ｐ
ａ、ｐO2＝０．０００Ｐａ、Ｐｓ＝７．４Ｗ／ｃｍ2 と
した。
液及び希フッ酸の水溶液にて処理した後、Ｓｉ基板７１
上にスパッタ法にてアモルファス（Ｓｉ1-x ，Ｚｒx ）
Ｏ2（但しｘは０．０１〜０．９５の範囲）薄膜７４を
作製した。このときのスパッタ条件は、ｔ＝４０ｎｍ、
Ｔ＝５００℃、φ＝９０度、ｌ＝６５ｍｍ、Ｒｔ＝５．
０８ｃｍ、ｎ＝１個、ω＝１２ｒｐｍ、ｐ＝０．２７Ｐ
ａ、ｐO2＝０．０００Ｐａ、Ｐｓ＝７．４Ｗ／ｃｍ2 と
した。
【００５３】Ｓｉ基板７１上に上記条件でアモルファス
（Ｓｉ1-x ，Ｚｒx ）Ｏ2 薄膜７４を作製すると、スパ
ッタガス中の酸素はターゲット酸化物由来のものしか存
在せず、最小限に抑制できる。酸素の存在量が僅かなの
で、ターゲット鉛直方向の高速酸素負イオンビームの強
度も最小限になる。さらに、高速ビームは基板に対して
平行に飛来するので、直接基板を損傷することもない。
（Ｓｉ1-x ，Ｚｒx ）Ｏ2 薄膜７４を作製すると、スパ
ッタガス中の酸素はターゲット酸化物由来のものしか存
在せず、最小限に抑制できる。酸素の存在量が僅かなの
で、ターゲット鉛直方向の高速酸素負イオンビームの強
度も最小限になる。さらに、高速ビームは基板に対して
平行に飛来するので、直接基板を損傷することもない。
【００５４】Ｓｉ基板７１上にアモルファス（Ｓ
ｉ1-x ，Ｚｒx ）Ｏ2 薄膜７４を作製する場合、アモル
ファス薄膜中のＳｉ原子やＺｒ原子に対する酸素原子の
配位数が充分に大きくないと、アモルファス（Ｓ
ｉ1-x ，Ｚｒx ）Ｏ2 薄膜７４の誘電率ε SiZrOが充分
大きくならない。Ｓｉ原子やＺｒ原子に対する酸素原子
の配位数を大きくするためには、アモルファス（Ｓｉ
1-x ，Ｚｒx ）Ｏ2 薄膜７４中のＳｉ原子やＺｒ原子の
エネルギーが充分高く、酸素の配位数が多くなるよう再
配置が起こる必要がある。
ｉ1-x ，Ｚｒx ）Ｏ2 薄膜７４を作製する場合、アモル
ファス薄膜中のＳｉ原子やＺｒ原子に対する酸素原子の
配位数が充分に大きくないと、アモルファス（Ｓ
ｉ1-x ，Ｚｒx ）Ｏ2 薄膜７４の誘電率ε SiZrOが充分
大きくならない。Ｓｉ原子やＺｒ原子に対する酸素原子
の配位数を大きくするためには、アモルファス（Ｓｉ
1-x ，Ｚｒx ）Ｏ2 薄膜７４中のＳｉ原子やＺｒ原子の
エネルギーが充分高く、酸素の配位数が多くなるよう再
配置が起こる必要がある。
【００５５】しかしながら、基板の温度を上昇させてＳ
ｉ原子やＺｒ原子の再配置を起こすことを狙うと、高温
下におけるＳｉ基板の自然酸化が起こる。この場合、ア
モルファス（Ｓｉ1-x ，Ｚｒx ）Ｏ2 薄膜の誘電率ε
SiZrOは、直列静電容量の計算式 （１／εSiZrO）＝（１／εSiO）＋（１／εZrO） によってＳｉＯ2 の誘電率εZrOと比較して僅かしか上
昇しない。
ｉ原子やＺｒ原子の再配置を起こすことを狙うと、高温
下におけるＳｉ基板の自然酸化が起こる。この場合、ア
モルファス（Ｓｉ1-x ，Ｚｒx ）Ｏ2 薄膜の誘電率ε
SiZrOは、直列静電容量の計算式 （１／εSiZrO）＝（１／εSiO）＋（１／εZrO） によってＳｉＯ2 の誘電率εZrOと比較して僅かしか上
昇しない。
【００５６】本実施形態に示すように、上記条件を用い
てアモルファス（Ｓｉ1-x ，Ｚｒx）Ｏ2 薄膜７４を作
製すると、図１１に示すように、Ｚｒの質量がＳｉやＯ
の質量より重いことに対応し、Ｓｉ基板直上にＺｒが混
入した遷移層７２，７３ができる。但し図１１におい
て、ＺｒリッチなＳｉ1-x Ｚｒx+δＯ2+δ（但し０．０
１≦ｘ≦０．９５の範囲、０．０≦δ≦０．１の範囲）
遷移層７３は存在しない場合もある。
てアモルファス（Ｓｉ1-x ，Ｚｒx）Ｏ2 薄膜７４を作
製すると、図１１に示すように、Ｚｒの質量がＳｉやＯ
の質量より重いことに対応し、Ｓｉ基板直上にＺｒが混
入した遷移層７２，７３ができる。但し図１１におい
て、ＺｒリッチなＳｉ1-x Ｚｒx+δＯ2+δ（但し０．０
１≦ｘ≦０．９５の範囲、０．０≦δ≦０．１の範囲）
遷移層７３は存在しない場合もある。
【００５７】その後、８００℃でアニールすることでＺ
ｒが混入した遷移層中に微量の酸素が移動し、図１２に
示すようなＳｉ基板上の誘電体薄膜構造となる。但し、
図１２におけるＳｉ(1-α) ＺｒαＯ2 アモルファス誘
電体遷移層薄膜７５において０≦α≦０．７を満たす。
ｒが混入した遷移層中に微量の酸素が移動し、図１２に
示すようなＳｉ基板上の誘電体薄膜構造となる。但し、
図１２におけるＳｉ(1-α) ＺｒαＯ2 アモルファス誘
電体遷移層薄膜７５において０≦α≦０．７を満たす。
【００５８】この構造上にポリシリコンのゲート電極７
９などを成膜することで、図１３のような界面層の存在
しないＳｉ1-x Ｚｒx Ｏ2 アモルファス誘電体のゲート
絶縁膜構造が製造された。上記スパッタ条件が、αを最
適な値となる条件であったためであると考えられる。
９などを成膜することで、図１３のような界面層の存在
しないＳｉ1-x Ｚｒx Ｏ2 アモルファス誘電体のゲート
絶縁膜構造が製造された。上記スパッタ条件が、αを最
適な値となる条件であったためであると考えられる。
【００５９】ここで、Ｚｒのエネルギーが不足するとα
がｘより遙かに小さくなり、直列誘電率が低下する。Ｚ
ｒのエネルギーが高すぎると、Ｓｉ1-x Ｚｒx 遷移層が
残留し、ゲート電極の移動度を低下させるなどの悪い作
用がある。上記のスパッタ条件にて作製した場合のみ、
実用に耐えうるアモルファス（Ｓｉ1-x ，Ｚｒx ）Ｏ 2
誘電体薄膜を有するゲート絶縁膜が作製される。
がｘより遙かに小さくなり、直列誘電率が低下する。Ｚ
ｒのエネルギーが高すぎると、Ｓｉ1-x Ｚｒx 遷移層が
残留し、ゲート電極の移動度を低下させるなどの悪い作
用がある。上記のスパッタ条件にて作製した場合のみ、
実用に耐えうるアモルファス（Ｓｉ1-x ，Ｚｒx ）Ｏ 2
誘電体薄膜を有するゲート絶縁膜が作製される。
【００６０】なお、本発明は上述した各実施形態に限定
されるものではない。本発明に使用するスパッタ装置は
前記図１に示す構造に限るものではなく、基板表面とタ
ーゲット面との成す角φを９０±２０度の範囲に設定で
きる機構、基板を回転させる機構を有するものであれば
よい。また、製造する薄膜はＢＴＯやＳｉＺｒＯ2 にに
限るものではなく、エピタキシャル成長できる強誘電
体、又はアモルファス誘電体であればよい。さらに、電
体薄膜の厚さｔ、基板温度Ｔ、基板表面と強誘電体ター
ゲット面とのなす角度φ、基板と誘電体ターゲットとの
間の最短距離ｌ、基板の自転速度ω、スパッタガス圧
ｐ、スパッタガス中の酸素分圧ｐO2、ターゲット面積当
たりのＲＦ電力Ｐｓ等のスパッタ条件は、実施形態に何
ら限定されるものではなく、前述した（作用）の項に示
した望ましい範囲内で適宜変更可能である。
されるものではない。本発明に使用するスパッタ装置は
前記図１に示す構造に限るものではなく、基板表面とタ
ーゲット面との成す角φを９０±２０度の範囲に設定で
きる機構、基板を回転させる機構を有するものであれば
よい。また、製造する薄膜はＢＴＯやＳｉＺｒＯ2 にに
限るものではなく、エピタキシャル成長できる強誘電
体、又はアモルファス誘電体であればよい。さらに、電
体薄膜の厚さｔ、基板温度Ｔ、基板表面と強誘電体ター
ゲット面とのなす角度φ、基板と誘電体ターゲットとの
間の最短距離ｌ、基板の自転速度ω、スパッタガス圧
ｐ、スパッタガス中の酸素分圧ｐO2、ターゲット面積当
たりのＲＦ電力Ｐｓ等のスパッタ条件は、実施形態に何
ら限定されるものではなく、前述した（作用）の項に示
した望ましい範囲内で適宜変更可能である。
【００６１】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
で、種々変形して実施することができる。
【００６２】
【発明の効果】以上詳述したように本発明によれば、基
板に対して直接又は間接にエピタキシャル積層された強
誘電体薄膜を有する半導体装置を製造するに際し、スパ
ッタ条件を最適化してＲＦマグネトロンスパッタを行う
ことにより、強誘電体の強誘電電気特性の基板内分布を
抑制することができ、エピタキシャル強誘電体薄膜を用
いた半導体装置の製造コストの低減に寄与することがで
きる。
板に対して直接又は間接にエピタキシャル積層された強
誘電体薄膜を有する半導体装置を製造するに際し、スパ
ッタ条件を最適化してＲＦマグネトロンスパッタを行う
ことにより、強誘電体の強誘電電気特性の基板内分布を
抑制することができ、エピタキシャル強誘電体薄膜を用
いた半導体装置の製造コストの低減に寄与することがで
きる。
【図１】第１の実施形態に使用したスパッタ装置の基本
構成を示す図。
構成を示す図。
【図２】第１の実施形態に係わる半導体装置の製造工程
を示す断面図。
を示す断面図。
【図３】エピタキシャル積層薄膜を作製するときに介在
する遷移層を示す図。
する遷移層を示す図。
【図４】エピタキシャル薄膜で得られたＣＶ電気特性を
示す図。
示す図。
【図５】エピタキシャル薄膜で得られたｄＣ／ｄＶ特性
を示す図。
を示す図。
【図６】第２の実施形態に係わる半導体装置の概略構造
を示す断面図である。
を示す断面図である。
【図７】第２の実施形態におけるエピタキシャル薄膜で
得られたtanδ-Ｖ電気特性を示す図。
得られたtanδ-Ｖ電気特性を示す図。
【図８】第３の実施形態におけるエピタキシャル積層薄
膜で得られた面内方向のＸ線回折プロファイルを示す
図。
膜で得られた面内方向のＸ線回折プロファイルを示す
図。
【図９】第３の実施形態におけるエピタキシャル積層薄
膜で得られた面内及び面に垂直な方向の逆格子マッピン
グを示す図。
膜で得られた面内及び面に垂直な方向の逆格子マッピン
グを示す図。
【図１０】第３の実施形態におけるエピタキシャル積層
薄膜で得られた面内及び面に垂直な方向の逆格子マッピ
ングを示す図。
薄膜で得られた面内及び面に垂直な方向の逆格子マッピ
ングを示す図。
【図１１】第４の実施形態に係わる半導体装置の製造工
程を説明するためのもので、アモルファス積層薄膜を成
膜している最中に遷移層が生じる様子を示す図。
程を説明するためのもので、アモルファス積層薄膜を成
膜している最中に遷移層が生じる様子を示す図。
【図１２】第４の実施形態を説明するためのもので、ア
モルファス積層薄膜を成膜後にアニールすることで生じ
る積層薄膜構造を示す図。
モルファス積層薄膜を成膜後にアニールすることで生じ
る積層薄膜構造を示す図。
【図１３】第４の実施形態を説明するためのもので、ゲ
ート電極を作製後に生じる積層薄膜構造を示す図。
ート電極を作製後に生じる積層薄膜構造を示す図。
１１…真空チャンバ
１２…被処理基板
１３…回転機構
１４…ヒータ
１５…スパッタターゲット
１６…スパッタカソード
１７…ガス導入管
１８…排気ポンプ
２１…ＳｒＴｉＯ3 （ＳＴＯ）基板
２２…ＳｒＲｕＯ3 （ＳＲＯ）薄膜
２３…ＢａＴｉＯ3 （ＢＴＯ）薄膜
２４…ＳｒＲｕＯ3 （ＳＲＯ）薄膜
２５，２６…レジスト
２７…Ｐｔ膜
３１…（Ｓｒ，Ｂａ）ＲｕＯ3 薄膜
３２…（Ｓｒ，Ｂａ）（Ｒｕ，Ｔｉ）ＲｕＯ3 薄膜
５１…Ｓｉ基板
５２…（Ｔｉ，Ａｌ）Ｎエピタキシャル薄膜
５３…Ｉｒエピタキシャル薄膜
５４…ＳＲＯ薄膜
５５…ＢＴＯ薄膜
５６…ＳＲＯ薄膜
７１…Ｓｉ基板
７２…Ｓｉ基板中にＺｒが混入したＳｉＺｒδ遷移層
７３…Ｓｉ1-x Ｚｒx+δＯ2+δ遷移層
７４…Ｓｉ1-x Ｚｒx Ｏ2 アモルファス誘電体薄膜
７５…Ｓｉ1-αＺｒαＯ2 アモルファス誘電体遷移層薄
膜 ７７…Ｓｉ1-x Ｚｒx Ｏ2 アモルファス誘電体のゲート
絶縁膜 ７９…ゲート電極
膜 ７７…Ｓｉ1-x Ｚｒx Ｏ2 アモルファス誘電体のゲート
絶縁膜 ７９…ゲート電極
フロントページの続き
Ｆターム(参考） 5F058 BA20 BB06 BB10 BC03 BD01
BD02 BF12 BF36 BG02 BG04
BG10 BH03 BH16
5F083 FR01 GA27 JA14 JA38 JA40
JA43 PR22
Claims (5)
- 【請求項１】基板に対して直接又は間接にエピタキシャ
ル積層された強誘電体薄膜を有する半導体装置の製造方
法であって、 前記強誘電体薄膜に加える電圧Ｖを増加させながら測定
したキャパシタンスＣに対して｜max(dC/dV)｜＜｜min
(dC/dV)｜で、かつ電圧Ｖを減少させながら測定したキ
ャパシタンスＣに対して｜max(dC/dV)｜＞｜min(dC/dV)
｜が、基板中心からの基板内距離ｒ［ｃｍ］と基板面内
角度方向θを用いて０≦θ＜２π及び０≦ｒ＜２０［ｃ
ｍ］の範囲において成り立つような積層膜を作製するに
際し、 強誘電体薄膜の厚さｔ［ｎｍ］、基板温度Ｔ［℃］、基
板表面と強誘電体ターゲット面とのなす角度φ［度］、
基板と強誘電体ターゲットとの間の最短距離ｌ［ｃ
ｍ］、基板の自転速度ω［ｒｐｍ］、スパッタガス圧ｐ
［Ｐａ］、スパッタガス中の酸素分圧ｐO2［Ｐａ］、タ
ーゲット面積当たりのＲＦ電力Ｐｓ［Ｗ／ｃｍ2 ］の間
に、 【数１】 （但しｐはｐ＞４０の偶数）という関係式が成り立つよ
うな条件でＲＦマグネトロンスパッタを行い、 スパッタ粒子のエネルギーを前記条件によって適切な状
態に制御することで前記積層膜の下層に前記強誘電体薄
膜の構成原子が混入した遷移層電極を形成し、 前記遷移層電極内に面内欠陥を導入することで前記強誘
電体薄膜の面内方向の欠陥を抑制することを特徴とする
半導体装置の製造方法。 - 【請求項２】基板に対して直接又は間接にエピタキシャ
ル積層された強誘電体薄膜を有する半導体装置の製造方
法であって、 前記強誘電体薄膜における誘電損失 tanδ に対して ma
x(tanδ)＜０．０７で、かつ基板位置での電圧の絶対値
｜Ｖ｜＞３［Ｖ］が、基板中心からの基板内距離ｒ［ｃ
ｍ］と基板面内角度方向θを用いて０≦θ＜２π及び０
≦ｒ＜２０［ｃｍ］の範囲において成り立つような積層
膜を作製するに際し、 強誘電体薄膜の厚さｔ［ｎｍ］、基板温度Ｔ［℃］、基
板表面と強誘電体ターゲット面とのなす角度φ［度］、
基板と強誘電体ターゲットとの間の最短距離ｌ［ｃ
ｍ］、基板の自転速度ω［ｒｐｍ］、スパッタガス圧ｐ
［Ｐａ］、スパッタガス中の酸素分圧ｐO2［Ｐａ］、タ
ーゲット面積当たりのＲＦ電力Ｐｓ［Ｗ／ｃｍ2 ］の間
に、 【数２】 （但しｐはｐ＞４０の偶数）という関係式が成り立つよ
うな条件でＲＦマグネトロンスパッタを行い、 スパッタ粒子のエネルギーを前記条件によって適切な状
態に制御することで前記積層膜の下層に前記強誘電体薄
膜の構成原子が混入した遷移層電極を形成し、 前記遷移層電極内に面内欠陥を導入することで前記強誘
電体薄膜の面内方向の欠陥を抑制することを特徴とする
半導体装置の製造方法。 - 【請求項３】基板に対して直接又は間接にエピタキシャ
ル積層された強誘電体薄膜を有する半導体装置の製造方
法であって、 前記強誘電体薄膜の表面に垂直な方向の結晶格子定数ｃ
に対して 0.410ｎｍ≦ｃ＜0.433ｎｍが、基板中心から
の基板内距離ｒ［ｃｍ］と基板面内角度方向θを用いて
０≦θ＜２π及び０≦ｒ＜２０［ｃｍ］の範囲において
成り立つような積層膜を作製するに際し、 強誘電体薄膜の厚さｔ［ｎｍ］、基板温度Ｔ［℃］、基
板表面と強誘電体ターゲット面とのなす角度φ［度］、
基板と強誘電体ターゲットとの間の最短距離ｌ［ｃ
ｍ］、基板の自転速度ω［ｒｐｍ］、スパッタガス圧ｐ
［Ｐａ］、スパッタガス中の酸素分圧ｐO2［Ｐａ］、タ
ーゲット面積当たりのＲＦ電力Ｐｓ［Ｗ／ｃｍ2 ］の間
に、 【数３】 （但しｐはｐ＞４０の偶数）という関係式が成り立つよ
うな条件でＲＦマグネトロンスパッタを行い、 スパッタ粒子のエネルギーを前記条件によって適切な状
態に制御することで前記積層膜の下層に前記強誘電体薄
膜の構成原子が混入した遷移層電極を形成し、 前記遷移層電極内に面内欠陥を導入することで前記強誘
電体薄膜の面内方向の欠陥を抑制することを特徴とする
半導体装置の製造方法。 - 【請求項４】基板に対して直接又は間接にエピタキシャ
ル積層された強誘電体薄膜を有する半導体装置の製造方
法であって、 前記強誘電体薄膜の面内方向の結晶格子定数ａに対して
0.390ｎｍ≦ａ＜0.398ｎｍが、基板中心からの基板内
距離ｒ［ｃｍ］と基板面内角度方向θを用いて０≦θ＜
２π及び０≦ｒ＜３０［ｃｍ］の範囲において成り立つ
ような積層膜を作製するに際し、 強誘電体薄膜の厚さｔ［ｎｍ］、基板温度Ｔ［℃］、基
板表面と強誘電体ターゲット面とのなす角度φ［度］、
基板と強誘電体ターゲットとの間の最短距離ｌ［ｃ
ｍ］、基板の自転速度ω［ｒｐｍ］、スパッタガス圧ｐ
［Ｐａ］、スパッタガス中の酸素分圧ｐO2［Ｐａ］、タ
ーゲット面積当たりのＲＦ電力Ｐｓ［Ｗ／ｃｍ2 ］の間
に、 【数４】 （但しｐはｐ＞４０の偶数）という関係式が成り立つよ
うな条件でＲＦマグネトロンスパッタを行い、 スパッタ粒子のエネルギーを前記条件によって適切な状
態に制御することで前記積層膜の下層に前記強誘電体薄
膜の構成原子が混入した遷移層電極を形成し、 前記遷移層電極内に面内欠陥を導入することで前記強誘
電体薄膜の面内方向の欠陥を抑制することを特徴とする
半導体装置の製造方法。 - 【請求項５】基板に対して直接又は間接に積層されたア
モルファス誘電体薄膜を有する半導体装置の製造方法で
あって、 前記アモルファス誘電体薄膜の誘電率εに対して、４．
１≦ε≦１６．０が基板中心からの基板内距離ｒ［ｃ
ｍ］と基板面内角度方向θを用いて０≦θ＜２π及び０
≦ｒ＜３０［ｃｍ］の範囲において成り立つような積層
膜を作製するに際し、 アモルファス誘電体薄膜の厚さｔ［ｎｍ］、基板温度Ｔ
［℃］、基板とアモルファス誘電体ターゲット面のなす
角度φ［度］、基板とアモルファス誘電体ターゲットの
間の最短距離ｌ［ｃｍ］、基板の自転速度ω［ｒｐ
ｍ］、スパッタガス圧ｐ［Pa］、スパッタガス中の酸素
分圧ｐO2［Pa］、ターゲット面積当たりのＲＦ電力Ｐｓ
［Ｗ／ｃｍ2 ］の間に、 【数５】 （但しｐはｐ＞４０の偶数）という関係式が成り立つよ
うな条件でＲＦマグネトロンスパッタを行い、 スパッタ粒子のエネルギーを前記条件によって適切な状
態に制御することで前記積層膜の下層にアモルファス誘
電体薄膜の構成原子が混入した遷移層電極を形成し、 アニール又はプラズマ酸化によって前記遷移層中に酸素
を拡散させて前記アモルファス誘電体薄膜と同一化させ
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002019060A JP3615188B2 (ja) | 2002-01-28 | 2002-01-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002019060A JP3615188B2 (ja) | 2002-01-28 | 2002-01-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003224123A true JP2003224123A (ja) | 2003-08-08 |
| JP3615188B2 JP3615188B2 (ja) | 2005-01-26 |
Family
ID=27743114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002019060A Expired - Fee Related JP3615188B2 (ja) | 2002-01-28 | 2002-01-28 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3615188B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7893471B2 (en) | 2006-02-28 | 2011-02-22 | Sony Corporation | Semiconductor apparatus with a crystalline dielectric film and method of manufacturing said semiconductor apparatus |
| US8012315B2 (en) | 2007-04-25 | 2011-09-06 | Kabushiki Kaisha Toshiba | Lanthanoid aluminate film fabrication method |
| US10403815B2 (en) | 2013-07-04 | 2019-09-03 | Toshiba Memory Corporation | Semiconductor device and dielectric film |
| CN113277466A (zh) * | 2021-05-19 | 2021-08-20 | 上海芯物科技有限公司 | 一种小角度斜坡结构及其制作方法 |
-
2002
- 2002-01-28 JP JP2002019060A patent/JP3615188B2/ja not_active Expired - Fee Related
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| US8992744B2 (en) | 2007-04-25 | 2015-03-31 | Kabushiki Kaisha Toshiba | Lanthanoid aluminate film fabrication method |
| US10403815B2 (en) | 2013-07-04 | 2019-09-03 | Toshiba Memory Corporation | Semiconductor device and dielectric film |
| CN113277466A (zh) * | 2021-05-19 | 2021-08-20 | 上海芯物科技有限公司 | 一种小角度斜坡结构及其制作方法 |
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