JP2008515220A - Ｈｉｇｈ−ｋ層内に形態を形成する方法及びシステム - Google Patents

Ｈｉｇｈ−ｋ層内に形態を形成する方法及びシステム Download PDF

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Abstract

【課題】Ｈｉｇｈ−ｋ層内に形態を形成する方法及びシステムを提供することである。
【解決手段】ｈｉｇｈ−ｋ層をプラズマ処理する方法は、ｈｉｇｈ−ｋ層が上に形成されている基板を、処理チャンバ内の基板ホルダ上に提供することと、この処理チャンバ内にプラズマを生成し、それによって、このｈｉｇｈ−ｋ層をこのプラズマにさらすこととを含む。高周波電力がこの基板ホルダに印加され、この高周波電力は、この基板とこのｈｉｇｈ−ｋ層との間に配設されている酸化物界面層の形成の割合を低減する特性を有する。デバイスは、ｈｉｇｈ−ｋ層内でエッチングされた形態を含む。このデバイスのエッチングプロファイルは、低減されたバーズビークを含むことができ、また、エッチングされた領域内におけるこの基板の表面は、エッチングされていない領域の下の基板と実質的に同一平面にすることができる。
【選択図】

Description

本発明は、半導体処理に関し、より具体的には、基板上に形成されているｈｉｇｈ−ｋ層内に形態（ｆｅａｔｕｒｅ）を形成する方法及びシステムに関する。
半導体産業において、マイクロ電子デバイスの最小特徴寸法は、より速く、より低消費電力のマイクロプロセッサ及びディジタル回路に対する要求を満たすために、ディープサブミクロン型に近づいている。この傾向は、例えば、ＳｉＯ２及びＳｉ酸窒化物（ＳｉＯｘＮｙ）誘電体の高誘電率誘電体（本明細書において、「ｈｉｇｈ−ｋ」材料とも称する）との差し迫った置換、及びサブ０．１μｍのＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ−ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術において、従来のドープされた多結晶シリコン（ｐｏｌｙ−Ｓｉ）に代わる代替的なゲート電極材料の使用につながる。従って、プロセスの開発及びインテグレーションの問題は、新たなゲートスタック材料及びシリサイド処理にとって鍵となる問題である。
ＳｉＯ２（ｋ〜３．９）の誘電定数よりも大きい誘電定数を特徴とする誘電体材料は、一般に、ｈｉｇｈ−ｋ材料と呼ばれている。また、ｈｉｇｈ−ｋ材料は、基板（例えば、ＳｉＯ２、ＳｉＯｘＮｙ）の表面に成長させるのではなく、基板（例えば、ＨｆＯ２、ＺｒＯ２）上に堆積される誘電体材料を指すこともできる。Ｈｉｇｈ−ｋ材料は、Ｔａ２Ｏ５（ｋ〜２６）、ＴｉＯ２（ｋ〜８０）、ＺｒＯ２（ｋ〜２５）、Ａｌ２Ｏ３(ｋ〜９)、ＨｆＳｉＯｘ(ｋ〜４〜２５)及びＨｆＯ２（ｋ〜２５）を含む金属ケイ酸塩又は酸化物を含むことができる。
ｈｉｇｈ−ｋ材料のゲートスタックへのインテグレーションは、界面順位特性を維持するため、及びｈｉｇｈ−ｋ材料と基板との間に良好な電気的特性を有する境界を形成するために、基板表面に絶縁界面層（dielectric interface layer）を必要とする可能性がある。しかし、酸化物界面層の存在は、ゲートスタック全体の誘電定数を低下させるため、酸化物界面層は、薄くする必要がある。ゲートスタックの製造におけるプラズマ処理中に、ｈｉｇｈ−ｋ層は、ソース／ドレイン領域のケイ素化を可能にするため、及びイオン注入中に基板に注入される金属不純物のリスクを低減するため、基板のソース／ドレイン領域内で、頻繁に除去される。ｈｉｇｈ−ｋ材料の本質により、ｈｉｇｈ−ｋ材料を除去するためには、積極的なエッチングプロセスを要する可能性がある。しかし、これらの積極的なエッチングプロセスは、基板材料自体の除去につながる可能性があり、これは、不十分なデバイス特性をもたらす可能性がある。従って、産業努力は、ｈｉｇｈ−ｋ層がソース／ドレイン領域から除去されている場合には、エッチング処理を直ちに終了することに向けられていた。これらの努力は、ｈｉｇｈ−ｋ層のオーバーエッチングの制御をもたらしたが、本発明者らは、ｈｉｇｈ−ｋ材料内に形態を形成したデバイスが、それでも信頼性及び／又は動作上の問題に悩まされる可能性があることを認識している。
従って、本発明の１つの目的は、ｈｉｇｈ−ｋ層内に形態を形成する改良されたシステム及び方法を提供することである。
本発明の別の目的は、改善された動作特性及び／又は信頼性特性を有する電子デバイスを提供することである。
本発明のこれら及び／又は他の目的は、ｈｉｇｈ−ｋ層をプラズマ処理する方法及びシステムによって実現することができる。本方法は、ｈｉｇｈ−ｋ層が上に形成されている基板のプラズマ処理中に、酸化物界面層の形成を低減することを含む。本発明の実施形態によれば、異方性プラズマ処理中に、ｈｉｇｈ−ｋ層の表面の負の静電気を低減することが、酸化物界面層の形成を低減し、このことが、ｈｉｇｈ−ｋ層のエッチプロファイルを改善し、基板の酸化を低減することができることが分かった。
本発明の一態様において、ｈｉｇｈ−ｋ層をプラズマ処理する方法は、ｈｉｇｈ−ｋ層が上に形成されている基板を、処理チャンバ内の基板ホルダ上に提供することと、該処理チャンバ内にプラズマを生成し、それによって該ｈｉｇｈ−ｋ層を該プラズマにさらすこととを含む。高周波電力が該基板ホルダに印加され、該高周波電力は、該基板と該ｈｉｇｈ−ｋ層との間に配設されている酸化物界面層の形成の割合を低減する特性を有する。
本発明の別の態様において、ゲートスタックをプラズマ処理する方法は、処理チャンバ内の基板ホルダ上に、該基板上に形成されている界面層と、該界面層上に形成されているｈｉｇｈ−ｋ層と、該ｈｉｇｈ−ｋ層上に形成されているパターン化されたゲート電極層とを有する基板を含むゲートスタックを提供することと、該処理チャンバ内にプラズマを生成し、それによって該ｈｉｇｈ−ｋ層を異方性エッチングプロセスにおいてプラズマにさらすこととを含む。高周波電力が該基板ホルダに印加され、該高周波電力は、該基板と該ゲートスタックに隣接する該ｈｉｇｈ−ｋ層との間に配設されている酸化物界面層の形成の割合を低減する特性を有する。
本発明の別の態様によれば、半導体デバイスは、基板と、該基板上に形成されている界面層と、該界面層上に形成されているｈｉｇｈ−ｋ層とを含む。該ｈｉｇｈ−ｋ層内に形成されているエッチング形態は該基板まで延び、それによって、界面層又はｈｉｇｈ−ｋ層が存在しない第１の基板面と、該界面層及び該ｈｉｇｈ−ｋ層が上に積層されている第２の基板面とを画成する。該第１の基板面は、該第２の基板面と実質的に同一平面上にある。
本発明のまた別の態様によれば、半導体デバイスは、基板と、該基板上に形成されている界面層と、該界面層上に形成されているｈｉｇｈ−ｋ層とを含む。該ｈｉｇｈ−ｋ層内に形成されているエッチング形態は、該基板まで延び、それによって、該基板上に、該界面層と、該ｈｉｇｈ−ｋ層と、該ｈｉｇｈ−ｋ層上に形成されているパターン化されたゲート電極層とを備えるゲートスタックを形成する。該ゲートスタックの下の第１の基板面は、該ゲートスタックに隣接する第２の基板面と実質的に同一平面上にある。
本発明のさらに別の態様において、半導体デバイスは、基板と、該基板上に形成されている界面層と、該界面層上に形成されているｈｉｇｈ−ｋ層とを含む。該ｈｉｇｈ−ｋ層内に形成されているエッチング形態は、該基板まで延び、それによって、該基板上に、該界面層と、該ｈｉｇｈ−ｋ層と、該ｈｉｇｈ−ｋ層上に形成されているパターン化されたゲート電極層とを備えるゲートスタックを形成する。該ゲートスタックのエッチングプロファイルは、鳥のくちばし状のプロファイルを有する。
図１Ａ、図１Ｂは、本発明の実施形態に従って形成することができるｈｉｇｈ−ｋ層を含むゲートスタックの概略断面図を示す。図１Ａは、図示したエッチング形態を形成する異方性プラズマエッチングプロセス後の、部分的に完成したゲートスタック１００を示す。例示的なゲートスタック１００は、ソース領域１１３及びドレイン領域１１４を有する基板１０２と、界面層１０４と、ｈｉｇｈ−ｋ層１０６と、ゲート電極層１０８と、反射防止膜（ａｎｔｉ−ｒｅｆｌｅｃｔｉｖｅ ｃｏａｔｉｎｇ；ＡＲＣ）／ハードマスク層１１０と、フォトレジスト層１１２とを含む。エッチング形態は、ゲートスタック１００を画成するために、基板のソース領域１１３及びドレイン領域１１４内に形成される。図１Ａを見て分かるように、ゲートスタック１００の下部の基板１１３の表面は、以下にさらに説明するように、エッチングした領域内の基板の表面と実質的に同一平面上にある。基板１０２は、例えば、Ｓｉ、Ｇｅ、Ｓｉ／Ｇｅ、又はＧａＡｓを含有する。本発明の一実施形態において、基板１０２は、エピタキシャルＳｉ又はｐｏｌｙ−Ｓｉを含有するＳｉ基板とすることができる。Ｓｉ基板は、形成するデバイスの種類により、ｎ型又はｐ型とすることができる。基板１０２は、どのようなサイズにもすることができ、例えば、２００ｍｍ基板、３００ｍｍ基板又はもっと大きな基板とすることができる。
界面層１０４は、例えば、酸化物層（例えば、ＳｉＯ２）、窒化物層（例えば、ＳｉＮｘ）、又は酸窒化物層（例えば、ＳｉＯｘＮｙ）とすることができる。Ｓｉ基板を含む集積回路は、一般的に、高電子移動度及び低電子トラップ密度を含む良好な電気的特性を有することが可能なＳｉＯ２及び／又はＳｉＯｘＮｙ界面層を用いる。現在のところ、ＳｉＯ２及び／又はＳｉＯｘＮｙ界面層上に形成されているｈｉｇｈ−ｋ層を含むゲートスタックは、約５〜１０オングストローム（Å）の界面層厚さを要する可能性がある。
ｈｉｇｈ−ｋ層１０６は、例えば、Ｔａ２Ｏ５、ＴｉＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＨｆＳｉＯｘ、ＨｆＯ２、ＺｒＳｉＯｘ、ＴａＳｉＯｘ、ＳｒＯｘ、ＳｒＳｉＯｘ、ＬａＯｘ、ＬａＳｉＯｘ、ＹＯｘ又はＹＳｉＯｘ、あるいは、これらのうちの２つ以上からなる組合せを含有することができる。ｈｉｇｈ−ｋ層１０６の厚さは、例えば、約２０Å〜約２００Åとすることができ、また、約４０Åとすることができる。図１Ａにおけるゲート電極層１０８は、例えば、ｐｏｌｙ−Ｓｉをドープすることができる。所望の寸法を有するエッチング形態の形成を可能にする適切なＡＲＣ／ハードマスク層１１０及びフォトレジスト層１１２の選択は、リソグラフィ及びプラズマエッチングの当業者には公知である。
図１Ｂは、図示したエッチング形態を形成する異方性プラズマエッチングプロセス後の、別の部分的に完成したゲートスタック１０１を示す。ゲートスタック１０１は、図１Ａに示す材料物質層に加えて、金属ゲート電極層１０７を含む。金属ゲート電極層１０７は、例えば、約１００Å厚とすることができ、また、Ｗ、Ａｌ、ＴａＮ、ＴａＳｉＮ、ＨｆＮ、ＨｆＳｉＮ、ＴｉＮ、ＴｉＳｉＮ、Ｒｅ、Ｒｕ又はＳｉＧｅを含有することができる。従来のｐｏｌｙ−Ｓｉに代わる、又は、従来のｐｏｌｙ−Ｓｉに集積される金属ゲート電極の導入は、ｐｏｌｙ−Ｓｉゲートの空乏効果、シート抵抗の低減、良好な信頼性及び進化したｈｉｇｈ−ｋ層上の潜在的に良好な熱安定性を含むいくつかの利点をもたらすことができる。
図１Ａ及び図１Ｂのゲートスタックは、図５に記載されているもの等のプラズマエッチングチャンバ内で形成することができる。図５を見て分かるように、エッチングシステムは、プラズマを生成する上方電極に結合された高周波電源と、処理すべき基板を保持する基板ホルダに結合されたＲＦシステムとを含むことができる。以下に説明するように、基板の高周波電力の調節は、ｈｉｇｈ−ｋ層のオーバーエッチングの制御に用いることができる。しかし、本発明者らは、ｈｉｇｈ−ｋ層のオーバーエッチングを制御しようとする努力にもかかわらず、ｈｉｇｈ−ｋ材料中に形成されている形態を有するデバイスが、不十分な特性を示す可能性があることを認識している。ゆえに、本発明者らは、ｈｉｇｈ−ｋ層内での形態の形成を改善するため、ｈｉｇｈ−ｋゲートスタック構造をエッチングするプロセスを集中的に研究した。
図２Ａ〜図２Ｃは、ｈｉｇｈ−ｋ層のプラズマ処理中の酸化物界面層の形成の概略断面図を示す。図２Ａは、基板２０２と、界面層２０４と、ｈｉｇｈ−ｋ層２０６と、パターン化されたゲート電極層２０８とを含む例示的なゲートスタック２００を示す。ソース／ドレイン領域２１２からのｈｉｇｈ−ｋ層２０６の除去は、ｈｉｇｈ−ｋ層２０６から基板２０２のソース／ドレイン領域２１２内への不純物のノックオン注入のリスクを軽減するために、イオン注入プロセスを実行する前に必要とされる。しかし、界面層２０４（例えば、ＳｉＯ２）及び基板２０２（例えば、Ｓｉ）に対するｈｉｇｈ−ｋ層２０６（例えば、ＨｆＯ２）の低いプラズマエッチング選択性は、ｈｉｇｈ−ｋ層２０６の異方性エッチングを試みて、界面層２０４上、又は基板２０２上でのエッチングプロセスを終了しようとしたときに問題になる可能性がある。Ｓｉ基板２０２及びＳｉＯ２界面層２０４の場合、ｈｉｇｈ−ｋ層２０６のオーバーエッチングは、基板１０２のソース／ドレイン領域２１２からのＳｉＯ２及びＳｉの過剰な除去につながる可能性があり、それによって、半導体デバイスの機能を損傷又は破壊する可能性がある。
プラズマ２１０によるｈｉｇｈ−ｋ層２０６の異方性エッチングは、一般式ＨＸ、Ｘ２、ＣｘＸｚ又はＣｘＨｙＸｚであり、ただし、Ｘはハロゲンである、活動的なハロゲン含有ガスの使用を含むことができる。ハロゲン含有ガスは、反応性エッチングプロセスにおいて、ｈｉｇｈ−ｋ層２０６と化学的に反応することができるが、界面層２０４又は基板２０２のエッチングと比べて、ｈｉｇｈ−ｋ層２０６のエッチングに対して非常に低い選択性を有する可能性がある。これらのハロゲン含有ガス（例えば、Ｏ２存在下でのＣＦ４）は、ｈｉｇｈ−ｋエッチング生成物の揮発度を高めるために、昇温した（例えば、Ｔ＞３００℃）基板の使用を必要とする場合がある。これらのガスの使用は、適切なエッチング選択性を実現するために、物理的に大きなエッチングコンポーネント及びポリマーの形成をさらに要する可能性がある。このため、ｈｉｇｈ−ｋ層２０６が除去されたときに、エッチングプロセスが直ちに終了しない場合には、下にある基板２０２を損傷させるリスクがある。純粋なエッチングプロセスのこの即座の終了は、実現するのが困難であることが分かっている。
しかし、プラズマ改質／薄膜化プロセスは、上記基板ホルダに対して高周波電力を用いて、オーバーエッチングすることなく、ソース／ドレイン領域２１２からｈｉｇｈ−ｋ層２０６を異方的に除去することを支援することができる。具体的には、このプロセスは、ｈｉｇｈ−ｋ層２０６を完全に除去することなく部分的に除去し及び／又は改質するイオン衝撃を用いることができる。一実施例において、プラズマは、反応性ガス、例えば、ＨＢｒ又はＨＣｌ及び不活性ガスを含有することができる。別の実施例においては、プラズマは、プラズマ環境中において、ｈｉｇｈ−ｋ層２０６に対して非反応性である化学的に不活性のガス活性種を含有するだけでもよいが、この場合、イオンは、後のウェットエッチングプロセスが、分離した（改質された）ｈｉｇｈ−ｋ層２０６を効率的に除去することができるように、ｈｉｇｈ−ｋ層を有効に分離及び／又は薄膜化するのに十分なエネルギを有する。不活性ガスは、例えば、希ガスＨｅ、Ｎｅ、Ａｒ、Ｋｒ及びＸｅを含有することができる。
ｈｉｇｈ−ｋ層２０６に対するプラズマ改質／薄膜化プロセスのはっきりとした効果は、現在のところ分かっておらず、プラズマ処理に用いられるガスによる可能性がある。しかし、プラズマ処理は、ｈｉｇｈ−ｋ層２０６の非晶質内容物を増加させ、ｈｉｇｈ−ｋ層２０６内に原子フラグメントを生成する化学的結合を潜在的に破断する可能性がある。ｈｉｇｈ−ｋ層のプラズマ処理中の分子構造の提案された崩壊は、界面層２０４及び基板２０２に対するｈｉｇｈ−ｋ層２０６の高いエッチング選択性を有し、それによって、界面層でエッチングを停止する能力を改善するというウェットエッチングの化学的性質の良好な選択を可能にする。後続のウェットエッチングプロセスは、例えば、高温の硫酸（Ｈ２ＳＯ４）又はフッ酸（ＨＦ水溶液）を用いることができ、その結果、改質されたｈｉｇｈ−ｋ層２０６及び界面層２０４の基板２０２からの選択的除去がもたらされる。
上記のプロセスにおいて、ｈｉｇｈ−ｋ層２０６がプラズマ改質／薄膜化プロセス中に越えられない場合、下にある基板２０２に対して生じる損傷の可能性は低減される。しかし、薄膜化工程が長時間実行された場合には、ｈｉｇｈ−ｋ層２０６が越えられて、下にある基板２０２に対する損傷を生じる結果となる。上記基板ホルダに対する高周波バイアスは、この薄膜化工程を制御するために調節することができる。具体的には、基板ホルダに対するより高い高周波電力は、限定された揮発度を有するｈｉｇｈ−ｋ層をエッチングするのに有用であるより強力なイオン衝撃を実現でき、一方、基板のソース及びドレイン領域内へのエッチングの可能性を低減するには、より低い高周波電力が必要である。従って、基板ホルダに対する高周波電力を調節することは、このｈｉｇｈ−ｋ層のオーバーエッチングを制御するのに用いることができる。しかし、上述したように、デバイスの問題は、なお存在する。
図２Ｂは、プラズマ処理による、ｈｉｇｈ−ｋ層２０６の部分的除去を概略的に示し、この場合、プラズマプロセスは、基板２０２のソース／ドレイン領域２１２からのｈｉｇｈ−ｋ層２０６の完全除去の前に停止されている。ｈｉｇｈ−ｋ層２０６の不均一なエッチング及び界面層２０４の厚さの増加が、ゲートスタック２００の縁部で観察された。界面層２０４の増加した厚みは、基板２０２の酸化（例えば、ＳｉＯ２を形成するためのＳｉの酸化）により部分的なものである。また、Ｓｉに取って代わるＳｉＯ２は、消費されたＳｉよりもより多くの体積を占め、このことは、界面層の厚さの増加にも寄与する。図２Ｂに概略的に示すように、界面層２０４の厚さの増加（膨張）は、ソース／ドレイン領域２１２からのｈｉｇｈ−ｋ層２０６の完全除去の前に発生させることができる。
図２Ｂにおいて、ゲートスタック２００の縁部における界面層２０４の厚さの増加は、「バーズビーク（鳥のくちばし）」２０４ａと呼ばれる。バーズビーク２０４ａの形成は、長チャネル抵抗の電気的結果にはほとんど影響を及ぼさないが、短チャネル長を有する抵抗及び他の素子には、強い影響を及ぼす可能性がある。例えば、この界面層の厚さの増加による有効酸化物厚さの増加は、チャネルのゲート制御の低減につながる可能性がある。従って、本発明者らは、界面層２０４の厚さに関する制御は、ディープサブミクロンＣＭＯＳデバイスの電気的性能にとって重要であることを認識した。
図２Ｃは、ｈｉｇｈ−ｋ層２０６及び界面層２０４のソース／ドレイン領域２１２からの完全除去後のゲートスタック２００を示す。上述したように、ｈｉｇｈ−ｋ層２０６の除去は、反応性プラズマエッチングにより、又は、ウェット処理工程が後に続く、プラズマ改質／薄膜化工程により、実行することができる。この図を見て分かるように、処理されたゲートスタック２００は、テーパ状部分２０６ａを有するエッチングされたｈｉｇｈ−ｋ層２０６と、バーズビーク２０４ａを有する界面層２０４と、基板２０２からの材料物質の除去が行われたソース／ドレイン領域２１２とを含む。この基板２０２からの材料物質の除去は、エッチング選択性が、上述した方法を用いて的確に制御されている場合にも生じる可能性がある。具体的には、本発明者らは、ソース基板材料の除去が、酸化物膨張プロセスによるこの材料物質の消耗によるものであると認識した。この結果、的確に制御されたエッチングプロセスは、オーバーエッチングによって生じるであろう除去と同様の基板材料の除去という結果を伴って、膨張した酸化物層を除去する。図２Ｃに示した問題は、デバイスの動作及び／又は信頼性特性を低減する可能性があり、また、高温反応性プラズマエッチング及びウェット処理が後に続くプラズマ改質／薄膜化処理の両方の場合に存在する可能性がある。
（Ａｒプラズマを用いたＨｆＯ２ Ｈｉｇｈ−ｋ層のプラズマ処理）
図２Ｄ、図２Ｅは、ゲートスタックのプラズマ処理の後のゲートスタックのＴＥＭイメージを示す。このゲートスタックは、Ｓｉ基板２５２上の５Å厚のＳｉＯｘＮｙ界面層２５４の上にある５６Å厚のＨｆＯ２ ｈｉｇｈ−ｋ層２５６を含む。このゲートスタックはさらに、ＴｉＮ金属電極層２５８と、ｐｏｌｙ−Ｓｉ電極層２６０とを含む。このゲートスタックは、例えば、図５に概略的に示すような容量結合プラズマ処理システムにおいて、Ａｒプラズマにさらした。上記基板ホルダに対する高周波電力は、上述したように、単にｈｉｇｈ−ｋ層の薄膜化を制御するために制御される。ＨｆＯ２ ｈｉｇｈ−ｋ層２５６ａのプラズマ改質／薄膜化の後、ＨｆＯ２ ｈｉｇｈ−ｋ層２５６ａ及びゲートスタックの縁部のソース／ドレイン領域２６２における酸化物界面層２５４ａの厚さは、それぞれ、４８Å及び１２Åであった。この結果、ＨｆＯ２ ｈｉｇｈ−ｋ層のプラズマ処理は、界面層２５４の厚さを５Åから１２Åへ増加させると共に、ＨｆＯ２ ｈｉｇｈ−ｋ層２５６ａを部分的に除去した。図２Ｄはさらに、Ｓｉ基板２５２の酸化による、ソース／ドレイン領域２６２からのＳｉ材料の除去を示す。
図２Ｅは、上記ゲートスタックのプラズマ処理及びウェット処理後のゲートスタックのＴＥＭイメージである。図２Ｅは、バーズビーク２５４ａの存在と、テーパ状エッチングプロファイル２５６ｂを有するパターン化されたｈｉｇｈ−ｋ層２５６と、基板２５２のソース／ドレイン領域２６２からのＳｉ材料の除去とを示す。
本発明者らは、上述した問題を、基板上に形成されているｈｉｇｈ−ｋ層のプラズマ処理中の上記界面層の厚さの増加を最小限にすることによって低減することができることに気付いた。このため、本発明の実施形態は、ｈｉｇｈ−ｋ層のプラズマ処理中の界面層の厚さの増加を最小限にすることに注力し、この場合、プラズマ処理は、例えば、このｈｉｇｈ−ｋ層のプラズマ改質／薄膜化又はこのｈｉｇｈ−ｋ層の反応性エッチングを含むことができる。本発明者らは、ｈｉｇｈ−ｋ層のプラズマ処理中に見られる界面層の厚さの増加は、界面層及び基板の電界（Ｅ界）強化酸化によるものであると考える。これを、図３Ａ、図３Ｂに概略的に示す。本発明の実施形態によれば、この界面層の厚さの増加は、ｈｉｇｈ−ｋ層のプラズマ処理中の、界面層及び基板の電界強化酸化を低減するプラズマ処理パラメータを選択することによって、低減することができる。
図３Ａ、図３Ｂは、ｈｉｇｈ−ｋ層のプラズマ処理中の、界面層の電解強化形成を概略的に示す。基板３５２を接地した状態で、ｈｉｇｈ−ｋ層３５６をプラズマ環境３６０にさらすと、ｈｉｇｈ−ｋ層３５６の表面に電子３５８の蓄積を生じて、正味の負の帯電が生成される。ｈｉｇｈ−ｋ層３５６の表面の帯電は、ｈｉｇｈ−ｋ層３５６のキャパシタのような作用の結果であり、この場合、接地された基板３５２は、このキャパシタの一方のプレートであり、ｈｉｇｈ−ｋ層３５６の負に帯電した面は他方のプレートになる。代替として、基板３５２を接地電位から電気的に絶縁した状態で、ｈｉｇｈ−ｋ層３５８をプラズマ環境３６０にさらしても、ｈｉｇｈ−ｋ層３５６の表面に電子３５８の蓄積を生じて、正味の負の帯電が生成される。この基板は、図３Ａ及び図３Ｂにおいて、接地されて示されているが、上述したキャパシタ効果の適切な考慮を要することなく、高周波バイアスが基板に印加された場合には、ｈｉｇｈ−ｋ層３５６上の負の帯電も生じる可能性がある。
本発明者らは、ｈｉｇｈ−ｋ層３５６のプラズマ処理中に、表面帯電により誘導された強力な電界が酸素イオン（Ｏ２−）をｈｉｇｈ−ｋ層３５６（例えば、ＨｆＯ２又はＨｆＳｉＯｘ）から、下にある界面層３５４及び基板３５２内へ引き抜くことができることに気が付いた。このことが、図３Ａに示す界面層３５４よりも著しく厚い、図３Ｂに示す界面層３５５を形成し、上述した問題をもたらす。
図４Ａ、図４Ｂは、本発明の実施形態による、ｈｉｇｈ−ｋ層のプラズマ処理中の酸化物界面層の形成を最小限にする方法を概略的に示す。本発明の実施形態によれば、図３Ａ及び図３Ｂに示すように、基板３５２を接地する代わりに、基板３５２に結合された高周波電源３６２から高周波電力を印加すると、プラズマ３６０からの正イオンとｈｉｇｈ−ｋ層３５６との衝突を増加させることにより、ｈｉｇｈ−ｋ層３５６の表面上の電子３５８の蓄積を有効に低減することができる。また、例えば、上述したようにオーバーエッチングを制御するために、既に高周波バイアスが上記基板ホルダに印加されているエッチングシステムにおいては、このｈｉｇｈ−ｋ層上の電子３５８の蓄積をさらに低減するために、適切な電力レベルの高周波バイアスを選定することができる。すなわち、本発明者らは、基板に対する高周波レベルを調節してエッチングを制御することが、ｈｉｇｈ−ｋ層３５６の表面上での負の帯電の蓄積を防ぐのに十分ではないことを発見した。ｈｉｇｈ−ｋ層３５６の表面上での電子３５８の低減された蓄積は、このｈｉｇｈ−ｋ層上での負の帯電を低減し、それによって、電界及び界面層３５４及び基板３５６の電界強化酸化を最小限にする。
図４Ｂは、本発明の実施形態による、ｈｉｇｈ−ｋ構造の概略図を示す。この図を見て分かるように、界面層３５７は、本発明の実施形態によらない図４Ｂに示す界面層３５５よりも著しく薄い。この結果、ｈｉｇｈ−ｋ層３５６の表面上の電子３５８の蓄積を低減する高周波電力を印加することにより、界面層３５４及び基板３５６の低減された酸化が生じる。また、この低減された酸化は、鳥のくちばし状のプロファイルを有する改善されたエッチングプロファイルをもたらす。本明細書で用いる場合、鳥のくちばし状のプロファイルとは、ｈｉｇｈ−ｋ材料上の電子の蓄積を低減することを考慮せずに形成されたエッチングプロファイルに対して、バーズビーク又は低減されたバーズビークのどちらも有しないｈｉｇｈ−ｋ構造のエッチングプロファイルを意味する。さらに、この低減された酸化は、界面膜の下の基板面を、エッチングされた領域内の基板面と実質的に同一平面にすることができる。本明細書で用いる場合、実質的に同一平面とは、このｈｉｇｈ−ｋ材料上での電子の蓄積を低減することを考慮せずに形成された形態よりもより同一平面であることを意味する。
図２Ｂ、図２Ｃに戻って説明すると、本発明の実施形態は、界面層２０４及び基板２０２の電界誘導酸化を最小限にすることができ、それによって、バーズビーク２０４ａの形成を低減し、テーパ状のエッチングプロファイル２０６ａを低減し、かつ基板２０２のソース／ドレイン領域２１２からの材料物質の除去を低減する。
基板のプラズマ処理中に、高周波電力を基板に印加することの潜在的な欠点は、下にある界面層及び基板に対する上記ｈｉｇｈ−ｋ層のエッチング選択性の低下である。しかし、一実施例において、少量のＮ２ガスをプロセスガスに加えると、界面層の窒化物生成を強化することができ、また、エッチング選択性を高めることができる。
本発明の実施形態は、不活性ガス、反応性ガス又はこれら両方を含むプロセスガスを含有するプラズマの処理に適用することができる。この不活性ガスは、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ又はＸｅ、あるいは、これらのうちの２つ以上からなる組合せを含有することができる。この反応性ガスは、ＨＸ（例えば、Ｘ＝Ｃｌ、Ｂｒ）、Ｘ２（例えば、Ｘ＝Ｃｌ、Ｂｒ）、ＣｘＸｚ(Ｘはハロゲン)、ＣｘＨｙＸｚ(Ｘはハロゲン)、又は、これらのうちの２つ以上からなる組合せを含有することができる。このプロセスガスはさらに、Ｈ２を含有することができる。不活性ガス及び反応性ガスを含有するプロセスガスは、例えば、ＨＣｌ＋Ａｒ、ＨＢｒ＋Ａｒ、Ｃｌ２＋Ｈ２＋Ａｒ、又はＣＦ４＋Ｏ２＋Ａｒを含むことができる。
図５は、本発明の実施形態によるプラズマ処理システムを示す。プラズマ処理システム１は、処理チャンバ１０の処理領域４５内でのプラズマの生成を容易にするように構成されている。プラズマ処理システム１はさらに、処理すべき基板２５が、基板２５上に取り付けられて電気的接触が形成される基板ホルダ２０と、プロセスガス４２を処理チャンバ１０内に導入するガス注入システム４０と、真空ポンプシステム５０とを備える。ガス注入システム４０は、ｅｘ−ｓｉｔｕガスソースから処理チャンバ１０へのプロセスガス４２の送給に関する独立した制御を可能にする。
イオン性プロセスガス４２は、ガス注入システム４０を介して導入され、プロセス圧力が調節される。このプロセスガスの流量は、約１０ｓｃｃｍ〜約５０００ｓｃｃｍ、代替的には、約２０ｓｃｃｍ〜約１０００ｓｃｃｍ、さらに代替的には、約５０ｓｃｃｍ〜約５００ｓｃｃｍとすることができる。チャンバ圧力は、例えば、約１ミリトール〜約２００ミリトール、代替的には、約５ミリトール〜約１００ミリトール、さらに代替的には、約１０ミリトール〜約５０ミリトールとすることができる。コントローラ５５は、真空ポンプシステム５０及びガス注入システム４０を制御するのに用いることができる。基板２５は、（ロボット式）基板移送システムを介してスロットバルブ（図示せず）及びチャンバフィードスルー（図示せず）によって処理チャンバ１０内へ移送され、そこでこの基板は、基板ホルダ２０内に収容された基板リフトピン（図示せず）によって受取られ、この基板ホルダ内に収容されたデバイスによって機械的に平行移動される。基板２５が一旦、この基板移送システムから受取られると、この基板は、基板ホルダ２０の上面まで低下される。
代替の実施形態においては、基板２５は、静電クランプ（図示せず）を介して基板ホルダ２０に取り付けられる。さらに、基板ホルダ２０は、基板ホルダ２０から熱を受取って、熱を熱交換システム（図示せず）へ移す、又は、加熱時に、この熱交換システムから熱を移す再循環冷却剤フローを含む冷却システムをさらに含む。また、基板２５と基板ホルダ２０との間のガスギャップ熱伝導性を改善するために、この基板の裏面にガスを供給してもよい。このようなシステムは、この基板の温度制御が、高温又は低温において必要な場合に用いられる。例えば、この基板の温度制御は、プラズマから基板２５に供給される熱流束と、基板ホルダ２０への伝導による基板２５から取り除かれる熱流束とのバランスによって成される定常状態の温度を超える温度において有用である。他の実施形態においては、抵抗加熱素子又は熱電気ヒータ／冷却器等の加熱素子が基板ホルダ２０内に含まれている。
図５のプラズマ処理システム１は、インピーダンス整合回路網７４を介して高周波電源７２から高周波電力が結合されている上部プレート電極７０を含むＲＦプラズマソースを含む。上部プレート電極７０への高周波電力の印加のための典型的な周波数は、１０ＭＨｚ〜２００ＭＨｚとすることができ、また、６０ＭＨｚとすることができる。上部プレート電極７０に印加される高周波電力は、約５０ワット（Ｗ）〜約５，０００Ｗとすることができる。代替として、上部プレート電極７０に印加される高周波電力は、約１００Ｗ〜約１，０００Ｗとすることができる。上述したように、図５のプラズマ処理システム１はさらに、高周波電力を基板ホルダ２０に印加して基板２５にバイアスを掛けるＲＦソースを含む。このＲＦソースは、高周波電源３０と、反射電力を最小限にすることにより、プラズマから処理領域４５への高周波電力の移動を最大化するように機能するインピーダンス整合回路網３２とを含む。整合回路網の接続形態（例えば、Ｌ型、π型、Ｔ型）及び自動制御法は当分野において公知である。基板ホルダ２０への高周波電力の印加のための典型的な周波数は、０．１ＭＨｚ〜３０ＭＨｚであり、また、２ＭＨｚとすることができる。基板ホルダ２０に印加される高周波電力は、約１０Ｗ〜約５００Ｗとすることができる。代替として、基板ホルダ２０に印加される高周波電力は、約２０Ｗ〜約１００Ｗとすることができる。また、コントローラ５５は、上部プレート電極７０への高周波電力の印加を制御するために、高周波電源７２及びインピーダンス整合回路網７４に結合されている。代替の実施形態において、高周波電力は、多数の周波数で基板ホルダ２０に印加することができる。
図５の説明を続けると、プロセスガス４２は、ガス注入システム４０によって処理領域４５に導入される。ガス注入システム４０は、シャワーヘッドを含むことができ、プロセスガス４２は、ガス供給システム（図示せず）からガス注入プレナム（図示せず）、一連のバッフルプレート（図示せず）及びマルチオリフィスシャワーヘッドガス注入プレートを介して処理領域４５に供給される。一実施形態において、このマルチオリフィスシャワーヘッドガス注入プレートは、上部プレート電極７０とすることができる。
真空ポンプシステム５０は、毎秒５０００リットルまで（及び、それ以上）のポンピング速度が可能なターボ分子真空ポンプ（ｔｕｒｂｏ−ｍｏｌｅｃｕｌａｒ ｖａｃｕｕｍ ｐｕｍｐ；ＴＭＰ）と、チャンバ圧力を調節するゲートバルブとを含むことができる。ドライプラズマエッチングに用いられる従来のプラズマ処理装置においては、毎秒１０００〜３０００リットルのＴＭＰが用いられる。ＴＭＰは、低圧処理、典型的には、５０ミリトール未満の処理に有用である。高圧処理（例えば、１００ミリトール以上）の場合、機械式ブースターポンプ及びドライ粗引きポンプが使用される。
コントローラ５５は、マイクロプロセッサと、記憶装置と、プラズマ処理システム１へ入力を伝達し、かつ入力を活性化し、プラズマ処理システム１からの出力を監視するのに十分な制御電圧を生成することが可能なディジタルＩ／Ｏポートとを含む。また、コントローラ５５は、高周波電源３０、インピーダンス整合回路網３２、高周波電源７２、インピーダンス整合回路網７４、ガス注入システム４０、プラズマモニタシステム５７及び真空ポンプシステム５０に結合されており、かつこれらの構成要素と情報を交換する。この記憶装置に格納されたプログラムは、格納されたプロセスレシピに従って、プラズマ処理システム１の前述した構成要素を制御するのに用いられる。コントローラ５５の一実施例は、ディジタル信号プロセッサ（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ；ＤＳＰ）であり、すなわち、テキサス州ダラスのテキサス・インスツルメンツ社（Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ、Ｄａｌｌａｓ、Ｔｅｘａｓ）から入手可能なモデル番号ＴＭＳ３２０である。
プラズマモニタシステム５７は、例えば、プラズマ環境中の励起された粒子を測定する発光分光分析（ｏｐｔｉｃａｌ ｅｍｉｓｓｉｏｎ ｓｐｅｃｔｒｏｓｃｏｐｙ；ＯＥＳ）システム及び／又はプラズマ密度を測定する、ラングミュアプローブ等のプラズマ診断システムを備えることができる。プラズマモニタシステム５７は、コントローラ５５と共に用いて、エッチングプロセスの状態を判断し、プロセス順守を確実にするためのフィードバックを生成することができる。代替として、プラズマモニタシステム５７は、マイクロ波及び／又はＲＦ診断システムを備えることができる。
図６は、本発明の別の実施形態によるプラズマ処理システムを示す。プラズマ処理システム２は、プラズマ密度を潜在的に増加させ及び／又はプラズマ処理均一性を改善するために、機械的又は電気的回転ＤＣ磁界システム６０を備えるＲＦプラズマソースを含む。また、コントローラ５５は、回転の速度及び磁界強度を調整するために、回転磁界システム６０に結合されている。
図７は、本発明のまた別の実施形態によるプラズマ処理システムを示す。プラズマ処理システム３は、高周波電源８２を介してインピーダンス整合回路網８４によって高周波電力が結合される誘導コイル８０を備えるＲＦプラズマソースを含む。高周波電力は、誘導コイル８０から絶縁ウィンドウ（図示せず）を通ってプラズマ処理領域４５に誘導結合される。誘導コイル８０への高周波電力の印加のための典型的な周波数は、０．１ＭＨｚ〜１００ＭＨｚであり、また、１３．５６ＭＨｚとすることができる。この誘導コイルに印加される高周波電力は、約５０Ｗ〜約１０，０００Ｗとすることができる。同様に、チャック電極への電力の印加のための典型的な周波数は、０．１ＭＨｚ〜３０ＭＨｚとすることができ、また、１３．５６ＭＨｚとすることができる。上記基板ホルダに印加される高周波電力は、約１０Ｗ〜約５００Ｗとすることができる。また、スロット式ファラデーシールド(図示せず)を、誘導コイル８０とプラズマとの間の容量結合を低減するのに用いることができる。また、コントローラ５５は、誘導コイル８０への電力の印加を制御するために、高周波電源８２及びインピーダンス整合回路網８４に結合されている。
本発明の実施形態によれば、図５〜図７の基板ホルダに印加される高周波電力は、上記ｈｉｇｈ−ｋ材料上での負の帯電の蓄積を低減し、それによって、上述したような界面層の膨張を低減するように選定される。基板バイアスの正確な特性は、プロセス仕様、材料組成及び他の要因に依存し、実験技法のデザインによって決めることができる。また、特定のハードウェアの多くの変形例を、本発明を実施することができる処理システムを実施するのに用いることができ、かつこれらの変形例は、当業者には容易に理解できるため、図５〜図７に描かれたプラズマ処理システムが例示目的のためだけに示されていることを理解すべきである。
図８は、本発明の実施形態による、ｈｉｇｈ−ｋ層をプラズマ処理する方法を説明するフローチャートを示す。プロセス８００は、ステップ８０２において、ｈｉｇｈ−ｋ層が上に形成されている基板を処理チャンバ内に提供することを含む。この処理チャンバは、ＲＦプラズマソースと、この基板を支持する基板ホルダに電力を供給するＲＦソースとを含む。例えば、この処理チャンバは、図５〜図７に関して論じたチャンバのうちの１つとすることができる。ステップ８０４において、プラズマがこの処理チャンバ内に生成され、このｈｉｇｈ−ｋ層がこのプラズマにさらされる。ステップ８０６において、高周波電力がこのｈｉｇｈ−ｋ層に印加される。この高周波電源によって生成される高周波電力は、この基板とこのｈｉｇｈ−ｋ層との間への酸化物界面層の形成を低減するように選定される。ステップ８０６は、プロセス中に、この基板に高周波電力を印加することを含むことができ、この場合、高周波電力は、通常、この基板ホルダには印加されない。代替として、オーバーエッチングを制御するために、高周波電力がこの基板に印加されるプロセスにおいては、例えば、ＲＦバイアス電力は、界面層の膨張を低減する特定の特性のために選定される。プロセス８０４は、このｈｉｇｈ−ｋ層を少なくとも部分的に除去するために、所望の時間、実行される。本発明の一実施形態において、このプラズマ処理は、このｈｉｇｈ−ｋ層を除去する高温反応性プラズマエッチングを含むことができる。本発明の別の実施形態においては、このプラズマ処理は、残っているｈｉｇｈ−ｋ層を除去するウェット処理が後に続くプラズマ改質／薄膜化プロセスを含むことができる。
［実施例］ＨＢｒプラズマを用いたＨｆＯ２ ｈｉｇｈ−ｋ層のプラズマエッチング
Ｓｉ基板上の５Å厚のＳｉＯｘＮｙ界面層の上にある４０Å厚のＨｆＯ２ ｈｉｇｈ−ｋ層を含むゲートスタックを、ＨＢｒエッチングガスを含有するプラズマにさらした。このプロセス条件は、４００ｓｃｃｍのＨＢｒガス流量と、２０ミリトールの処理チャンバ圧力を含んだ。このプラズマ処理システムは、図５に概略的に示すような容量結合プラズマシステムであった。本発明者らは、４０Ｗの電力を上記基板ホルダに供給すると、３７０℃において、ＨｆＯ２を除去することができるが、この界面層の膨張が、なお存在することを発見した。従って、本発明者らは、本発明に従って、上記酸化物の膨張をさらに低減する高周波電力を選定した。この実施形態において、上部電極電力は、１，０００Ｗから２００Ｗに低下し、この基板ホルダに印加される高周波電力は、４０Ｗから５０Ｗに増加した。
図９は、本発明の実施形態による上記ゲートスタックのプラズマ処理の後のゲートスタックのＴＥＭイメージを示す。この図を見て分かるように、例示的な方法は、界面層２５４の成長を著しく低減し、ＨｆＯ２層２５６のテーパがほとんどなく、又は全くなく、かつ界面層２５４の膨張が最小限である、直線状のＨｆＯ２エッチングプロファイルを形成した。また、この図を見て分かるように、エッチングされた領域内の上記基板の表面は、エッチングされていない領域内のこの基板の表面と実質的に同一平面上にある。図９は、この基板のエッチングされた領域内のこの基板の上の影の層を示すことに留意する。この影は、図９の構造の物理的な層ではなく、分析のために図９のサンプルを準備するのに用いられる材料に対するＴＥＭ測定の結果と思われる。
本発明の実施形態によれば、上記基板ホルダに印加される高周波電力は、約１０Ｗ〜約５００Ｗとすることができる。代替として、この基板ホルダに印加する高周波電力は、約２０Ｗ〜約１００Ｗとすることができる。良好なＨｆＯ２エッチングプロファイル及び最小限の界面層成長を実現するのに必要な上記基板ホルダの高周波電力は、例えば、このＨｆＯ２ ｈｉｇｈ−ｋ層の異なる堆積後の状態（例えば、アニーリング）に対して変えることができ、これらの変化は、当業者には容易に理解される。
本発明の多数の変更例及び変形例が、上記の教示に照らして可能である。従って、添付クレームの範囲内で、本発明を、本明細書に具体的に記載した方法以外の方法で実施することができることを理解すべきである。
本発明の実施形態によるｈｉｇｈ−ｋ層を含むゲートスタックの概略断面図を示す。 本発明の実施形態によるｈｉｇｈ−ｋ層を含むゲートスタックの概略断面図を示す。 ｈｉｇｈ−ｋ層のプラズマ処理中の酸化物界面層の形成の概略断面図を示す。 ｈｉｇｈ−ｋ層のプラズマ処理中の酸化物界面層の形成の概略断面図を示す。 ｈｉｇｈ−ｋ層のプラズマ処理中の酸化物界面層の形成の概略断面図を示す。 ゲートスタックのプラズマ処理の後のゲートスタックのＴＥＭイメージを示す。 ゲートスタックのプラズマ処理の後のゲートスタックのＴＥＭイメージを示す。 ｈｉｇｈ−ｋ層のプラズマ処理中の酸化物界面層の電界強化形成を概略的に示す。 ｈｉｇｈ−ｋ層のプラズマ処理中の酸化物界面層の電界強化形成を概略的に示す。 本発明の実施形態による、ｈｉｇｈ−ｋ層のプラズマ処理中の酸化物界面層の形成を最小限にする方法を概略的に示す。 本発明の実施形態による、ｈｉｇｈ−ｋ層のプラズマ処理中の酸化物界面層の形成を最小限にする方法を概略的に示す。 本発明の実施形態によるプラズマ処理システムを示す。 本発明の別の実施形態によるプラズマ処理システムを示す。 本発明のまた別の実施形態によるプラズマ処理システムを示す。 本発明の実施形態による、ｈｉｇｈ−ｋ層をプラズマ処理する方法を説明するフローチャートを示す。 本発明の実施形態による、ゲートスタックのプラズマ処理の後のゲートスタックのＴＥＭイメージを示す。

Claims (35)

  1. ｈｉｇｈ−ｋ層をプラズマ処理する方法であって、
    ｈｉｇｈ−ｋ層が上に形成されている基板を、処理チャンバ内の基板ホルダ上に提供することと、
    前記処理チャンバ内にプラズマを生成し、それによって前記ｈｉｇｈ−ｋ層を前記プラズマにさらすことと、
    高周波電力を前記基板ホルダに印加することであって、前記高周波電力は、前記基板と前記ｈｉｇｈ−ｋ層との間に配設されている酸化物界面層の形成速度を低減する特性を有していることと、
    を備える方法。
  2. 前記提供することは、前記基板上に界面層を形成し、かつ前記界面層上にｈｉｇｈ−ｋ層を形成した基板を提供することを備える、請求項１に記載の方法。
  3. 前記界面層は、酸化物層、窒化物層又は酸窒化物層、あるいは、これらのうちの２つ以上からなる組合せを備える、請求項２に記載の方法。
  4. 前記提供することは、Ｔａ２Ｏ５、ＴｉＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＨｆＳｉＯｘ、ＨｆＯ２、ＺｒＳｉＯｘ、ＴａＳｉＯｘ、ＳｒＯｘ、ＳｒＳｉＯｘ、ＬａＯｘ、ＬａＳｉＯｘ、ＹＯｘ又はＹＳｉＯｘ、あるいは、これらのうちの２つ以上からなる組合せを備えるｈｉｇｈ−ｋ層を有する前記基板を提供することを備える、請求項１に記載の方法。
  5. 前記提供することは、Ｓｉ、Ｇｅ、Ｓｉ／Ｇｅ又はＧａＡｓ、あるいは、これらのうちの２つ以上からなる組合せを備える基板を提供することを備える、請求項１に記載の方法。
  6. 前記生成することは、プロセスガスを前記処理チャンバ内に導入して、前記プラズマを生成することを備える、請求項１に記載の方法。
  7. 前記プロセスガスは、不活性ガス、反応性ガス又はこれら両方を備える、請求項６に記載の方法。
  8. 前記不活性ガスは、Ｈｅ、Ａｒ、Ｋｒ又はＸｅ、あるいは、これらのうちの２つ以上からなる組合せを備える、請求項７に記載の方法。
  9. 前記反応性ガスは、ＨＣｌ、ＨＢｒ、Ｃｌ２、Ｂｒ２、ＣｘＨｙＸｚ又はＣｘＨｙＸｚ、あるいは、これらのうちの２つ以上からなる組合せを備える、請求項７に記載の方法。
  10. 前記ｈｉｇｈ−ｋ層をプラズマにさらすことは、異方性エッチングプロセスにおいて、前記ｈｉｇｈ−ｋ層を少なくとも部分的に除去する、請求項１に記載の方法。
  11. 前記生成することは、高周波電力をインピーダンス整合回路網を介して、プラズマソースの上部プレート電極に印加することを備える、請求項１に記載の方法。
  12. 前記上部プレート電極に印加されるＲＦ周波数は、約１０ＭＨｚ〜約２００ＭＨｚである、請求項１１に記載の方法。
  13. 前記上部プレート電極に印加される高周波電力は、約５０Ｗ〜約５，０００Ｗである、請求項１１に記載の方法。
  14. 前記生成することは、インピーダンス整合回路網を介して、高周波電力をプラズマソースの誘導コイルに印加することを備える、請求項１に記載の方法。
  15. 前記高周波電力は、絶縁ウィンドウを介して、前記誘導コイルから前記プラズマに誘導結合されている、請求項１４に記載の方法。
  16. 前記誘導コイルに印加されるＲＦ周波数は、約０．１ＭＨｚ〜約１００ＭＨｚである、請求項１４に記載の方法。
  17. 前記誘導コイルに印加される高周波電力は、約５０Ｗ〜約１０，０００Ｗである、請求項１４に記載の方法。
  18. 前記印加することは、約０．１ＭＨｚ〜約３０ＭＨｚのＲＦ周波数を前記基板ホルダに印加することを備える、請求項１に記載の方法。
  19. 前記印加することは、約１０Ｗ〜約５００Ｗの高周波電力を前記基板ホルダに印加することを備える、請求項１に記載の方法。
  20. 前記印加することは、約２０Ｗ〜約１００Ｗの高周波電力を前記基板ホルダに印加することを備える、請求項１に記載の方法。
  21. 前記生成することは、高周波電力を、回転ＤＣ磁界電源に印加することを備える、請求項１に記載の方法。
  22. ゲートスタックをプラズマ処理する方法であって、
    処理チャンバ内の基板ホルダ上に、前記基板上に形成されている界面層と、前記界面層上に形成されているｈｉｇｈ−ｋ層と、前記ｈｉｇｈ−ｋ層上に形成されているパターン化されたゲート電極層とを有する基板を含むゲートスタックを提供することと、
    前記処理チャンバ内にプラズマを生成し、それによって前記ｈｉｇｈ−ｋ層を異方性エッチングプロセスにおいてプラズマにさらすことと、
    高周波電力を前記基板ホルダに印加することであって、前記高周波電力は、前記基板と前記ゲートスタックに隣接する前記ｈｉｇｈ−ｋ層との間に配設されている酸化物界面層の形成の割合を低減する特性を有することと、
    を備える方法。
  23. 前記提供することは、酸化物層、窒化物層又は酸窒化物層、あるいは、これらのうちの２つ以上からなる組合せを備える界面層を有する基板を提供することを備える、請求項２２に記載の方法。
  24. 前記提供することは、Ｔａ２Ｏ５、ＴｉＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＨｆＳｉＯｘ、ＨｆＯ２、ＺｒＳｉＯｘ、ＴａＳｉＯｘ、ＳｒＯｘ、ＳｒＳｉＯｘ、ＬａＯｘ、ＬａＳｉＯｘ、ＹＯｘ又はＹＳｉＯｘ、あるいは、これらのうちの２つ以上からなる組合せを備えるｈｉｇｈ−ｋ層を有する基板を提供することを備える、請求項２２に記載の方法。
  25. 前記提供することは、ｐｏｌｙ−Ｓｉ、Ｗ、Ａｌ、ＴａＮ、ＴａＳｉＮ、ＨｆＮ、ＨｆＳｉＮ、ＴｉＮ、ＴｉＳｉＮ、Ｒｅ、Ｒｕ又はＳｉＧｅ、あるいは、これらのうちの２つ以上からなる組合せを備えるゲート電極層を有する基板を提供することを備える、請求項２２に記載の方法。
  26. 前記提供することは、Ｓｉ、Ｇｅ、Ｓｉ／Ｇｅ又はＧａＡｓ、あるいは、これらのうちの２つ以上からなる組合せを備える基板を有する基板を提供することを備える、請求項２２に記載の方法。
  27. 前記提供することは、パターン化されたＡＲＣ層、パターン化されたハードマスク又はパターン化されたフォトレジスト層、あるいは、これらのうちの２つ以上からなる組合せをさらに備えるゲートスタックを有する基板を提供することを備える、請求項２２に記載の方法。
  28. 基板と、
    前記基板上に形成されている界面層と、
    前記界面層上に形成されているｈｉｇｈ−ｋ層と、
    前記ｈｉｇｈ−ｋ層内に形成され、かつ前記基板まで延び、それによって、界面層又はｈｉｇｈ−ｋ層が存在しない第１の基板面と、前記界面層及び前記ｈｉｇｈ−ｋ層が上に積層されている第２の基板面とを画成するエッチング形態であって、前記第１の基板面が、前記第２の基板面と実質的に同一平面上にある、エッチング形態と、
    を備える半導体デバイス。
  29. 前記界面層は、酸化物層、窒化物層又は酸窒化物層、あるいは、これらのうちの２つ以上からなる組合せを備える、請求項２８に記載のデバイス。
  30. 前記ｈｉｇｈ−ｋ層は、Ｔａ２Ｏ５、ＴｉＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＨｆＳｉＯｘ、ＨｆＯ２、ＺｒＳｉＯｘ、ＴａＳｉＯｘ、ＳｒＯｘ、ＳｒＳｉＯｘ、ＬａＯｘ、ＬａＳｉＯｘ、ＹＯｘ又はＹＳｉＯｘ、あるいは、これらのうちの２つ以上からなる組合せを備える、請求項２８に記載のデバイス。
  31. 前記基板は、Ｓｉ、Ｇｅ、Ｓｉ／Ｇｅ又はＧａＡｓ、あるいは、これらのうちの２つ以上からなる組合せを備える、請求項２８に記載のデバイス。
  32. 基板と、
    前記基板上に形成されている界面層と、
    前記界面層上に形成されているｈｉｇｈ−ｋ層と、
    前記ｈｉｇｈ−ｋ層内に形成され、かつ前記基板まで延び、それによって、前記基板上に、前記界面層と、前記ｈｉｇｈ−ｋ層と、前記ｈｉｇｈ−ｋ層上に形成されているパターン化されたゲート電極層とを備えるゲートスタックを形成するエッチング形態であって、前記ゲートスタックの下の第１の基板面が、前記ゲートスタックに隣接する第２の基板面と実質的に同一平面上にある、エッチング形態と、
    を備える半導体デバイス。
  33. 前記ゲート電極層は、ｐｏｌｙ−Ｓｉ、Ｗ、Ａｌ、ＴａＮ、ＴａＳｉＮ、ＨｆＮ、ＨｆＳｉＮ、ＴｉＮ、ＴｉＳｉＮ、Ｒｅ、Ｒｕ又はＳｉＧｅ、あるいは、これらのうちの２つ以上からなる組合せを備える、請求項３２に記載のデバイス。
  34. 前記ゲートスタック構造上に形成されており、パターン化されたＡＲＣ層、パターン化されたハードマスク又はパターン化されたフォトレジスト層、あるいは、これらのうちの２つ以上からなる組合せをさらに備える、請求項３２に記載のデバイス。
  35. 基板と、
    前記基板上に形成されている界面層と、
    前記界面層上に形成されているｈｉｇｈ−ｋ層と、
    前記ｈｉｇｈ−ｋ層内に形成され、かつ前記基板まで延び、それによって、前記基板上に、前記界面層と、前記ｈｉｇｈ−ｋ層と、前記ｈｉｇｈ−ｋ層上に形成されているパターン化されたゲート電極層とを備えるゲートスタックを形成するエッチング形態であって、前記ゲートスタックのエッチングプロファイルが、鳥のくちばし状のプロファイルを有するエッチング形態と、
    を備える半導体デバイス。
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