KR101938441B1 - 반도체 디바이스의 형성 방법 - Google Patents

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Abstract

반도체 디바이스를 형성하는 방법은, 프로세스 챔버 내에서 기판 상에 금속 함유 게이트 전극 막을 제공하는 단계, 프로세스 챔버 안으로 수소(H2) 및 선택적으로 비활성 가스로 구성된 프로세스 가스를 흘러넣는 단계, 마이크로파 플라즈마 소스에 의해 프로세스 가스로부터 플라즈마 여기된 종을 형성하는 단계, 및 금속 함유 게이트 전극 막보다 더 낮은 일 함수를 갖는 개질된 금속 함유 게이트 전극 막을 형성하도록, 금속 함유 게이트 전극 막을 플라즈마 여기된 종에 노출시키는 단계를 포함한다. 다른 실시예들은 NMOS 및 PMOS 트랜지스터에 대한 개질된 금속 함유 게이트 전극을 포함하는 게이트 스택을 갖는 반도체 디바이스를 형성하는 것에 대해 기재한다.

Description

반도체 디바이스의 형성 방법{METHOD FOR FORMING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 프로세싱에 관한 것으로, 보다 상세하게는 금속 함유(metal-containing) 게이트 전극 막의 일 함수(work function)를 조정하도록 금속 함유 게이트 전극 막을 플라즈마 프로세싱하는 방법에 관한 것이다.
반도체 산업에서, 마이크로전자 디바이스의 최소 피처 크기는 보다 빠르고 더 낮은 전력 마이크로프로세서 및 디지털 회로에 대한 요구를 충족시키도록 DSM(deep sub-micron) 체제에 다가가고 있다. Si 기반의 마이크로전자 기술은 현재 집적 회로 디바이스의 부가의 소형화를 달성하도록 주요 재료 과제에 직면하고 있다. 수세기 동안 산업계에 이바지한 SiO2 게이트 유전체 및 축퇴(degenerately) 도핑된 다결정질 Si 게이트 전극을 포함한 게이트 스택은 더 높은 커패시턴스를 갖는 게이트 스택으로 교체될 것이다.
하이 k 재료(여기에서, "k"는 재료의 유전 상수를 지칭함)로 알려져 있는 고용량(high-capacitance) 재료는 SiO2(k~3.9)의 유전 상수보다 더 큰 유전 상수를 특징으로 한다. 또한, 하이 k 재료는 기판(예를 들어, SiO2, SiOxNy)의 표면 상에 성장되기 보다는 기판 위에 증착되는 유전체 재료(예를 들어, HfO2, ZrO2)를 지칭할 수 있다. 하이 k 재료는, 예를 들어 금속성 실리케이트 또는 산화물(예를 들어, Ta2O5(k~26), TiO2(k~80), ZrO2(k~25), Al2O3(k~9), HfSiO(k~5-25), 및 HfO2(k~25))을 포함할 수 있다.
게이트 유전체 층 이외에도, 게이트 전극 층도 또한 마이크로전자 디바이스의 미래 스케일링에 대한 주요 과제를 제시한다. 종래의 도핑된 폴리 Si 게이트 전극을 교체할 금속 함유 게이트 전극의 도입은 여러 이점들을 달성할 수 있다. 이들 이점은 폴리 Si 게이트 공핍 효과의 제거, 시트 저항의 감소, 더 나은 신뢰성 및 진보된 하이 k 유전체 재료에 대한 잠재적으로 더 나은 열 안정성을 포함한다. 하나의 예에서, 폴리 Si로부터 금속 함유 게이트 전극으로의 전환은 게이트 스택의 유효 또는 전기적 두께의 2-3 옹스트롬(Å) 개선을 달성할 수 있다. 이 개선은 다른 재료와의 계면에서 폴리 Si 공핍의 문제가 완전히 제거되기 때문에 크게 발생한다.
일 함수, 저항, 및 상보형 금속 산화물 반도체(CMOS; complementary metal oxide semiconductor) 기술과의 호환성은 새로운 게이트 전극 재료에 대한 주요 파라미터이다. 금속 함유 게이트 전극에 대한 재료 선택 기준 중의 하나는 일 함수가 조정 가능(tunable)해야 한다는 것이다. 재료의 일 함수는 고체로부터의 전자를 고체 표면 바로 밖의 포인트로 제거하는데 필요한 최소 에너지이다. 포지티브 채널 금속 산화물 반도체(PMOS; Positive-channel Metal Oxide Semiconductor) 및 네거티브 채널 금속 산화물 반도체(NMOS; Negative-channel Metal Oxide Semiconductor) 트랜지스터 게이트 전극은 수락 가능한 문턱 전압을 달성하기 위해 게이트 전극에 대하여 상이한 게이트 재료가 사용될 것을 요구하며, 후자는 실리콘 가전자대(E~4eV)에 가까운 페르미 준위를 갖고, 전자는 전도대(E~5.1eV)에 가까운 페르미 준위를 갖는다.
일 함수를 낮추기 위하여 게이트 스택의 금속 게이트 전극 층으로의 도펀트 이온(예를 들어, 질소 이온)의 고에너지 주입이 이전에 연구되어 왔다. 그러나, 금속 층을 고에너지 이온에 노출시키는 것을 포함하는 이온 주입 방법은 유전체 층의 신뢰성 및 게이트 스택에 손상을 입힐 수 있으며, 예를 들어 누설 전류를 증가시킬 수 있는 유전체 층의 차징 손상(charging damage)을 야기할 수 있다. 고에너지 이온의 노출로부터의 차징 손상은, 최소 피처 크기가 점점 더 작아지고 게이트 스택을 형성하는 상이한 재료 층들이 더 얇아짐에 따라, 증가할 것으로 예상된다. 따라서, 게이트 스택을 처리하는 새로운 방법이 필요하며, 특히 게이트 스택의 일 함수를 조정하기 위한 새로운 방법이 필요하다.
본 발명의 실시예는 조정 가능한 일 함수를 갖는 금속 함유 게이트 전극 막을 포함하는 반도체 디바이스를 제조하는 방법을 제공한다.
본 발명의 하나의 실시예에 따르면, 방법은 프로세스 챔버 내에서 기판 상에 금속 함유 게이트 전극 막을 제공하는 단계, 프로세스 챔버 안으로 수소(H2) 및 선택적으로 비활성 가스로 구성된 프로세스 가스를 흘러넣는 단계, 마이크로파 플라즈마 소스에 의해 프로세스 가스로부터 플라즈마 여기된 종(plasma excited species)을 형성하는 단계, 및 금속 함유 게이트 전극 막보다 더 낮은 일 함수를 갖는 개질된(modified) 금속 함유 게이트 전극 막을 형성하도록, 금속 함유 게이트 전극 막을 플라즈마 여기된 종에 노출시키는 단계를 포함한다.
다른 실시예에 따르면, 방법은 프로세스 챔버 내에서 기판 상에 금속 함유 게이트 전극 막을 제공하는 단계, 마이크로파 플라즈마 소스에 의해 제1 프로세스 가스로부터 제1 플라즈마 여기된 종을 형성하는 단계, 및 제1 개질된 금속 함유 게이트 전극 막 및 비개질(unmodified) 금속 함유 게이트 전극 막을 형성하도록, 금속 함유 게이트 전극 막을 제1 플라즈마 여기된 종에 노출시키는 단계를 포함한다. 방법은 마이크로파 플라즈마 소스에 의해 제2 프로세스 가스로부터 제2 플라즈마 여기된 종을 형성하는 단계, 및 제2 개질된 금속 함유 게이트 전극 막을 형성하도록, 비개질 금속 함유 게이트 전극 막을 상기 제2 플라즈마 여기된 종에 노출시키는 단계를 더 포함할 수 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따라 개질된 금속 함유 게이트 전극을 포함하는 게이트 스택을 형성하는 방법의 단면도들을 개략적으로 도시한다.
도 2는 본 발명의 실시예에 따라 개질된 금속 함유 게이트 전극을 포함하는 막 구조를 형성하는 방법에 대한 흐름도이다.
도 3a 내지 도 3e는 본 발명의 실시예에 따라 개질된 금속 함유 게이트 전극을 포함하는 게이트 스택을 형성하는 방법의 단면도들을 개략적으로 도시한다.
도 4는 본 발명의 실시예에 따라 개질된 금속 함유 게이트 전극을 포함하는 게이트 스택을 형성하는 방법에 대한 흐름도이다.
도 5a 내지 도 5e는 본 발명의 실시예에 따라 개질된 금속 함유 게이트 전극을 포함하는 게이트 스택을 형성하는 방법의 단면도들을 개략적으로 도시한다.
도 6은 본 발명의 실시예에 따라 개질된 금속 함유 게이트 전극을 포함하는 게이트 스택을 형성하는 방법에 대한 흐름도이다.
도 7a는 개질된 티타늄 질화물(TiN) 게이트 전극 막에 대한 등가 산화물 두께(EOT; equivalent oxide thickness)의 함수로서 플랫 밴드 전압(Vfb)을 나타낸다.
도 7b는 개질된 티타늄 질화물(TiN) 게이트 전극 막에 대한 등가 산화물 두께(EOT)의 함수로서 누설 전류(Jg)를 나타낸다.
도 8은 본 발명의 실시예에 따라 금속 함유 게이트 전극 막을 개질하기 위한 RLSA(radial line slot antenna) 마이크로파 플라즈마 소스를 포함하는 플라즈마 프로세싱 시스템의 개략도이다.
도 9는 본 발명의 실시예에 따라 금속 함유 게이트 전극 막을 개질하기 위한RLSA 마이크로파 플라즈마 소스를 포함하는 다른 플라즈마 프로세싱 시스템의 개략도이다.
도 10은 도 9의 플라즈마 프로세싱 시스템의 가스 공급 유닛의 평면도를 예시한다.
도 11은 도 9의 플라즈마 프로세싱 시스템의 안테나 부분의 부분 단면도를 예시한다.
다음의 기재에서, 본 발명의 철저한 이해를 용이하게 하기 위하여 그리고 한정없이 설명을 위한 목적으로, 플라즈마 프로세싱 시스템의 특정 기하구조 및 다양한 컴포넌트들의 기재와 같은 구체적인 세부사항들이 서술된다. 그러나, 본 발명은 이들 구체적인 세부사항으로부터 벗어난 다른 실시예에서도 실시될 수 있다는 것을 이해하여야 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따라 개질된 금속 함유 게이트 전극을 포함하는 게이트 스택을 형성하는 방법의 단면도들을 개략적으로 도시한다. 도 1a는 기판(105), 기판(105) 상의 유전체 층(110), 및 유전체 층(110) 상의 금속 함유 게이트 전극 막(120)을 포함하는 막 스택(100)의 단면도를 개략적으로 도시한다. 기판(105)은 예를 들어, Si, Ge, SiGe 또는 GaAs를 포함할 수 있다. 또한, 기판(105)은 SOI(silicon-on-insulator) 재료를 포함할 수 있다. 절연체는 예를 들어, SiO2일 수 있다. Si 기판은 형성될 디바이스의 유형에 따라 n 타입 또는 p 타입으로 이루어질 수 있다. 기판(웨이퍼)(105)은 임의의 크기로 이루어질 수 있으며, 예를 들어 200 mm 웨이퍼, 300 mm 웨이퍼, 450 mm 웨이퍼, 또는 그보다도 더 큰 웨이퍼일 수 있다.
유전체 층(110)은 SiO2(또는 SiOx) 층, SiN(또는 SiNy) 층, SiON(또는 SiOxNy) 층, 또는 하이 k 층, 또는 이들 중 둘 이상의 조합을 포함할 수 있다. 하이 k 층은 예를 들어, Ta2O5, TiO2, ZrO2, Al2O3, Y2O3, HfSiOx, HfO2, ZrO2, ZrSiOx, TaSiOx, SrOx, SrSiOx, LaOx, LaSiOx, YOx, 또는 YSiOx, 또는 이들 중 둘 이상의 조합을 포함하여, 금속 산화물 및 이들의 실리케이트를 포함할 수 있다. 하이 k 층의 두께는 예를 들어 약 10 옹스트롬(Å)과 약 200 Å 사이 또는 약 20 Å와 약 40 Å 사이일 수 있다. 하나의 예에서, 유전체 층(110)은 기판(105)과 직접 접촉하는 계면 층(도시되지 않음), 예를 들어 산화물 층(예를 들어, SiOx), 질화물 층(예를 들어, SiNx), 또는 산질화물 층(예를 들어, SiOxNy), 또는 이들의 조합을 포함할 수 있다. Si 기판을 포함하는 집적 회로는 일반적으로 SiO2 및/또는 SiOxNy 기판 계면 층을 채용하며, 이는 높은 전자 이동도 및 낮은 전자 트랩 밀도를 포함하여 우수한 전기적 특성을 가질 수 있다. SiO2 및/또는 SiOxNy 기판 계면 층 상에 형성된 하이 k 층을 포함하는 게이트 스택은 기판 계면 층이 약 5-10 Å의 두께만 가질 것을 요구할 수 있다.
금속 함유 게이트 전극 막(120)은 W, WN, Al, Mo, Ta, TaN, TaSiN, HfN, HfSiN, Ti, TiN, TiSiN, Mo, MoN, Nb, Re, Ru, 또는 RuO2를 포함하는 금속 및 금속 함유 재료를 포함할 수 있다. 금속 함유 게이트 전극 막(120)의 두께는 예를 들어 약 10 Å와 약 500 Å 사이 또는 약 20 Å와 약 200 Å 사이일 수 있다.
도 1b는 금속 함유 게이트 전극 막(120)을 플라즈마 여기된 종(130)에 노출시키는 프로세스를 개략적으로 도시한다. 플라즈마 여기된 종(130)에의 노출은 금속 함유 게이트 전극 막(120)의 일 함수를 낮춘다. 본 발명의 하나의 실시예에 따르면, 수소(H2) 및 선택적으로 비활성 가스로 구성된 프로세스 가스가 프로세스 챔버 안으로 흐르고, 플라즈마 여기된 종(130)은 마이크로파 플라즈마 소스에 의해 프로세스 챔버에서 프로세스 가스로부터 형성된 환원 종인 것으로 특징지어질 수 있다.
도 1c는 금속 함유 게이트 전극 막(120)의 플라즈마 여기된 종(130)에의 노출에 이어 개질된 금속 함유 게이트 전극 막(140)을 포함하는 막 스택(101)의 단면도를 개략적으로 도시한다. 개질된 금속 함유 게이트 전극 막(140)은 금속 함유 게이트 전극 막(130)보다 더 낮은 일 함수를 갖는다. 하나의 실시예에 따르면, 개질된 금속 함유 게이트 전극 막(140)은 반도체 디바이스에서 NMOS 게이트 전극으로서 사용될 수 있다.
도 1d는 게이트 유전체(112) 상에 금속 함유 게이트 전극(142)을 포함하는 게이트 스택(102)의 단면도를 개략적으로 도시한다. 게이트 스택(102)은, 예를 들어, 도 1c에 도시된 막 스택(101)을 이방성 에칭하도록 리소그래피 방법 및 건식 에칭 기술을 적용함으로써 형성될 수 있다.
도 2는 본 발명의 실시예에 따라 개질된 금속 함유 게이트 전극 막을 포함하는 막 구조를 형성하는 방법에 대한 흐름도이다. 도 1a 내지 도 1d를 또한 참조하면, 프로세스(200)는 210에서, 플라즈마 프로세싱 시스템의 프로세스 챔버에서 기판(105) 상에 금속 함유 게이트 전극 막(120)을 포함하는 막 스택(100)을 제공하는 것을 포함한다. 도 1a에 도시된 예시적인 실시예에서, 막 스택(100)은 기판(105)과 금속 함유 게이트 전극 막(120) 사이의 유전체 층(110)을 더 포함한다.
220에서, 수소(H2) 및 선택적으로 비활성 가스로 구성된 프로세스 가스가 프로세스 챔버 안으로 흐른다. 하나의 예에서, 프로세스 가스는 H2로 구성될 수 있다. 다른 예에서, 프로세스 가스는 H2 및 아르곤(Ar)으로 구성될 수 있다. 또 다른 예에서, 프로세스 가스는 H2 및 헬륨(He)으로 구성될 수 있다. 또 다른 예에서, 프로세스 가스는 H2, Ar 및 He로 구성될 수 있다.
230에서, 플라즈마 여기된 종(130)이 마이크로파 플라즈마 소스에 의해 프로세스 가스로부터 형성된다. 하나의 실시예에 따르면, 마이크로파 플라즈마 소스는 일본 아카사카(Akasaka, Japan)의 도쿄 일렉트론 리미티드(Tokyo Electron Limited)로부터 입수 가능한 RLSA(radial line slot antenna) 플라즈마 소스일 수 있다. 예시적인 마이크로파 플라즈마 소스가 도 8 내지 도 11에 도시된다.
240에서, 금속 함유 게이트 전극 막(120)보다 더 낮은 일 함수를 갖는 개질된 금속 함유 게이트 전극 막(140)을 형성하도록, 금속 함유 게이트 전극 막(120)이 플라즈마 여기된 종(130)에 노출된다. 플라즈마 여기된 종은, 아래의 막이나 층의 차징 손상을 최소화하거나 없애면서 금속 함유 게이트 전극 막(120)(또는 금속 함유 게이트 전극 막(120)의 표면 층만)을 선택적으로 개질할 수 있는 낮은 운동 에너지를 갖는 환원 종을 포함할 수 있다. 금속 함유 게이트 전극 막(120)의 개질은 개질된 금속 함유 게이트 전극 막(140)의 두께를 통해 실질적으로 균일할 수 있고, 또는 대안으로서, 금속 함유 게이트 전극 막(120)의 개질은 개질된 금속 함유 게이트 전극 막(140)의 두께를 통해 실질적으로 비균일할 수 있다.
240에서, 금속 함유 게이트 전극(120)의 플라즈마 여기된 종(130)에의 노출은 금속 함유 게이트 전극 막(120)의 원하는 개질을 일으키는 프로세싱 파라미터를 사용하여 수행될 수 있다. 노출에 대한 프로세스 파라미터는 직접 실험 및/또는 DOE(design of experiment)에 의해 결정될 수 있다. 당해 기술 분야에서의 숙련자라면 용이하게 알 수 있듯이, 조정 가능한 프로세스 파라미터는 무엇보다도 플라즈마 조건(플라즈마 전력, 프로세스 압력, 및 프로세스 가스 조성), 프로세스 시간, 및 기판 온도를 포함한다.
프로세스(200)는 플라즈마 여기된 종(130)에의 노출에 이어 막 스택(100 및 101) 및/또는 게이트 스택(102)의 하나 이상을 열 처리(heat-treating)하기 위한 어닐링 단계를 더 포함할 수 있다. 열 처리는 막 스택(100 및 101) 및/또는 게이트 스택(102)의 원하는 일 함수와 재료 및 전기적 특성을 얻도록 수행될 수 있다. 당해 기술 분야에서의 숙련자라면 알 수 있듯이, 도 2의 흐름도에서 각각의 단계 또는 스테이지는 하나 이상의 개별 단계 및/또는 동작을 포함할 수 있다. 따라서, 210, 220, 230, 및 240에서 4 단계만 인용된 것이 본 발명의 방법을 4 단계 또는 스테이지에만 한정하는 것으로 이해되어서는 안 된다. 또한, 각각의 대표적인 단계 또는 스테이지 210, 220, 230 및 240이 단일 프로세스에만 한정되는 것으로 이해되어서는 안 된다.
도 3a 내지 도 3e는 본 발명의 실시예에 따라 개질된 금속 함유 게이트 전극을 포함하는 게이트 스택을 형성하는 방법의 단면도들을 개략적으로 도시한다. 도 3a는 기판(305), 기판(305) 상의 유전체 층(310), 및 유전체 층(310) 상의 금속 함유 게이트 전극 막(320)을 포함하는 막 스택(300)의 단면도를 개략적으로 도시한다. 기판(305)은 예를 들어 Si, Ge, SiGe, 또는 GaAs를 포함할 수 있다. 또한, 기판(305)은 SOI 재료를 포함할 수 있다. 절연체는 예를 들어, SiO2일 수 있다. Si 기판은 형성될 디바이스의 유형에 따라 n 타입 또는 p 타입으로 이루어질 수 있다. 기판(웨이퍼)(305)은 임의의 크기로 이루어질 수 있으며, 예를 들어 200 mm 웨이퍼, 300 mm 웨이퍼, 450 mm 웨이퍼 또는 그보다 더 큰 웨이퍼일 수 있다.
유전체 층(310)은 SiO2(또는 SiOx) 층, SiN(또는 SiNy) 층, SiON(또는 SiOxNy) 층, 또는 하이 k 층, 또는 이들 중 둘 이상의 조합을 포함할 수 있다. 하이 k 층은 예를 들어, Ta2O5, TiO2, ZrO2, Al2O3, Y2O3, HfSiOx, HfO2, ZrO2, ZrSiOx, TaSiOx, SrOx, SrSiOx, LaOx, LaSiOx, YOx, 또는 YSiOx, 또는 이들 중 둘 이상의 조합을 포함하는 금속 산화물 및 이들의 실리케이트를 포함할 수 있다. 하이 k 층의 두께는 예를 들어 약 10 옹스트롬(Å)과 약 200 Å 사이 또는 약 20 Å와 약 40 Å 사이일 수 있다. 하나의 예에서, 유전체 층(310)은 기판(305)과 직접 접촉하는 계면 층(도시되지 않음), 예를 들어 산화물 층(예를 들어, SiOx), 질화물 층(예를 들어, SiNx), 또는 산질화물 층(예를 들어, SiOxNy), 또는 이들의 조합을 포함할 수 있다. Si 기판을 포함하는 집적 회로는 일반적으로 SiO2 및/또는 SiOxNy 기판 계면 층을 채용하며, 이는 높은 전자 이동도 및 낮은 전자 트랩 밀도를 포함하는 우수한 전기적 특성을 가질 수 있다. SiO2 및/또는 SiOxNy 기판 계면 층 상에 형성된 하이 k 층을 포함하는 게이트 스택은 기판 계면 층이 약 5-10 Å의 두께만 가질 것을 요구할 수 있다.
금속 함유 게이트 전극 막(320)은 W, WN, Al, Mo, Ta, TaN, TaSiN, HfN, HfSiN, Ti, TiN, TiSiN, Mo, MoN, Re, 또는 Ru를 포함하는 금속 및 금속 함유 재료를 포함할 수 있다. 금속 함유 게이트 전극 막(320)의 두께는 예를 들어 약 10Å와 약 500 Å 사이 또는 약 20 Å와 약 200 Å 사이일 수 있다.
도 3b는 금속 함유 게이트 전극 막(320) 상에 형성된 패터닝된 막(340)을 포함하는 막 스택(301)의 단면도를 개략적으로 도시한다. 패터닝된 막(340)은 잘 알려진 리소그래피 기술 및 이방성 에칭 방법을 사용하여 전면(blanket) 포토레지스트 막 및/또는 전면 하드 마스크를 패터닝함으로써 형성되는 포토레지스트 막 및/또는 하드 마스크를 포함할 수 있다. 패터닝된 막(340)은 금속 함유 게이트 전극 막(320)의 제1 부분(322)을 제1 플라즈마 여기된 종(330)에 노출시키기 위한 개구(342)를 포함한다. 본 발명의 하나의 실시예에 따르면, 수소(H2) 및 선택적으로 비활성 가스로 구성된 프로세스 가스가 프로세스 챔버 안으로 흐르고, 제1 플라즈마 여기된 종(330)은 마이크로파 플라즈마 소스에 의해 프로세스 챔버에서 프로세스 가스로부터 형성된 환원 종인 것으로 특징지어질 수 있다. 본 발명의 다른 실시예에 따라, 산소(O2) 및 선택적으로 비활성 가스, 질소(N2), H2 또는 이들의 조합으로 구성된 그룹으로부터 선택된 하나 이상의 가스로 구성된 프로세스 가스가 프로세스 챔버 안으로 흐르고, 제1 플라즈마 여기된 종(330)은 마이크로파 플라즈마 소스에 의해 프로세스 챔버에서 프로세스 가스로부터 형성된 산화 종인 것으로 특징지어질 수 있다.
도 3c는 제1 개질된 금속 함유 게이트 전극 막(350) 및 패터닝된 막(340) 아래의 비개질(unmodified) 금속 함유 게이트 전극 막(324)을 포함하는 막 스택(302)의 단면도를 개략적으로 도시한다. 하나의 실시예에 따르면, 제1 플라즈마 여기된 종(330)은 환원 종인 것으로 특징될 수 있고, 제1 개질된 금속 함유 게이트 전극 막(350)은 비개질 금속 함유 게이트 전극 막(324)보다 더 낮은 일 함수를 갖는다. 다른 실시예에 따르면, 제1 플라즈마 여기된 종(330)은 산화 종인 것으로 특징될 수 있고, 제1 개질된 금속 함유 게이트 전극 막(350)은 비개질 금속 함유 게이트 전극 막(324)보다 더 높은 일 함수를 갖는다.
도 3d는 도 3c의 막 스택(302)으로부터 패터닝된 막(340)의 제거 다음의 막 스택(303)의 단면도를 개략적으로 도시한다. 패터닝된 막(340)은 종래의 습식 또는 건식 에칭 방법을 사용하여 제거될 수 있다.
본 발명의 일부 실시예에 따르면, 막 스택(303)은 반도체 디바이스의 제조에서 더 처리될 수 있다. 도 3e는 게이트 유전체(312) 상의 제1 금속 함유 게이트 전극(352)을 포함하는 제1 게이트 스택(306) 및 게이트 유전체(312) 상의 제2 금속 함유 게이트 전극(326)을 포함하는 제2 게이트 스택(304)의 단면도를 도시한다. 하나의 실시예에 따르면, 제1 개질된 금속 함유 게이트 전극 막(350)은 비개질 금속 함유 게이트 전극 막(324)보다 더 낮은 일 함수를 갖고, 게이트 전극(352)을 포함하는 제1 게이트 스택(306)은 게이트 전극(326)을 포함하는 제2 게이트 스택(304)보다 더 낮은 일 함수를 갖는다. 이 실시예에서, 게이트 전극(352)은 NMOS 게이트 전극일 수 있고, 게이트 전극(326)은 PMOS 게이트 전극일 수 있다. 다른 실시예에 따르면, 제1 개질된 금속 함유 게이트 전극 막(350)은 비개질 금속 함유 게이트 전극 막(324)보다 더 높은 일 함수를 갖고, 게이트 전극(352)을 포함하는 제1 게이트 스택(306)은 게이트 전극(326)을 포함하는 제2 게이트 스택(304)보다 더 높은 일 함수를 갖는다. 이 실시예에서, 게이트 전극(352)은 PMOS 게이트 전극일 수 있고, 게이트 전극(326)은 NMOS 게이트 전극일 수 있다. 따라서, 단일 금속 또는 금속 함유 게이트 전극 막(320)은 이중 일 함수 금속 게이트 NMOS 및 PMOS를 형성하도록 개질될 수 있다. 제1 게이트 스택(306) 및 제2 게이트 스택(304)은 예를 들어 리소그래피 방법 및 건식 에칭 기술을 사용하여 도 3d에 도시된 막 스택(303)의 이방성 에칭에 의해 형성될 수 있다.
도 4는 본 발명의 실시예에 따라 개질된 금속 함유 게이트 전극을 포함하는 게이트 스택을 형성하는 방법에 대한 흐름도이다. 도 3a 내지 도 3e를 또한 참조하면, 프로세스(400)는 410에서, 플라즈마 프로세싱 시스템의 프로세스 챔버에서 기판(305) 상에 금속 함유 게이트 전극 막(320)을 포함하는 막 스택(300)을 제공하는 것을 포함한다. 도 3a에 도시된 예시적인 실시예에서, 막 스택(300)은 기판(305)과 금속 함유 게이트 전극 막(320) 사이의 유전체 층(310)을 더 포함한다.
420에서, 제1 프로세스 가스가 프로세스 챔버 안으로 흐른다. 본 발명의 하나의 실시예에 따르면, 제1 프로세스 가스는 수소(H2) 및 선택적으로 비활성 가스로 구성될 수 있다. 하나의 예에서, 제1 프로세스 가스는 H2로 구성될 수 있다. 다른 예에서, 제1 프로세스 가스는 H2 및 Ar로 구성될 수 있다. 또 다른 예에서, 프로세스 가스는 H2 및 He로 구성될 수 있다. 또 다른 예에서, 제1 프로세스 가스는 H2, Ar 및 He로 구성될 수 있다. 본 발명의 다른 실시예에 따르면, 제1 프로세스 가스는 산소(O2) 및 선택적으로 비활성 가스, 질소(N2), H2, 또는 이들의 조합으로 구성된 그룹으로부터 선택된 하나 이상의 가스로 구성될 수 있다. 하나의 예에서, 제1 프로세스 가스는 O2로 구성될 수 있다. 다른 예에서, 제1 프로세스 가스는 O2 및 Ar로 구성될 수 있다. 또 다른 예에서, 제1 프로세스 가스는 O2, N2, 및 선택적으로 Ar로 구성될 수 있다. 또 다른 예에서, 제1 프로세스 가스는 O2, Ar, 및 He로 구성될 수 있다.
430에서, 제1 플라즈마 여기된 종(330)은 마이크로파 플라즈마 소스에 의해 제1 프로세스 가스로부터 형성된다. 본 발명의 하나의 실시예에 따르면, 제1 플라즈마 여기된 종(330)은 수소(H2) 및 선택적으로 비활성 가스로 구성된 제1 프로세스 가스의 플라즈마 여기에 의해 형성된 환원 종을 포함할 수 있다. 본 발명의 다른 실시예에 따르면, 제1 플라즈마 여기된 종은 산소(O2) 및 선택적으로 비활성 가스, N2, H2, 또는 이들의 조합으로 구성된 그룹으로부터 선택된 하나 이상의 가스로 구성된 제1 프로세스 가스의 플라즈마 여기에 의해 형성된 산화 종을 포함할 수 있다. 하나의 실시예에 따르면, 마이크로파 플라즈마 소스는 일본 아카사카의 도쿄 일렉트론 리미티드로부터 입수 가능한 RLSA 플라즈마 소스일 수 있다.
440에서, 금속 함유 게이트 전극 막(320)의 제1 부분(322)은 제1 개질된 금속 함유 게이트 전극 막(350) 및 비개질 금속 함유 게이트 전극 막(324)을 형성하도록 제1 플라즈마 여기된 종(330)에 노출된다. 하나의 실시예에서, 제1 플라즈마 여기된 종(330)은 환원 종을 포함할 수 있고, 제1 개질된 금속 함유 게이트 전극 막(350)은 비개질 금속 함유 게이트 전극 막(324)보다 더 낮은 일 함수를 갖는다. 다른 실시예에서, 제1 플라즈마 여기된 종(330)은 산화 종을 포함할 수 있고, 제1 개질된 금속 함유 게이트 전극 막(350)은 비개질 금속 함유 게이트 전극 막(324)보다 더 높은 일 함수를 갖는다.
440에서 금속 함유 게이트 전극 막(320)의 제1 플라즈마 여기된 종(330)에의 노출은 소정 기간 동안 금속 함유 게이트 전극 막(320)의 원하는 개질을 일으키는 프로세싱 파라미터 하에 수행될 수 있다. 노출에 대한 프로세스 파라미터는 직접 실험 및/또는 DOE에 의해 결정될 수 있다. 당해 기술 분야에서의 숙련자라면 용이하게 알 수 있듯이, 조정 가능한 프로세스 파라미터는 무엇보다도 플라즈마 조건(플라즈마 전력, 프로세스 압력, 및 프로세스 가스 조성), 프로세스 시간 및 기판 온도를 포함한다.
440에서 제1 플라즈마 여기된 종(330)에의 노출에 이어, 패터닝된 막(340)이 종래의 습식 또는 건식 에칭 방법을 사용하여 제거될 수 있다.
450에서, 막 스택(303)은, 도 3e에 도시된 바와 같이, 제1 게이트 스택(306) 및 제2 게이트 스택(304)을 형성하도록, 제1 개질된 금속 함유 게이트 전극 막(350), 비개질 금속 함유 게이트 전극 막(324), 및 아래의 유전체 막(310)을 패터닝함으로써 더 처리될 수 있다. 하나의 실시예에 따르면, 제1 게이트 스택(306)은 제2 게이트 스택(304)보다 더 낮은 일 함수를 갖는다. 다른 실시예에 따르면, 제1 게이트 스택(306)은 제2 게이트 스택(304)보다 더 높은 일 함수를 갖는다. 제1 게이트 스택(306) 및 제2 게이트 스택(304)은, 예를 들어 리소그래피 방법 및 건식 에칭 기술을 사용하여 도 3d에 도시된 막 스택(303)의 이방성 에칭에 의해 형성될 수 있다.
프로세스(400)는 제1 플라즈마 여기된 종(330)에의 노출에 이어 막 스택(301, 301 및 302) 및/또는 게이트 스택(304/306)의 하나 이상의 열 처리를 위한 어닐링 단계를 더 포함할 수 있다. 열 처리는 게이트 스택(304/306)의 원하는 일 함수와 재료 및 전기적 특성을 얻도록 수행될 수 있다. 당해 기술 분야에서의 숙련자라면 알 수 있듯이, 도 4의 흐름도에서 각각의 단계 또는 스테이지는 하나 이상의 개별 단계 및/또는 동작을 포함할 수 있다. 따라서, 410, 420, 430, 440 및 450에서 5 단계만 인용된 것이 본 발명의 방법을 5 단계 또는 스테이지에만 한정하는 것으로 이해되어서는 안 된다. 더욱이, 각각의 대표적인 단계 또는 스테이지 410, 420, 430, 440 및 450이 단일 프로세스에만 한정되는 것으로 이해되어서는 안 된다.
도 5a 내지 도 5e는 본 발명의 실시예에 따라 개질된 금속 함유 게이트 전극을 포함하는 게이트 스택을 형성하는 방법의 단면도를 개략적으로 도시한다. 도 5a는 도 3d에 도시된 막 스택(303)의 제1 개질된 금속 함유 게이트 전극 막(350) 상에 형성된 패터닝된 막(360)을 포함하는 막 스택(307)의 단면도를 개략적으로 도시한다. 패터닝된 막(360)은 잘 알려진 리소그래피 기술 및 이방성 에칭 방법을 사용하여 전면 포토레지스트 막 및/또는 전면 하드 마스크를 패터닝함으로써 형성되는 포토레지스트 막 및/또는 하드 마스크를 포함할 수 있다. 패터닝된 막(360)은 비개질 금속 함유 게이트 전극 막(324)을 노출시키기 위한 개구(344)를 포함한다.
도 5b는 비개질 금속 함유 게이트 전극 막(324)을 포함하는 막 스택(307)을 제2 플라즈마 여기된 종(372)에 노출시키는 프로세스를 개략적으로 도시한다. 본 발명의 하나의 실시예에 따르면, 산소(O2) 및 선택적으로 비활성 가스, 질소(N2), H2, 또는 이들의 조합으로 구성된 그룹으로부터 선택된 하나 이상의 가스로 구성된 제2 프로세스 가스가 프로세스 챔버 안으로 흐르고, 제2 플라즈마 여기된 종(372)은 마이크로파 플라즈마 소스에 의해 프로세스 챔버에서 제2 프로세스 가스로부터 형성되는 산화 종인 것으로 특징지어질 수 있다. 본 발명의 다른 실시예에 따르면, 수소(H2) 및 선택적으로 비활성 가스로 구성된 제2 프로세스 가스가 프로세스 챔버 안으로 흐르고, 제2 플라즈마 여기된 종(372)은 마이크로파 플라즈마 소스에 의해 프로세스 챔버에서 제2 프로세스 가스로부터 형성되는 환원 종인 것으로 특징지어질 수 있다.
도 5c는 패터닝된 막(360) 아래의 제1 개질된 금속 함유 게이트 전극 막(350) 및 제2 개질된 금속 함유 게이트 전극 막(380)을 포함하는 막 스택(309)의 단면도를 개략적으로 도시한다. 하나의 실시예에 따르면, 제2 플라즈마 여기된 종(372)은 산화 종을 포함할 수 있고, 제2 개질된 금속 함유 게이트 전극 막(380)은 제1 개질된 금속 함유 게이트 전극 막(350)보다 더 높은 일 함수를 갖는다. 다른 실시예에 따르면, 제2 플라즈마 여기된 종(372)은 환원 종을 포함할 수 있고, 제2 개질된 금속 함유 게이트 전극 막(380)은 제1 개질된 금속 함유 게이트 전극 막(350)보다 더 낮은 일 함수를 갖는다.
도 5d는 도 5c의 막 스택(309)으로부터의 패터닝된 막(360)의 제거 다음의 막 스택(311)의 단면도를 개략적으로 도시한다. 패터닝된 막(360)은 종래의 습식 또는 건식 에칭 방법을 사용하여 제거될 수 있다.
본 발명의 일부 실시예에 따르면, 막 스택(311)은 반도체 디바이스의 제조에서 더 처리될 수 있다. 도 5e는 게이트 유전체(312) 상의 제1 금속 함유 게이트 전극(352)을 포함하는 제1 게이트 스택(315) 및 게이트 유전체(312) 상의 제2 금속 함유 게이트 전극(382)을 포함하는 제2 게이트 스택(313)의 단면도를 개략적으로 도시한다. 하나의 실시예에 따르면, 게이트 전극(352)을 포함하는 제1 게이트 스택(315)은 게이트 전극(382)을 포함하는 제2 게이트 스택(313)보다 더 낮은 일 함수를 갖는다. 이 실시예에서, 게이트 전극(352)은 NMOS 게이트 전극일 수 있고, 게이트 전극(382)은 PMOS 게이트 전극일 수 있다. 다른 실시예에 따르면, 게이트 전극(352)을 포함하는 제1 게이트 스택(315)은 게이트 전극(382)을 포함하는 제2 게이트 스택(313)보다 더 높은 일 함수를 갖는다. 이 실시예에서, 게이트 전극(352)은 PMOS 게이트 전극일 수 있고, 게이트 전극(382)은 NMOS 게이트 전극일 수 있다. 제1 게이트 스택(315) 및 제2 게이트 스택(313)은 예를 들어, 리소그래피 방법 및 건식 에칭 기술을 사용하여 도 5d에 도시된 막 스택(311)의 이방성 에칭에 의해 형성될 수 있다.
도 6은 본 발명의 실시예에 따라 개질된 금속 함유 게이트 전극을 포함하는 게이트 스택을 형성하는 방법에 대한 흐름도이다. 도 5a 내지 도 5e를 또한 참조하면, 프로세스(600)는 도 4의 프로세스(400)의 단계 410-440를 포함한다.
650에서, 제2 프로세스 가스가 프로세스 챔버 안으로 흐른다. 본 발명의 하나의 실시예에 따르면, 제2 프로세스 가스는 산소(O2) 및 선택적으로 비활성 가스, 질소(N2), H2, 또는 이들의 조합으로 구성된 그룹으로부터 선택된 하나 이상의 가스로 구성될 수 있다. 하나의 예에서, 제2 프로세스 가스는 O2로 구성될 수 있다. 다른 예에서, 제2 프로세스 가스는 O2 및 Ar로 구성될 수 있다. 또 다른 예에서, 제2 프로세스 가스는 O2, N2, 및 선택적으로 Ar로 구성될 수 있다. 또 다른 예에서, 제2 프로세스 가스는 O2, Ar, 및 He로 구성될 수 있다. 다른 실시예에 따르면, 제2 프로세스 가스는 수소(H2) 및 선택적으로 비활성 가스로 구성될 수 있다. 하나의 예에서, 제2 프로세스 가스는 H2로 구성될 수 있다. 다른 예에서, 제2 프로세스 가스는 H2 및 Ar로 구성될 수 있다. 또 다른 예에서, 제2 프로세스 가스는 H2 및 He로 구성될 수 있다. 또 다른 예에서, 제2 프로세스 가스는 H2, Ar, 및 He로 구성될 수 있다.
660에서, 제2 플라즈마 여기된 종(672)은 마이크로파 플라즈마 소스에 의해 제2 프로세스 가스로부터 형성된다. 하나의 실시예에 따르면, 제2 플라즈마 여기된 종(672)은 산소(O2) 및 비활성 가스, N2, H2, 또는 이들의 조합으로 구성된 그룹으로부터 선택된 하나 이상의 가스로 구성된 제2 프로세스 가스의 플라즈마 여기에 의해 형성된 산화 종을 포함할 수 있다. 다른 실시예에 따르면, 제2 플라즈마 여기된 종(672)은 수소(H2) 및 선택적으로 비활성 가스로 구성된 제2 프로세스 가스의 플라즈마 여기에 의해 형성된 환원 종을 포함할 수 있다. 하나의 실시예에 따르면, 마이크로파 플라즈마 소스는 일본 아카사카의 도쿄 일렉트론 리미티드로부터 입수 가능한 RLSA 플라즈마 소스일 수 있다.
670에서, 비개질 금속 함유 게이트 전극 막(324)을 포함하는 막 스택(307)은 제2 비개질 금속 함유 게이트 전극 막(380)을 형성하도록 제2 플라즈마 여기된 종(372)에 노출된다. 하나의 실시예에서, 제2 플라즈마 여기된 종(372)은 산화 종을 포함할 수 있고, 제2 개질된 금속 함유 게이트 전극 막(380)은 제1 개질된 금속 함유 게이트 전극 막(350)보다 더 높은 일 함수를 갖는다. 다른 실시예에서, 제2 플라즈마 여기된 종(372)은 환원 종을 포함할 수 있고, 제1 개질된 금속 함유 게이트 전극 막(350)은 제1 개질된 금속 함유 게이트 전극 막(350)보다 더 높은 일 함수를 갖는다.
670에서 비개질 금속 함유 게이트 전극 막(324)의 제2 플라즈마 여기된 종(372)에의 노출은 비개질 금속 함유 게이트 전극 막(324)의 원하는 개질을 일으키는 프로세싱 파라미터 하에 수행될 수 있다. 노출에 대한 프로세스 파라미터는 직접 실험 및/또는 DOE에 의해 결정될 수 있다. 당해 기술 분야에서의 숙련자라면 알 수 있듯이, 조정 가능한 프로세스 파라미터는 무엇보다도 플라즈마 조건(플라즈마 전력, 프로세스 압력, 및 프로세스 가스 조성), 프로세스 시간, 및 기판 온도를 포함한다.
670에서 제2 플라즈마 여기된 종(372)에의 노출에 이어, 패터닝된 막(360)은 종래의 습식 또는 건식 에칭 방법을 사용하여 제거될 수 있다.
680에서, 결과적인 막 스택(311)은 제1 게이트 스택(315) 및 제2 게이트 스택(313)을 형성하도록 제1 개질된 금속 함유 게이트 전극 막(350), 제2 개질된 금속 함유 게이트 전극 막(380), 및 아래의 유전체 막(310)을 패터닝함으로써 더 처리될 수 있다. 하나의 실시예에 따르면, 게이트 전극(352)을 포함하는 제1 게이트 스택(315)은 게이트 전극(382)을 포함하는 제2 게이트 스택(313)보다 더 낮은 일 함수를 갖는다. 이 실시예에서, 게이트 전극(352)은 NMOS 게이트 전극일 수 있고, 게이트 전극(382)은 PMOS 게이트 전극일 수 있다. 다른 실시예에 따르면, 게이트 전극(352)을 포함하는 제1 게이트 스택(315)은 게이트 전극(382)을 포함하는 제2 게이트 스택(313)보다 더 높은 일 함수를 갖는다. 이 실시예에서, 게이트 전극(352)은 PMOS 게이트 전극일 수 있고, 게이트 전극(382)은 NMOS 게이트 전극일 수 있다. 제1 게이트 스택(315) 및 제2 게이트 스택(313)은 예를 들어, 리소그래피 방법 및 건식 에칭 기술을 사용하여 도 5d에 도시된 막 스택(311)의 이방성 에칭에 의해 형성될 수 있다.
프로세스(600)는 제2 플라즈마 여기된 종(372)에의 노출에 이어 막 스택(307, 309 및 311) 및/또는 게이트 스택(313/315)의 하나 이상의 열 처리를 위한 어닐링 단계를 더 포함할 수 있다. 열 처리는 게이트 스택(313/315)의 원하는 일 함수와 재료 및 전기적 특성을 얻도록 수행될 수 있다. 당해 기술 분야에서의 숙련자라면 알 수 있듯이, 도 6의 흐름도에서 각각의 단계 또는 스테이지는 하나 이상의 개별 단계 및/또는 동작을 포함할 수 있다. 따라서, 650, 660, 670, 및 680에서의 4 단계만 인용된 것이 본 발명의 방법을 4 단계 또는 스테이지에만 한정하는 것으로 이해되어서는 안 된다. 더욱이, 각각의 대표적인 단계 또는 스테이지 650, 660, 670, 및 680는 단일 프로세스에만 한정되는 것으로 이해되어서는 안 된다.
도 7a는 개질된 티타늄 질화물(TiN) 게이트 전극 막에 대한 등가 산화물 두께(EOT; equivalent oxide thickness)의 함수로서 플랫 밴드 전압(flat band voltage)(Vfb)을 나타낸다. 막 테스트 구조는 Si 기판/화학적 산화물(SiO2)/HfO2 막/TiN 막을 포함하였다. TiN 막의 개질에 이어서, 개질된 TiN 막 상에금속 캡 층이 증착되었고, 그 결과의 막 구조가 분석되었다. TiN 게이트 전극 막은 90초 동안 250℃에서 마이크로파 플라즈마 프로세스 레시피 1) - 7)을 사용하여 개질되었고, 열(비플라즈마) 프로세스 레시피 8) - 11) 및 13)이 300 초 동안 수행되었고 열(비플라즈마) 프로세스 레시피 12)가 90초 동안 수행되었다. 마이크로파 플라즈마 프로세스 레시피는 RLSA 또는 SPA(slotted plane antenna)와 같은 마이크로파 플라즈마 소스를 사용한 플라즈마 형성을 포함하였다. 프로세스 레시피는, 1) Ar+N2 플라즈마, 2) Ar+N2+H2 플라즈마, 3) Ar+H2 플라즈마, 4) Ar+O2 플라즈마, 5) Ar+O2 플라즈마, 6) Ar+O2+H2, 7) Ar+O2+N2 플라즈마, 8) 350℃에서 O2 노출, 9) 400℃에서 O2 노출, 10) 450℃에서 O2 노출, 11) 450℃에서 인시추(in-situ) O2 노출, 12) 450℃에서 짧은 O2 노출, 및 13) 500℃에서 O2 노출을 포함하였다. 프로세스 레시피 11)은 TiN 막의 개질과 후속 금속 캡 층 증착 사이에 에어 브레이크 없이 수행되었다. 열 프로세스 레시피 8) - 13) 및 마이크로파 플라즈마 프로세스 레시피 4) - 7)은 TiN 게이트 전극 막을 산화 종에 노출시켰으며, 마이크로파 플라즈마 프로세스 레시피 1)은 TiN 게이트 전극 막을 환원 종에 노출시켰다. 도 7a에서의 결과는 비개질 TiN 게이트 전극 막과 비교되었고, 산화 종에의 열 노출이 증가된 Vfb(P-shift) 및 증가된 EOT를 초래하였음을 보여주었다. 비교해보면, 산화 종에의 마이크로파 플라즈마 노출은 동일하거나 유사한 Vfb의 증가에 대해 열 노출보다 더 적은 EOT 증가를 초래하였다. 또한, 환원 종에의 마이크로파 플라즈마 노출은 Vfb(N-shift) 및 EOT 둘 다를 감소시켰다. 도 7b는 개질된 티타늄 질화물(TiN) 게이트 전극 막에 대한 EOT의 함수로서 누설 전류(Jg)를 나타낸다. 프로세스 레시피는 도 7a에 대하여 상기에 기재하였다.
요약하자면, 도 7a 및 도 7b는 환원 및 산화 마이크로파 플라즈마 프로세스 레시피가 TiN 게이트 전극 막의 Vfb를 개질하고 열 프로세스보다 더 작은 EOT를 제공하는데 매우 효과적임을 보여준다. 따라서, 환원 및 산화 마이크로파 플라즈마 프로세스 레시피는 이들 막과 그로부터 제조된 디바이스의 일 함수를 효과적으로 개질하거나 조정하는데 사용될 수 있다.
도 8은 본 발명의 실시예에 따라 금속 함유 게이트 전극 막을 개질하기 위한RLSA 마이크로파 플라즈마 소스를 포함하는 플라즈마 프로세싱 시스템의 개략도이다. 플라즈마 프로세싱 시스템(515)에서 생성된 플라즈마는 낮은 전자 온도 및 높은 플라즈마 밀도를 특징으로 한다. 플라즈마 프로세싱 시스템(515)은, 예를 들어 일본 아카사카의 도쿄 일렉트론 리미티드로부터의 TRIASTM SPA 프로세싱 시스템일 수 있다. 플라즈마 프로세싱 시스템(515)은, 기판(525)보다 더 큰, 플라즈마 프로세싱 챔버(550)의 상부 부분의 개구부(551)를 갖는 플라즈마 프로세싱 챔버(550)를 포함한다. 예를 들어 석영, 알루미늄 질화물 또는 알루미늄 산화물로 제조된 원통형 유전체 상부 평판(554)이 개구부(551)를 덮도록 제공된다.
상부 평판(554) 아래의 플라즈마 프로세싱 챔버(550)의 상부 부분의 측벽에 가스 라인(572)이 위치된다. 하나의 예에서, 가스 라인(572)의 수는 16개일 수 있다(이들 중 2개만 도 8에 도시되어 있음). 대안으로서, 상이한 수의 가스 라인(572)이 사용될 수 있다. 가스 라인(572)은 플라즈마 프로세싱 챔버(550)에서 원주 방향으로 배열될 수 있지만, 이것이 본 발명에서 요구되는 것은 아니다. 프로세스 가스는 가스 라인(572)으로부터 플라즈마 프로세싱 챔버(550) 내의 플라즈마 영역(559)으로 균등하게 그리고 균일하게 공급될 수 있다. H2, N2, O2, Ar, 또는 He, 또는 이들 중 둘 이상의 조합을 포함하는 프로세스 가스가 가스 소스(520)로부터 공급될 수 있다. H2, N2, O2, Ar, 또는 He의 가스 유량은 500 sccm(standard cubic centimeters per minute)보다 작거나, 200 sccm보다 작거나, 또는 100 sccm보다 작을 수 있다. 예를 들어, H2의 가스 유량은 100 sccm보다 작을 수 있고, N2의 가스 유량은 200 sccm보다 작을 수 있고, O2의 가스 유량은 500 sccm보다 작을 수 있고, Ar+H2 가스 유량은 2000 sccm보다 작을 수 있다. 플라즈마 프로세싱 챔버의 가스 압력은 예를 들어 100 mTorr(milli-Torr)보다 작거나, 50 mTorr보다 작거나, 30 mTorr보다 작거나, 또는 20 mTorr보다 작을 수 있다. 도 8에는 도시되지 않았지만, 프로세스 가스는 또한 슬롯 안테나(560)를 통해 플라즈마 영역(559) 안으로 제공될 수 있다.
플라즈마 프로세싱 시스템(515)에서, 마이크로파 전력이 복수의 슬롯(560A)을 갖는 슬롯 안테나(560)를 통해 상부 평판(554)을 통해 플라즈마 프로세싱 챔버(550)로 제공된다. 슬롯 안테나(560)는 처리될 기판(525)과 마주하며, 슬롯 안테나(560)는 금속 평판, 예를 들어 구리로 제조될 수 있다. 슬롯 안테나(560)에 마이크로파 전력을 공급하기 위하여, 도파관(563)이 상부 평판(554) 상에 배치되며, 도파관(563)은 예를 들어 약 2.45 GHz의 마이크로파 주파수에서 전자기파를 발생시키기 위해 마이크로파 전력 공급장치(561)에 연결된다. 도파관(563)은 슬롯 안테나(560)에 연결된 하단 단부를 갖는 동축 도파관(563A), 원형(동축) 도파관(563A)의 상부 표면 측에 연결된 동축 도파관(563B), 및 동축 도파관(563B)의 상부 표면 측에 연결된 동축 도파관 컨버터(563C)를 포함한다. 또한, 장방형 도파관(563D)이 동축 도파관 컨버터(563C)의 입력 및 마이크로파 전력 공급장치(561)에 대한 출력에 연결된다.
동축 도파관(563B) 안에, 전자전도성 재료의 축 부분(562)(또는 내부 전도체)이 외부 전도체와 공통 축을 가지고 제공되며, 그리하여 축 부분(562)의 하나의 단부가 슬롯 안테나(560)의 상부 표면의 중심(또는 거의 중심) 부분에 연결되고 축 부분(562)의 다른 단부가 동축 도파관(563B)의 상부 표면에 연결됨으로써 동축 구조를 형성한다. 마이크로파 전력은, 예를 들어 약 0.5 W/cm2(센티미터 제곱당 와트)와 약 4 W/cm2 사이일 수 있다. 대안으로서, 마이크로파 전력은 약 0.5 W/cm2와 약 3 W/cm2 사이일 수 있다. 마이크로파 조사는 약 300 MHz(메가헤르츠) 내지 약 10 GHz(기가 헤르츠, 예를 들어 약 2.45 GHz)의 마이크로파 주파수를 포함할 수 있고, 플라즈마는 1, 1.5, 2, 2.5, 3, 3.5, 4, 4.5, 또는 5 eV(전자 볼트), 또는 이들의 임의의 조합을 포함하는 5 eV 이하의 전자 온도를 포함할 수 있다. 다른 예에서, 전자 온도는 5 eV보다 낮거나, 4.5 eV보다 낮거나, 4 eV보다 낮거나, 또는 3.5 eV보다도 낮을 수 있다. 일부 예에서, 전자 온도는 1과 1.5 eV 사이, 1.5와 2 eV 사이, 2와 2.5 eV 사이, 2.5와 3 eV 사이, 3.0과 3.5 eV 사이, 3.5와 4.0 eV 사이, 또는 4.0과 4.5 eV 사이일 수 있다. 플라즈마는 약 1 x 1011/cm3(입방 센티미터당) 내지 약 1 x 1013/cm3, 또는 그 이상의 밀도를 가질 수 있다.
또한, 플라즈마 프로세싱 챔버(550)에서, 기판(525)(예를 들어, 웨이퍼)을 지지하고 가열하기 위해 기판 홀더(552)가 상부 평판(554)에 대향하여 제공된다. 기판 홀더(552)는 기판(525)을 가열하도록 히터(557)를 포함하며, 히터(557)는 저항성 히터일 수 있다. 대안으로서, 히터(557)는 램프 히터 또는 임의의 기타 유형의 히터일 수 있다. 또한, 플라즈마 프로세싱 챔버(550)는 플라즈마 프로세싱 챔버(550)의 하부 부분에 그리고 진공 펌프(555)에 연결된 배기 라인(553)을 포함한다. 기판 홀더(552)는 200 ℃보다 높거나, 300 ℃보다 높거나, 또는 400 ℃보다 더 높은 온도에서 유지될 수 있다. 일부 예에서, 기판 홀더(552)는 예를 들어 약 250 ℃의 온도에서 유지될 수 있다.
플라즈마 프로세싱 시스템(515)은 기판(525)으로 끌려가는 이온의 에너지를 제어하고 그리고/또는 플라즈마를 발생하기 위해 기판 홀더(552) 및 기판(525)을 바이어싱하도록 구성된 기판 바이어스 시스템(556)을 더 포함한다. 기판 바이어스 시스템(556)은 기판 홀더(552)에 전력을 결합하도록 구성된 기판 전원을 포함한다. 기판 전원은 RF 발생기 및 임피던스 매치 네트워크를 포함한다. 기판 전원은 기판 홀더(552)에서 전극을 에너지화함으로써 기판 홀더(552)에 전력을 결합하도록 구성된다. RF 바이어스에 대한 통상의 주파수는 약 0.1 MHz 내지 약 100 MHz 범위일 수 있고, 13.56 MHz일 수 있다. 일부 예에서, RF 바이어스는 1MHz보다 작을 수 있고, 예를 들어 0.8 MHz보다 작거나, 0.6 MHz보다 작거나, 0.4 MHz보다 작거나, 또는 0.2 MHz보다도 작을 수 있다. 하나의 예에서, RF 바이어스는 약 0.4 MHz일 수 있다. 대안으로서, RF 전력은 복수의 주파수로 전극에 인가된다. 기판 바이어스 시스템(556)은 0 W와 100 W 사이이거나, 100 W와 200 W 사이이거나, 200 W와 300 W 사이이거나, 300 W와 400 W 사이이거나, 또는 400 W와 500 W 사이일 수 있는 RF 바이어스 전력을 공급하기 위해 구성된다. 플라즈마 프로세싱을 위한 RF 바이어스 시스템은 당해 기술 분야에서의 숙련자에게 잘 알려져 있다. 또한, 기판 바이어스 시스템(556)은 기판 홀더(552)에 -5kV와 +5kV 사이의 DC 바이어스를 공급할 수 있는 DC 전압 발생기를 포함한다.
기판 바이어스 시스템(556)은 RF 바이어스 전력의 펄싱을 선택적으로 제공하도록 더 구성되며, 펄싱 주파수는 1 Hz보다 더 클 수 있고, 예를 들어 2Hz, 4Hz, 6Hz, 8Hz, 10Hz, 20Hz, 30Hz, 50Hz, 또는 그 이상보다 더 클 수 있다. 예시적인 RF 바이어스 전력은 예를 들어 100 W보다 작거나, 50 W보다 작거나, 또는 25 W보다 더 작을 수 있다. 당해 기술 분야에서의 숙련자라면, 기판 바이어스 시스템(556)의 전력 레벨은 처리될 기판(525)의 크기와 관련된다는 것을 알 것임을 주목한다. 예를 들어, 300 mm Si 웨이퍼는 프로세싱 동안 200 mm 웨이퍼보다 더 큰 전력 소비를 필요로 한다.
계속해서 도 8을 참조하면, 컨트롤러(599)는 마이크로프로세서, 메모리, 및 플라즈마 프로세싱 시스템(515)의 입력을 전달하고 활성화할 뿐만 아니라 플라즈마 프로세싱 시스템(515)으로부터의 출력을 모니터하기에 충분한 제어 전압을 생성할 수 있는 디지털 I/O 포트를 포함한다. 또한, 컨트롤러(599)는 플라즈마 프로세싱 챔버(550), 진공 펌프(555), 히터(557), 기판 바이어스 시스템(556), 및 마이크로파 전력 공급장치(561)에 연결되고 정보를 교환한다. 메모리에 저장된 프로그램은 저장된 프로세스 레시피에 따라 플라즈마 프로세싱 시스템(515)의 전술한 컴포넌트를 제어하도록 이용된다. 컨트롤러(599)의 하나의 예는 UNIX 기반의 워크스테이션이다. 대안으로서, 컨트롤러(599)는 범용 컴퓨터, 디지털 신호 프로세싱 시스템 등으로서 구현될 수 있다.
도 9는 본 발명의 실시예에 따라 금속 함유 게이트 전극 막을 개질하기 위한 RLSA 마이크로파 플라즈마 소스를 포함하는 다른 플라즈마 프로세싱 시스템의 개략도이다. 이 도면에 도시된 바와 같이, 플라즈마 프로세싱 시스템(10)은 플라즈마 프로세싱 챔버(20)(진공 챔버), 안테나 유닛(57)(RLSA), 및 기판 홀더(21)를 포함한다. 플라즈마 프로세싱 챔버(20)의 내부는 플라즈마 가스 공급 유닛(30) 아래에 위치된 플라즈마 발생 영역(R1), 및 기판 홀더(21) 측에 있는 플라즈마 확산 영역(R2)으로 개략적으로 구분된다. 플라즈마 발생 영역(R1)에서 발생된 플라즈마는 수 전자 볼트(eV)의 전자 온도를 가질 수 있다. 플라즈마가 막 형성 프로세스가 수행되는 플라즈마 확산 영역(R2) 안으로 확산될 때, 기판 홀더(21) 근방의 플라즈마의 전자 온도는 약 2eV보다 낮은 값으로 떨어진다. 기판 홀더(21)는 플라즈마 프로세싱 챔버(20)의 바닥 부분에 중심에 위치되고, 기판(W)을 장착하기 위한 장착 유닛으로서의 역할을 한다. 기판 홀더(21) 내에는, 기판 온도를 제어하기 위해, 절연 부재(21a), 냉각 자켓(21b), 및 이 도면에는 도시되지 않은 온도 제어 유닛이 제공된다.
플라즈마 프로세싱 챔버(20)의 상부 부분은 개방형(open-ended)이다. 플라즈마 가스 공급 유닛(30)이 기판 홀더(21)에 대향하여 배치되어 있고, O 링과 같은, 이 도면에는 도시되지 않은 실링 부재를 통해 플라즈마 프로세싱 챔버(20)의 상부 부분으로 밀폐된다. 유전체 윈도우로도 기능할 수 있는 플라즈마 가스 공급 유닛(30)은 알루미늄 산화물 또는 석영과 같은 재료로 제조되고, 가상 디스크 형상을 갖는 그의 평면 표면은 기판 홀더(21)와 마주한다. 복수의 가스 공급 홀(31)이 플라즈마 가스 공급 유닛(30)의 평면 표면 상에 기판 홀더(21)에 대향하여 제공된다. 복수의 가스 공급 홀(31)은 가스 플로우 채널(32)을 통해 플라즈마 가스 공급 포트(33)와 이어진다. 플라즈마 가스 공급 소스(34)는 플라즈마 가스 공급 포트(33)로 Ar 가스 또는 기타 비활성 가스와 같은 플라즈마 가스를 제공한다. 그 다음, 플라즈마 가스는 복수의 가스 공급 홀(31)을 통해 플라즈마 발생 영역(R1) 안으로 균일하게 공급된다.
플라즈마 프로세싱 시스템(10)은 플라즈마 발생 영역(R1)과 플라즈마 확산 영역(R2) 사이에 플라즈마 프로세싱 챔버(20)의 실질적으로 중심에 위치되어 있는 프로세스 가스 공급 유닛(40)을 더 포함한다. 프로세스 가스 공급 유닛(40)은 마그네슘(Mg) 또는 스테인리스 스틸을 포함한 알루미늄 합금과 같은 전도성 재료로 제조된다. 플라즈마 가스 공급 유닛(30)과 마찬가지로, 복수의 가스 공급 홀(41)이 프로세스 가스 공급 유닛(40)의 평면 표면 상에 제공된다. 프로세스 가스 공급 유닛(40)의 평면 표면은 기판 홀더(21)에 대향하여 위치되고, 디스크 형상을 갖는다.
플라즈마 프로세싱 챔버(20)는 플라즈마 프로세싱 챔버(20)의 바닥 부분에 연결된 배기 라인(26), 배기 라인을 압력 컨트롤러 밸브(28)에 그리고 진공 펌프(29)에 연결하는 진공 라인(27)을 더 포함한다. 압력 컨트롤러 밸브(28)는 플라즈마 프로세싱 챔버(20)에서 원하는 가스 압력을 달성하는데 사용될 수 있다.
프로세스 가스 공급 유닛(40)의 평면도가 도 10에 도시되어 있다. 이 도면에 도시된 바와 같이, 샤워 플레이트로도 불리는 격자형 가스 플로우 채널(42)이 프로세스 가스 공급 유닛(40) 내에 형성된다. 격자형 가스 플로우 채널(42)은 수직 방향으로 형성되어 있는 복수의 가스 공급 홀(41)의 상단부와 이어진다. 복수의 가스 공급 홀(41)의 하단부는 기판 홀더(21)와 마주하는 개구이다. 복수의 가스 공급 홀(41)은 격자 패턴의 가스 플로우 채널(42)을 통해 프로세스 가스 공급 포트(43)와 이어진다.
또한, 복수의 개구(44)가 수직 방향으로 프로세스 가스 공급 유닛(40)을 통해 통과하도록 복수의 개구(44)가 프로세스 가스 공급 유닛(40)에 형성된다. 복수의 개구(44)는 플라즈마 가스, 예를 들어, 아르곤(Ar) 가스, 헬륨(He) 가스, 또는 기타 비활성 가스를 기판 홀더(21) 측의 플라즈마 확산 영역(R2)으로 전달한다. 도 10에 도시된 바와 같이, 복수의 개구(44)는 인접한 가스 플로우 채널들(42) 사이에 형성된다. 프로세스 가스는 예를 들어 별도의 프로세스 가스 공급 소스(45 및 46)로부터 프로세스 가스 공급 포트(43)로 공급된다. 프로세스 가스 공급 소스(45 및 46)는 각각 O2 및 N2를 제공할 수 있다. 가스 공급 소스(47)는 H2 가스를 공급하기 위해 제공된다. 일부 실시예에 따르면, Ar(및/또는 He), H2, O2, 및 N2의 임의의 조합이 프로세스 가스 공급 유닛(40)을 통해 그리고/또는 플라즈마 가스 공급 포트(33)를 통해 흐를 수 있다. 또한, 예를 들어, 복수의 개구(44)는 기판(W)의 주변 에지를 넘어 연장하는 프로세스 가스 공급 유닛(40) 상의 영역을 차지할 수 있다.
프로세스 가스는 격자형 가스 플로우 채널(42)을 통해 흐르며, 복수의 가스 공급 홀(41)을 통해 플라즈마 확산 영역(R2) 안으로 균일하게 공급된다. 플라즈마 프로세싱 시스템(10)은 플라즈마 프로세싱 챔버(20)로의 가스의 공급을 각각 제어하기 위해 4개의 밸브(V1-V4) 및 4개의 유량 컨트롤러(MFC1-MFC4)를 더 포함한다.
외부 마이크로파 발생기(55)는 동축 도파관(54)을 통해 안테나 유닛(57)에 미리 결정된 주파수, 예를 들어 2.45 GHz의 마이크로파 신호(또는 마이크로파 에너지)를 제공한다. 동축 도파관(54)은 내부 전도체(54B) 및 외부 전도체(54A)를 포함할 수 있다. 마이크로파 발생기(55)로부터의 마이크로파는 플라즈마 발생 영역(R1)에서 플라즈마 가스 공급 유닛(30) 바로 아래에 전기장을 생성하며, 이는 이어서 플라즈마 프로세싱 챔버(20) 내의 프로세스 가스의 여기를 야기한다.
도 11은 안테나 유닛(57)의 부분 단면도를 예시한다. 이 도면에 도시된 바와 같이, 안테나 유닛(57)은 마이크로파의 파장을 단축시키도록 플랫 안테나 본체(51), 방사형 라인(radial line) 슬롯 플레이트(52) 및 유전체 플레이트(53)를 포함할 수 있다. 플랫 안테나 본체(51)는 개방형 바닥 표면이 있는 원형 형상을 갖는다. 방사형 라인 슬롯 플레이트(52)는 플랫 안테나 본체(51)의 개방형 바닥 표면을 폐쇄하도록 형성된다. 플랫 안테나 본체(51) 및 방사형 라인 슬롯 플레이트(52)는 평평한 중공 원형 형상의 도파관을 가지고 전도성 재료로 제조된다.
원편파를 발생하도록 복수의 슬롯(56)이 방사형 라인 슬롯 플레이트(52) 상에 제공된다. 복수의 슬롯(56)은 원주 방향을 따라 동심원 패턴 또는 나선형 패턴으로 그 사이에 약간의 갭을 가지고 실질적으로 T형 형상으로 배열된다. 슬롯(56a 및 56b)이 서로 수직이므로, 2개의 직교 편광 성분을 갖는 원편파는 방사형 라인 슬롯 플레이트(52)로부터 평면파로서 방사된다.
유전체 플레이트(53)는 저손실 유전체 재료, 예를 들어 알루미늄 산화물(Al2O3) 또는 실리콘 질화물(Si3N4)로 제조되며, 이는 방사형 라인 슬롯 플레이트(52)와 플랫 안테나 본체(51) 사이에 위치된다. 방사형 라인 슬롯 플레이트(52)는 실링 부재(도시되지 않음)를 사용하여 플라즈마 프로세싱 챔버(20) 상에 장착되며, 그리하여 방사형 라인 슬롯 플레이트(52)는 커버 플레이트(23)와 가까이 접촉한다. 커버 플레이트(23)는 플라즈마 가스 공급 유닛(30)의 상부 표면 상에 위치되고, 알루미늄 산화물(Al2O3)과 같은 마이크로파 투과 유전체 재료로부터 형성된다.
외부 고주파수 전력 공급 소스(22)는 매칭 네트워크(25)를 통해 기판 홀더(21)에 전기적으로 연결된다. 외부 고주파수 전력 공급 소스(22)는 기판(W)으로 끌려가는 이온 에너지를 제어하기 위해 미리 결정된 주파수, 예를 들어 13.56 MHz의 RF 바이어스 전력을 발생한다. 전력 공급 소스(22)는 RF 바이어스 전력의 펄싱을 선택적으로 제공하도록 더 구성되며, 펄싱 주파수는 1Hz, 예를 들어 2Hz, 4Hz, 6Hz, 8Hz, 10 Hz, 20Hz, 30Hz, 50Hz, 또는 그 이상보다 더 클 수 있다. 전력 공급 소스(22)는 0W와 100W 사이, 100W와 200W 사이, 200W와 300W 사이, 300W와 400W 사이, 또는 400W와 500W 사이일 수 있다. 당해 기술 분야에서의 숙련자라면, 전력 공급 소스(22)의 전력 레벨은 처리되고 있는 기판의 크기와 관련있다는 것을 알 것임을 주목한다. 예를 들어, 300 mm Si 웨이퍼는 프로세싱 동안 200 mm 웨이퍼보다 더 큰 전력 소비를 필요로 한다. 플라즈마 프로세싱 시스템(10)은 기판 홀더(21)에 약 -5 kV와 약 +5 kV 사이의 DC 전압 바이어스를 공급할 수 있는 DC 전압 발생기(35)를 더 포함한다.
금속 함유 게이트 전극 막의 개질 동안, 플라즈마 가스, 예를 들어 Ar 가스가 플라즈마 가스 공급 유닛(30)을 사용하여 플라즈마 프로세싱 챔버(20) 안으로 도입될 수 있다. 반면에, 프로세스 가스는 프로세스 가스 공급 유닛(40)을 사용하여 플라즈마 프로세싱 챔버(20) 안으로 도입될 수 있다.
마이크로파 플라즈마 소스를 사용하여 반도체 디바이스에 대한 금속 함유 게이트 전극 막을 개질하기 위한 복수의 실시예들이 기재되었다. 본 발명의 실시예의 전술한 기재는 예시와 설명을 위한 목적으로 제시된 것이다. 개시된 구체적 형태에 본 발명을 한정하거나 총망라하고자 하는 것이 아니다. 이 기재와 다음의 청구항은, 단지 기재를 위한 목적으로 사용되며 한정하는 것으로 해석되어서는 안 되는 용어를 포함한다. 예를 들어, 여기에 사용된(청구항 포함) 용어 "상에"는, 기판 "상에" 막이 기판 바로 위에 기판과 직접 접촉하여 있어야 함을 요구하는 것이 아니며, 막과 기판 사이에 제2 막이나 다른 구조가 존재할 수 있다.
본 발명의 다양한 수정 및 변형이 본 발명을 실시하는데 채용될 수 있다는 것을 이해하여야 한다. 따라서, 첨부된 청구항의 범위 내에서, 본 발명은 여기에 구체적으로 기재된 바와 달리 실시될 수 있다.

Claims (20)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 반도체 디바이스를 형성하는 방법에 있어서,
    프로세스 챔버 내에서 기판 상에 금속 함유 게이트 전극 막 - 상기 금속 함유 게이트 전극 막은 W, WN, Al, Mo, Ta, TaN, TaSiN, HfN, HfSiN, Ti, TiN, TiSiN, MoN, Nb, Re, Ru, 또는 RuO2를 포함하되, C를 포함하지 않음 - 을 제공하는 단계;
    마이크로파 플라즈마 소스에 의해 제1 프로세스 가스 - 상기 제1 프로세스 가스는 수소(H2) 및 선택적으로 비활성 가스로 구성됨 - 로부터 제1 플라즈마 여기된 종을 형성하는 단계;
    제1 개질된 금속 함유 게이트 전극 막 및 비개질(unmodified) 금속 함유 게이트 전극 막 - 상기 제1 개질된 금속 함유 게이트 전극 막은 상기 비개질 금속 함유 게이트 전극 막보다 더 낮은 일 함수를 가짐 - 을 형성하도록, 상기 금속 함유 게이트 전극 막을 상기 제1 플라즈마 여기된 종에 노출시키는 단계;
    상기 마이크로파 플라즈마 소스에 의해 제2 프로세스 가스 - 상기 제2 프로세스 가스는 산소(O2), 및 선택적으로 비활성 가스, 질소(N2), 또는 H2, 또는 이들의 조합으로 구성된 그룹으로부터 선택된 하나 이상의 가스로 구성됨 - 로부터 제2 플라즈마 여기된 종을 형성하는 단계;
    제2 개질된 금속 함유 게이트 전극 막 - 상기 제2 개질된 금속 함유 게이트 전극 막은 상기 비개질된 금속 함유 게이트 전극 막보다 더 높은 일 함수를 가짐 -을 형성하도록, 상기 비개질 금속 함유 게이트 전극 막을 상기 제2 플라즈마 여기된 종에 노출시키는 단계;
    네거티브 채널 금속 산화물 반도체(NMOS; Negative-channel Metal Oxide Semiconductor) 트랜지스터 게이트 전극을 형성하도록, 상기 제1 개질된 금속 함유 게이트 전극 막을 패터닝하는 단계; 및
    포지티브 채널 금속 산화물 반도체(PMOS; Positive-channel Metal Oxide Semiconductor) 트랜지스터 게이트 전극을 형성하도록, 상기 제2 개질된 금속 함유게이트 전극 막을 패터닝하는 단계
    를 포함하는, 반도체 디바이스의 형성 방법.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 청구항 4에 있어서,
    상기 금속 함유 게이트 전극 막의 제1 부분은, 상기 금속 함유 게이트 전극 막의 상기 제1 부분 위의 제1 패터닝된 막에서의 개구를 통해 상기 제1 플라즈마 여기된 종에 노출되는 것인, 반도체 디바이스의 형성 방법.
  9. 삭제
  10. 삭제
  11. 청구항 4에 있어서,
    상기 비개질 금속 함유 게이트 전극 막은, 상기 비개질 금속 함유 게이트 전극 막 위의 제2 패터닝된 막에서의 개구를 통해 상기 제2 플라즈마 여기된 종에 노출되는 것인, 반도체 디바이스의 형성 방법.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 반도체 디바이스를 형성하는 방법에 있어서,
    프로세스 챔버 내에서 기판 상에 티타늄 질화물(TiN) 게이트 전극 막을 제공하는 단계;
    마이크로파 플라즈마 소스에 의해 제1 프로세스 가스 - 상기 제1 프로세스 가스는 수소(H2) 및 선택적으로 비활성 가스로 구성됨 - 로부터 제1 플라즈마 여기된 종을 형성하는 단계;
    제1 개질된 TiN 게이트 전극 막 및 비개질 TiN 게이트 전극 막을 형성하도록, 상기 TiN 게이트 전극 막의 제1 부분 위의 제1 패터닝된 막에서의 개구를 통해 상기 TiN 게이트 전극 막을 상기 제1 플라즈마 여기된 종에 노출시키는 단계로서, 상기 제1 개질된 TiN 게이트 전극 막은 상기 비개질 TiN 게이트 전극 막보다 더 낮은 일 함수를 갖는 것인, 상기 TiN 게이트 전극 막을 노출시키는 단계;
    상기 마이크로파 플라즈마 소스에 의해 제2 프로세스 가스 - 상기 제2 프로세스 가스는 산소(O2), 및 선택적으로 비활성 가스, 질소(N2), 또는 H2, 또는 이들의 조합으로 구성된 그룹으로부터 선택된 하나 이상의 가스로 구성됨 - 로부터 제2 플라즈마 여기된 종을 형성하는 단계;
    제2 개질된 TiN 게이트 전극 막 - 상기 제2 개질된 TiN 게이트 전극 막은 상기 제1 개질된 TiN 게이트 전극 막보다 더 높은 일 함수를 가짐 - 을 형성하도록, 상기 비개질 TiN 게이트 전극 막 위의 제2 패터닝된 막에서의 개구를 통해 상기 비개질 TiN 게이트 전극 막을 상기 제2 플라즈마 여기된 종에 노출시키는 단계;
    네거티브 채널 금속 산화물 반도체(NMOS; Negative-channel Metal Oxide Semiconductor) 트랜지스터 게이트 전극을 형성하도록, 상기 제1 개질된 TiN 게이트 전극 막을 패터닝하는 단계; 및
    포지티브 채널 금속 산화물 반도체(PMOS; Positive-channel Metal Oxide Semiconductor) 트랜지스터 게이트 전극을 형성하도록, 상기 제2 개질된 TiN 게이트 전극 막을 패터닝하는 단계
    를 포함하는, 반도체 디바이스의 형성 방법.
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