KR20180043836A - 게르마늄 함유 반도체 디바이스 및 그 형성 방법 - Google Patents

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칸다바라 엔. 타필리
로버트 디. 클락
스티븐 피. 콘시글리오
코리 바이다
게리트 제이. 뢰싱크
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도쿄엘렉트론가부시키가이샤
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Abstract

게르마늄 함유 반도체 디바이스 및 게르마늄 함유 반도체 디바이스를 형성하기 위한 방법이 개시된다. 상기 방법은 게르마늄 함유 기판을 제공하는 단계, 게르마늄 함유 기판 상에 알루미늄 함유 확산 장벽 층을 성막하는 단계, 알루미늄 함유 확산 장벽 층 상에 하이 k 층을 성막하는 단계, 및 게르마늄 함유 기판의 산화를 회피하면서 하이 k 층의 EOT(equivalent oxide thickness)를 감소시키기 위해 원자 산소에 하이 k 층을 노출시키는 단계를 포함한다. 게르마늄 함유 반도체 디바이스는, 게르마늄 함유 기판, 게르마늄 함유 기판 상의 알루미늄 함유 확산 장벽층, 및 알루미늄 함유 확산 장벽층 상의 하이 k 층을 포함하고, 하이 k 층은 게르마늄 함유 기판의 산화를 회피하면서 하이 k 층의 EOT를 감소시키기 위해 원자 산소에 노출된다.

Description

게르마늄 함유 반도체 디바이스 및 그 형성 방법
본 발명은 일반적으로 반도체 디바이스에 관한 것이고, 특히 게르마늄 함유 기판 상에 낮은 등가 산화물 두께(EOT: equivalent oxide thickness) 하이 k 층을 포함하는 게르마늄 함유 반도체 디바이스 및 그 형성 방법에 관한 것이다.
금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)가 지속적으로 확장됨에 따라, 단 채널 효과가 증가하는 문제가 되었고 FinFET 및 트라이게이트(trigates)와 같은 새로운 디바이스 구조가 도입되었다. 게르마늄(Ge) 함유 반도체 디바이스 및 III-V 반도체 디바이스와 같은 고 이동성 채널을 갖는 반도체 디바이스는 종래의 실리콘(Si) 함유 반도체 디바이스를 넘어 디바이스 성능을 향상시킬 수 있는 가능성을 제공한다. 고 유전 상수(high-k) 층을 포함하는 게르마늄 함유 반도체 디바이스에 대한 도전은 게르마늄 함유 기판 상에 하이-k 층의 성막 및 프로세싱 동안 산화 및/또는 열화에 대해 게르마늄 함유 기판을 보호할 필요성을 포함한다.
게르마늄 함유 반도체 디바이스 및 게르마늄 함유 반도체 디바이스를 형성하기 위한 방법이 개시된다. 게르마늄 함유 반도체 디바이스는, 게르마늄 함유 기판, 게르마늄 함유 기판 상의 알루미늄 함유 확산 장벽층, 및 알루미늄 함유 확산 장벽층 상의 하이 k 층을 포함하고, 하이 k 층은 게르마늄 함유 기판의 산화를 회피하면서 하이 k 층의 EOT(equivalent oxide thickness)를 감소시키기 위해 원자 산소에 노출된다.
일 실시형태에 따르면, 상기 방법은 게르마늄 함유 기판을 제공하는 단계, 게르마늄 함유 기판 상에 알루미늄 함유 확산 장벽 층을 성막하는 단계, 알루미늄 함유 확산 장벽 층 상에 하이 k 층을 성막하는 단계, 및 게르마늄 함유 기판의 산화를 회피하면서 하이 k 층의 EOT를 감소시키기 위해 원자 산소에 하이 k 층을 노출시키는 단계를 포함한다.
도 1은 본 발명의 실시형태에 따른 게르마늄 함유 반도체 디바이스를 형성하는 방법에 대한 프로세스 플로우 다이어그램을 도시한다.
도 2는 게르마늄 함유 테스트 샘플에 대한 커패시턴스 대 전압을 도시한다.
도 3은 도 2의 게르마늄 함유 테스트 샘플에 대한 누설 밀도 대 용량성 유효 두께(CET: capacitive effective thickness)를 도시한다.
도 4는 본 발명의 실시형태에 따른 기판을 프로세싱하기 위한 마이크로파 플라즈마 소스를 포함하는 플라즈마 프로세싱 시스템의 개략적 다이어그램이다.
도 5는 본 발명의 실시형태에 따른 기판을 프로세싱하기 위한 마이크로파 플라즈마 소스를 포함하는 다른 플라즈마 프로세싱 시스템의 개략적 다이어그램이다.
도 6은 도 5에서의 플라즈마 프로세싱 시스템의 가스 공급 유닛을 평면도를 도시한다.
도 7은 도 5에서의 플라즈마 프로세싱 시스템의 안테나부의 부분적 단면도를 도시한다.
진보된 게르마늄 함유 반도체 디바이스에 대한 도전은 반도체 프로세싱 동안, 예컨대 게르마늄 함유 기판 상에 하이 k 층의 성막 및 포스트 성막 프로세싱 동안, 산화 및/또는 열화에 대해 게르마늄 함유 기판을 보호할 필요성을 포함한다. 본 발명의 실시형태는 게르마늄 함유 기판과 하이 k 층 사이에 알루미늄 함유 확산 장벽 층을 형성하는 방법을 개시한다. 알루미늄 함유 확산 장벽 층(예컨대, Al2O3)은, 게르마늄 함유 기판의 산화를 회피하면서 하이 k 층의 등가 산화물 두께(EOT)를 감소시키기 위해 하이 k 층을 원자 산소에 노출시키는 단계를 포함하는 포스트 성막 프로세싱 중에 게르마늄 함유 기판으로의 산소 확산에 대한 양호한 장벽 및 위에 놓인(overlying) 하이 k 층으로의 게르마늄 확산에 대한 양호한 장벽을 제공한다.
본 발명자들은, 게르마늄 함유 기판의 산화를 회피하면서 하이 k 층을 원자 산소에 노출시켜서 하이 k 층의 등가 산화물 두께(EOT)를 감소시키면, 누설 전류 밀도 및 10 nm, 7 nm, 및 5 nm 노드에 대한 열 안정성(< 500 ℃)에 대한 반도체의 국제 기술 로드맵(ITRS: International Technology Roadmap for Semiconductors) 요구사항을 충족시키는 낮은 EOT(예컨대, 7옹스트롬(Å) 미만))가 얻어진다는 것을 발견하였다.
이제 도면을 참조하면, 도 1은 본 발명의 실시형태에 따른 게르마늄 함유 반도체 디바이스를 형성하는 방법에 대한 프로세스 플로우 다이어그램(100)을 도시한다. 102에서, 상기 방법은 프로세스 챔버에 게르마늄 함유 기판을 제공하는 단계를 포함한다. 일부 실시예에서, 프로세스 챔버는, ALD(atomic layer deposition), CVD(chemical vapor deposition), PEALD(plasma-enhanced ALD), 및 PECVD(plasma-enhanced CVD)로부터 선택될 수 있는 박막 성막을 수행하는 것이 가능하게 될 수 있다. 게르마늄 함유 기판은 Ge 또는 SiGe를 포함할 수 있다. SiGe는 SixGe1-x로 표현될 수 있고, x는 Si의 원자 분율이고, 1-x는 Ge의 원자 분율이다. 예시적인 SixGe1-x 화합물은 Si0.1Ge0.9, Si0.2Ge0.8, Si0.3Ge0.7, Si0.4Ge0.6, Si0.5Ge0.5, Si0.6Ge0.4, Si0.7Ge0.3, Si0.8Ge0.2, 및 Si0.9Ge0.1을 포함한다. 게르마늄 함유 기판은 묽은 불화수소산(DHF: dilute hydrofluoric acid) 또는 화학적 산화물 제거(COR: chemical oxide removal) 프로세스을 사용하여 임의의 산화물 층 또는 오염물로부터 세정될 수 있다. 따라서, 게르마늄 함유 기판의 표면은 실질적으로 산소가 없도록 준비될 수 있다. 대안적으로, GeO2 층이 게르마늄 함유 기판 상에 형성될 수 있다. 그러나, GeO2 층의 존재는 최종 게르마늄 함유 반도체 디바이스의 등가 산화물 두께(EOT)를 증가시킬 수 있다.
104에서, 상기 방법은 게르마늄 함유 기판 상에 알루미늄 함유 확산 장벽 층을 성막하는 단계를 더 포함한다. 알루미늄 함유 확산 장벽 층의 두께는 예컨대, 약 3 Å 내지 약 20 Å, 약 3 Å 내지 약 10 Å, 약 4 Å 내지 약 6 Å이 될 수 있다. 일 실시형태에서, 알루미늄 함유 확산 장벽 층은 알루미늄 산화물(Al2O3), 알루니늄 산질화물(AlON), 알루미늄 질화물(AlN), 또는 이들의 조합을 포함할 수 있다. 알루미늄 함유 확산 장벽 층은 알루미늄 전구체, 및 산화 소스, 질화 소스, 또는 산화 소스와 질화 소스 모두를 사용하여, ALD, CVD, PEALD, 또는 PECVD에 의해 게르마늄 함유 기판 상에 성막될 수 있다.
본 발명의 실시형태는 알루미늄 함유 확산 장벽 층을 성막하기 위해 매우 다양한 알루미늄 전구체를 사용할 수 있다. 알루미늄 전구체의 예는, AlMe3, AlEt3, AlMe2H, [Al(OsBu)3]4, Al(CH3COCHCOCH3)3, AlCl3, AlBr3, AlI3, Al(OiPr)3, [Al(NMe2)3]2, Al(iBu)2Cl, Al(iBu)3, Al(iBu)2H, AlEt2Cl, Et3Al2(OsBu)3, Al(THD)3, H3AlNMe3, H3AlNEt3, H3AlNMe2Et, 및 H3AlMeEt2를 포함할 수 있지만, 이것에 한정되지 않는다.
본 발명의 실시형태는 알루미늄 함유 확산 장벽 층을 성막하기 위해 매우 다양한 산화 소스 및 질화 소스를 사용할 수 있다. 산화 소스는, O2, 원자 산소(O), 오존(O3), 물(H2O), 또는 과산화물(H2O2), 또는 이들의 조합, 그리고 선택적으로 아르곤(Ar)과 같은 불활성 가스를 포함할 수 있지만, 이것에 한정되지 않는다. 질화 소스는, 암모니아(NH3), 원자 질소(N), 히드라진(N2H4), 및 C1-C10 알킬히드라진 화합물을 포함할 수 있지만, 이것에 한정되지 않는다. 일반적인 C1 및 C2 알킬히드라진 화합물은 모노 메틸-히드라진(MeNHNH2), 1,1-디메틸-히드라진(Me2NNH2), 및 1,2-디메틸-히드라진(MeNHNHMe)을 포함한다. 일 실시형태에 따르면, 산화 소스와 질화 소스의 혼합물이 사용될 수 있다. 일 실시형태에 따르면, 산화 소스 및 질화 소스는 예컨대, NO, NO2, 또는 N2O, 또는 이들의 조합, 그리고 선택적으로 Ar과 같은 불활성 가스를 포함할 수 있다.
104에서, 상기 방법은 알루미늄 함유 확산 장벽 층 상에 하이 k 층을 성막하는 단계를 더 포함한다. 하이 k 층의 두께는 예컨대, 약 1 nm 내지 약 10 nm, 약 1.5 nm 내지 약 5 nm, 또는 약 2 nm 내지 약 4 nm가 될 수 있다. 하이 k 층은, 하이-전구체, 그리고 산화 소스, 질화 소스, 또는 산화 소스와 질화 소스 모두를 사용하여 ALD, CVD, PEALD, 또는 PECVD에 의해 알루미늄 함유 확산 장벽 층 상에 성막될 수 있다.
일 실시형태에서, 하이 k 층은 하프늄, 지르코늄, 티타늄, 희토류 원소, 또는 이들의 조합을 포함한다. 예컨대, 하이 k 층은 하프늄의 산화물, 지르코늄의 산화물, 티타늄의 산화물, 희토류 원소의 산화물, 또는 이들의 조합을 포함할 수 있다. 실시예는, TiO2, HfO2, ZrO2, HfSiO, ZrSiO, HfON, ZrON, HfZrO, HfZrON), HfZrSiO, 또는 HfZrSiON, 또는 이것들 중 2개 이상의 조합을 포함한다. 다른 실시예에서, 하이 k 층은, 이트륨(Y), 루테튬(Lu), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유러퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Er), 에르븀(Er), 툴륨(Tm), 또는 이테르븀(Yb)과 같은 희토류 원소, 또는 이들 중 2개 이상의 임의의 조합을 함유하는 산화물, 질화물 또는 산질화물을 포함할 수 있다. 희토류계 하이 k 층(108)의 예는, 산화 란탄(La2O3), 산화 루테튬(Lu2O3), 및 란탄 루테튬 산화물(LaLuO3)을 포함한다.
본 발명의 실시형태는 하이 k 층을 성막하기 위해 매우 다양한 산화 소스 및 질화 소스를 사용할 수 있다. 산화 소스는, O2, 원자 산소(O), 오존(O3), 물(H2O), 또는 과산화물(H2O2), 또는 이들의 조합, 그리고 선택적으로 Ar과 같은 불활성 가스를 포함할 수 있지만, 이것에 한정되지 않는다. 질화 소스는, 암모니아(NH3), 원자 질소(N), 히드라진(N2H4), 및 C1-C10 알킬히드라진 화합물을 포함할 수 있지만, 이것에 한정되지 않는다. 일반적인 C1 및 C2 알킬히드라진 화합물은 모노 메틸-히드라진(MeNHNH2), 1,1-디메틸-히드라진(Me2NNH2), 및 1,2-디메틸-히드라진(MeNHNHMe)을 포함한다. 일 실시형태에 따르면, 산화 소스와 질화 소스의 혼합물이 사용될 수 있다. 일 실시형태에 따르면, 산화 소스 및 질화 소스는 예컨대, NO, NO2, 또는 N2O, 또는 이들의 조합, 그리고 선택적으로 Ar과 같은 불활성 가스를 포함할 수 있다.
108에서, 상기 방법은 게르마늄 함유 기판의 산화를 회피하면서 하이 k 층의 EOT를 감소시키기 위해 원자 산호에 하이 k 층을 노출시키는 단계를 더 포함한다. 일부 실시형태에 따르면, 노출시키는 단계는 플라즈마 여기된 산화 가스에 하이 k 층을 노출시키는 단계를 포함한다. 일 실시예에서, 산화 가스는 O2 및 선택적으로 불활성 가스로 구성된다. 산화 가스는 플라즈마 소스 예컨대 마이크로파 플라즈마 소스에 의해 플라즈마 여기될 수 있다. 마이크로파 플라즈마 소스의 예는 도 4 내지 도 7에서 설명된다.
하이 k 층을 원자 산소에 노출시키는 것은 하이 k 층의 산소 공공(oxygen vacanc)을 보수함으로써 하이 k 층의 EOT를 감소시키는 것으로 고려된다. 하이 k 층과 게르마늄 함유 기판 사이의 알루미늄 함유 확산 장벽 층의 존재는 원자 산소 노출 중의 산소 확산에 대한 장벽으로서 효과적으로 작용하고, 이에 따라 EOT가 증가하는 게르마늄 함유 기판의 산화가 회피된다.
상기 방법은 하이 k 층 상에 금속 함유 게이트 전극을 성막하는 단계를 더 포함할 수 있다. 일 실시형태에서, 금속 함유 게이트 전극은 TiN, TiAlN, W, 또는 TaN, 또는 이것들 중 2개 이상의 조합을 포함할 수 있다. 금속 함유 게이트 전극 상에 금속 함유 게이트 전극을 성막한 후에, 생성된 막 구조는 트랜지스터용 게이트 스택을 형성하도록 추가로 프로세싱될 수 있다.
도 2는 게르마늄 함유 테스트 샘플에 대한 커패시턴스 대 전압을 도시한다. 테스트 샘플은 Ge/Al2O3/DADA ZrO2 + SPAO : 202, Ge/Al2O3/DADA HfO2 + SPAO : 204, 및 Ge/Al2O3/ZrO2 + SPAO : 206로 표시된다. HfO2 및 ZrO2 하이 k 층은 포스트 성막 처리(SPAO) 동안 플라즈마 여기된 산화 가스(O2 + Ar)에 노출되었다. 산화 가스는 Tokyo Electron Limited(Tokyo, Japan)의 RLSA™ 마이크로파 플라즈마 프로세싱 시스템을 사용하여 플라즈마 여기되었다. 마이크로파 플라즈마 프로세싱 시스템은 플라즈마 내의 낮은 전자 온도로 인해 하이 k 층을 처리하는 데 적합하다. Al2O3 층은 1 nm 두께였고, 트리메틸알루미늄(TMA: trimethylaluminum)과 물(H2O)의 교대 노출(alternating exposure)을 사용하여 Ge 기판 상에 ALD에 의해 성막되었다. 트레이스(206)에서의 ZrO2 층은 3 nm 두께였고, TEMAZ(tetrakisethylmethylamidozirconium)과 물(H2O)의 교대 노출을 사용하여 Al2O3 층 상에 ALD에 의해 성막되었다. 트레이스(202)에서의 ZrO2 층은 DADA(Deposition, Anneal, Deposition, Anneal)로 표시되는 간헐 어닐링에 의해 TEMAZ 및 H2O의 교대 노출을 사용하여 Al2O3 층 상에 수정된(modified) ALD에 의해 성막되었다. 어닐링 온도는 N2 분위기에서 800 ℃로 설정되었다. DADA 프로세스는 미국 특허 제8,722,548호에 개시되어 있으며, 그 전체 내용은 본 명세서에 참고로 포함된다. 트레이스(204)에서의 HfO2 층은 3 nm 두께였고 간헐 어닐링(intermittent annealing)에 의해 TEMAH(tetrakisethylmethylamidohafnium) 및 H2O를 사용하여 변형된 ALD에 의해 성막되었다.
일 실시형태에 따르면, DADA 프로세스는, 원자 층 성막의 제1 복수의 사이클을 수행함으로써 게르마늄 함유 기판의 표면 상에 제1 물질의 적어도 하나의 제1 단분자층(monolayer)을 형성하는 단계; 그 후에, 제1 불활성 대기 하에 제1 온도에서, 형성된 제1 물질의 적어도 하나의 제1 단분자층을 어닐링하는 단계; 그 후에, 원자 층 성막의 제2 복수의 사이클을 수행함으로써 제2 물질의 적어도 하나의 제2 단분자층을 형성 - 형성된 제2 물질의 적어도 하나의 제2 단분자층은 어닐링된 제1 물질의 적어도 하나의 제1 단분자층 위에 적어도 부분적으로 놓임 - 하는 단계; 및 그 후에, 제2 불활성 대기 하에 제2 온도에서, 형성된 제2 물질의 적어도 하나의 제2 단분자층을 어닐링하는 단계를 포함할 수 있다.
도 3은 도 2의 게르마늄 함유 테스트 샘플에 대한 누설 밀도 대 용량성 유효 두께(CET: capacitive effective thickness)를 도시한다.
CET는 수학식을 통해 초박형 게이트 유전체에 대한 EOT와 관련이 있다.
CET ~ EOT + (kSiO2/k) Zavg
여기서, k = 실제 물질의 유전 상수, Zavg = 게이트 유전체 계면으로부터 반전 캐리어의 평균 거리, 및 kSiO2 = SiO의 유전 상수(~ 3.9)이다. 또한, EOT=(kSiO2/k)t, 여기서 t=실제 물질의 물리적 두께이다.
도 3의 CET 결과는 도 2의 커패시턴스 대 인가된 전압 트레이스로부터 계산되었다. CET는 각각 테스트 샘플(202, 204, 및 206)에 대하여 ~0.95nm (302), ~1.0nm (304), 및 ~1.5nm (306)였다. 대응 EOT 값은 ~0.69nm (302), ~0.76nm (304), 및 ~1.2nm (306)였다. 비교를 위해, 포스트 성막 처리(SPAO) 동안 플라즈마 여기된 산화 가스(O2 + Ar)에 노출되지 않은 Ge/Al2O3/DADA HfO2, Ge/Al2O3/DADA ZrO2, 및 Ge/Al2O3/ZrO2 테스트 샘플은 반도체 디바이스에 사용하기에는 너무 높은 누설 밀도를 가졌다. 이것은 포스트 성막 처리가 반도체 디바이스에서 이들 막 스택의 사용을 가능하게 한다는 것을 보여준다. 또한, 변형된 ALD 프로세스(DADA)에 의해 성막된 막 스택은 개선된 CET 값을 나타내어 좁은 노드, 예컨대 10 nm, 7 nm, 및 5 nm 노드에서 이들 막 스택을 스케일링할 수 있게 한다.
[예시적 마이크로파 플라즈마 프로세싱 시스템]
도 4는 본 발명의 실시형태에 따른 기판을 프로세싱하기 위한 RLSA™ 플라즈마를 포함하는 마이크로파 플라즈마 프로세싱 시스템의 개략적 다이어그램이다. 플라즈마 프로세싱 시스템(510)에서 생성되는 플라즈마는 낮은 전자 온도 및 높은 플라즈마 밀도에 의해 특징지어진다. 플라즈마 프로세싱 시스템(510)은 기판(558)보다 큰 플라즈마 프로세싱 챔버(550)의 상부에 개구부(551)를 갖는 플라즈마 프로세싱 챔버(550)를 포함한다. 개구부(551)를 커버하기 위해 석영, 알루미늄 질화물, 또는 알루미늄 산화물로 만들어진 실린더형 유전체 상부 플레이트(554)가 제공된다.
가스 라인(572)은 상부 플레이트(554) 아래의 플라즈마 프로세싱 챔버(550)의 상부 부분의 측벽에 위치된다. 일 실시예에서, 가스 라인(572)의 수는 16(도 4에는 2개만 도시됨)이 될 수 있다. 대안적으로, 상이한 수의 가스 라인(572)이 사용될 수 있다. 가스 라인(572)은 플라즈마 프로세싱 챔버(550)에서 원주 방향으로 배치될 수 있지만, 본 발명에서는 필요하지 않다. 프로세스 가스는 가스 라인(572)으로부터 플라즈마 프로세싱 챔버(550) 내의 플라즈마 영역(559) 내로 균등하고 균일하게 공급될 수 있다.
플라즈마 프로세싱 시스템(510)에서, 복수의 슬롯(560A)을 가진 슬롯 안테나(560)를 거쳐 상부 플레이트(554)를 통해 플라즈마 프로세싱 챔버(550)에 마이크로파 전력이 제공된다. 슬롯 안테나(560)는 프로세싱될 기판(558)을 향하고(face), 슬롯 안테나(560)는 금속 플레이트 예컨대 구리로 만들어질 수 있다. 슬롯 안테나(560)에 마이크로파 전력을 공급하기 위해, 상부 플레이트(554) 상에 도파관(waveguide)(563)이 배치되고, 도파관(563)은 예컨대 약 2.45 GHz의 주파수를 갖는 마이크로파를 생성하기 위한 마이크로파 전원(561)에 접속된다. 도파관(563)은 슬롯 안테나(560)에 하단(lower end)이 접속된 평평한 원형 도파관(563A), 원형 도파관(563A)의 상면 측에 접속된 원형 도파관(563B), 및 원형 도파관(563B)의 상면 측에 접속된 동축 도파관 컨버터(563C)를 포함한다. 또한, 직사각형 도파관(563D)은 마이크로파 전원(561) 및 동축 도파관 컨버터(563C)의 측면에 접속된다.
원형 도파관(563B)의 내부에는, 도전성 물질의 축 부분(562)이 동축으로 제공되어, 축 부분(562)의 일단부는 슬롯 안테나(560)의 상부 표면의 중심부(또는 거의 중심부)에 접속되고, 축 부분(562)의 타단부는 원형 도파관(563B)의 상부 표면에 접속되고, 이에 따라 동축 구조를 형성한다. 그 결과, 원형 도파관(563B)은 동축 도파관으로서 기능하도록 구성된다. 마이크로파 전력은 예컨대 약 0.5 W/㎠ 내지 4 W/㎠가 될 수 있다. 대안적으로, 마이크로파 전력은 예컨대 약 0.5 W/㎠ 내지 3 W/㎠가 될 수 있다. 마이크로파 조사는 약 300 MHz 내지 약 10 GHz, 예를 들어 약 2.45 GHz의 마이크로파 주파수를 포함할 수 있고, 플라즈마는 1, 1.5, 2, 2.5, 3, 3.5, 4, 4.5 또는 5 eV를 포함하는 5 eV 이하의 전자 온도 또는 이들의 임의의 조합을 포함할 수 있다. 다른 실시예서, 전자 온도는 5 eV 미만, 4.5 eV 미만, 4 eV 미만, 또는 3.5 eV 미만일 수 있다. 일부 실시예에서, 전자 온도는 3.0 eV 내지 3.5 eV, 3.5 eV 내지 4.0 eV, 또는 4.0 eV 내지 4.5 eV일 수 있다. 플라즈마는 약 1 × 1011/㎤ 내지 약 1 × 1013/㎤ 또는 이?塤? 높은 밀도를 가질 수 있다.
또한, 플라즈마 프로세싱 챔버(550)에서, 기판(558)(예컨대, 웨이퍼)을 지지하고 가열하기 위한 상부 플레이트(554) 맞은 편(opposite)에 기판 홀더(552)가 제공된다. 기판 홀더(552)는 기판(525)을 가열하기 위한 히터(heater)(557)를 포함하고, 히터(557)는 저항성 히터가 될 수 있다. 대안적으로, 히터(557)는 램프 히터 또는 임의의 다른 타입의 히터가 될 수 있다. 또한, 플라즈마 프로세싱 챔버(550)는 플라즈마 프로세싱 챔버(550)의 바닥부 및 진공 펌프(555)에 접속된 배기 라인(553)을 포함한다.
플라즈마 처리 시스템(510)은, 기판(558)으로 인출되는 플라즈마를 생성하고 그리고/또는 이온의 에너지를 제어하기 위해 기판 홀더(552) 및 기판(558)을 바이어스하도록 구성되는 기판 바이어스 시스템(556)을 더 포함한다. 기판 바이어스 시스템(556)은 기판 홀더(552)에 전력을 연결하도록 구성되는 기판 전원을 포함한다. 기판 전원은 RF 생성기 및 임피던스 매치 네트워크를 포함한다. 기판 전원은 기판 홀더(552) 내의 전극에 전압을 가함으로써 기판 홀더(552)에 전력을 연결하도록 구성된다. RF 바이어스를 위한 통상적인 주파수는 약 0.1 MHz 내지 약 100 MHz 범위, 및 13.56 MHz가 될 수 있다. 일부 실시예에서, RF 바이어스는 1 MHz 미만, 예컨대 0.8 MHz 미만, 0.6 MHz 미만, 0.4 MHz 미만, 또는 0.2 MHz 미만이 될 수 있다. 일 실시예에서, RF 바이어스는 약 0.4 MHz가 될 수 있다. 대안적으로, RF 전력은 다수의 주파수로 전극에 인가될 수 있다. 기판 바이어스 시스템(556)은, 0 W 내지 100 W, 100 W 내지 200 W, 200 W 내지 300 W, 300 W 내지 400 W, 또는 400 W 내지 500 W가 될 수 있는 RF 바이어스 전력을 공급하도록 구성된다. 일부 실시예에서, RF 바이어스 전력은 예컨대 100 W 미만, 50 W 미만, 또는 25 W 미만이 될 수 있다. 플라즈마 프로세싱을 위한 RF 바이어스 시스템은 통상의 기술자들에게 잘 알려져 있다. 또한, 기판 바이어스 시스템(556)은 기판 홀더(552)에 -5 kV 내지 +5 kV의 DC 바이어스를 공급할 수 있는 DC 전압 생성기를 포함한다.
기판 바이어스 시스템(556)은 또한 RF 바이어스 전력의 펄싱(pulsing)을 선택적으로 제공하도록 구성된다. 펄싱 주파수는 1 Hz보다 큰, 예컨대 2 Hz, 4 Hz, 6 Hz, 8 Hz, 10 Hz, 20 Hz, 30 Hz, 50 Hz가 되거나, 이보다 더 크게 될 수 있다. 통상의 기술자는 기판 바이어스 시스템(556)의 전력 레벨이 프로세싱되는 기판의 사이즈와 관련되어 있음을 알 수 있을 것이다. 예컨대, 300 mm Si 웨이퍼는 프로세싱 중에 200 mm 웨이퍼보다 더 많은 전력 소비를 필요로한다.
계속 도 4를 참조하면, 제어기(599)는 플라즈마 프로세싱 시스템(510)을 제어하도록 구성된다. 제어기(599)는, 마이크로프로세서, 메모리, 및 플라즈마 프로세싱 시스템(510)의 입력과 통신하고 작동시키는(activate) 것뿐만 아니라 플라즈마 프로세싱 시스템(510)으로부터의 출력을 모니터링하기에 충분할 제어 전압을 생성할 수 있는 디지털 I/O 포트를 포함할 수 있다. 또한, 제어기(599)는 플라즈마 프로세싱 챔버(550), 진공 펌프(555), 히터(557), 기판 바이어스 시스템(556), 및 마이크로파 전원(561)에 연결되어 정보를 교환한다. 메모리에 저장된 프로그램은 저장된 프로세스 레시피에 따라 플라즈마 프로세싱 시스템(510)의 전술한 콤포넌트를 제어하기 위해 사용된다. 제어기(599)의 일 실시예는 유닉스(UNIX) 기반 워크스테이션이다. 대안적으로, 제어기(599)는 범용 컴퓨터, 디지털 신호 프로세싱 시스템 등으로서 구현될 수 있다.
도 5는 본 발명의 다른 실시형태에 따른 기판을 프로세싱하기 위한 RLSA™ 플라즈마를 포함하는 마이크로파 플라즈마 프로세싱 시스템의 개략적 다이어그램이다. 도 5에 도시된 바와 같이, 플라즈마 프로세싱 시스템(10)은 플라즈마 프로세싱 챔버(20)(진공 챔버), 안테나 유닛(50), 및 기판 홀더(21)를 포함한다. 플라즈마 프로세싱 챔버(20)의 내측은 플라즈마 가스 공급 유닛(30) 아래에 위치한 플라즈마 생성 영역(R1)과 기판 홀더(21) 위의 플라즈마 확산 영역(R2)으로 대략 구획된다. 플라즈마 생성 영역(R1)에서 생성된 플라즈마는 수(several) 전자 볼트(eV)의 전자 온도를 가질 수 있다. 막 형성 프로세스가 수행되는 플라즈마 확산 영역(R2) 내로 플라즈마가 확산될 때, 기판 홀더(21) 부근의 플라즈마의 전자 온도는 약 2 eV보다 낮은 값으로 떨어질 수 있다. 기판 홀더(21)는 플라즈마 프로세싱 챔버(20)의 바닥부 상의 중심에 위치하고 기판(W)을 지지하기 위한 기판 홀더로 기능한다. 기판 홀더(21)의 내측에는 절연 부재(21a), 냉각 재킷(21b), 및 기판 온도를 제어하기 위한 온도 제어 유닛(미도시)이 제공된다.
플라즈마 프로세싱 챔버(20)의 상부는 개방되어 있다. 플라즈마 가스 공급 유닛(30)은 기판 홀더(21)의 맞은 편에 배치되고 O 링(미도시)과 같은 실링 부재를 통해 플라즈마 프로세싱 챔버(20)의 상부에 부착된다. 유전체 윈도우(dielectric window)로서도 기능할 수 있는 플라즈마 가스 공급 유닛(30)은 알루미늄 산화물 또는 석영 등의 물질로 만들어질 수 있고 평평한 표면을 갖는다. 플라즈마 가스 공급 유닛(30)의 평평한 표면 상에 기판 홀더(21)의 맞은 편에 복수의 가스 공급 구멍(31)이 제공된다. 복수의 가스 공급 구멍(31)은 가스 유로(gas flow channel)(32)를 통해 플라즈마 가스 공급 포트(33)와 연통한다(communicate). 플라즈마 가스 공급 소스(34)는, 플라즈마 가스, 예컨대 아르곤(Ar) 가스, 또는 다른 불활성 가스를 플라즈마 가스 공급 포트(33)에 제공한다. 이어서, 플라즈마 가스는 복수의 가스 공급 구멍(31)을 통해 플라즈마 생성 영역(R1)으로 균일하게 공급된다.
플라즈마 프로세싱 시스템(10)은 플라즈마 생성 영역(R1)과 플라즈마 확산 영역(R2) 사이의 플라즈마 프로세싱 챔버(20) 중앙에 위치되는 프로세스 가스 공급 유닛(40)을 더 포함한다. 프로세스 가스 공급 유닛(40)은 도전성 물질, 예컨대 마그네슘(Mg) 또는 스테인레스 강을 포함하는 알루미늄 합금으로 만들어질 수 있다. 플라즈마 가스 공급 유닛(30)과 마찬가지로, 프로세스 가스 공급 유닛(40)의 평평한 표면 상에 복수의 가스 공급 구멍(41)이 제공된다. 프로세스 가스 공급 유닛(40)의 평평한 표면은 기판 홀더(21)의 맞은 편에 배치된다.
플라즈마 프로세싱 챔버(20)는 플라즈마 프로세싱 챔버 (20)의 하부에 접속된 배기 라인(26), 배기 라인(26)을 압력 제어기 밸브(28) 및 진공 펌프(29)에 접속하는 진공 라인(27)을 더 포함한다. 압력 제어기 밸브(28)는 플라즈마 프로세싱 챔버(20) 내의 원하는 가스 압력을 달성하는데 사용될 수 있다.
프로세스 가스 공급 유닛(40)의 평면도가 도 6에 도시되어 있다. 이 도면에 도시된 바와 같이, 격자형 가스 유로(42)가 프로세스 가스 공급 유닛(40) 내에 형성된다. 격자형 가스 유로(42)는 수직 방향으로 형성된 복수의 가스 공급 구멍 (41)의 상단과 연통한다. 복수의 가스 공급 구멍(41)의 하부는 기판 홀더(21)를 향하는 개구이다. 복수의 가스 공급 구멍(41)은 격자 패턴화된 가스 유로(42)를 통해 프로세스 가스 공급 포트(43)와 연통한다.
또한, 복수의 개구(44)가 수직 방향으로 프로세스 가스 공급 유닛(40)을 통과하도록, 프로세스 가스 공급 유닛(40) 내에 복수의 개구(44)가 형성된다. 복수의 개구(44)는 플라즈마 가스, 예컨대 아르곤(Ar) 가스, 헬륨(He) 가스, 또는 다른 불활성 가스를 기판 홀더(21) 위의 플라즈마 확산 영역(R2)으로 도입한다. 도 6에 도시된 바와 같이, 복수의 개구(44)는 인접한 가스 유로(42) 사이에 형성된다. 프로세스 가스는 3개의 분리된 프로세스 가스 공급 소스(45 내지 47)로부터 프로세스 가스 공급 포트(43)로 공급될 수 있다. 프로세스 가스 공급 소스(45 내지 47)는 H2 가스, O2 가스, 및 아르곤 가스를 공급할 수 있다. 그러나, 다른 가스들이 사용될 수 있다.
프로세스 가스는 격자형 가스 유로(42)를 통해 흐르고 복수의 가스 공급 구멍(41)을 통해 플라즈마 확산 영역(R2)으로 균일하게 공급된다. 플라즈마 프로세싱 시스템(10)은 프로세스 가스의 공급을 제어하기 위한 4개의 밸브(V1-V4) 및 4개의 질량 유량 제어기(MFC1-MFC4)를 더 포함한다.
외부 마이크로파 생성기(55)는 동축 도파관(54)을 통해 안테나 유닛(50)으로 미리 결정된 주파수, 예컨대 2.45 GHz의 마이크로파를 제공한다. 동축 도파관(54)은 내부 도체(54B) 및 외부 도체(54A)를 포함할 수 있다. 마이크로파 생성기(55)로부터의 마이크로파는, 플라즈마 생성 영역(R1)에서의 플라즈마 가스 공급 유닛(30) 바로 아래에 전계를 생성하여, 차례로 플라즈마 프로세싱 챔버(20) 내의 프로세스 가스의 여기를 유발한다.
도 7은 안테나 유닛(50)의 부분적 단면도를 도시한다. 이 도면에 도시된 바와 같이, 안테나 유닛(50)은 편평한 안테나 본체(51), 방사상 라인 슬롯 플레이트(52), 및 마이크로파의 파장을 단축시키는 유전체 플레이트(53)를 포함할 수 있다. 편평한 안테나 본체(51)는 개방된 하부 표면을 갖는 원형상을 가질 수 있다. 편평한 안테나 본체(51) 및 방사상 라인 슬롯 플레이트(52)는 도전성 물질로 만들어질 수 있다.
방사상 라인 슬롯 플레이트(52)에는 원형 편파(circularly polarized wave)를 생성하기 위해 복수의 슬롯(56)이 제공된다. 복수의 슬롯(56)은 각 슬롯 사이에 작은 간극을 갖는 실질적으로 T자 형상으로 배열된다. 복수의 슬롯(56)은 원주 방향을 따라 동심원 패턴 또는 나선형 패턴으로 배열된다. 슬롯(56a, 56b)이 서로 직교하기 때문에, 2개의 직교하는 편파 성분을 포함하는 원 편파가 방사상 라인 슬롯 플레이트(52)로부터 평면파로서 방사된다.
유전체 플레이트(53)는 방사상 라인 슬롯 플레이트(52)와 편평한 안테나 본체(51) 사이에 위치하는 저 손실 유전체 물질, 예컨대 알루미늄 산화물(Al2O3) 또는 질화규소(Si3N4)로 만들어질 수 있다. 방사상 라인 슬롯 플레이트(52)는 실링 부재(미도시)를 사용하여 플라즈마 프로세싱 챔버(20) 상에 장착되어, 방사상 라인 슬롯 플레이트(52)가 커버 플레이트(23)와 밀착될 수 있다. 커버 플레이트(23)는 플라즈마 가스 공급 유닛(30)의 상부 표면 상에 위치하고 알루미늄 산화물(Al2O3) 등의 마이크로파 투과성 유전체 물질로 형성된다.
외부 고주파 전원(22)은 매칭 네트워크(25)를 통해 기판 홀더(21)에 전기적으로 접속된다. 외부 고주파 전원(external high-frequency power supply source)(22)은 기판(W)으로 이동되는(drawn) 플라즈마 내의 이온의 에너지를 제어하기 위해 미리 결정된 주파수, 예컨대 13.56 MHz의 RF 바이어스 전력을 생성한다. 전원(22)은 또한 RF 바이어스 전력의 펄싱(pulsing)을 선택적으로 제공하도록 구성된다. 펄싱 주파수는 1 Hz보다 큰, 예컨대 2 Hz, 4 Hz, 6 Hz, 8 Hz, 10 Hz, 20 Hz, 30 Hz, 50 Hz가 되거나, 이보다 더 크게 될 수 있다. 전원(22)은, 0 W 내지 100 W, 100 W 내지 200 W, 200 W 내지 300 W, 300 W 내지 400 W, 또는 400 W 내지 500 W의 RF 바이어스 전력을 공급하도록 구성된다. 통상의 기술자는 전원(22)의 전력 레벨이 프로세싱되는 기판의 사이즈와 관련되어 있음을 알 수 있을 것이다. 예컨대, 300 mm Si 웨이퍼는 프로세싱 중에 200 mm 웨이퍼보다 더 많은 전력 소비를 필요로한다. 플라즈마 프로세싱 시스템(10)은 기판 홀더(21)에 -5 kV 내지 +5 kV의 DC 전압 바이어스를 공급할 수 있는 DC 전압 생성기(35)를 더 포함한다.
게르마늄 함유 반도체 디바이스 및 그 형성 방법이 다양한 실시형태로 개시되었다. 본 발명의 실시형태들의 상기 설명은 예시 및 설명을 위해 제시되었다. 상기 설명은 본 발명을 총망라하는 것 또는 개시된 정확한 형태에 본 발명을 제한하는 것을 의도하지 않는다. 이 설명과 후술되는 청구범위는 설명만을 목적으로 사용되고 제한으로 간주되지 않는 용어들을 포함한다. 관련 기술 분야의 당업자는 상기 교시에 비추어 많은 수정 및 변형이 가능함을 알 수 있다. 통상의 기술자는 도면에 도시된 다양한 콤포넌트에 대한 다양한 등가 조합 및 대체를 인식 할 것이다. 따라서, 본 발명의 범위는 이 상세한 설명에 의해서가 아니라 오히려 본 명세서에 첨부된 청구항들에 의해 제한되는 것으로 의도된다.

Claims (20)

  1. 게르마늄 함유 반도체 디바이스를 형성하는 방법에 있어서,
    게르마늄 함유 기판을 제공하는 단계;
    상기 게르마늄 함유 기판 상에 알루미늄 함유 확산 장벽 층을 성막하는 단계;
    상기 알루미늄 함유 확산 장벽 층 상에 하이 k 층을 성막하는 단계; 및
    상기 게르마늄 함유 기판의 산화를 회피하면서 상기 하이 k 층의 등가 산화물 두께(EOT: equivalent oxide thickness)를 감소시키기 위해 원자 산소에 상기 하이 k 층을 노출시키는 단계
    를 포함하는, 게르마늄 함유 반도체 디바이스를 형성하는 방법.
  2. 제1항에 있어서,
    상기 노출시키는 단계는 플라즈마 여기 산화 가스에 상기 하이 k 층을 노출시키는 단계를 포함하는 것인, 게르마늄 함유 반도체 디바이스를 형성하는 방법.
  3. 제2항에 있어서,
    상기 플라즈마 여기 산화 가스는 O2 및 선택적으로 불활성 가스로 구성되는 것인, 게르마늄 함유 반도체 디바이스를 형성하는 방법.
  4. 제1항에 있어서,
    상기 게르마늄 함유 기판은 Ge 또는 SiGe를 포함하는 것인, 게르마늄 함유 반도체 디바이스를 형성하는 방법.
  5. 제1항에 있어서,
    상기 알루미늄 함유 확산 장벽 층은 알루미늄 산화물, 알루미늄 산질화물, 알루미늄 질화물, 또는 이들의 조합을 포함하는 것인, 게르마늄 함유 반도체 디바이스를 형성하는 방법.
  6. 제1항에 있어서,
    상기 하이 k 층은 하프늄, 지르코늄, 티타늄, 희토류 원소, 또는 이들의 조합을 포함하는 것인, 게르마늄 함유 반도체 디바이스를 형성하는 방법.
  7. 제1항에 있어서,
    상기 하이 k 층은 하프늄의 산화물, 지르코늄의 산화물, 티타늄의 산화물, 희토류 원소의 산화물, 또는 이들의 조합을 포함하는 것인, 게르마늄 함유 반도체 디바이스를 형성하는 방법.
  8. 제1항에 있어서,
    상기 하이 k 층의 EOT는 상기 원자 산소에 상기 하이 k 층이 노출된 후에 0.7 nm보다 작은 것인, 게르마늄 함유 반도체 디바이스를 형성하는 방법.
  9. 제1항에 있어서,
    상기 알루미늄 함유 확산 장벽 층의 물리적 두께는 약 1 nm이고, 상기 하이 k 층의 물리적 두께는 약 3 nm인 것인, 게르마늄 함유 반도체 디바이스를 형성하는 방법.
  10. 제1항에 있어서,
    상기 하이 k 층을 성막하는 단계는,
    원자 층 성막의 제1 복수의 사이클을 수행함으로써 상기 게르마늄 함유 기판의 표면 상에 제1 물질의 적어도 하나의 제1 단분자층(monolayer)을 형성하는 단계;
    그 후에, 제1 불활성 대기 하에 제1 온도에서, 상기 형성된 제1 물질의 적어도 하나의 제1 단분자층을 어닐링하는 단계;
    그 후에, 원자 층 성막의 제2 복수의 사이클을 수행함으로써 제2 물질의 적어도 하나의 제2 단분자층을 형성 - 상기 형성된 제2 물질의 적어도 하나의 제2 단분자층은 상기 어닐링된 제1 물질의 적어도 하나의 제1 단분자층 위에 적어도 부분적으로 놓임 - 하는 단계; 및
    그 후에, 제2 불활성 대기 하에 제2 온도에서, 상기 형성된 제2 물질의 적어도 하나의 제2 단분자층을 어닐링하는 단계
    를 포함하는 것인, 게르마늄 함유 반도체 디바이스를 형성하는 방법.
  11. 게르마늄 함유 반도체 디바이스에 있어서,
    게르마늄 함유 기판;
    상기 게르마늄 함유 기판 상의 알루미늄 함유 확산 장벽 층; 및
    상기 알루미늄 함유 확산 장벽 층 상의 하이 k 층
    을 포함하고,
    상기 하이 k 층은 상기 게르마늄 함유 기판의 산화를 회피하면서 상기 하이 k 층의 등가 산화물 두께(EOT)를 감소시키기 위해 원자 산소에 노출되어 있는 것인, 게르마늄 함유 반도체 디바이스.
  12. 제11항에 있어서,
    상기 원자 산소는 산화 가스를 플라즈마 여기시킴으로써 생성되는 것인, 게르마늄 함유 반도체 디바이스.
  13. 제12항에 있어서,
    상기 산화 가스는 O2 및 선택적으로 불활성 가스로 구성되는 것인, 게르마늄 함유 반도체 디바이스.
  14. 제11항에 있어서,
    상기 게르마늄 함유 기판은 Ge 또는 SiGe를 포함하는 것인, 게르마늄 함유 반도체 디바이스.
  15. 제11항에 있어서,
    상기 알루미늄 함유 확산 장벽 층은 알루미늄 산화물, 알루미늄 산질화물, 알루미늄 질화물, 또는 이들의 조합을 포함하는 것인, 게르마늄 함유 반도체 디바이스.
  16. 제11항에 있어서,
    상기 하이 k 층은 하프늄, 지르코늄, 티타늄, 희토류 원소, 또는 이들의 조합을 포함하는 것인, 게르마늄 함유 반도체 디바이스.
  17. 제11항에 있어서,
    상기 하이 k 층은 하프늄의 산화물, 지르코늄의 산화물, 티타늄의 산화물, 희토류 원소의 산화물, 또는 이들의 조합을 포함하는 것인, 게르마늄 함유 반도체 디바이스.
  18. 제11항에 있어서,
    상기 하이 k 층의 EOT는 상기 원자 산소 노출 후에 0.7 nm보다 작은 것인, 게르마늄 함유 반도체 디바이스.
  19. 제11항에 있어서,
    상기 알루미늄 함유 확산 장벽 층의 물리적 두께는 약 1 nm이고, 상기 하이 k 층의 물리적 두께는 약 3 nm인 것인, 게르마늄 함유 반도체 디바이스.
  20. 제11항에 있어서,
    상기 하이 k 층은,
    원자 층 성막의 제1 복수의 사이클을 수행함으로써 상기 게르마늄 함유 기판의 표면 상에 제1 물질의 적어도 하나의 제1 단분자층(monolayer)을 형성하는 것;
    그 후에, 제1 불활성 대기 하에 제1 온도에서, 상기 형성된 제1 물질의 적어도 하나의 제1 단분자층을 어닐링하는 것;
    그 후에, 원자 층 성막의 제2 복수의 사이클을 수행함으로써 제2 물질의 적어도 하나의 제2 단분자층을 형성 - 상기 형성된 제2 물질의 적어도 하나의 제2 단분자층은 상기 어닐링된 제1 물질의 적어도 하나의 제1 단분자층 위에 적어도 부분적으로 놓임 - 하는 것; 및
    그 후에, 제2 불활성 대기 하에 제2 온도에서, 상기 형성된 제2 물질의 적어도 하나의 제2 단분자층을 어닐링하는 것
    에 의해 성막되는 것인, 게르마늄 함유 반도체 디바이스.
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