KR101639464B1 - 유효 산화물 두께가 감소된 하이-ｋ게이트 스택의 형성 방법 - Google Patents

유효 산화물 두께가 감소된 하이-ｋ게이트 스택의 형성 방법 Download PDF

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Abstract

반도체 디바이스를 위한 유효 산화물 두께(EOT)가 감소된 하이-k 게이트 스택을 형성하기 위한 방법이 제공된다. 본 방법은, 실리콘 함유 기판을 제공하는 단계, 상기 실리콘 함유 기판 상에, 제1 등가 산화물 두께를 갖는 계면층을 형성하는 단계, 상기 계면층 상에 제1 하이-k 막을 증착시키는 단계, 및 상기 제1 등가 산화물 두께 이하인 제2 등가 산화물 두께를 갖는 변형 계면층을 형성하는 온도에서, 상기 제1 하이-k 막과 상기 계면층을 열 처리하는 단계를 포함한다. 본 방법은, 상기 변형 계면층 상에 제2 하이-k 막을 증착시키는 단계를 더 포함한다. 일 실시예에 따르면, 제1 하이-k 막은 란타넘 산화물을 포함하고, 제2 하이-k 막은 하프늄 실리케이트를 포함한다.

Description

유효 산화물 두께가 감소된 하이-ｋ게이트 스택의 형성 방법{METHOD FOR FORMING A HIGH-K GATE STACK WITH REDUCED EFFECTIVE OXIDE THICKNESS}
본 발명은, 고 유전 상수(하이-k) 막을 반도체 제조에 집적화시키는 분야에 관한 것으로, 보다 자세하게는 하이-k 게이트 유전체 스택에서 유효 산화물 두께(effective oxide thickness; EOT)를 감소시키는 방법에 관한 것이다.
마이크로일렉트로닉스의 최근의 진보는, 논리 애플리케이션용 게이트 유전체 스택에서 하이-k 막을 사용하는 것을 포함했다. 디바이스의 신뢰성을 향상시키고, 게이트 전극으로부터 트랜지스터 채널로의 전자 누설을 감소시키기 위하여, 반도체 트랜지스터 기술은, 게이트 유전체층의 물리적 두께를 증가시키도록 하는 고 유전 상수(하이-k) 재료를 도입하고 있다. SiO2의 유전 상수(k~3.9)보다 큰 유전 상수를 특징으로 하는 유전체 재료를 통상 하이-k 재료들로 칭한다. 금속 산화물 전계 효과 트랜지스터(metal-oxide field effect transistor, MOSFET)에서 사용하기 위한 하이-k 막을 요하는 초기 동기는, 막 커패시턴스를 감소시키지 않고 단순히 누설 전류를 감소시키는 것이었다. 또한, 많은 애플리케이션을 위하여, 하이-k 막은 약 1nm의 물리적 두께, Tox를 갖는 SiO2 층의 전기적 등가물을 가질 필요가 있다.
하이-k 막과 하지(underlying) 기판 사이의 얇은 유전체 계면층의 존재는, 계면 상태 특성을 보존하고, 양호한 전기적 특성을 갖는 계면을 형성하는 데 상당히 유익할 수도 있다. 계면층의 품질은, 계면층이 트랜지스터의 채널에 직접적으로 연결되어 있기 때문에, 디바이스 성능에 영향을 미칠 수 있다. 그러나, 계면층의 존재는 게이트 스택의 전체 유전 상수를 낮추게 하고, 따라서 계면층이 얇아야 할 필요가 있을 수도 있다.
많은 하이-k 막은, 하이-k 막의 증착 동안 및/또는 증착 후(post-deposition) 어닐링 동안, 하이-k 막과 Si 기판 사이의 두꺼운 계면의 SiO2 층의 성장을 촉매 반응으로 촉진시키고, 이로써 Tox를 허용 불가능한 레벨로 증가시킬 수 있다. MOSFET에서의 SiO2 게이트 유전체를 하이-k 막으로 대체시키기 위하여 약 1 nm의 총 SiO2 두께에 대응하는 커패시턴스가 필요한 경우, 원하는 하이-k 막과 연속하는 그러한 로우-k 반응층들이 하이-k 막의 이점을 빠르게 무효로 할 수 있다.
따라서, 반도체 디바이스로의 하이-k 막의 집적화와 연관된 이들 및 다른 문제점들을 해결하기 위하여 추가적인 개발이 요구된다.
유효 산화물 두께(EOT)가 감소된 하이-k 게이트 스택을 형성하는 방법이 제공된다.
본 발명의 실시예에 따르면, 반도체 디바이스용 게이트 유전체 스택을 형성하기 위한 방법이 제공된다. 본 방법은, 실리콘 함유 기판을 제공하는 단계, 및 상기 실리콘 함유 기판 상에 제1 등가 산화물 두께를 갖는 계면층을 형성하는 단계를 포함한다. 본 방법은 또한, 상기 계면층 상에 제1 하이-k 막을 증착시키는 단계, 및 상기 제1 등가 산화물 두께 이하인 제2 등가 산화물 두께를 갖는 변형(modified) 계면층을 형성하는 온도에서, 상기 제1 하이-k 막과 상기 계면층을 열 처리하는 단계를 더 포함한다. 본 방법은, 상기 변형 계면층 상에 제2 하이-k 막을 증착시키는 단계를 더 포함한다.
본 발명의 실시예에 따르면, 반도체 디바이스용 게이트 유전체 스택을 형성하는 방법이 제공된다. 본 방법은, 실리콘 함유 기판을 제공하는 단계, 및 상기 실리콘 함유 기판 상에 제1 등가 산화물 두께를 갖는 실리콘 산화물 계면층을 형성하는 단계를 포함한다. 본 방법은, 실리콘 산화물 계면층 상에 희토류계 제1 하이-k 막을 증착시키는 단계, 및 상기 제1 등가 산화물 두께 이하인 제2 등가 산화물 두께를 갖는 변형 계면층을 형성하는 온도에서, 상기 희토류계 제1 하이-k 막과 상기 계면층을 열 처리하는 단계를 더 포함한다. 본 방법은, 상기 변형 계면층 상에 하프늄-산소계 하이-k 막을 증착시키는 단계, 및 상기 하프늄-산소계 하이-k 막의 두께의 적어도 일부를 선택적으로 질화시키는 단계를 더 포함한다.
본 발명의 다른 실시예에 따르면, 본 방법은, 실리콘 함유 기판을 제공하는 단계, 및 상기 실리콘 함유 기판 상에 제1 등가 산화물 두께를 갖는 실리콘 산화물 계면층을 형성하는 단계를 포함한다. 본 방법은, 상기 실리콘 산화물 계면층 상에 란타넘 산화물 제1 하이-k 막을 증착시키는 단계, 및 상기 제1 등가 산화물 두께 이하인 제2 등가 산화물 두께를 갖는 변형 계면층을 형성하는 온도에서, 상기 란타넘 산화물 제1 하이-k 막과 상기 실리콘 산화물 계면층을 열 처리하는 단계를 더 포함한다. 본 방법은, 상기 변형 계면층 상에 제2 하이-k 막을 증착시키는 단계, 및 상기 제2 하이-k 막의 두께의 적어도 일부를 선택적으로 질화시키는 단계를 더 포함한다.
본 발명의 보다 완벽한 이해와 그 수반되는 많은 이점들은, 첨부된 도면들과 함께 고려하여 다음의 상세한 설명을 참조함으로써 보다 잘 이해되게 될 때, 용이하게 획득될 것이다.
도 1a 내지 도 1l은 본 발명의 실시예에 따른, EOT가 감소된 하이-k 게이트 스택을 형성하는 단면도를 개략적으로 도시한다.
도 2a는 본 발명의 실시예들에 따른, 란타넘 산화물 하이-k 막들의 상이한 두께들과 HfSiON 막들을 포함하는 하이-k 게이트 스택들에 대한 EOT의 함수로서 누설 전류(Jg)를 도시한다.
도 2b는 본 발명의 실시예들에 따른, 란타넘 산화물 하이-k 막들의 상이한 두께들과 HfSiON 막들을 포함하는 하이-k 게이트 스택들에 대한 플랫 밴드 전압(flat band voltage, Vfb)의 함수로서 EOT를 도시한다.
도 3a는, 본 발명의 실시예에 따른, HfSiON 막들과, HfSiON 막들의 증착 전에, 상이한 온도들에서 열 처리된 란타넘 산화물 하이-k 막들을 포함하는 하이-k 게이트 스택들에 대한 EOT의 함수로서 Jg를 도시한다.
도 3b는, 본 발명의 실시예에 따른, HfSiON 막들과, HfSiON 막들의 증착 전에, 상이한 온도들에서 열 처리된 란타넘 산화물 하이-k 막들을 포함하는 하이-k 게이트 스택들에 대한 Vfb의 함수로서 EOT를 도시한다.
도 4는 본 발명의 실시예에 따른, EOT가 감소된 하이-k 게이트 스택을 형성하는 처리 흐름도이다.
도 5는 본 발명의 실시예들에 따른, EOT가 감소된 하이-k 게이트 스택을 형성하기 위한 진공 처리 기구의 개략도이다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른, 기판 상에 하이-k 재료들을 증착시키기 위한 처리 시스템들을 도시한다.
반도체 제조를 위하여 낮은 EOT를 갖는 하이-k 게이트 스택들을 형성하는 방법이 다양한 실시예들에 개시되어 있다. EOT는, 하이-k계 MOS 디바이스의 성능과 SiO2계 MOS 디바이스의 성능을 비교하는 데 자주 사용되는 수이며, EOT는, 보다 두꺼운 하이-k 막과 동일한 게이트 커패시턴스를 획득하는 데 필요한 SiO2 게이트 유전체막의 두께를 나타낸다.
상술된 바와 같이, 많은 하이-k 막들은, 하이-k 막의 증착 동안 및/또는 증착후(post-deposition) 어닐링 동안, 하이-k 막과 Si 기판 사이의 두꺼운 계면의 SiO2 층의 성장을 촉매 반응으로 촉진시켜, Tox를 허용 불가능한 레벨까지 증가시켜 하이-k 막의 이점들을 빠르게 무효화시킬 수 있다. 본 발명자들은, 제2 하이-k 막을 증착시키기 전에, 게이트 스택에서의 계면층 상에 증착된 희토류계 제1 하이-k 막을 적절히 열 처리하는 것은, 하이-k 게이트 스택에 대하여 예상외로 EOT 스케일링(scaling)(EOT 감소)을 제공한다는 것을 인식하였다. 이것은, 적절한 열 처리를 갖지 않는 동일한 게이트 스택과 비교하여, 물리적으로는 더 두꺼우나 전자적으로는 더 얇은 하이-k 스택의 결과를 가져온다. 하이-k 게이트 스택은, 네가티브 캐리어 전계 효과 트랜지스터(negative carrier field effect transistor, NFET)에 대하여 바람직할 수도 있는, 더 낮은 플랫 밴드 전압(Vfb)으로의 시프트를 더 제공한다.
본 발명의 실시예에 따르면, 반도체 디바이스용 게이트 유전체 스택을 형성하는 방법이 제공된다. 본 방법은, 실리콘 함유 기판을 제공하는 단계, 상기 실리콘 함유 기판 상에 제1 등가 산화물 두께를 갖는 계면층을 형성하는 단계, 상기 계면층 상에 제1 하이-k 막을 증착시키는 단계, 및 상기 제1 등가 산화물 두께 이하인 제2 등가 산화물 두께를 갖는 변형 계면층을 형성하는 온도에서, 상기 제1 하이-k 막 및 상기 계면층을 열 처리하는 단계를 포함한다. 본 방법은 또한 상기 변형 계면층 상에 제2 하이-k 막을 증착시키는 단계를 더 포함한다. 본 발명의 일부 실시예들에 따르면, 제1 하이-k 막, 제2 하이-k 막, 또는 제1 및 제2 하이-k 막 모두는, 알칼리 토류 원소, 티타늄, 하프늄, 또는 희토류 원소, 또는 그 2 이상의 임의의 조합을 함유할 수 있다.
본 발명의 실시예에 따르면, 본 방법은, 실리콘 함유 기판을 제공하는 단계, 상기 실리콘 함유 기판 상에 제1 등가 산화물 두께를 갖는 계면층을 형성하는 단계, 상기 계면층 상에 희토류계 제1 하이-k 막을 증착시키는 단계, 및 상기 제1 등가 산화물 두께 이하인 제2 등가 산화물 두께를 갖는 변형 계면층을 형성하는 온도에서, 상기 희토류계 제1 하이-k 막 및 상기 계면층을 열 처리하는 단계를 포함한다. 본 방법은, 상기 변형 계면층 상에 제2 하이-k 막을 증착시키는 단계와, 상기 제2 하이-k 막의 두께의 적어도 일부를 선택적으로 질화시키는 단계를 더 포함한다.
당업자는, 여기서 설명된 특정 상세 사항 중 하나 이상을 갖지 않고, 또는 다른 대체물 및/또는 추가적인 방법들, 재료들, 또는 구성 요소들을 가지고 다양한 실시예들이 수행될 수도 있다는 것을 인식할 것이다. 다른 예들에서, 공지된 구조들, 재료들, 또는 동작들은, 본 발명의 다양한 실시예들의 태양들을 모호하게 하는 것을 방지하기 위하여, 여기에 상세히 도시되거나 설명되지 않는다. 마찬가지로, 설명을 위하여, 본 발명의 완전한 이해를 위하여 특정 수, 재료들 및 구성들을 여기에 나타낸다. 또한, 도면에 도시된 다양한 실시예들은 예시적인 표현이며, 반드시 치수대로 도시되지 않았다는 것이 이해된다.
본 명세서에 걸쳐 "일 실시예" 또는 "실시예" 라는 용어는, 실시예와 연관되어 설명된 특정 특징부, 구조, 재료 또는 특징이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미하고, 이들이 모든 실시예에서 존재한다는 것을 나타내지 않는다. 따라서, 이 명세서 전체에 걸쳐 다양한 곳에서의 "일 실시예에서" 또는 "실시예에서"라는 문구의 출현은, 본 발명의 동일한 실시예를 반드시 참조하는 것이 아니다.
도 1a 내지 도 1l은, 본 발명의 실시예에 따른, EOT가 감소된 하이-k 게이트 스택을 형성하는 단면도를 개략적으로 도시한다. 도 1a는, 계면층(104)을 포함하는 실리콘 함유 기판(102)을 개략적으로 도시한다. 기판(102)은, 예컨대 200 mm 기판, 300 mm 기판 또는 심지어 더 큰 기판인 임의의 크기일 수 있다. 일 실시예에 따르면, 기판(102)은, Si, 예컨대 결정 Si, 다결정 Si, 또는 비정질 Si를 함유할 수 있다. 일 예에서, 기판(102)은 인장 변형된 Si 층일 수 있다. 다른 실시예에 따르면, 기판(102)은 Ge 또는 SixGe1 -x 화합물을 함유할 수도 있고, 여기서 x는 Si의 원자 분율이고, 1-x는 Ge의 원자 분율이고, 0 < (1-x) < 1이다. 예시적인 SixGe1 -x 화합물들은, Si0 .1Ge0 .9, Si0 .2Ge0 .8, Si0 .3Ge0 .7, Si0 .4Ge0 .6, Si0 .5Ge0 .5, Si0.6Ge0.4, Si0 .7Ge0 .3, Si0 .8Ge0 .2, 및 Si0 .9Ge0 .1을 포함한다. 일 예에서, 기판(102)은, 완화된(relaxed) Si0 .5Ge0 .5 버퍼층 상에 증착된 압축 변형된 Ge 층 또는 인장 변형된 SixGe1 -x(x > 0.5)일 수 있다.
계면층(104)은, 실리콘 산화물(예컨대, SiOx, 여기서 x는 2 이하), 실리콘 질화물, 실리콘 산질화물, 또는 그 조합을 함유할 수 있다. 일 예에서, 계면층(104)은, 높은 이동성과 낮은 결함의 SiO2를 함유할 수 있다. 계면층(104)은, 약 5 옹스트롬과 약 15 옹스트롬 사이, 약 6 옹스트롬과 약 10 옹스트롬 사이, 예컨대 약 8 옹스트롬의 두께를 가질 수 있다. 계면층(104)은 청정한 기판(102) 상에 형성될 수도 있다. 기판(102)의 세정은, 희석된 플루오르화수소산(HF)을 함유하는 액체 조(liquid bath)에서, 또는 대안적으로 HF 가스상 에칭에 의하여 수행될 수도 있다. 희석된 HF 용액은 H20 : HF (예컨대, 50 :1) 혼합물일 수 있다. HF 세정 처리에 이어, 기판(102)을 초순수(de-ionized(D.I) water)로 씻어낼 수도 있다. 계면층(104)은, 자연 산화물층의 제거 후, 단결정 실리콘 기판(102)의 표면을 산화함으로써 형성된 화학적 산화물층을 포함할 수도 있다. 화학적 산화물층은, 예컨대 초순수(DI water)와 오존(O3)을 포함하는 수성 조(aqueous bath)에서 형성될 수도 있다. 화학적 산화물층은 고 순도를 가질 수 있고, 약 6 옹스트롬 내지 약 15 옹스트롬의 두께를 가질 수 있다. 화학적 산화물층은 단결정 실리콘 기판(102)의 하지(underlyung) 비산화부를 패시베이팅하고(passivate), 공기 노출시 자연 산화물 형성에 대한 장벽을 형성한다. 화학적 산화물층의 형성에 이어, 기판(102)은 수용액으로부터 제거되고, 예컨대 이소프로필 알콜 사용과 스핀 건조의 조합에 의하여 건조된다. 기판(102) 상의 화학적 산화물층의 존재는, 추가의 처리를 위하여 수용액으로부터 진공 처리 기구까지의 기판(102)의 전달시, 화학적 산화물층의 노출면에 대기 오염물들(예컨대, 유기 오염물들)이 형성되는(buildup) 것을 제한한다. 다른 실시예들에 따르면, 청정한 기판(102)이 진공 처리 기구에 전달되어, 진공 처리 기구에서 계면층(104)이 형성될 수도 있다.
도 1b는, 계면층(104) 상에 증착된 희토류계 제1 하이-k 막(106)을 개략적으로 도시한다. 희토류계 제1 하이-k 막(106)은, 이트륨(Y), 루테튬(Lu), 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 또는 이테르븀(Yb), 또는 그 2 이상의 임의의 조합들을 포함하는 산화물, 질화물, 또는 산질화물 막을 포함할 수 있다. 희토류 산화물 하이-k 막들의 예들은, 란타넘 산화물(La2O3), 루테튬 산화물(Lu2O3), 및 란타넘 루테튬 산화물(LaLuO3)을 포함한다. 희토류계 제1 하이-k 막(106)의 두께는, 예컨대 약 2 옹스트롬 내지 약 30 옹스트롬, 약 5 옹스트롬 내지 약 20 옹스트롬, 또는 약 5 옹스트롬 내지 약 10 옹스트롬일 수 있다. 희토류계 제1 하이-k 막(106)은, 예컨대 화학적 기상 증착(CVD), 원자층 증착(ALD), 플라즈마 강화 CVD(PECVD), 또는 플라즈마 강화 ALD(PEALD)에 의하여 증착될 수도 있다. 본 발명의 일 실시예에 따르면, ALD 또는 PEALD법들이, CVD 및 PECVD법에 비해, 통상 보다 우수한 균일성 및 원자 레벨 두께 제어 때문에 사용될 수도 있다.
본 발명의 일 실시예에 따르면, 제1 하이-k 막(106)은, 알칼리 토류 원소, 티타늄, 하프늄, 또는 희토류 원소 또는 그 2 이상의 임의의 조합을 함유할 수 있다. 일부 실시예들에 따르면, 제1 하이-k 막(106)은, 하이-k 막, 예컨대 산화물막, 질화물막, 또는 산질화물막을 형성할 수 있는, 원소의 주기율표로부터 선택된 원소를 함유할 수도 있다. 일 예에서, 하이-k 막을 형성할 수 있는 원소는, 계면층(104)과 반응하여 하이-k 막을 형성할 수도 있다.
도 1c에서, 화살표 108는 희토류계 제1 하이-k 막(106)과 계면층(104)을 열 처리하는 단계를 나타낸다. 본 발명의 실시예들에 따르면, 열 처리하는 단계는, 도 1d에 도시된 변형 계면층(110)을 형성하는 온도에서, 희토류계 제1 하이-k 막(106)과 계면층(104)을 가열시키는 단계를 포함한다. 변형 계면층(110)은, 도 1a에 도시된 계면층(104)의 등가 산화물 두께 이하인 등가 산화물 두께를 갖는다. 열 처리하는 단계는, 약 10초 내지 600초, 예컨대 약 300초의 기간 동안 수행될 수도 있다. 열 처리하는 단계는, 불활성 가스를 사용하거나 사용하지 않고, 실질적으로 산소가 없는 감소된 압력 조건 하에 수행될 수도 있다. 일 예에서, 열 처리하는 단계는, 불활성 분위기에서 0.1% 미만의 O2 가스와 100 Torr 미만의 압력에서 불활성 분위기에서 수행될 수도 있다. 일 예에서, 열 처리하는 단계는, 불활성 가스없이, 1 mTorr 미만, 0.1 mTorr 미만, 또는 0.01 mTorr 미만의 압력에서 수행될 수도 있다. 불활성 가스가 사용되는 경우, 불활성 가스는 N2 가스와 노블 가스들로부터 선택될 수도 있다. 불활성 가스를 사용하는 예시적인 열 처리 조건들은, 약 1 mTorr 내지 약 100 Torr의 범위, 또는 약 100 mTorr 내지 약 10 Torr의 범위의 불활성 가스 압력을 포함할 수도 있다. 그러나, 본 발명의 실시예들은, 다른 열 처리 조건들이 이용될 수도 있으므로, 이들 열 처리 조건들로 한정되지 않는다.
일 예에서, 기판(102)은 단결정 실리콘을 함유할 수도 있고, 계면층(104)은 SiO2를 함유할 수도 있고, 희토류계 제1 하이-k 막(106)은 La2O3를 함유할 수도 있고, 열 처리 온도는 900℃ 이상일 수도 있다. 그러나, 특정 계면층 상에 증착된 특정 희토류계 제1 하이-k 막(106)에 대하여 낮은 EOT가 달성되도록, 열 처리 온도가 선택될 수도 있다는 것이 이해되어야 한다.
도 1e는 변형 계면층(110) 상에 증착된 제2 하이-k 막(112)을 도시한다. 제2 하이-k 막(112)은, 예컨대 하프늄 산화물(HfO2), 하프늄 산질화물(HfON), 하프늄 실리케이트(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 지르코늄 산화물(ZrO2), 지르코늄 산질화물(ZrON), 지르코늄 실리케이트(ZrSiO), 지르코늄 실리콘 산질화물(ZrSiON), 하프늄 지르코늄 산화물(HfZrO2), 하프늄 지르코늄 산질화물(HfZrON), 하프늄 지르코늄 실리케이트(HfZrSiO), 또는 하프늄 지르코늄 실리콘 산질화물(HfZrSiON), 또는 그 2 이상의 조합을 포함하는 하프늄, 지르코늄, 또는 하프늄과 지르코늄을 함유할 수 있다. 제2 하이-k 막(112)의 두께는, 예컨대 약 10 옹스트롬 내지 약 100 옹스트롬, 약 15 옹스트롬 내지 약 50 옹스트롬, 또는 약 20 옹스트롬 내지 약 40 옹스트롬일 수 있다. 제2 하이-k 막(112)은, 예컨대 CVD, ALD, PECVD, 또는 PEALD에 의하여 증착될 수도 있다.
본 발명의 일 실시예에 따르면, 제2 하이-k 막(112)은, 알칼리 토류 원소, 티타늄, 하프늄, 지르코늄, 또는 희토류 원소, 또는 그 2 이상의 임의의 조합을 함유할 수도 있다.
본 발명의 일부 실시예들에 따르면, 제2 하이-k 막(112)의 두께의 적어도 일부가 질화될 수도 있다. 이러한 질화의 이점은, 제2 하이-k 막(112)의 향상된 확산 장벽 특성 및 보다 높은 유전 상수를 포함할 수 있다. 도 1f는, 질소 함유 가스의 열적 여기(thermal excitation) 및/또는 플라즈마 여기에 의하여 형성될 수도 있는 질화종(nitriding species)들(114)에의 제2 하이-k 막(112)의 노출을 도시한다. 질소 함유 가스의 예들은, 질소(N2), 암모니아(NH3), 하이드라진(N2H4), 및 C1-C10 알킬하이드라진 화합물들을 포함하나, 이들에 한정되지 않는다. 공통의 C1 및 C2 알킬하이드라진 화합물들은, 모노메틸-하이드라진(MeNHNH2), 1,1-디메틸-하이드라진(Me2NNH2), 및 1,2-디메틸-하이드라진(MeNHNHMe)을 포함한다. 다른 예들에서, 질소 함유 가스는, 예컨대 NO, NO2, 또는 N2O, 또는 그 조합과 같은, 산소 및 질소 함유 가스를 포함할 수도 있다. 도 1g는, 제2 하이-k 막(112)의 질화종들(114)에의 노출 후, 두께(117)를 갖는 질화 영역(116)을 도시한다. 다른 실시예들에 따르면, 도 1f에 도시된 질화 단계가 생략될 수도 있다.
도 1h는 제2 하이-k 막(112) 상에 증착된 게이트 전극(118)을 개략적으로 도시한다. 게이트 전극(118)은, 약 2nm 내지 약 40nm, 또는 약 3nm 내지 약 20nm의 두께를 가질 수 있고, 예컨대 W, WN, WSix, Al, Mo, Ta, TaN, TaSiN, HfN, HfSiN, Ti, TiN, TiSiN, Mo, MoN, Re, Pt, 또는 Ru를 함유할 수 있다. 도 1h에 도시되지 않았으나, 게이트 전극(118)은 다결정층, 산소 확산층, 또는 양쪽 모두로 더 덮힐 수도 있다. 대표적인 산소 확산 장벽들은, TiN, TaN, TaSiN, TiSiN 및 Ru를 함유하나, 비정질 실리콘에 한정되지 않는다.
본 발명의 실시예에 따르면, 도 1h에 도시된 막 구조는 더 처리되어, 표준 리소그래피 및 에칭법들을 이용하여 패터닝된 게이트 스택을 형성할 수도 있다. 예컨대, 포토리소그래피 기구는, 도 1h의 막 구조 상에 증착된 포토레지스트 재료(미도시)에 패턴을 촬상하는 데 사용될 수도 있다. 패턴은, 노광된 포토레지스트에 의하여 보호되지 않은 재료를 선택적으로 제거하는 후속 에칭 처리(예컨대, 플라즈마 에칭 처리) 동안 물리적 장벽을 제공한다. 도 1l은, 패터닝된 변형 계면층(120), 패터닝된 질화 영역(126)을 포함하는 패터닝된 제2 하이-k 막(122), 및 패터닝된 게이트 전극(128)을 포함하는 패터닝된 게이트 스택을 개략적으로 도시한다.
도 2a는, 본 발명의 실시예들에 따른, 란타넘 산화물 하이-k 막들의 상이한 두께들과 HfSiON 막들을 포함하는 하이-k 게이트 스택들에 대한 EOT의 함수로서 누설 전류(Jg)를 도시한다. 게이트 스택들은, Si 기판들 상에 SiO2 계면층들과, HfSiON 막들 상에 형성된 10 nm 두께의 TiN 게이트 전극막들을 더 포함했다. SiO2 계면층들은, 초순수(DI water)와 오존(O3)을 함유하는 수성 조에 형성된 화학적 산화물층들이었고, 0.6 nm ~ 1 nm의 추정 두께를 가졌다. 란타넘 산화물 하이-k 막들은, 305℃의 기판 히터 온도와 약 0.2 Torr 내지 약 0.6 Torr의 처리 압력에서, 디이소프로필 포름아미디네이트 란타넘(La(((iPr)2N)2CH)3) 및 O2 가스의 교대 노출을 이용하여 ALD에 의하여 SiO2 계면층들 상에 증착되었다. ALD 사이클수는 5 ~ 12에서 변했고, 란터넘 산화물 증착 레이트는 대략 0.8 nm/사이클인 것으로 추정되었다. HfSiON 막들은, HfSiO 막들을 증착시키고, 이어 HfSiO 막들을 플라즈마 여기된 질화 가스에 노출시켜 HfSiO 막들에 질소를 포함시킴으로써 형성되었다. HfSiO 막들은, 하프늄 3차(tert)-부톡사이드(Hf(OtBu)4), 테트라-에틸 오르소실리케이트(Si(OCH2CH3)4), 및 O2를 이용하여 화학적 기상 증착(CVD) 처리에 의하여 증착되었다. 도 2a는, SiO2 계면층들과 HfSiON 막들 사이의 얇은 란타넘 산화물 하이-k 막들의 존재가 EOT를 약 1.2 nm에서 약 1.25 nm ~ 1.3 nm로 증가시켰고, 누설 전류를 감소시켰다는 것을 도시한다. 란타넘 산화물 하이-k 막들이 유전체막들이기 때문에, EOT의 증가가 예측된다. 도 2a는 종래의 SiO2 게이트 유전체막에 대한 EOT의 함수로서 Jg를 더 도시한다.
도 2b는, 본 발명의 실시예들에 따른, 하지의 란타넘 산화물 하이-k 막들의 상이한 두께들과 HfSiON 막들을 포함하는 하이-k 게이트 스택들에 대한 플랫 밴드 전압(Vfb)의 함수로서 EOT를 도시한다. Vfb는 -0.5 V 에서 약 -0.8 V 내지 약 -0.9 V로 감소되었다.
도 3a는 본 발명의 실시예들에 따른, HfSiON 막들과, HfSiON 막들의 증착 전에 상이한 온도들에서 열 처리된 란타넘 산화물 하이-k 막들을 포함하는 하이-k 게이트 스택들에 대한 EOT의 함수로서 Jg를 도시한다. 도 3a는, 란타넘 산화물 하이-k 막들이 10 ALD 사이클들을 사용하여 증착되었고, 이어 700℃, 800℃, 900℃, 또는 1000℃의 온도들에서 1.5 Torr의 가스 압력에서 N2 가스에서 열 처리되었다는 것을 제외하고, 도 2a와 유사하다. 열 처리는, 란타넘 산화물 하이-k 막들과의 SiO2 계면층들의 상호 작용/반응에 의하여 변형 계면층들을 형성했다. 열 처리에 이어, 변형 계면층들 상에 HfSiON 막들이 증착되었고, HfSiON 막들 상에 TiN 막들이 증착되었다. 도 3a는, 700℃ 또는 800℃에서 란타넘 산화물 하이-k 막들을 열 처리하는 단계는, 아마도 실리콘 기판의 추가적인 산화로부터의 SiO2 계면층의 증가로 인하여, 하이-k 게이트 스택들의 EOT를 증가시켰다는 것을 도시한다.
도 3a는 또한, 란타넘 산화물 하이-k 막들과 계면층들이 900℃ 또는 1000℃에서 열 처리되었을 때, 변형 계면층들을 포함하는 하이-k 게이트 스택들의 EOT가 예상외로 감소되었다는 것을 도시한다. 특히, 900℃에서의 열 처리는 EOT를, 하이-k 게이트 스택들에서 란타넘 산화물 하이-k 막을 사용하지 않고 획득된 값들의 대략 이하의 값들로 감소시켰다. 1000℃에서의 열 처리는 또한 EOT를, 란타넘 산화물 하이-k 막을 사용하지 않고, 또는 900℃에서 열 처리된 란타넘 산화물 하이-k 막을 사용하는 경우에 획득된 값보다 ~0.1nm 낮은 약 1.1 nm의 값으로 감소시켰다. EOT의 예상외의 저하는, 란타넘 산화물 하이-k 막들의 SiO2 계면층들과의 반응, 및/또는 SiO2 계면층들의 적어도 일부의 진공 증발(vacuum evaporation) 때문일 수도 있다고 추측된다. 비교를 위하여, SiO2 계면층들 상의 HfSiON 증착 후에 900℃ 또는 1000℃에서 열 처리되었던 란타넘 산화물 하이-k 막들을 포함하는 하이-k 게이트 스택들은, 이러한 EOT 스케일링의 결과를 가져오지 않았다.
도 3b는 본 발명의 실시예들에 따른, HfSiON 막들과, HfSiON 막들의 증착 전에 상이한 온도들에서 열 처리된 란타넘 산화물 하이-k 막들을 포함하는 하이-k 게이트 스택들에 대한 Vfb의 함수로서 EOT를 도시한다. 도 3b는, HfSiON 막들과 TiN 막들의 증착 전에, 란타넘 산화물 하이-k 막들이 10 ALD 사이클들을 사용하여 증착되었고, 이어 700℃, 800℃, 900℃, 또는 1000℃의 온도에서 열 처리되었다는 점을 제외하고, 도 2b와 유사하다. Vfb는 -0.5 V 에서 약 -0.8 V 내지 약 -1 V로 감소되었다.
도 4는 본 발명의 실시예에 따른, EOT가 감소된 하이-k 게이트 스택을 형성하기 위한 처리 흐름도이다. 처리 단계들은 상기에 상세히 설명되었다. 처리 400은, 실리콘 함유 기판이 제공되는 402에서 시작한다. 일부 실시예들에 따르면, 기판은, 예컨대 결정 Si, 다결정 Si, 또는 비정질 Si를 함유할 수도 있다. 다른 실시예에 따르면, 기판은, Ge 또는 SixGe1 -x 화합물들을 함유할 수도 있고, 여기서 x는 Si의 원자 분율이고, 1-x는 Ge의 원자 분율이고, 0 < (1-x) <1 이다. 예시적인 SixGe1 -x 화합물들은 Si0 .1Ge0 .9, Si0 .2Ge0 .8, Si0 .3Ge0 .7, Si0 .4Ge0 .6, Si0 .5Ge0 .5, Si0.6Ge0.4, Si0 .7Ge0 .3, Si0 .8Ge0 .2, 및 Si0 .9Ge0 .1을 포함한다.
404에서, 실리콘 함유 기판 상에 계면층이 형성된다. 일부 실시예들에 따르면, 계면층은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 함유할 수 있다.
406에서, 계면층 상에 제1 하이-k 막이 증착된다. 제1 하이-k 막은, 이트륨(Y), 루테튬(Lu), 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 또는 이테르븀(Yb), 또는 그 2 이상의 임의의 조합을 포함하는 산화물, 질화물, 또는 산질화물을 함유할 수 있다. 희토류계 하이-k 막들의 예들은 란타넘 산화물(La2O3), 루테튬 산화물(Lu2O3), 및 란타넘 루테튬 산화물(LaLuO3)을 포함한다.
408에서, 제1 하이-k 막 및 계면층은, 계면층의 제1 EOT 이하인 제2 EOT를 갖는 변형 계면층을 형성하는 온도에서 열 처리된다. 일부 실시예들에 따르면, 열 처리하는 단계는, 실질적으로 산소가 없는 감소된 압력 조건 하의 상기 온도에서 제1 하이-k 막과 계면층을 가열하는 단계를 포함한다. 열 처리하는 단계는 제1 하이-k 막을 불휘발성 가스에 노출시키는 단계를 더 포함할 수도 있다.
410에서, 변형 계면층 상에 제2 하이-k 막이 증착된다. 본 발명의 일부 실시예들에 따르면, 제2 하이-k 막은, 하프늄 산화물, 하프늄 산질화물, 하프늄 실리케이트, 하프늄 실리콘 산질화물, 지르코늄 산화물, 지르코늄 산질화물, 지르코늄 실리케이트, 지르코늄 실리콘 산질화물, 하프늄 지르코늄 산화물, 하프늄 지르코늄 산질화물, 하프늄 지르코늄 실리케이트, 또는 하프늄 지르코늄 실리콘 산질화물, 또는 그 2 이상의 조합을 포함할 수 있다.
412에서, 제2 하이-k 막의 두께의 적어도 일부가 선택적으로 질화된다. 일 예에서, 질화된 제2 하이-k 막은 더 열 처리될 수도 있다. 열 처리 조건들은, 900℃ ~ 1000℃의 온도와, 소량의 O2(예컨대, 약 0.1% O2)를 선택적으로 포함하는 대략 1.5 Torr의 N2 가스 환경을 포함할 수 있다. 414에서, 제2 하이-k 막 또는 질화된 제2 하이-k 막 상에 게이트 전극이 증착되고, 게이트 전극막, 질화된 제2 하이-k 막, 및 변형 계면층을 패터닝함으로써 패터닝된 게이트 구조가 형성된다.
도 5는 본 발명의 실시예에 따른, EOT가 감소된 하이-k 게이트 스택을 형성하기 위한 진공 처리 기구의 개략도이다. 진공 처리 기구(500)는, 카세트 모듈들(501A 및 501B)과 기판 정렬 모듈(501C)을 포함하는 기판(웨이퍼) 전달 시스템(501)을 포함한다. 로드 록(load-lock) 챔버들(502A 및 502B)은 기판 전달 시스템(501)에 연결되어 있다. 기판 전달 시스템(501)은 대기압에서 유지되나, 불활성 가스로 퍼징함으로써 청정한 환경이 제공된다.
로드 록 챔버들(502A 및 502B)은 기판 전달 시스템(503)에 연결되어 있다. 기판 전달 시스템(503)은, 터보 분자 펌프(turbomolecular pump)(미도시)를 사용하여, 상당히 낮은 기저압(base pressure)(예컨대, 5 x 10-8 Torr 이하)에서 유지될 수도 있다. 기판 전달 시스템(503)은, 기판 전달 로봇을 포함하고, 가스 제거(degassing) 시스템들(504A 및 504D)에 연결되어 있고, 처리 시스템들(504B 및 504C)이 기판 상에 계면층을 형성하도록 구성될 수도 있다.
또한, 기판 전달 시스템(503)은 기판 핸들링 챔버(504E)를 통하여 기판 전달 시스템(505)에 연결되어 있다. 기판 전달 시스템(503)에서와 같이, 기판 전달 시스템(505)은, 터보 분자 펌프(미도시)를 사용하여, 상당히 낮은 기저압(예컨대, 5 x 10-8 Torr 이하)에서 유지될 수도 있다. 기판 전달 시스템(505)은 기판 전달 로봇을 포함한다. 기판 전달 시스템(505)에는, 기판 상에 희토류계 제1 하이-k 막을 증착시키도록 구성된 처리 시스템들(506D), 기판 상에 제2 하이-k 막을 증착시키도록 구성된 처리 시스템(506A), 막을 선택적으로 질화시키도록 구성된 처리 시스템(506C), 및 기판 상에 게이트 전극막을 증착시키 위한 처리 시스템(506B)이 연결되어 있다.
예컨대, 도 6a 및 도 6b에 도시된 처리 시스템(1) 또는 처리 시스템(2)은 진공 처리 기구(500)에서 처리 시스템들(506A 및 506D)로서 이용될 수도 있다. 처리 시스템(506C)은, 예컨대 일본 아카사카 소재의 도쿄 엘렉트론사의 슬롯 평면 안테나(slot plane antenna, SPA) 플라즈마 소스를 포함하는 플라즈마 처리 시스템을 포함한다. 슬롯 평면 안테나 플라즈마 소스를 포함하는 플라즈마 처리 시스템 및 사용 방법들의 보다 상세한 사항은, 발명의 명칭이 "METHOD FOR PRODUCING MATERIAL OF ELECTRONIC DEVICE"인 유럽 특허 제EP1361605호에 개시되어 있으며, 그 전체 내용이 여기서 참조용으로 사용되었다. 또는, 처리 시스템(506C)은, 예컨대 자외선(UV) 방사 플라즈마 소스와 원격 플라즈마 소스를 포함할 수도 있다. 이러한 처리 시스템은, 발명의 명칭이 "NITRIDING METHOD FOR INSULATION FILM, SEMICONDUCTOR DEVICE AND PRODUCTION METHOD FOR SEMICONDUCTOR DEVICE, SUBSTRATE TREATING DEVICE AND SUBSTRATE TREATING METHOD"인 유럽 특허 제EP1453083A1호에 설명되어 있으며, 그 전체 내용이 여기서 참조용으로 사용되었다. 일 실시예에 따르면, 처리 시스템들(504B 및 504C)은 상술된 바와 같이, 기판 상에 계면층을 형성하거나 막을 질화시키도록 구성된 자외선(UV) 방사 플라즈마 소스 및 원격 플라즈마 소스를 포함할 수도 있다.
진공 처리 기구(500)는, 집적된 기판 처리 동안 도 5에 도시된 처리 시스템들 및 처리 소자들 중 임의의 것 또는 전부에 연결되고, 이들을 제어할 수 있는 제어기(510)를 포함한다. 대안적으로, 또는 부가적으로, 제어기(510)는 하나 이상의 추가의 제어기들/컴퓨터들(미도시)에 연결될 수 있고, 제어기(510)는 추가의 제어기/컴퓨터로부터 셋업 및/또는 구성 정보를 획득할 수 있다. 제어기(510)는 처리 시스템들과 처리 소자들 중 임의의 것 또는 전부를 구성하는 데 사용될 수 있고, 제어기(510)는 처리 시스템들과 처리 소자들 중 임의의 것 또는 전부로부터 데이터를 수집하고, 제공하고, 처리하고, 기억하고, 표시할 수 있다. 제어기(510)는 처리 시스템들과 처리 소자들 중 임의의 것 또는 전부를 제어하기 위한 다수의 애플리캐이션들을 포함할 수 있다. 예컨대, 제어기(510)는, 사용자가 하나 이상의 처리 시스템들과 처리 소자들을 모니터하고 및/또는 제어할 수 있도록 하는 사용하기 쉬운 인터페이스들을 제공할 수 있는 그래픽 유저 인터페이스(GUI) 구성 요소(미도시)를 포함할 수 있다.
제어기(510)는, 마이크로프로세서, 메모리, 및 입력들과 통신하고 활성화시키는 데 충분한 제어 전압들을 발생시킬 수 있는 디지털 I/O 포트를 포함할 수 있고, 진공 처리 기구(500)로부터의 출력들을 모니터하는 것은 물론, 진공 처리 기구(500)와 정보를 교환할 수 있다. 예컨대, 메모리에 기억된 프로그램은, 집적된 기판 처리를 수행하기 위하여 처리 레시피에 따라 진공 처리 기구(500)의 입력들을 활성화시키는 데 이용될 수도 있다. 제어기(510)는, 메모리에 포함된 하나 이상의 명령들의 하나 이상의 시퀀스들을 실행하는 프로세서에 응답하여, 본 발명의 마이크로프로세서 기반 처리 단계들 중 일부 또는 전부를 수행하는 범용 컴퓨터 시스템으로서 실행될 수도 있다. 이러한 명령들은, 하드디스크 또는 착탈 가능한 매체 드라이브와 같은 다른 컴퓨터 판독 가능한 매체로부터 제어기 메모리로 판독될 수도 있다. 다중 처리 방식의 하나 이상의 프로세서들은 또한, 주 메모리에 포함된 명령들의 시퀀스들을 실행하기 위해 제어기 마이크로프로세서로서 채용될 수도 있다. 다른 실시예들에서, 소트프웨어 명령들에 대신하여 또는 이것과 조합하여 하드 와이어드 회로(hard-wired circuitry)가 사용될 수도 있다. 따라서, 실시예들은 하드웨어 회로와 소프트웨어의 임의의 특정 조합에 한정되지 않는다.
제어기(510)는, 본 발명의 교시에 따라 프로그래밍된 명령들을 유지하고, 데이터 구조들, 테이블들, 기록(record)들, 또는 본 발명을 실행하는 데 필요할 수도 있는 다른 데이터를 포함하기 위한, 제어기 메모리와 같은 적어도 하나의 컴퓨터 판독 가능한 매체 또는 메모리를 포함한다. 컴퓨터 판독 가능한 매체의 예들로서, 컴팩트 디스크, 하드디스크, 플로피 디스크, 테이프, 자기 광학 디스크(magneto-optical disk), PROM들(EPROM, EEPROM, 플래시 EPROM), DRAM, SRAM, SDRAM, 또는 임의의 다른 자기 매체, 컴팩트 디스크(예컨대, CD-ROM), 또는 임의의 다른 광학 매체, 펀치 카드, 페이퍼 테이프, 또는 구멍 패턴을 갖는 다른 물리적 매체, 반송파(후술함), 또는 컴퓨터가 판독할 수 있는 임의의 다른 매체를 들 수 있다.
컴퓨터 판독 가능한 매체 중 임의의 하나 또는 그 조합에 기억된 것으로, 본 발명은, 본 발명을 실행하기 위한 디바이스 또는 디바이스들을 구동하고, 및/또는 제어기(510)가 인간 사용자와 상호 작용하도록 하기 위하여, 제어기(510)를 제어하기 위한 소프트웨어를 포함한다. 이러한 소프트웨어는, 디바이스 드라이버, 운영 체제, 개발 도구, 및 애플리케이션 소프트웨어를 포함할 수도 있으나, 이들에 한정되지 않는다. 이러한 컴퓨터 판독 가능한 매체는, 본 발명을 실행할 때 수행되는 처리의 전부 또는 일부(처리가 분산되어 있는 경우)를 수행하기 위하여 본 발명의 컴퓨터 프로그램 제품을 더 포함한다.
본 발명의 컴퓨터 코드 장치들은, 스크립, 해석 가능 프로그램, 동적 링크 라이브러리(DLL), 자바 클래스, 및 완전 실행 가능 프로그램을 포함하는(그러나, 이들에 한정되지 않는) 임의의 해석 가능한 또는 실행 가능한 코드 메카니즘일 수도 있다. 또한, 본 발명의 처리의 부분들은 보다 양호한 성능, 신뢰성, 및/또는 비용을 위하여 분산될 수도 있다.
여기서 사용된 바와 같은 용어 "컴퓨터 판독 가능한 매체"는, 실행을 위하여 제어기(510)의 프로세서에 명령들을 제공하는 데 참여하는 임의의 매체를 나타낸다. 컴퓨터 판독 가능한 매체는 비휘발성 매체, 휘발성 매체, 및 전송 매체를 포함하는 많은 형태를 취할 수도 있으나, 이들에 한정되지 않는다. 비휘발성 매체는, 예컨대, 하드디스크 또는 착탈 가능한 매체 드라이브와 같은, 광학, 자기 디스크와 자기 광학 디스크를 포함한다. 휘발성 매체는, 메인 메모리와 같은 동적 메모리를 포함한다. 또한, 다양한 형태의 컴퓨터 판독 가능한 매체는, 실행을 위하여 제어기의 프로세서에 하나 이상의 명령들의 하나 이상의 시퀀스를 수행할 때 포함될 수도 있다. 예컨대, 명령들은 원격 컴퓨터의 자기 디스크 상에서 초기에 이동될 수도 있다. 원격 컴퓨터는, 본 발명의 전부 또는 일부를 동적 메모리에 원격으로 실행하기 위한 명령들을 로딩할 수 있고, 명령들을 제어기(510)에 네트워크를 통해 보낼 수 있다.
제어기(510)는 진공 처리 기구(500)에 관하여 국부적으로 위치될 수도 있고, 또는 진공 처리 기구(500)에 관하여 원격으로 위치될 수도 있다. 예컨대, 제어기(510)는, 직접 접속, 인트라넷, 인터넷 및 무선 접속 중 적어도 하나를 사용하여 진공 처리 기구(500)와 데이터를 교환할 수도 있다. 제어기(510)는, 예컨대 고객측(즉, 디바이스 제작자 등)에서 인트라넷에 연결될 수도 있고, 또는 예컨대 판매자측(즉, 장비 제조업자)에서 인트라넷에 연결될 수도 있다. 부가적으로, 예컨대 제어기(510)는 인터넷에 연결될 수도 있다. 또한, 다른 컴퓨터(즉, 제어기, 서버 등)는, 예컨대, 집적 접속, 인트라넷, 및 인터넷 중 적어도 하나를 통하여 데이터를 교환하기 위하여, 제어기(510)에 액세스할 수도 있다. 당업자에 의하여 이해될 것인 바와 같이, 제어기(510)는 무선 접속을 통하여 진공 처리 기구(500)와 데이터를 교환할 수도 있다.
당업자가 용이하게 인식할 것인 바와 같이, 본 발명의 실시예들은 도 5에 도시된 진공 처리 기구(500)의 모든 처리 시스템들의 사용을 요하지 않을 수도 있다. 상술된 바와 같이, 진공 처리 기구(500)는, 동일하거나 유사한 처리를 수행하도록 구성된 2개의 처리 시스템들(예컨대, 처리 시스템들(504B 및 504C))을 포함할 수도 있다. 이것은, 진공 처리 기구(500)의 웨이퍼 처리량을 증가시키기 위하여 행해질 수도 있다. 따라서, 본 발명의 일부 실시예들은, 도 5에 도시된 모든 처리 시스템들의 사용보다 덜 사용할 수도 있다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른, 기판 상에 하이-k 재료들을 증착시키기 위한 처리 시스템들을 도시한다. 도 6a 및 도 6b에 도시된 처리 시스템들은, 기판 상에 희토류계 제1 하이-k 막을 증착시키기 위한 처리 시스템(506D)으로서, 그리고 기판 상에 제2 하이-k 막을 증착시키기 위한 처리 시스템(506A)으로서 사용될 수도 있다.
도 6a는 ALD 또는 CVD 처리를 수행하도록 구성될 수도 있는 처리 시스템(1)을 도시한다. 처리 시스템(1)은, 하이-k 재료가 증착되는 기판(22)을 지지하도록 구성된 기판 홀더(20)를 갖는 처리 챔버(10)를 포함한다. 처리 챔버(10)는 또한, 제1 전구체 공급 시스템(40)과 제2 전구체 공급 시스템(42)에 연결된 상부 어셈블리(30)(예컨대, 샤워헤드)를 포함한다. 제1 및 제2 전구체 공급 시스템들(40, 42)은, 희토류 전구체 공급 시스템들, 하프늄 전구체 공급 시스템, 지르코늄 전구체 공급 시스템, 티타늄 전구체 공급 시스템, 또는 알칼리 토류 전구체 공급 시스템, 또는 그 조합을 포함할 수도 있다.
처리 시스템(1)은 또한, 퍼지 가스 공급 시스템(44), 산소 함유 가스 공급 시스템(46), 질소 함유 가스 공급 시스템(48), 및 보조 가스 공급 시스템(50)을 포함한다. 보조 가스 공급 시스템은, 예컨대 추가적인 희토류 전구체 또는 실리콘 전구체를 공급하기 위하여 사용될 수도 있다. 또한, 처리 시스템(1)은, 기판 홀더(20)에 연결되어, 기판(22)의 온도를 상승시키고 제어하도록 구성된 기판 온도 제어 시스템(60)을 포함한다. 또한, 처리 시스템(1)은, 처리 챔버(10)에 연결될 수 있는 제어기(70), 기판 홀더(20), 처리 가스들을 처리 챔버(10)로 도입하도록 구성된 상부 어셈블리(30), 제1 전구체 공급 시스템(40), 제2 전구체 공급 시스템(42), 퍼지 가스 공급 시스템(44), 산소 함유 가스 공급 시스템(46), 질소 함유 가스 공급 시스템(48), 보조 가스 공급 시스템(50), 및 기판 온도 제어 시스템(60)을 포함한다.
대안적으로, 또는 부가적으로, 제어기(70)는 하나 이상의 부가적인 제어기들/컴퓨터들(미도시)에 연결될 수 있고, 제어기(70)는 부가적인 제어기/컴퓨터로부터 셋업 및/또는 구성 정보를 획득할 수 있다.
도 6a에서, 단일수의 처리 소자들(10, 20, 30, 40, 42, 44, 46, 48, 50 및 60)이 도시되어 있으나, 이것은 본 발명에 대하여 요구되지 않는다. 처리 시스템(1)은, 독립적인 처리 소자들 외에, 연관된 임의 수의 제어기들을 갖는 임의 수의 처리 소자들을 포함할 수 있다. 제어기(70)는 임의 수의 처리 소자들(10, 20, 30, 40, 42, 44, 46, 48, 50 및 60)을 구성하는 데 사용될 수 있고, 제어기(70)는 처리 소자들로부터 데이터를 수집하고, 제공하고, 처리하고, 기억하고, 표시할 수 있다. 제어기(70)는 하나 이상의 처리 소자들을 제어하기 위한 다수의 애플리케이션들을 포함할 수 있다. 예컨대, 제어기(70)는, 사용자가 하나 이상의 처리 소자들을 모니터하고 및/또는 제어할 수 있게 하는 사용이 쉬운 인터페이스들을 제공할 수 있는 그래픽 유저 인터페이스(GUI) 구성 요소(미도시)를 포함할 수 있다.
계속 도 6a를 참조하여, 처리 시스템(1)은 200 mm 기판들, 300 mm 기판들, 또는 대형 기판들을 처리하도록 구성될 수도 있다. 사실상, 처리 시스템(1)은, 당업자에 의하여 이해될 것인 바와 같이, 기판들, 웨이퍼들, 또는 LCD들을 그 크기에 상관없이 처리하도록 구성될 수도 있다. 따라서, 본 발명의 태양들이 반도체 기판의 처리와 관련하여 설명될 것이지만, 본 발명은 단지 여기에 한정되지 않는다. 대안적으로, 다수의 기판들을 동시에 처리할 수 있는 배치(batch) 처리 시스템이, 본 발명의 실시예들에 설명된 하이-k 재료들을 증착하기 위하여 이용될 수도 있다.
본 발명의 실시예들에 따르면, 처리 챔버(10)에 제1 및/또는 제2 전구체들을 도입하기 위하여 몇몇 방법들이 이용될 수도 있다. 일 방법은, 별도의 버블러(bubbler) 또는 직접 액체 주입(direct liquid injection, DLI) 시스템, 또는 그 조합을 사용하여 전구체들을 기화시키는 단계, 및 그 후 처리 시스템(10)으로의 도입 이내에 또는 그 전에 기체상(gas phase)으로 혼합하는 단계를 포함한다. DLI 시스템은 버블링법에 의하여 전구체들의 미성숙한 열적 분해를 감소시키기 위하여 도시되었다. 각 전구체의 기화율을 개별적으로 제어하기 위하여, 증착된 막 내에 바람직한 화학량론이 달성될 수 있다. 제1 및 제2 전구체들을 전달하는 다른 방법은, 2개 이상의 상이한 액체원(liquid source)들(니트(neat) 전구체들 또는 전구체 용액)을 개별적으로 제어하고, 그 후 공통의 기화기로 들어가기 전에 혼합되는 단계를 포함한다. 이 방법은, 전구체들이 용액에서 또는 액체 형태에서 양립 가능하고(compatible), 이들이 유사한 기화 특성들을 가지는 경우에 이용될 수도 있다. 제1 및 제2 전구체를 전달하는 또 다른 방법은, 공통의 기화기로의 액체 전구체 혼합물(니트 전구체들 또는 전구체 용액)의 흐름을 제어하는 단계를 포함한다. 다른 방법들은 버블러 내에 양립 가능한 혼합된 고체 또는 액체 전구체들을 사용하는 것을 포함한다. 액체원 전구체들은 니트 액체 전구체들, 또는 양립 가능한 용매에 용해되는 액체 또는 고체 전구체들을 포함할 수도 있다. 가능한 양립 가능한 용매는, 이온성 액체, 탄화수소(지방족, 올레핀, 및 방향족), 아민, 에스테르, 글림(glymes), 크라운 에테르, 에테르 및 폴리에테르를 포함하나, 이들에 한정되지 않는다. 일부 경우에서, 하나 이상의 양립 가능한 액체 전구체들에 하나 이상의 양립 가능한 고체 전구체들을 용해시킬 수도 있다. 가스 펄스 내에 제1 및 제2 전구체들의 상대 농도 레벨들을 제어함으로써, 바람직한 화학량론을 갖는 막들을 증착시킬 수 있다는 것이 당업자에게 명백할 것이다.
본 발명의 실시예들은 광범위하게 다양한 하프늄과 지르코늄 전구체들을 이용할 수도 있다. 예컨대, 대표적인 예들은, Hf(OtBu)4(하프늄 3차-부톡사이드, HTB), Hf(NEt2)4(테트라키스(디에틸아미도)하프늄, TDEAH), Hf(NEtMe)4(테트라키스(에틸메틸아미도)하프늄, TEMAH), Hf(NMe2)4(테트라키스(디메틸아미도)하프늄, TDMAH), Zr(OtBu)4(지르코늄 3차-부톡사이드, ZTB), Zr(NEt2)4(테트라키스(디에틸아미도)지르코늄, TDEAZ), Zr(NMeEt)4(테트라키스(에틸메틸아미도)지르코늄, TEMAZ), Zr(NMe2)4(테트라키스(디메틸아미도)지르코늄, TDMAZ), Hf(mmp)4, Zr(mmp)4, HfCl4, ZrCl4, ZrCp2Me2, Zr(tBuCp)2Me2, 및 Zr(NiPr2)4 를 포함한다. 일 예에서, 하프늄과 지르코늄 전구체들은 동일한 리간드들(예컨대, HTB 및 ZTB)을 가져, 전구체들 간의 어떠한 가능한 해로운 리간드 교환도 방지할 수도 있다.
본 발명의 실시예들은 광범위하게 다양한 상이한 희토류 전구체들을 이용할 수도 있다. 예컨대, 많은 희토류 전구체들은 다음의 화학식을 갖는다.
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여기서, M은, 이트륨(Y), 루테튬(Lu), 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 및 이테르븀(Yb)의 그룹으로부터 선택된 희토류계 금속 원소이고, L1, L2, L3은 각 음이온의(anionic) 리간드이며, D는 중성 공여체 리간드이며, 여기서 x는 0, 1, 2 또는 3일 수 있다. 각 L1, L2, L3 리간드는, 알콕사이드, 할라이드, 아릴로사이드, 아미드, 사이클로펜타디에닐, 알킬, 시릴, 아미디네이트, β-디케토네이트, 케토이미네이트, 실라노에이트 및 카르복시레이트의 그룹으로부터 각각 선택될 수도 있다. D 리간드는, 에테르, 퓨란, 피리딘, 피롤, 피롤리딘, 아민, 크라운 에테르, 글림 및 니트릴의 그룹으로부터 선택될 수도 있다.
L 그룹 알콕사이드의 예들은, 3차-부톡사이드, 이소-프로폭사이드, 에톡사이드, 1-메톡시-2,2-디메틸-2-프로피오네이트(mmp), 1-디메틸아미노-2,2'-디메틸-프로피오네이트, 아밀옥사이드, 및 네오-펜톡사이드를 포함한다. 할라이드의 예들은, 플루오라이드, 클로라이드, 아이오다이드, 및 브로마이드를 포함한다. 아릴로사이드의 예들은 페녹사이드, 및 2,4,6-트리메틸페녹사이드를 포함한다. 아마이드의 예들은 비스(트리메틸실릴)아미드 디-3차-부틸아미드, 및 2,2,6,6-테트라메틸파이퍼리다이드(TMPD)를 포함한다. 사이클로펜타디에닐의 예들은, 클로로펜타디에닐, 1-메틸사이클로펜타디에닐, 1,2,3,4-테트라메틸사이클로펜타디에닐, 1-에틸사이클로펜타디에닐, 펜타메틸사이클로펜타디에닐, 1-이소-프로필사이클로펜타티에닐, 1-엔-프로필사이클로펜타디에닐, 및 1-엔-부틸사이클로펜타디에닐을 포함한다. 알킬의 예들은, 비스(트리메틸실릴)메틸, 트리스(트리메틸실릴)메틸, 및 트리메틸실릴메틸을 포함한다. 실릴의 예는 트리메틸실릴이다. 아미디네이트의 예들은, N,N'-디-3차-부틸아세타미디네이트, N,N'-디-이소-프로필아세타미디네이트, N,N'-디-이소프로필-2-3차-부틸아미디네이트, 및 N,N'-디-3차-부틸-2-3차-부틸아미디네이트를 포함한다. β-디케토네이트의 예들은, 2,2,6,6-테트라메틸-3,5-헵탄디오네이트(THD), 헥사플루오로-2,4-펜탄디오네이트, 및 6,6,7,7,8,8,8-헵타플루오로-2,2-디메틸-3,5-옥탄디오네이트(FOD)를 포함한다. 케토이미네이트의 예는 2-이소-프로필리미노-4-펜타노네이트이다. 실라노에이트의 예들은, 트리-3차-부틸실록사이드 및 트리에틸실록사이드를 포함한다. 카르복실레이트의 예는 2-에틸헥사노에이트이다.
D 리간드의 예들은, 테트라하이드로퓨란, 디에틸에테르, 1,2-디메톡시에탄, 디글림(diglyme), 트리글림, 테트라글림, 12-크라운-6, 10-크라운-4, 피리딘, N-메틸피롤리딘, 트리에틸아민, 트리메틸아민, 아세토니트릴, 및 2,2-디메틸프로피오니트릴을 포함한다.
희토류 전구체의 대표적인 예들은 다음을 포함한다.
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Figure 112011081712511-pct00003
Figure 112011081712511-pct00004
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이하에 나타낸 전구체들은 물론, 상기 전구체들에서, 다음의 공통 약자가 사용된다. Si: 실리콘; Me: 메틸; Et: 에틸; iPr: 이소프로필; nPr: n-프로필; Bu: 부틸; nBu: n-부틸; sBu: 2차-부틸; iBu: 이소-부틸; tBu: 3차-부틸; Cp: 사이클로펜타디에닐; THD: 2,2,6,6-테트라메틸-3,5-헵탄디오네이트; TMPD: 2,2,6,6-테트라메틸파이퍼리다이드; acac: 아세틸아세토네이트; hfac: 헥사플루오로아세틸아세토네이트; 및 FOD: 6,6,7,7,8,8,8-헵타플루오로-2,2-디메틸-3,5-옥탄디오네이트.
계속 도 6a를 참조하여, 산소 함유 가스 공급 시스템(46)은 산호 함유 가스를 처리 챔버(10)에 도입하도록 구성된다. 산소 함유 가스는, O2, 물(H2O), 또는 퍼옥사이드(H2O2), 또는 그 조합, 그리고 선택적으로 Ar과 같은 불활성 가스를 포함할 수 있다. 유사하게, 질소 함유 가스 공급 시스템(48)은 질소 함유 가스를 처리 챔버(10)에 도입하도록 구성된다. 질소 함유 가스들의 예들은, 암모니아(NH3), 하이드라진(N2H4), 및 C1-C10 알킬하이드라진 화합물들을 포함하나, 이들에 한정되지 않는다. 공통 C1 및 C2 알킬하이드라진 화합물들은, 모노메틸-하이드라진(MeNHNH2), 1,1-디메틸-하이드라진(Me2NNH2), 및 1,2-디메틸-하이드라진(MeNHNHMe)을 포함한다. 본 발명의 일 실시예에 따르면, 예컨대 NO, NO2, 또는 N2O, 또는 그 조합, 및 선택적으로 Ar과 같은 불활성 가스의 산소 및 질소 함유 가스가 이용될 수도 있다.
본 발명의 실시예들은 하이-k 막들에 실리콘을 포함하기 위하여 광범위하게 다양한 실리콘 전구체들을 이용할 수도 있다. 실리콘 전구체들의 예들은, 실란(SiH4), 디실란(Si2H6), 모노클로로실란(SiClH3), 디클로로실란(SiH2Cl2), 트리클로로실란(SiHCl3), 헥사클로로디실란(Si2Cl6), 디에틸실란(Et2SiH2), 테트라-에틸 오르소실리케이트(TEOS, Si(OCH2CH3)4), 및 알킬아미노실란 화합물들을 포함하나, 이들에 한정되지 않는다. 알킬아미노실란 화합물들의 예들은, 디-이소프로필아미노실란(H3Si(NPr2)), 비스(3차-부틸아미노)실란((C4H9(H)N)2SiH2), 테트라키스(디메틸아미노)실란(Si(NMe2)4), 테트라키스(에틸메틸아미노)실란(Si(NEtMe)4), 테트라키스(디에틸아미노)실란(Si(NEt2)4), 트리스(디메틸아미노)실란(HSi(NME2)3), 트리스(에틸메틸아미노)실란(HSi(NEtMe)3), 트리스(디에틸아미노)실란(HSi(NEt2)3), 및 트리스(디메틸하이드라지노)실란(HSi(N(H)NMe2)3), 비스(디에틸아미노)실란(H2Si(NEt2)2), 비스(디-이소프로필아미노)실란(H2Si(NPr2)2), 트리스(이소프로필아미노)실란(HSi(NPr2)3), 및 (디-이소프로필아미노)실란(H3Si(NPr2)을 포함하나, 이들에 한정되지 않는다.
계속 도 6a를 참조하여, 퍼지 가스 공급 시스템(44)은 퍼지 가스를 처리 챔버(10)로 도입하도록 구성되어 있다. 예컨대, 퍼지 가스의 도입은, 처리 챔버(10)로의 제1 및 제2 전구체들과 산소 함유 가스, 질소 함유 가스, 또는 산소 및 질소 함유 가스의 펄스의 도입 사이에 발생될 수도 있다. 퍼지 가스는, 노블 가스(즉, He, Ne, Ar, Kr, Xe), 질소(N2), 또는 수소(H2)와 같은 불활성 가스를 포함할 수 있다.
또한, 처리 시스템(1)은, 기판 홀더(20)에 연결되어, 기판(22)의 온도를 상승시키고 제어하도록 구성된 기판 온도 제어 시스템(60)을 포함한다. 기판 온도 제어 시스템(60)은, 기판 홀더(20)로부터 열을 받아 열을 열 교환기 시스템(미도시)에 전달하고, 또는 가열시 열 교환기 시스템으로부터 열을 전달하는 재순환 냉각수 흐름을 포함하는 냉각 시스템과 같은 온도 제어 소자들을 포함한다. 부가적으로, 온도 제어 소자들은, 처리 챔버(10)의 챔버 벽과 처리 시스템(1) 내의 임의의 다른 구성 요소는 물론, 기판 홀더(20) 내에 포함될 수 있는, 저항성 가열 소자들, 또는 열 전기 가열기들/냉각기들과 같은 가열/냉각 소자들을 포함할 수 있다. 기판 온도 제어 시스템(60)은, 예컨대 기판 온도를 실온으로부터 대략 350℃ 내지 대략 550℃로 상승시키고 제어하도록 구성될 수 있다. 대안적으로, 기판 온도는, 예컨대 대략 150℃ 내지 대략 350℃의 범위일 수 있다. 그러나, 기판의 온도는, 주어진 기판의 표면 상의 특정 유전체 재료의 증착을 발생하게 하는 바람직한 온도에 기초하여 선택된다.
기판(22)과 기판 홀더(20) 간의 열 전달을 향상시키기 위하여, 기판 홀더(20)는, 기판(22)을 기판 홀더(20)의 상면에 부착하기 위하여, 정전 클램핑 시스템과 같은 전기적 클램핑 시스템 또는 기계적 클램핑 시스템을 포함할 수 있다. 또한, 기판 홀더(20)는, 기판(22)과 기판 홀더(20) 간의 가스 간극 열 전도도를 향상시키기 위하여, 가스를 기판(22)의 후면에 도입하도록 구성된 기판 후면 가스 전달 시스템을 더 포함할 수 있다. 이러한 시스템은, 기판의 온도 제어가 상승되거나 하강된 온도에서 요구되는 경우 이용될 수 있다. 예컨대, 기판 후면 가스 시스템은, 기판(22)의 중심과 가장자리 사이에서 헬륨 가스 간극 압력이 독립적으로 변할 수 있는 투 존(two-zone) 가스 분배 시스템을 포함할 수 있다.
또한, 처리 챔버(10)는, 덕트(38)를 통하여, 진공 펌핑 시스템(34)과 밸브(36)를 포함하는 압력 제어 시스템(32)에 더 연결되어 있고, 이 덕트(38)를 통하여, 압력 제어 시스템(32)은, 기판(22) 상에 박막을 형성하는 데 적합하고, 또한 제1 및 제2 처리 재료들의 사용에 적합한 압력으로 처리 챔버(10)를 제어 가능하게 배기시키도록 구성된다. 진공 펌핑 시스템(34)은 펌핑 속도가 약 초당 5000 리터(liters per second)(및 그 이상)까지 가능한 터보 분자 진공 펌프(TMP) 또는 초저온(cryogenic) 펌프를 포함할 수 있고, 밸브(36)는 챔버 압력을 스로틀(throttle)하기 위한 게이트 밸브를 포함할 수 있다. 또한, 챔버 압력을 모니터하기 위한 장치(미도시)가 처리 챔버(10)에 연결될 수 있다. 압력 제어 시스템(32)은, 예컨대, 하이-k 재료들의 증착 동안, 처리 챔버 압력을 약 0.1 Torr 내지 약 100 Torr로 제어하도록 구성될 수 있다.
제1 전구체 공급 시스템(40), 제2 전구체 공급 시스템(42), 퍼지 가스 공급 시스템(44), 산소 함유 가스 공급 시스템(46), 질소 함유 가스 공급 시스템(48), 및 보조 가스 공급 시스템(50)은, 하나 이상의 압력 제어 장치들, 하나 이상의 흐름 제어 장치들, 하나 이상의 필터들, 하나 이상의 밸브들, 및/또는 하나 이상의 흐름 센서들을 포함할 수 있다. 흐름 제어 장치들은, 공압(pneumatic) 구동 밸브들, 전기 기계(솔레노이드) 밸브들, 및/또는 고속(high rate) 펄스 가스 주입 밸브들을 포함할 수 있다. 본 발명의 실시예들에 따르면, 가스들은 처리 챔버(10)로 순차적으로 그리고 교대로 펄싱(pulsing)될 수도 있고, 각 가스 펄스의 길이는, 예컨대 약 0.1초 내지 약 100초일 수 있다. 대안적으로, 각 가스 펄스의 길이는 약 1초 내지 약 10초일 수 있다. 전구체 가스들에 대한 예시적인 가스 펄스 길이들은, 0.3초 내지 3초, 예컨대 1초일 수 있다. 산소 함유 가스, 질소 함유 가스, 및 산소와 질소 함유 가스에 대한 예시적인 가스 펄스 길이는, 0.3초 내지 3초, 예컨대 1초일 수 있다. 예시적인 퍼지 가스 펄스들은 1초 내지 20초, 예컨대 3초일 수 있다. 예시적인 펄스 가스 주입 시스템은, 계류 중인 미국 특허 출원 공개 제2004/0123803호에 보다 상세히 설명되어 있다.
계속 도 6a를 참조하여, 제어기(70)는, 마이크로프로세서, 메모리, 및 처리 시스템(1)으로부터의 출력들을 모니터하는 것은 물론, 처리 시스템(1)으로의 입력들과 통신하고 활성화시키는 데 충분한 제어 전압들을 발생시킬 수 있는 디지털 I/O 포트를 포함할 수 있다. 또한, 제어기(70)는, 처리 챔버(10), 기판 홀더(20), 상부 어셈블리(30), 제1 전구체 공급 시스템(40), 제2 전구체 공급 시스템(42), 퍼지 가스 공급 시스템(44), 산소 함유 가스 공급 시스템(46), 질소 함유 가스 공급 시스템(48), 보조 가스 공급 시스템(50), 기판 온도 제어 시스템(60), 및 압력 제어 시스템(32)에 연결되어, 이들과 정보를 교환할 수도 있다. 예컨대, 메모리에 기억된 프로그램은, 증착 처리를 수행하기 위한 처리 레시피에 따라, 처리 시스템(1)의 상술된 구성 요소들에 입력들을 활성화시키는 데 이용될 수도 있다.
도 6b는, ALD 또는 CVD 처리를 수행할 수 있는 것 외에, PEALD 또는 PECVD 처리를 수행하도록 구성될 수도 있는 플라즈마 처리 시스템(2)을 도시한다. 플라즈마 처리 시스템(2)은, 도 6a에 도시된 처리 시스템(1)과 유사하나, 처리 챔버(10)에서 가스 노출의 적어도 일부 동안 플라즈마를 발생시키도록 구성된 플라즈마 발생 시스템을 더 포함한다. 이것에 의하여, O2, H2O, H2O2, 또는 그 조합을 함유하는 산소 함유 가스로부터 오존과 플라즈마 여기 산소가 형성된다. 유사하게, 플라즈마 여기 질소는, N2, NH3, 또는 N2H4를 함유하는 질소 함유 가스, 또는 C1-C10 알킬하이드라진 화합물들, 또는 그 조합으로부터 형성될 수도 있다.
또한, 플라즈마 여기 산소 및 질소는, NO, NO2, 및 N2O, 또는 그 조합을 함유하는 처리 가스로부터 형성될 수도 있다. 플라즈마 발생 시스템은, 처리 챔버(10)에 연결되고, 처리 챔버(10)로 도입된 가스들에 전력을 연결시키도록 구성된 제1 전원(52)을 포함한다. 제1 전원(52)은 가변 전원일 수도 있고, 무선 주파수(RF) 발생기와 임피던스 정합 네트워크를 포함할 수도 있고, 전극을 더 포함할 수도 있고, 이 전극을 통하여 처리 챔버(10)에서 RF 전력이 플라즈마에 결합된다. 전극은 상부 어셈블리(31)에서 형성될 수 있고, 기판 홀더(20)과 마주 보도록 구성될 수 있다. 임피던스 정합 네트워크는, 전극과 플라즈마를 포함하는 처리 챔버의 입력 임피던스와 정합 네트워크의 출력 임피던스를 정합시킴으로써, RF 발생기로부터 플라즈마로 RF 전력의 전달을 최적화하도록 구성될 수 있다. 예컨대, 임피던스 정합 네트워크는, 반사 전력을 감소시킴으로써 처리 챔버(10)에서 RF 전력의 플라즈마로의 전달을 향상시키도록 동작한다. 정합 네트워크 토폴로지(예컨대, L형, π형, T형 등)와 자동 제어법들이 당업자에 공지되어 있다.
대안적으로, 제1 전원(52)은 RF 발생기와 임피던스 정합 네트워크를 포함할 수도 있고, 유도 코일과 같은 안테나를 더 포함할 수도 있고, 이 유도 코일을 통하여 RF 전력이 처리 챔버(10)에서 플라즈마에 결합된다. 안테나는, 예컨대, 유도 결합 플라즈마 소스 또는 헬리콘 소스에서와 같이, 나선형 또는 솔레노이드 코일을 포함할 수 있고, 또는 예컨대, 변압기 결합 플라즈마 소스에서와 같이 평면(flat) 코일을 포함할 수 있다.
대안적으로, 제1 전원(52)은, 마이크로파 주파수 발생기를 포함할 수도 있고, 마이크로파 안테나와 마이크로파 윈도우를 더 포함할 수도 있고, 이 마이크로파 윈도우를 통하여 마이크로파 전력이 처리 챔버(10)에서 플라즈마에 결합된다. 마이크로파 전력의 결합은, 전자 사이클로트론 공명(ECR) 기술을 사용하여 달성될 수 있고, 또는 슬롯 평면 안테나(slotted plane antenna, SPA)와 같은 표면파 플라즈마 기술을 사용하여 채용될 수 있고, 이 내용은 미국 특허 제5,024,716호에 설명되어 있으며, 그 전체 내용이 참조용으로 여기서 사용되었다.
본 발명의 일 실시예에 따르면, 플라즈마 처리 시스템(2)은, 처리 챔버(10)로의 가스들의 교대 도입의 적어도 일부 동안, 플라즈마를 발생시키거나 플라즈마의 발생시 원조하도록(기판 홀더 바이어싱을 통하여) 구성된 기판 바이어스 발생 시스템을 포함한다. 기판 바이어스 시스템은, 처리 챔버(10)에 연결되어, 기판(22)에 전력을 결합하도록 구성된 기판 전원(54)을 포함할 수 있다. 기판 전원(54)은 RF 발생기와 임피던스 정합 네트워크를 포함할 수도 있고, 전극을 더 포함할 수도 있으며, 이 전극을 통하여 RF 전력이 기판(22)에 결합된다. 기판 홀더(20)에 전극이 형성될 수 있다. 예컨대, 기판 홀더(20)는, 임피던스 정합 네트워크(미도시)를 통하여 RF 발생기(미도시)로부터 기판 홀더(20)에 RF 전력의 전달을 통하여 RF 전압에 전기적으로 바이어스될 수 있다. RF 바이어스를 위한 통상 주파수는 약 0.1 MHz 내지 약 100 MHz의 범위일 수 있고, 13.56 MHz일 수 있다. 플라즈마 처리를 위한 RF 바이어스 시스템들은 당업자에게 공지되어 있다. 대안적으로, RF 전력은 다중 주파수에서 기판 홀더 전극에 인가된다. 도 6b에 플라즈마 발생 시스템과 기판 바이어스 시스템이 분리된 개체로서 도시되어 있지만, 이들은 기판 홀더(20)에 연결된 하나 이상의 전원들을 포함할 수도 있다.
또한, 플라즈마 처리 시스템(2)은, 플라즈마 여기 가스가 기판(22)에 노출되는 처리 챔버(10)에 플라즈마 여기 가스를 흘리기 전에, 산소 함유 가스, 질소 함유 가스, 또는 그 조합을 제공하여 이들을 원격으로 플라즈마 여기시키기 위한 원격 플라즈마 시스템(56)을 포함한다. 원격 플라즈마 시스템(56)은, 예컨대 마이크로파 주파수 발생기를 포함할 수 있다. 프로세스 챔버 압력은, 약 0.1 Torr 내지 약 10 Torr, 또는 약 0.2 Torr 내지 약 3 Torr일 수 있다.
유효 산화물 두께가 감소된 게이트 유전체 스택들을 형성하기 위한 복수의 실시예들이 다양한 실시예들에서 개시되었다. 본 발명의 실시예들의 앞선 설명은 예시 및 설명의 목적으로 제시되었다. 개시된 구체적인 형태에 본 발명을 한정하거나, 완전한 것이고자 함이 아니다. 본 설명 및 다음의 청구 범위는, 설명의 목적으로만 사용되고 제한적으로서 이해되어서는 안되는 용어들을 포함한다. 예컨대, 여기서 사용된 바와 같은(청구 범위에서도 포함) "상의(on)"라는 용어는, 기판 "상의" 막이 기판의 바로 위에 그리고 기판과 바로 접촉하고 있다는 것을 요하지 않고, 막과 기판 사이에 제2 막 또는 다른 구조가 있을 수도 있다.
당업자들은, 상기 교시의 관점에서 많은 수정 및 변형이 가능하다는 것을 이해할 수 있다. 당업자는 도면들에 도시된 다양한 구성 요소들에 대한 다양한 등가 조합물과 대체물을 인식할 것이다. 따라서, 본 발명의 범위는 이 상세한 설명에 의해서가 아니라, 여기에 첨부된 청구 범위에 의하여 제한되고자 한다.

Claims (20)

  1. 게이트 유전체 막 스택을 형성하는 방법으로서,
    실리콘 함유 기판을 제공하는 단계;
    상기 실리콘 함유 기판 상에, 제1 등가 산화물 두께를 갖는 계면층을 형성하는 단계;
    상기 계면층 상에 제1 하이-k 막을 증착시키는 단계;
    상기 제1 등가 산화물 두께 이하인 제2 등가 산화물 두께를 갖는 변형(modified) 계면층을 형성하기 위하여 상기 제1 하이-k 막 전체를 소비하는 온도에서, 상기 제1 하이-k 막과 상기 계면층을 열 처리하는 단계; 및
    상기 변형 계면층 상에 직접 제2 하이-k 막을 증착시키는 단계
    를 포함하는 게이트 유전체 막 스택의 형성 방법.
  2. 제 1 항에 있어서, 상기 계면층은, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함하는 것인 게이트 유전체 막 스택의 형성 방법.
  3. 제 1 항에 있어서, 상기 제1 하이-k 막은, 알칼리 토류 원소, 티타늄, 하프늄, 지르코늄, 또는 희토류 원소, 또는 그 2 이상의 임의의 조합을 포함하는 것인 게이트 유전체 막 스택의 형성 방법.
  4. 제 1 항에 있어서, 상기 제2 하이-k 막은, 알칼리 토류 원소, 티타늄, 하프늄, 또는 희토류 원소, 또는 그 2 이상의 임의의 조합을 포함하는 것인 게이트 유전체 막 스택의 형성 방법.
  5. 제 1 항에 있어서, 상기 제1 하이-k 막은, 이트륨(Y), 루테튬(Lu), 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 또는 이테르븀(Yb), 또는 그 2 이상의 임의의 조합을 함유하는 희토류계 산화물, 질화물, 또는 산질화물을 포함하는 것인 게이트 유전체 막 스택의 형성 방법.
  6. 제 1 항에 있어서, 상기 제2 하이-k 막은, 하프늄 산화물, 하프늄 산질화물, 하프늄 실리케이트, 하프늄 실리콘 산질화물, 지르코늄 산화물, 지르코늄 산질화물, 지르코늄 실리케이트, 지르코늄 실리콘 산질화물, 하프늄 지르코늄 산화물, 하프늄 지르코늄 산질화물, 하프늄 지르코늄 실리케이트, 또는 하프늄 지르코늄 실리콘 산질화물, 또는 그 2 이상의 조합을 포함하는 것인 게이트 유전체 막 스택의 형성 방법.
  7. 제 1 항에 있어서, 상기 열 처리하는 단계는,
    산소가 없는 감소된 압력 조건 하의 상기 온도에서, 상기 제1 하이-k 막과 상기 계면층을 가열하는 단계를 포함하는 것인 게이트 유전체 막 스택의 형성 방법.
  8. 제 7 항에 있어서, 상기 열 처리하는 단계는, 상기 제1 하이-k 막을 불활성 가스에 노출시키는 단계를 더 포함하는 것인 게이트 유전체 막 스택의 형성 방법.
  9. 제 1 항에 있어서,
    상기 제2 하이-k 막의 두께의 적어도 일부를 질화시키는 단계;
    상기 질화된 제2 하이-k 막 상에 게이트 전극막을 증착시키는 단계; 및
    상기 게이트 전극막, 상기 질화된 제2 하이-k 막, 및 상기 변형 계면층을 패터닝하는 단계
    를 더 포함하는 게이트 유전체 막 스택의 형성 방법.
  10. 게이트 유전체 스택을 형성하는 방법으로서,
    실리콘 함유 기판을 제공하는 단계;
    상기 실리콘 함유 기판 상에 제1 등가 산화물 두께를 갖는 실리콘 산화물 계면층을 형성하는 단계;
    상기 실리콘 산화물 계면층 상에 희토류 산화물 제1 하이-k 막을 증착시키는 단계;
    상기 제1 등가 산화물 두께 이하인 제2 등가 산화물 두께를 갖는 변형 계면층을 형성하기 위하여 상기 희토류 산화물 제1 하이-k 막 전체를 소비하는 온도까지, 상기 희토류 산화물 제1 하이-k 막과 상기 실리콘 산화물 계면층을 열 처리하는 단계; 및
    상기 변형 계면층 상에 직접 하프늄-산소계 제2 하이-k 막을 증착시키는 단계
    를 포함하는 게이트 유전체 스택의 형성 방법.
  11. 제 10 항에 있어서, 상기 희토류 산화물 제1 하이-k 막은, 이트륨(Y), 루테튬(Lu), 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 또는 이테르븀(Yb), 또는 그 2 이상의 임의의 조합을 포함하는 것인 게이트 유전체 스택의 형성 방법.
  12. 제 10 항에 있어서, 상기 하프늄-산소계 제2 하이-k 막은, 하프늄 산화물, 하프늄 산질화물, 하프늄 실리케이트, 하프늄 실리콘 산질화물, 하프늄 지르코늄 산화물, 하프늄 지르코늄 산질화물, 하프늄 지르코늄 실리케이트, 또는 하프늄 지르코늄 실리콘 산질화물, 또는 그 2 이상의 조합을 포함하는 것인 게이트 유전체 스택의 형성 방법.
  13. 제 10 항에 있어서, 상기 열 처리하는 단계는,
    산소가 없는 감소된 압력 조건 하의 상기 온도에서, 상기 희토류 산화물 제1 하이-k 막과 상기 실리콘 산화물 계면층을 가열하는 단계
    를 포함하는 것인 게이트 유전체 스택의 형성 방법.
  14. 제 13 항에 있어서, 상기 열 처리하는 단계는, 상기 희토류 산화물 제1 하이-k 막을 불활성 가스에 노출시키는 단계를 더 포함하는 것인 게이트 유전체 스택의 형성 방법.
  15. 제 10 항에 있어서,
    상기 하프늄 산소계 제2 하이-k 막의 두께의 적어도 일부를 질화시키는 단계;
    상기 질화된 하프늄 산소계 제2 하이-k 막 상에 게이트 전극막을 증착시키는 단계; 및
    상기 게이트 전극막, 상기 질화된 하프늄 산소계 제2 하이-k 막, 및 상기 변형 계면층을 패터닝하는 단계
    를 더 포함하는 게이트 유전체 스택의 형성 방법.
  16. 게이트 유전체 스택을 형성하는 방법으로서,
    실리콘 함유 기판을 제공하는 단계;
    상기 실리콘 함유 기판 상에 제1 등가 산화물 두께를 갖는 실리콘 산화물 계면층을 형성하는 단계;
    상기 실리콘 산화물 계면층 상에 원자층 증착 처리에 의하여 란타넘 산화물 제1 하이-k 막을 증착시키는 단계;
    상기 제1 등가 산화물 두께 이하인 제2 등가 산화물 두께를 갖는 변형 계면층을 형성하기 위하여, 상기 란타넘 산화물 제1 하이-k 막 전체를 소비하는 900℃ 이상의 온도까지 상기 란타넘 산화물 제1 하이-k 막과 상기 실리콘 산화물 계면층을 열 처리하는 단계; 및
    상기 변형 계면층 상에 직접 제2 하이-k 막을 증착시키는 단계
    를 포함하는 게이트 유전체 스택의 형성 방법.
  17. 제 16 항에 있어서, 상기 열 처리하는 단계는, 산소가 없는 감소된 압력 조건 하에서 수행되는 것인 게이트 유전체 스택의 형성 방법.
  18. 제 16 항에 있어서, 상기 열 처리하는 단계는, 0.1% 미만의 O2를 갖는 불활성 분위기 하에서 수행되는 것인 게이트 유전체 스택의 형성 방법.
  19. 제 16 항에 있어서, 상기 제2 하이-k 막은, 하프늄 산화물, 하프늄 산질화물, 하프늄 실리케이트, 하프늄 실리콘 산질화물, 지르코늄 산화물, 지르코늄 산질화물, 지르코늄 실리케이트, 지르코늄 실리콘 산질화물, 하프늄 지르코늄 산화물, 하프늄 지르코늄 산질화물, 하프늄 지르코늄 실리케이트, 또는 하프늄 지르코늄 실리콘 산질화물, 또는 그 2 이상의 조합을 포함하는 것인 게이트 유전체 스택의 형성 방법.
  20. 제 16 항에 있어서,
    상기 제2 하이-k 막의 두께의 적어도 일부를 질화시키는 단계;
    상기 질화된 제2 하이-k 막 상에 티타늄 질화물 게이트 전극막을 증착시키는 단계; 및
    상기 티타늄 질화물 게이트 전극막, 상기 질화된 제2 하이-k 막, 및 상기 변형 계면층을 패터닝하는 단계
    를 더 포함하는 게이트 유전체 스택의 형성 방법.
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