KR102315333B1 - 회로 디자인 시스템 및 이를 이용한 반도체 회로 - Google Patents

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Abstract

회로 디자인 시스템 및 이를 이용한 반도체 회로가 제공된다. 회로 디자인 시스템은, 프로세서; 복수의 트랜지스터 디자인이 저장된 저장부; 및 상기 프로세서를 이용하여, 정의된 요구 조건(requirment)에 따라 상기 복수의 트랜지스터 디자인을 이용하여 회로를 디자인하는 디자인 모듈을 포함하되, 상기 복수의 트랜지스터 디자인은 고유전율막을 포함하는 게이트 절연막을 포함하는 트랜지스터에 대한 디자인이고, 상기 디자인 모듈은, 상기 복수의 트랜지스터 디자인을 포함하는 회로 디자인을 분석하여, 상기 복수의 트랜지스터 디자인 중 드레인 전압이 게이트 전압보다 높은 영역에서 동작하는 제1 트랜지스터 디자인을 선정하고, 선정된 상기 제1 트랜지스터 디자인을, 상기 제1 트랜지스터 디자인보다 작은 사이즈를 갖는 제2 트랜지스터 디자인으로 치환하되, 어큐뮬레이션 모드(accumulation mode)에서 동작하는 상기 제2 트랜지스터 디자인의 제2 드레인-게이트 전압(VDG)은 상기 어큐뮬레이션 모드에서 동작하는 상기 제1 트랜지스터 디자인의 제1 드레인-게이트 전압(VDG)보다 높다.

Description

회로 디자인 시스템 및 이를 이용한 반도체 회로{CIRCUIT DESIGN SYSTEM AND SEMICONDUCTOR CIRCUIT DESIGNED BY USING THE SYSTEM}
본 발명은 회로 디자인 시스템 및 이를 이용한 반도체 회로에 관한 것이다.
반도체 장치 제조 공정이 점차 미세화 짐에 따라, 소형화된 반도체 장치에 대한 수요가 날로 증가하고 있다. 이러한 소형화된 반도체 장치를 제조하기 위해서는 반도체 회로를 구성하는 반도체 장치의 개수 또는 반도체 장치의 사이즈 등을 고려한 회로 디자인이 요구된다.
그런데 반도체 장치의 개수 또는 또는 반도체 장치의 사이즈를 감소시키는 경우 반도체 장치 또는 반도체 회로의 신뢰성 또한 유지되어야 할 필요가 있다.
미국등록특허 제7,375,574호는 고유전율 게이트 절연막을 이용한 증폭 회로를 개시하고 있다.
본 발명이 해결하고자 하는 기술적 과제는 고유전율막을 포함하는 트랜지스터를 이용하되, 제품 신뢰성을 유지하면서도 면적을 감소시키기 위한 회로 디자인 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 고유전율막을 포함하는 트랜지스터를 이용하되, 제품 신뢰성을 유지하면서도 면적을 감소시키기 위한 회로 디자인 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 고유전율막을 포함하는 트랜지스터를 이용하되, 제품 신뢰성을 유지하면서도 면적을 감소시키기 위한 회로 디자인 방법을 수행하기 위한 프로그램을 포함하는 컴퓨터로 판독 가능한 기록매체를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 고유전율막을 포함하는 트랜지스터를 이용하되, 제품 신뢰성을 유지하면서도 면적을 감소시키기 위한 반도체 회로를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 회로 디자인 시스템은, 프로세서; 복수의 트랜지스터 디자인이 저장된 저장부; 및 프로세서를 이용하여, 정의된 요구 조건(requirment)에 따라 복수의 트랜지스터 디자인을 이용하여 회로를 디자인하는 디자인 모듈을 포함하되, 복수의 트랜지스터 디자인은 고유전율막을 포함하는 게이트 절연막을 포함하는 트랜지스터에 대한 디자인이고, 디자인 모듈은, 복수의 트랜지스터 디자인을 포함하는 회로 디자인을 분석하여, 복수의 트랜지스터 디자인 중 드레인 전압이 게이트 전압보다 높은 영역에서 동작하는 제1 트랜지스터 디자인을 선정하고, 선정된 제1 트랜지스터 디자인을, 제1 트랜지스터 디자인보다 작은 사이즈를 갖는 제2 트랜지스터 디자인으로 치환하되, 어큐뮬레이션 모드(accumulation mode)에서 동작하는 제2 트랜지스터 디자인의 제2 드레인-게이트 전압(VDG)은 어큐뮬레이션 모드에서 동작하는 제1 트랜지스터 디자인의 제1 드레인-게이트 전압(VDG)보다 높다.
본 발명의 몇몇의 실시예에서, 상기 어큐뮬레이션 모드에서, 상기 제2 트랜지스터 디자인의 동작 신뢰성을 보장하는 상기 제2 드레인-게이트 전압(VDG)은 상기 제1 트랜지스터 디자인의 동작 신뢰성을 보장하는 상기 제1 드레인-게이트 전압(VDG)보다 높을 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 트랜지스터 디자인의 면적은 상기 제1 트랜지스터 디자인의 면적보다 작을 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 트랜지스터 디자인의 게이트 절연막의 두께는 상기 제1 트랜지스터 디자인의 게이트 절연막의 두께보다 얇을 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 트랜지스터 디자인의 임계 전압은 상기 제1 트랜지스터 디자인의 임계 전압보다 낮을 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 트랜지스터의 디자인의 채널 길이(channel length)는 상기 제1 트랜지스터 디자인의 채널 길이보다 짧을 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 트랜지스터의 디자인의 드레인-소오스 전압(VDS)은 상기 제1 트랜지스터 디자인의 드레인-소오스 전압(VDS)보다 낮을 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 트랜지스터 디자인 및 상기 제2 트랜지스터 디자인은 NMOS 트랜지스터 디자인을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 트랜지스터 디자인은 제1 서브 트랜지스터 디자인 및 상기 제1 서브 트랜지스터 디자인에 직렬 연결된 제2 서브 트랜지스터 디자인을 포함하고, 상기 제1 서브 트랜지스터 디자인 및 상기 제2 서브 트랜지스터 디자인은 NMOS 트랜지스터 디자인이고, 상기 제2 서브 트랜지스터의 드레인은 상기 제1 서브 트랜지스터의 소오스에 연결되고, 상기 디자인 모듈은, 상기 제1 서브 트랜지스터 및 상기 제2 서브 트랜지스터 디자인을 하나의 제2 트랜지스터 디자인으로 치환하되, 상기 어큐뮬레이션 모드에서 동작하는 상기 제2 트랜지스터 디자인의 제2 드레인-게이트 전압(VDG)은 상기 어큐뮬레이션 모드에서 동작하는 상기 제1 서브 트랜지스터 디자인의 제3 드레인-게이트 전압(VDG) 및 상기 제2 서브 트랜지스터 디자인의 제4 드레인-게이트 전압(VDG)보다 높을 수 있다.
본 발명의 몇몇의 실시예에서, 상기 회로는 레벨 시프트(level shift) 회로 또는 ESD(ElectroStatic Discharge) 보호 회로를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 회로 디자인 방법은, 복수의 트랜지스터를 포함하는 반도체 회로를 분석하여, 복수의 트랜지스터 중 드레인 전압이 게이트 전압보다 높은 영역에서 동작하는 제1 NMOS 트랜지스터를 선정하고, 제1 NMOS 트랜지스터를, 제1 NMOS 트랜지스터보다 작은 사이즈를 갖는 제2 NMOS 트랜지스터로 치환하는 것을 포함하고, 제1 NMOS 트랜지스터는 고유전율막을 포함하지 않는 게이트 절연막을 구비하고, 제2 NMOS 트랜지스터는 고유전율막을 포함하는 게이트 절연막을 구비하고, 어큐뮬레이션 모드(accumulation mode)에서 동작하는 제2 NMOS 트랜지스터의 제2 드레인-게이트 전압(VDG)은 어큐뮬레이션 모드에서 동작하는 상기 제1 NMOS 트랜지스터의 제1 드레인-게이트 전압(VDG)보다 높다.
본 발명의 몇몇의 실시예에서, 상기 제2 NMOS 트랜지스터의 게이트 절연막의 두께는 상기 제1 NMOS 트랜지스터의 게이트 절연막의 두께보다 얇을 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제2 NMOS 트랜지스터의 채널 길이(channel length)는 상기 제1 NMOS 트랜지스터의 채널 길이보다 짧을 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 NMOS 트랜지스터는 제1 서브 NMOS 트랜지스터 및 상기 제1 서브 NMOS 트랜지스터에 직렬 연결된 제2 서브 NMOS 트랜지스터를 포함하고, 상기 제1 NMOS 트랜지스터를, 상기 제1 NMOS 트랜지스터보다 작은 사이즈를 갖는 제2 NMOS 트랜지스터로 치환하는 것은, 상기 제1 서브 NMOS 트랜지스터 및 상기 제2 서브 NMOS 트랜지스터를, 하나의 제2 NMOS 트랜지스터로 치환하는 것을 포함하고, 상기 어큐뮬레이션 모드에서 동작하는 상기 제2 NMOS 트랜지스터의 제2 드레인-게이트 전압(VDG)은 상기 어큐뮬레이션 모드에서 동작하는 상기 제1 서브 NMOS 트랜지스터의 제3 드레인-게이트 전압(VDG) 및 상기 제2 서브 NMOS 트랜지스터 디자인의 제4 드레인-게이트 전압(VDG)보다 높다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 회로 디자인 방법을 수행하기 위한 프로그램을 포함하는 컴퓨터로 판독 가능한 기록매체는, 복수의 트랜지스터를 포함하는 반도체 회로를 분석하여, 복수의 트랜지스터 중 드레인 전압이 게이트 전압보다 높은 영역에서 동작하는 제1 NMOS 트랜지스터를 선정하고, 제1 NMOS 트랜지스터를, 제1 NMOS 트랜지스터보다 작은 사이즈를 갖는 제2 NMOS 트랜지스터로 포함하고, 제1 NMOS 트랜지스터는 고유전율막을 포함하지 않는 게이트 절연막을 구비하고, 제2 NMOS 트랜지스터는 고유전율막을 포함하는 게이트 절연막을 구비하고, 어큐뮬레이션 모드(accumulation mode)에서 동작하는 제2 NMOS 트랜지스터의 제2 드레인-게이트 전압(VDG)은 어큐뮬레이션 모드에서 동작하는 상기 제1 NMOS 트랜지스터의 제1 드레인-게이트 전압(VDG)보다 높다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 회로는, 제2 노드(Z2)의 반전된 전압 레벨에 게이팅되어 전원 전압을 제1 노드(Z1)에 제공하는 제1 트랜지스터(P1); 제1 트랜지스터와 병렬 연결되고, 제1 노드의 반전된 전압 레벨에 게이팅되어 전원 전압을 제2 노드에 제공하는 제2 트랜지스터(P2); 입력 신호의 전압 레벨에 게이팅되어 접지 전압을 제공하는 제3 트랜지스터(N3); 제3 트랜지스터와 직렬 연결되고, 전원 전압에 게이팅되어 제3 트랜지스터의 출력을 제1 노드에 전달하는 제4 트랜지스터(N1); 입력 신호의 반전된 전압 레벨에 게이팅되어 접지 전압을 제공하는 제5 트랜지스터(N4); 및 제5 트랜지스터와 직렬 연결되고, 전원 전압에 게이팅되어 제5 트랜지스터의 출력을 제2 노드에 전달하는 제6 트랜지스터(N2)를 포함하고, 제1 트랜지스터 내지 제6 트랜지스터는 고유전율막을 포함하는 게이트 절연막을 포함한다.
본 발명의 몇몇의 실시예에서, 상기 제3 트랜지스터는 상기 입력 신호의 전압 레벨에 게이팅되어 상기 제1 노드를 풀 다운(pull down)시키고, 상기 제2 트랜지스터는 상기 제1 노드의 반전된 전압 레벨에 게이팅되어 상기 제2 노드를 풀 업(pull up)시킬 수 있다.
본 발명의 몇몇의 실시예에서, 어큐뮬레이션 모드(accumulation mode)에서 동작하는 상기 제3 트랜지스터 및 상기 제5 트랜지스터의 드레인-게이트 전압(VDG)은 상기 어큐뮬레이션 모드에서 동작하는 상기 제4 트랜지스터 및 상기 제6 트랜지스터의 드레인-게이트 전압(VDG)보다 높을 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제3 트랜지스터 및 상기 제5 트랜지스터의 게이트 절연막의 두께는 상기 제4 트랜지스터 및 상기 제6 트랜지스터의 게이트 절연막의 두께보다 얇을 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제3 트랜지스터 및 상기 제5 트랜지스터의 채널 길이(channel length)는 상기 제4 트랜지스터 및 상기 제6 트랜지스터의 채널 길이보다 짧을 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 회로 디자인 시스템을 설명하기 위한 개략도이다.
도 2는 본 발명의 일 실시예에 따른 회로 디자인 시스템에서 사용되는 3 가지 타입의 트랜지스터를 설명하기 위한 개략도이다.
도 3은 본 발명의 일 실시예에 따른 회로 디자인 시스템을 이용하여 회로를 디자인하는 일 실시예를 설명하기 위한 개략도이다.
도 4는 본 발명의 일 실시예에 따른 회로 디자인 시스템을 이용하여 회로를 디자인하는 다른 실시예를 설명하기 위한 개략도이다.
도 5는 본 발명의 일 실시예에 따른 회로 디자인 시스템을 이용하여 회로를 디자인하는 또 다른 실시예를 설명하기 위한 개략도이다.
도 6은 본 발명의 일 실시예에 따른 회로 디자인 시스템을 이용하여 회로를 디자인하는 또 다른 실시예를 설명하기 위한 개략도이다.
도 7은 본 발명의 일 실시예에 따른 회로 디자인 시스템을 이용하여 디자인한 반도체 회로의 일 실시예를 설명하기 위한 개략도이다.
도 8은 도 7에 도시된 반도체 회로의 동작을 설명하기 위한 타이밍도이다.
도 9는 본 발명의 일 실시예에 따른 회로 디자인 방법을 설명하기 위한 순서도이다.
도 10은 본 발명의 다른 실시예에 따른 회로 디자인 방법을 설명하기 위한 순서도이다.
도 11은 본 발명의 실시예들에 따른 반도체 회로를 포함하는 전자 시스템의 블록도이다.
도 12 내지 도 14는 본 발명의 실시예들에 따른 반도체 회로를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1을 참조하여, 본 발명의 일 실시예에 따른 회로 디자인 시스템에 대해 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 회로 디자인 시스템을 설명하기 위한 개략도이다.
이하에서 사용되는 사용되는 '부' 또는 '모듈'이라는 용어는 소프트웨어 또는 FPGA또는 ASIC과 같은 하드웨어 구성요소를 의미하며, '부' 또는 '모듈'은 어떤 역할들을 수행한다. 그렇지만 '부' 또는 '모듈'은 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '부' 또는 '모듈'은 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 '부' 또는 '모듈'은 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함할 수 있다. 구성요소들과 '부' 또는 '모듈'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '부' 또는 '모듈'들로 결합되거나 추가적인 구성요소들과 '부' 또는 '모듈'들로 더 분리될 수 있다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 회로 디자인 시스템(1)은 프로세서(10), 메모리(20), 디자인 모듈(30), 저장부(40) 및 버스(50)를 포함한다.
프로세서(10)는 후술하는 디자인 모듈(30)이 연산을 수행하기 위해 이용될 수 있다. 본 발명의 몇몇의 실시예에서, 프로세서(10)는 CPU(Central Processing Unit) 및 GPU(Graphics Processing Unit) 중 적어도 하나를 포함할 수 있다. 또한, 도 1에서는 1개의 프로세서(10) 만을 도시하였으나 본 발명이 이에 제한되는 것은 아니고, 본 발명의 몇몇의 실시예에서, 프로세서(10)는 복수 개가 배치될 수도 있다. 다시 말해, 도시된 회로 디자인 시스템(1)은 멀티-코어 환경에서 구동되는 것으로 얼마든지 변형될 수 있다. 이처럼 레이아웃 디자인 시스템(1)이 멀티-코어 환경에서 구동될 경우, 연산 효율이 향상될 수 있다.
한편, 비록 도면에는 상세히 도시되지 않았지만, 프로세서(10)는 연산 능력 향상을 위해, L1, L2 등의 캐시 메모리를 추가로 포함할 수도 있다. 한편, 본 발명의 몇몇의 실시예에서 프로세서는 FPGA(Field Programmable Gate Array)를 비롯한 반도체 장치일 수도 있다.
메모리(20)는 디자인 모듈(30)이 프로세서(10)를 이용하여 회로 디자인 연산을 수행하기 위해 필요한 데이터를 저장한다. 본 발명의 몇몇의 실시예에서, 메모리(20)는 후술하는 저장부(40)에 저장된 복수의 트랜지스터 디자인을 로드하여 프로세서(10)에 제공하거나, 프로세서(10)에 의해 디자인된 회로 디자인을 저장하고 있다가 상기 회로 디자인을 저장부(40)에 전달할 수 있다.
본 발명의 몇몇의 실시예에서, 메모리(20)는 반도체 메모리, 예를 들면, DDR SDRAM(Double Data Rate Static DRAM), SDR SDRAM(Single Data Rate SDRAM), LPDDR SDRAM(Low Power DDR SDRAM), LPSDR SDRAM(Low Power SDR SDRAM), Direct RDRAM(Rambus DRAM) 등과 같은 DRAM을 비롯한 임의의 휘발성 메모리 장치일 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
디자인 모듈(30)은, 프로세서(10)를 이용하여, 정의된 요구 조건(requirment)에 따라 후술하는 저장부(40)에 저장된 복수의 트랜지스터 디자인을 이용하여 회로를 디자인한다.
먼저, 디자인 모듈(30)은 복수의 트랜지스터 디자인을 포함하는 회로 디자인을 분석하여, 복수의 트랜지스터 디자인 중 드레인 전압이 게이트 전압보다 높은 영역에서 동작하는 제1 트랜지스터 디자인을 선정한다.
구체적으로, 디자인 모듈(30)은 저장부(40)에 저장된 복수의 트랜지스터 디자인을 포함하는 회로 디자인을 수신한 후, 회로 디자인을 이루는 각각의 트랜지스터들의 동작 전압을 확인할 수 있다. 예를 들어, 디자인 모듈은, 각각의 트랜지스터들의 동작 전압을 확인하기 위해, 회로 디자인에 인가되는 입력 신호 및 상기 회로 디자인을 제어하는 제어 신호들을 고려하여 상기 회로 디자인에 대해 시뮬레이션(simulation)을 수행한 후, 각각의 트랜지스터들의 동작 전압을 확인할 수 있다. 각각의 트랜지스터 디자인의 동작 전압을 확인한 후, 디자인 모듈(30)은 드레인 전압이 게이트 전압보다 높은 영역에서 동작하는 제1 트랜지스터 디자인을 선정한다. 본 발명의 몇몇의 실시예에서, 제1 트랜지스터 디자인은 NMOS 트랜지스터를 포함할 수 있다.
다음으로 디자인 모듈(30)은 선정된 제1 트랜지스터 디자인을 제2 트랜지스터 디자인으로 치환한다. 여기서 제2 트랜지스터 디자인은 제1 트랜지스터 디자인보다 작은 사이즈를 갖는다. 여기서 "사이즈"는 트랜지스터 소자의 전체 사이즈를 의미할 수도 있고, 트랜지스터 소자의 특정 영역의 두께, 너비, 폭 등을 의미할 수도 있다.
구체적으로, 본 발명의 몇몇의 실시예에서, 디자인 모듈(30)에 의해 제1 트랜지스터 디자인으로부터 치환되는 제2 트랜지스터 디자인은 제1 트랜지스터 디자인보다 더 얇은 두께의 게이트 절연막을 포함할 수 있다. 본 발명의 다른 몇몇의 실시예에서, 디자인 모듈(30)에 의해 제1 트랜지스터 디자인으로부터 치환되는 제2 트랜지스터 디자인은 제1 트랜지스터 디자인보다 더 짧은 길이로 형성되는 채널을 포함할 수 있다. 본 발명의 또 다른 몇몇의 실시예에서, 디자인 모듈(30)에 의해 2 개의 제1 트랜지스터 디자인이 선정되고, 선정된 2 개의 제1 트랜지스터 디자인은 1 개의 제2 트랜지스터 디자인으로 치환될 수도 있다.
여기서, 어큐뮬레이션 모드(accumulation mode)에서 동작하는 제2 트랜지스터 디자인의 제2 드레인-게이트 전압(VDG)은 어큐뮬레이션 모드에서 동작하는 제1 트랜지스터 디자인의 제1 드레인-게이트 전압(VDG)보다 높다.
예를 들어, 제1 트랜지스터 디자인의 게이트 절연막에 대해 가해지는 전압에 대한 신뢰성이 1V이고, 제1 트랜지스터 디자인의 드레인 전극에 인가되는 전압이 2V라고 가정하자. 제1 트랜지스터 디자인의 게이트 전극에 1V의 전압이 인가되어 제1 트랜지스터 디자인이 인버전 모드(inversion mode)에서 동작하는 경우에 제1 트랜지스터 디자인의 신뢰성에는 문제가 없다. 그러나, 제1 트랜지스터 디자인의 게이트-소오스 전압(VGS)이 제1 트랜지스터 디자인의 임계 전압을 넘지 않아 어큐뮬레이션 모드, 즉, 오프 스테이트(off-state) 상태에서 동작하는 경우에는 제1 트랜지스터 디자인의 신뢰성에 문제가 발생한다. 예를 들어, 제1 트랜지스터 디자인의 게이트 전극에 인가되는 전압이 0V라면, 제1 트랜지스터의 드레인-게이트 전압(VDG)은 2V가 되어 상기 신뢰성이 유지되는 전압 구간을 벗어나게 된다.
이러한 문제를 해결하기 위해, 본 발명의 다양한 실시예에서, 디자인 모듈(30)에 의해 치환되는 제2 트랜지스터는 어큐뮬레이션 모드에서 동작하는 경우 제1 트랜지스터보다 더 높은 드레인-게이트 전압(VDG)을 갖는다. 제2 트랜지스터는 고유전율막(High-k)을 포함하고 있기 때문에, 인버전 모드에서 동작하는 경우에는 예컨대 1V의 신뢰성 전압을 유지해야 하지만, 어큐뮬레이션 모드에서 동작하는 경우에는 물리적 밴드갭 오프셋(physical bandgap offset)으로 인해 2V의 드레인-게이트 전압(VDG)을 가지면서도 제2 트랜지스터의 신뢰성을 유지할 수 있다. 나아가 제2 트랜지스터의 사이즈는 제1 트랜지스터의 사이즈보다 작기 때문에, 신뢰성을 유지하면서도 회로 디자인의 면적을 감소킬 수 있다. 뿐만 아니라, 이와 같이 디자인된 회로의 성능이 향상되고, 소비 전력 또한 감소시킬 수 있다.
디자인 모듈(30)에 의해 선정된 제1 트랜지스터 디자인을 더 작은 사이즈의 제2 트랜지스터 디자인으로 치환하는 구체적인 실시예들에 대해서는 도 3 내지 도 7을 참조하여 상세하게 후술하도록 한다.
본 발명의 몇몇의 실시예에서, 이러한 디자인 모듈(30)은 소프트웨어 형태로 구현될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 한편, 본 발명의 몇몇의 실시예에서, 디자인 모듈(30)이 소프트웨어 형태로 구현되는 경우, 디자인 모듈(30)은 저장부(40)에 코드(code) 형태로 저장될 수도 있고, 저장부(40)와 분리된 다른 저장부(미도시)에 코드 형태로 저장될 수도 있다.
저장부(40)는 디자인 모듈(30)이 프로세서(10)를 이용하여 회로 디자인 연산을 수행하기 위해 필요한 복수의 트랜지스터 디자인을 저장한다. 여기서, 저장부(40)에 저장된 복수의 트랜지스터 디자인은 고유전율막을 포함하는 트랜지스터에 대한 디자인이다. 즉, 저장부(40)에 저장된 복수의 트랜지스터 디자인은 게이트 절연막 내에 고유전율막을 포함한다.
본 발명의 몇몇의 실시예에서, 게이트 절연막은 기판 상에 형성되어 기판(예컨대, 소자 분리 층)과 게이트 절연막 사이의 불량 계면을 방지하기 위한 역할을 하는 인터페이스막과 인터페이스막 상에 형성된 고유전율(High-k)막을 포함할 수 있다. 본 발명의 몇몇의 실시예에서, 인터페이스막은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면, 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막(산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또한, 인터페이스막은 실리케이트로 이루어질 수도 있으며, 앞에서 예시한 막들의 조합으로 이루어질 수도 있다. 한편, 본 발명의 몇몇의 실시예에서, 고유전율막은 예를 들어, HfSiON, HfO2, ZrO2, Ta2O5, TiO2, SrTiO3, BaTiO3, 및 SrTiO3로 구성된 그룹에서 선택된 물질 중 어느 하나를 포함할 수 있다. 본 발명의 몇몇의 실시예에서 게이트 절연막은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다. 이에 관한 구체적인 설명은 도 2를 참조하여 후술하도록 한다.
한편, 본 발명의 몇몇 실시예에서, 저장부(40)는 예를 들어, 비휘발성 메모리 장치(non-volatile memory device)로 구성될 수 있다. 이러한 비휘발성 메모리 장치의 예로는, NAND 플래시, NOR 플래시, MRAM, PRAM, RRAM 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 한편, 본 발명의 다른 몇몇 실시예에서, 이러한 저장부(10)는 하드 디스크 드라이브(Hard Disk Drive, HDD), 솔리드 스테이트 드라이브(Solid State Drive, SSD), CD-ROM과 DVD-ROM을 비롯한 광학 드라이브 및 자기 기억 장치 등을 포함할 수도 있다.
이와 같은 프로세서(10), 메모리(20), 디자인 모듈(30) 및 저장부(40)는 버스(50)를 통해 데이터를 서로 주고 받을 수 있다. 이러한 버스(50)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 회로 디자인 시스템에서 사용되는 3 가지 타입의 트랜지스터를 설명하기 위한 개략도이다.
도 2에는 제1 타입 트랜지스터(100), 제2 타입 트랜지스터(120) 및 제3 타입 트랜지스터(140)를 도시하고 있다. 본 발명의 일 실시예에 따른 회로 디자인 시스템(1)에서, 저장부(40)는 제1 타입 트랜지스터(100), 제2 타입 트랜지스터(120) 및 제3 타입 트랜지스터(140)에 대한 트랜지스터 디자인을 저장하고, 디자인 모듈(30)은, 프로세서(10)를 이용하여, 저장부(40)에 저장된 상기 3 가지 타입의 트랜지스터 디자인을 이용하여 회로를 디자인할 수 있다.
제1 타입 트랜지스터(100)는 게이트 전극(102), 기판 상에 형성된 소오스 영역(108) 및 드레인 영역(110), 상기 기판과 게이트 전극(102) 사이에 형성된 게이트 절연막(104)을 포함한다. 제1 타입 트랜지스터(100)가 턴온(turn-on)되면 소오스 영역(108)과 드레인 영역(110) 사이에 채널이(106)이 형성된다. 이와 같은 트랜지스터의 구조는 제2 타입 트랜지스터(120) 및 제3 타입 트랜지스터(140)의 경우에도 동일하므로 중복되는 설명은 생략하도록 한다.
제2 타입 트랜지스터(120)는 기판과 게이트 전극(122) 사이에 형성된 게이트 절연막(124)을 포함한다. 제2 타입 트랜지스터(120)의 게이트 절연막(124)의 두께(d2)는 제1 타입 트랜지스터(100)의 게이트 절연막(104)의 두께(d1)보다 두껍다. 이에 따라, 제1 타입 트랜지스터(100)의 게이트 절연막(104)보다 두꺼운 절연막(124)을 갖는 제2 타입 트랜지스터(120)는 제1 타입 트랜지스터보다 더 넓은 면적(또는 사이즈)을 차지하게 된다. 한편, 제1 타입 트랜지스터(100)의 게이트 절연막(104)보다 두꺼운 절연막(124)을 갖는 제2 타입 트랜지스터(120)는 제1 타입 트랜지스터(100)보다 더 높은 임계 전압 특성을 갖는다.
제3 타입 트랜지스터(140)는 소오스 영역(148)과 드레인 영역(150) 사이에 형성된 채널(146)을 포함한다. 제3 타입 트랜지스터(140)의 게이트 절연막(144)의 두께(d3)는 제1 타입 트랜지스터(100)의 게이트 절연막(104)의 두께(d1)보다 두껍고, 제3 타입 트랜지스터(140)의 채널(146)의 길이(L3)는 제2 타입 트랜지스터(120)의 채널(126)의 길이(L2)보다 짧다. 이에 따라, 제2 타입 트랜지스터(120)의 채널(126)보다 짧은 채널(146)이 형성되는 제3 타입 트랜지스터(140)는 제2 타입 트랜지스터(120)보다 더 적은 면적(또는 사이즈)을 차지하게 된다. 한편, 제2 타입 트랜지스터(120)의 채널(126)보다 짧은 채널(146)이 형성되는 제3 타입 트랜지스터(140)는 제2 타입 트랜지스터(120)보다 더 낮은 드레인-소오스 전압(VDS)을 갖는다.
본 발명의 일 실시예에서, 제1 타입 트랜지스터(100)는 SG(Single Gate) 트랜지스터를 포함하고, 제2 타입 트랜지스터(120)는 SG 트랜지스터보다 두꺼운 게이트 절연막을 포함하는 EG(Enhanced Gate) 트랜지스터를 포함하고, 제3 타입 트랜지스터(140)는 SG 트랜지스터보다 두꺼운 게이트 절연막을 포함하되 EG 트랜지스터보다 짧은 채널 길이를 형성하는 EGV 트랜지스터를 포함할 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
이하에서는, 도 3 내지 도 7을 참조하여, 본 발명의 일 실시예에 따른 회로 디자인 시스템(1)에서 저장부(40)에 저장된 상기 3 가지 타입의 트랜지스터 디자인을 이용하여 회로를 디자인하는 실시예들을 설명하도록 한다.
도 3은 본 발명의 일 실시예에 따른 회로 디자인 시스템을 이용하여 회로를 디자인하는 일 실시예를 설명하기 위한 개략도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 회로 디자인 시스템(1)의 디자인 모듈(30)은 복수의 트랜지스터 디자인을 포함하는 회로 디자인을 분석한 후, 드레인 전압이 게이트 전압보다 높은 영역에서 동작하는 제2 타입 트랜지스터 디자인(Q1)를 선정한다.
다음으로, 회로 디자인 시스템(1)의 디자인 모듈(30)은 저장부(40)에 저장된 복수의 회로 디자인을 검색한 후, 제2 타입 트랜지스터 디자인(Q1)보다 작은 사이즈를 갖는 제1 타입 트랜지스터 디자인(Q2)에 대한 트랜지스터 디자인을 인출한다. 회로 디자인 시스템(1)의 디자인 모듈(30)은 회로 디자인에서 선정한 제2 타입 트랜지스터 디자인(Q2)를 저장부(40)로부터 인출한 제1 타입 트랜지스터 디자인(Q2)로 치환할 수 있다.
여기서, 제1 타입 트랜지스터 디자인(Q2)는 고유전율막을 포함하는 트랜지스터 디자인으로서, 그 게이트 절연막의 두께는 제2 타입 트랜지스터 디자인(Q1)의 두께보다 얇다. 다시 말해서, 제1 타입 트랜지스터 디자인(Q2)의 면적 또는 사이즈는 제2 타입 트랜지스터 디자인(Q1)의 면적 또는 사이즈보다 작다. 한편, 제1 타입 트랜지스터 디자인(Q2)의 임계 전압은 제2 타입 트랜지스터 디자인(Q1)의 임계 전압보다 낮다.
여기서, 어큐뮬레이션 모드에서 동작하는 제1 타입 트랜지스터 디자인(Q2)의 드레인-게이트 전압(VDG)은 어큐뮬레이션 모드에서 동작하는 제2 타입 트랜지스터 디자인(Q1)의 드레인-게이트 전압(VDG)보다 높다.
이와 같이, 드레인 전압이 게이트 전압보다 낮은 영역에서 동작하는 제2 타입 트랜지스터 디자인(Q2)를, 고유전율막을 포함하는 게이트 절연막을 포함하고 더 작은 사이즈를 갖는 제1 타입 트랜지스터 디자인(Q2)으로 치환함으로써, 회로 디자인의 신뢰성을 유지하면서도 그 면적을 감소시킬 수 있다.
도 4는 본 발명의 일 실시예에 따른 회로 디자인 시스템을 이용하여 회로를 디자인하는 다른 실시예를 설명하기 위한 개략도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 회로 디자인 시스템(1)의 디자인 모듈(30)은 복수의 트랜지스터 디자인을 포함하는 회로 디자인을 분석한 후, 드레인 전압이 게이트 전압보다 높은 영역에서 동작하는 제2 타입 트랜지스터 디자인(Q1)를 선정한다.
다음으로, 회로 디자인 시스템(1)의 디자인 모듈(30)은 저장부(40)에 저장된 복수의 회로 디자인을 검색한 후, 제2 타입 트랜지스터 디자인(Q1)보다 작은 사이즈를 갖는 제3 타입 트랜지스터 디자인(Q3)에 대한 트랜지스터 디자인을 인출한다. 회로 디자인 시스템(1)의 디자인 모듈(30)은 회로 디자인에서 선정한 제2 타입 트랜지스터 디자인(Q1)를 저장부(40)로부터 인출한 제3 타입 트랜지스터 디자인(Q3)로 치환할 수 있다.
여기서, 제3 타입 트랜지스터 디자인(Q3)는 고유전율막을 포함하는 트랜지스터 디자인으로서, 제3 타입 트랜지스터 디자인(Q3)에 형성되는 채널의 길이는 제2 타입 트랜지스터 디자인(Q1)에 형성되는 채널의 길이보다 짧다. 한편, 제3 타입 트랜지스터 디자인(Q3)의 드레인-소오스 전압(VDS)은 제2 타입 트랜지스터 디자인(Q1)의 드레인-소오스 전압(VDS)보다 낮다.
여기서, 어큐뮬레이션 모드에서 동작하는 제3 타입 트랜지스터 디자인(Q3)의 드레인-게이트 전압(VDG)은 어큐뮬레이션 모드에서 동작하는 제2 타입 트랜지스터 디자인(Q1)의 드레인-게이트 전압(VDG)보다 높다.
이와 같이, 드레인 전압이 게이트 전압보다 낮은 영역에서 동작하는 제2 타입 트랜지스터 디자인(Q1)를, 고유전율막을 포함하는 게이트 절연막을 포함하고 더 작은 사이즈를 갖는 제3 타입 트랜지스터 디자인(Q3)으로 치환함으로써, 회로 디자인의 신뢰성을 유지하면서도 그 면적을 감소시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 회로 디자인 시스템을 이용하여 회로를 디자인하는 또 다른 실시예를 설명하기 위한 개략도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 회로 디자인 시스템(1)의 디자인 모듈(30)은 복수의 트랜지스터 디자인을 포함하는 회로 디자인을 분석한 후, 드레인 전압이 게이트 전압보다 높은 영역에서 동작하는 2 개의 서브 트랜지스터 디자인(Q4, Q5)를 포함하는 트랜지스터를 선정한다. 본 실시예에서, 2 개의 서브 트랜지스터 디자인(Q4, Q5)는 직렬 연결될 수 있다. 예를 들어, 2 개의 서브 트랜지스터 디자인(Q4, Q5)는 NMOS 트랜지스터이고, 서브 트랜지스터 디자인(Q5)의 드레인은 서브 트랜지스터 디자인(Q4)의 소오스에 연결될 수 있다. 다음으로, 회로 디자인 시스템(1)의 디자인 모듈(30)은 저장부(40)에 저장된 복수의 회로 디자인을 검색한 후, 2 개의 서브 트랜지스터 디자인(Q4, Q5)과 동일한 타입의 트랜지스터 디자인(Q6)을 인출한다. 회로 디자인 시스템(1)의 디자인 모듈(30)은 회로 디자인에서 선정한 서로 직렬 연결된 2 개의 서브 트랜지스터 디자인(Q4, Q5)을 하나의 트랜지스터 디자인(Q6)으로 치환할 수 있다. 이 때, 치환된 트랜지스터 디자인(Q6)의 드레인 전압은 서브 트랜지스터 디자인(Q4)의 드레인 전압과 동일할 수 있다.
여기서, 어큐뮬레이션 모드에서 동작하는 트랜지스터 디자인(Q6)의 드레인-게이트 전압(VDG)은 어큐뮬레이션 모드에서 동작하는 서브 트랜지스터 디자인(Q4, Q5)의 각각의 드레인-게이트 전압(VDG)보다 높다.
이와 같이, 서로 직렬 연결된 2 개의 서브 트랜지스터 디자인(Q4, Q5)을, 고유전율막을 포함하는 게이트 절연막을 포함하고 2 개의 서브 트랜지스터 디자인(Q4, Q5)과 동일한 타입의 트랜지스터 디자인(Q6)으로 치환함으로써, 회로 디자인의 신뢰성을 유지하면서도 그 면적을 감소시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 회로 디자인 시스템을 이용하여 회로를 디자인하는 또 다른 실시예를 설명하기 위한 개략도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 회로 디자인 시스템(1)의 디자인 모듈(30)은 복수의 트랜지스터 디자인을 포함하는 회로 디자인을 분석한 후, 드레인 전압이 게이트 전압보다 높은 영역에서 동작하는 2 개의 서브 트랜지스터 디자인(Q4, Q5)를 포함하는 트랜지스터를 선정한다. 본 실시예에서, 2 개의 서브 트랜지스터 디자인(Q4, Q5)는 직렬 연결될 수 있다. 예를 들어, 2 개의 서브 트랜지스터 디자인(Q4, Q5)는 NMOS 트랜지스터이고, 서브 트랜지스터 디자인(Q5)의 드레인은 서브 트랜지스터 디자인(Q4)의 소오스에 연결될 수 있다. 다음으로, 회로 디자인 시스템(1)의 디자인 모듈(30)은 저장부(40)에 저장된 복수의 회로 디자인을 검색한 후, 2 개의 서브 트랜지스터 디자인(Q4, Q5)과 다른 타입의 트랜지스터 디자인(Q7)을 인출한다. 여기서 트랜지스터 디자인(Q7)은 2 개의 서브 트랜지스터 디자인(Q4, Q5)보다 두꺼운 게이트 절연막을 가질 수 있다. 회로 디자인 시스템(1)의 디자인 모듈(30)은 회로 디자인에서 선정한 서로 직렬 연결된 2 개의 서브 트랜지스터 디자인(Q4, Q5)을 하나의 트랜지스터 디자인(Q7)으로 치환할 수 있다. 이 때, 치환된 트랜지스터 디자인(Q7)의 드레인 전압은 서브 트랜지스터 디자인(Q4)의 드레인 전압과 동일할 수 있다.
여기서, 트랜지스터 디자인(Q7)는 고유전율막을 포함하는 트랜지스터 디자인으로서, 그 게이트 절연막의 두께는 2 개의 서브 트랜지스터 디자인(Q4, Q5)의 두께보다 두꺼울 수 있다. 그러나, 게이트 절연막의 두께가 증가하더라도, 그 증가량이 2 개의 서브 트랜지스터 디자인(Q4, Q5)이 1 개의 트랜지스터 디자인(Q7)으로 줄어듦에 의한 감소량에 미치지는 못하므로, 트랜지스터 디자인(Q7)의 사이즈는 2 개의 서브 트랜지스터 디자인(Q4, Q5)의 사이즈보다 작다.
여기서, 어큐뮬레이션 모드에서 동작하는 트랜지스터 디자인(Q7)의 드레인-게이트 전압(VDG)은 어큐뮬레이션 모드에서 동작하는 서브 트랜지스터 디자인(Q4, Q5)의 각각의 드레인-게이트 전압(VDG)보다 높다.
이와 같이, 서로 직렬 연결된 2 개의 서브 트랜지스터 디자인(Q4, Q5)을, 고유전율막을 포함하는 게이트 절연막을 포함하고 2 개의 서브 트랜지스터 디자인(Q4, Q5)과 다른 타입의 트랜지스터 디자인(Q7)으로 치환함으로써, 회로 디자인의 신뢰성을 유지하면서도 그 면적을 감소시킬 수 있다.
본 발명의 몇몇의 실시예에서, 지금까지 설명한 트랜지스터 디자인들은 NMOS 트랜지스터 디자인을 포함할 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 한편, 본 발명의 몇몇의 실시예에서, 회로 디자인 시스템(1)에 의해 디자인되는 회로는 레벨 시프트(level shift) 회로 또는 ESD(ElectroStatic Discharge) 보호 회로를 포함하지만, 본 발명의 범위가 이에 한정되는 것은 아니다.
도 7은 본 발명의 일 실시예에 따른 회로 디자인 시스템을 이용하여 디자인한 반도체 회로의 일 실시예를 설명하기 위한 개략도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 회로 디자인 시스템을 이용하여 디자인한 반도체 회로(2)는 트랜지스터(P1, P2, N1, N2, N3, N4)를 포함한다. 여기서 트랜지스터(P1, P2, N1, N2, N3, N4)는 고유전율막을 포함하는 게이트 절연막을 포함한다.
제1 트랜지스터(P1)는 제2 노드(Z2)의 반전된 전압 레벨에 게이팅되어 전원 전압(VDD)을 제1 노드(Z1)에 제공하고, 제2 트랜지스터(P2)는 제1 트랜지스터(P1)와 병렬 연결되고, 제1 노드(Z1)의 반전된 전압 레벨에 게이팅되어 전원 전압(VDD)을 제2 노드(Z2)에 제공한다.
제3 트랜지스터(N3)는 입력 신호(IN)의 전압 레벨에 게이팅되어 접지 전압을 제공하고, 제4 트랜지스터(N1)는 제3 트랜지스터(N3)와 직렬 연결되고, 전원 전압(VDD)에 게이팅되어 제3 트랜지스터(N3)의 출력을 제1 노드(Z1)에 전달한다.
제5 트랜지스터(N4)는 입력 신호(IN)의 반전된 전압 레벨에 게이팅되어 접지 전압을 제공하고, 제6 트랜지스터(N2)는 제5 트랜지스터(N4)와 직렬 연결되고, 전원 전압(VDD)에 게이팅되어 제5 트랜지스터(N4)의 출력을 제2 노드(Z2)에 전달한다.
본 발명의 몇몇의 실시예에서, 어큐뮬레이션 모드에서 동작하는 제3 트랜지스터(N3) 및 제5 트랜지스터(N4)의 드레인-게이트 전압(VDG)은 어큐뮬레이션 모드에서 동작하는 제4 트랜지스터(N1) 및 제6 트랜지스터(N2) 의 드레인-게이트 전압(VDG)보다 높을 수 있다.
본 발명의 몇몇의 실시예에서, 제3 트랜지스터(N3) 및 제5 트랜지스터(N4)의 게이트 절연막의 두께는 제4 트랜지스터(N1) 및 상기 제6 트랜지스터(N2)의 게이트 절연막의 두께보다 얇을 수 있다.
본 발명의 몇몇의 실시예에서, 제3 트랜지스터(N3) 및 제5 트랜지스터(N4)의 채널 길이(channel length)는 제4 트랜지스터(N1) 및 상기 제6 트랜지스터(N2)의 채널 길이보다 짧을 수 있다.
도 8은 도 7에 도시된 반도체 회로의 동작을 설명하기 위한 타이밍도이다.
도 7 및 도 8을 함께 참조하면, 제3 트랜지스터(N3)는 입력 신호(IN)의 전압 레벨에 게이팅되어 제1 노드(Z1)를 풀 다운(pull down)시키고, 제2 트랜지스터(P2)는 제1 노드(Z1)의 반전된 전압 레벨에 게이팅되어 제2 노드(Z2)를 풀 업(pull up)시킬 수 있다.
구체적으로, 도 8의 T1 구간에서와 같이 입력 신호(IN)의 전압 레벨이 "하이(HIGH)"일 경우, 입력 신호(IN)의 전압 레벨에 게이팅되는 제3 트랜지스터(N3)와, 전원 전압(VDD)에 의해 게이팅되는 제4 트랜지스터(N1)는 턴온된다. 이에 따라 제1 노드(Z1)의 전압 레벨은 "로우(LOW)"가 되고, 제1 노드(Z1)의 반전된 전압 레벨에 게이팅되는 제2 트랜지스터(P2)가 턴온되어 전원전압(VDD)을 출력(OUT)에 제공한다.
입력 신호(IN)의 "하이"에 해당하는 전압을 VDD1, 제2 트랜지스터(P2)의 소오스에 연결된는 전원 전압을 VDD2라고 한다면, 도 8의 T1 구간에서 VDD1의 레벨로 입력된 입력 신호(IN)의 "하이" 전압은 VDD2의 전압 레벨을 갖도록 레벨 시프팅(level-shifting)된다.
이와 마찬가지로, 제5 트랜지스터(N4)는 입력 신호(IN)의 반전된 전압 레벨에 게이팅되어 제2 노드(Z2)를 풀 다운시키고, 제1 트랜지스터(P1)는 제2 노드(Z2)의 반전된 전압 레벨에 게이팅되어 제1 노드(Z1)를 풀 업시킬 수 있다.
구체적으로, 도 8의 T2 구간에서와 같이 입력 신호(IN)의 전압 레벨이 "로우"일 경우, 입력 신호(IN)의 반전된 전압 레벨에 게이팅되는 제5 트랜지스터(N4)와, 전원 전압(VDD)에 의해 게이팅되는 제6 트랜지스터(N2)는 턴온된다. 이에 따라 제2 노드(Z2)의 전압 레벨은 "로우"가 되고, 제2 노드(Z2)의 반전된 전압 레벨에 게이팅되는 제1 트랜지스터(P1)가 턴온되어 전원전압(VDD)을 제1 노드(Z1)에 제공한다. 이에 따라, 도 8의 T2 구간에서의 전압 레벨은 "로우", 예컨대 0 V가 된다.
도 9는 본 발명의 일 실시예에 따른 회로 디자인 방법을 설명하기 위한 순서도이다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 회로 디자인 방법은, 복수의 트랜지스터를 포함하는 반도체 회로를 분석(S901)하여, 복수의 트랜지스터 중 드레인 전압이 게이트 전압보다 높은 영역에서 동작하는 제1 트랜지스터를 선정(S903)하고, 선정된 제1 트랜지스터를, 제1 트랜지스터보다 작은 사이즈를 갖는 제2 트랜지스터로 치환(S905) 하는 것을 포함한다. 여기서, 제2 트랜지스터는 고유전율막을 포함하는 게이트 절연막을 구비한다.
본 발명의 몇몇의 실시예에서, 상기 제2 트랜지스터의 게이트 절연막의 두께는 제1 트랜지스터의 게이트 절연막의 두께보다 얇을 수 있다. 한편, 본 발명의 몇몇의 실시예에서, 상기 제2 트랜지스터의 디자인의 채널 길이는 제1 트랜지스터 디자인의 채널 길이보다 짧을 수 있다.
여기서, 어큐뮬레이션 모드(accumulation mode)에서 동작하는 제2 트랜지스터 디자인의 제2 드레인-게이트 전압(VDG)은 어큐뮬레이션 모드에서 동작하는 제1 트랜지스터 디자인의 제1 드레인-게이트 전압(VDG)보다 높다.
도 10은 본 발명의 다른 실시예에 따른 회로 디자인 방법을 설명하기 위한 순서도이다.
도 10을 참조하면, 본 발명의 다른 실시예에 따른 회로 디자인 방법은, 복수의 트랜지스터를 포함하는 반도체 회로를 분석(S1001)하여, 복수의 트랜지스터 중 드레인 전압이 게이트 전압보다 높은 영역에서 동작하는, 제1 서브 트랜지스터 및 상기 제1 서브 트랜지스터에 직렬 연결된 제2 서브 트랜지스터를 포함하는 제1 트랜지스터를 선정(S1003)하고, 제1 서브 트랜지스터 및 제2 서브 트랜지스터를 하나의 제2 트랜지스터로 치환(S1005)하는 것을 포함한다. 여기서, 제2 트랜지스터는 고유전율막을 포함하는 게이트 절연막을 구비한다.
본 발명의 몇몇의 실시예에서, 제1 서브 트랜지스터 및 제2 서브 트랜지스터와 제2 트랜지스터는 동일한 타입의 트랜지스터일 수 있다. 한편, 본 발명의 몇몇의 실시예에서, 제2 트랜지스터는 제1 서브 트랜지스터 및 제2 서브 트랜지스터보다 두꺼운 게이트 절연막을 포함하는 트랜지스터일 수도 있다.
여기서, 어큐뮬레이션 모드에서 동작하는 제2 트랜지스터 디자인의 제2 드레인-게이트 전압(VDG)은 어큐뮬레이션 모드에서 동작하는 제1 서브 트랜지스터 디자인의 제3 드레인-게이트 전압(VDG) 및 제2 서브 트랜지스터 디자인의 제4 드레인-게이트 전압(VDG)보다 높을 수 있다.
한편, 본 발명의 몇몇의 실시예에서, 컴퓨터로 판독 가능한 기록매체는, 도 9 및 도 10을 참조하여 설명된 회로 디자인 방법을 수행하기 위한 프로그램을 포함할 수 있다. 본 발명의 몇몇의 실시예에서, 컴퓨터로 판독 가능한 기록매체는 회로 디자인 시스템(1)의 저장부(40)에 해당할 수 있고, 상기 프로그램은 회로 디자인 시스템(1)의 프로세서(10) 상에서 실행될 수 있다.
다음 도 11을 참조하여, 본 발명의 실시예들에 따른 반도체 회로를 포함하는 전자 시스템에 대해 설명하도록 한다.
도 11은 본 발명의 실시예들에 따른 반도체 회로를 포함하는 전자 시스템의 블록도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 앞서 설명한 본 발명의 실시예에 따른 반도체 회로가 채용될 수 있다. 또한, 앞서 설명한 본 발명의 실시예에 따른 반도체 회로는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 12 내지 도 14는 본 발명의 몇몇 실시예들에 따른 반도체 회로를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 12는 태블릿 PC(1200)을 도시한 도면이고, 도 13는 노트북(1300)을 도시한 도면이며, 도 14은 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 회로들 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 회로는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 해당 기술 분야의 통상의 기술자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 회로 디자인 시스템 2: 반도체 회로
10: 프로세서 20: 메모리
30: 디자인 모듈 40: 저장부
50: 버스 100: 제1 타입 트랜지스터
102, 122, 142: 게이트 전극 104, 124, 144: 게이트 절연막
106, 126, 146: 채널 108, 128, 148: 소오스 영역
110, 130, 150: 드레인 영역 120: 제2 타입 트랜지스터
140: 제3 타입 트랜지스터

Claims (20)

  1. 프로세서;
    복수의 트랜지스터 디자인이 저장된 저장부; 및
    상기 프로세서를 이용하여, 정의된 요구 조건(requirment)에 따라 상기 복수의 트랜지스터 디자인을 이용하여 회로를 디자인하는 디자인 모듈을 포함하되,
    상기 복수의 트랜지스터 디자인은 고유전율막을 포함하는 게이트 절연막을 포함하는 트랜지스터에 대한 디자인이고,
    상기 디자인 모듈은,
    상기 복수의 트랜지스터 디자인을 포함하는 회로 디자인을 분석하여, 상기 복수의 트랜지스터 디자인 중 드레인 전압이 게이트 전압보다 높은 영역에서 동작하는 제1 트랜지스터 디자인을 선정하고,
    선정된 상기 제1 트랜지스터 디자인을, 상기 제1 트랜지스터 디자인보다 작은 사이즈를 갖는 제2 트랜지스터 디자인으로 치환하되,
    어큐뮬레이션 모드(accumulation mode)에서 동작하는 상기 제2 트랜지스터 디자인의 제2 드레인-게이트 전압(VDG)은 상기 어큐뮬레이션 모드에서 동작하는 상기 제1 트랜지스터 디자인의 제1 드레인-게이트 전압(VDG)보다 높은 회로 디자인 시스템.
  2. 제1항에 있어서,
    상기 어큐뮬레이션 모드에서, 상기 제2 트랜지스터 디자인의 동작 신뢰성을 보장하는 상기 제2 드레인-게이트 전압(VDG)은 상기 제1 트랜지스터 디자인의 동작 신뢰성을 보장하는 상기 제1 드레인-게이트 전압(VDG)보다 높은 회로 디자인 시스템.
  3. 제1항에 있어서,
    상기 제2 트랜지스터 디자인의 면적은 상기 제1 트랜지스터 디자인의 면적보다 작은 회로 디자인 시스템.
  4. 제1항에 있어서,
    상기 제2 트랜지스터 디자인의 게이트 절연막의 두께는 상기 제1 트랜지스터 디자인의 게이트 절연막의 두께보다 얇은 회로 디자인 시스템.
  5. 제4항에 있어서,
    상기 제2 트랜지스터 디자인의 임계 전압은 상기 제1 트랜지스터 디자인의 임계 전압보다 낮은 회로 디자인 시스템.
  6. 제1항에 있어서,
    상기 제2 트랜지스터의 디자인의 채널 길이(channel length)는 상기 제1 트랜지스터 디자인의 채널 길이보다 짧은 회로 디자인 시스템.
  7. 제6항에 있어서,
    상기 제2 트랜지스터의 디자인의 드레인-소오스 전압(VDS)은 상기 제1 트랜지스터 디자인의 드레인-소오스 전압(VDS)보다 낮은 회로 디자인 시스템.
  8. 제1항에 있어서,
    상기 제1 트랜지스터 디자인 및 상기 제2 트랜지스터 디자인은 NMOS 트랜지스터 디자인을 포함하는 회로 디자인 시스템.
  9. 제1항에 있어서,
    상기 제1 트랜지스터 디자인은 제1 서브 트랜지스터 디자인 및 상기 제1 서브 트랜지스터 디자인에 직렬 연결된 제2 서브 트랜지스터 디자인을 포함하고,
    상기 제1 서브 트랜지스터 디자인 및 상기 제2 서브 트랜지스터 디자인은 NMOS 트랜지스터 디자인이고,
    상기 제2 서브 트랜지스터의 드레인은 상기 제1 서브 트랜지스터의 소오스에 연결되고,
    상기 디자인 모듈은,
    상기 제1 서브 트랜지스터 및 상기 제2 서브 트랜지스터 디자인을 하나의 제2 트랜지스터 디자인으로 치환하되,
    상기 어큐뮬레이션 모드에서 동작하는 상기 제2 트랜지스터 디자인의 제2 드레인-게이트 전압(VDG)은 상기 어큐뮬레이션 모드에서 동작하는 상기 제1 서브 트랜지스터 디자인의 제3 드레인-게이트 전압(VDG) 및 상기 제2 서브 트랜지스터 디자인의 제4 드레인-게이트 전압(VDG)보다 높은 회로 디자인 시스템.
  10. 제1항에 있어서,
    상기 회로는 레벨 시프트(level shift) 회로 또는 ESD(ElectroStatic Discharge) 보호 회로를 포함하는 회로 디자인 시스템.
  11. 디자인 모듈이 복수의 트랜지스터를 포함하는 반도체 회로를 분석하여, 상기 복수의 트랜지스터 중 드레인 전압이 게이트 전압보다 높은 영역에서 동작하는 제1 NMOS 트랜지스터를 선정하고,
    상기 디자인 모듈이 상기 제1 NMOS 트랜지스터를, 상기 제1 NMOS 트랜지스터보다 작은 사이즈를 갖는 제2 NMOS 트랜지스터로 치환하는 것을 포함하고,
    상기 제1 NMOS 트랜지스터는 고유전율막을 포함하지 않는 게이트 절연막을 구비하고, 상기 제2 NMOS 트랜지스터는 고유전율막을 포함하는 게이트 절연막을 구비하고,
    어큐뮬레이션 모드(accumulation mode)에서 동작하는 상기 제2 NMOS 트랜지스터의 제2 드레인-게이트 전압(VDG)은 상기 어큐뮬레이션 모드에서 동작하는 상기 제1 NMOS 트랜지스터의 제1 드레인-게이트 전압(VDG)보다 높은 회로 디자인 방법.
  12. 제11항에 있어서,
    상기 제2 NMOS 트랜지스터의 게이트 절연막의 두께는 상기 제1 NMOS 트랜지스터의 게이트 절연막의 두께보다 얇은 회로 디자인 방법.
  13. 제11항에 있어서,
    상기 제2 NMOS 트랜지스터의 채널 길이(channel length)는 상기 제1 NMOS 트랜지스터의 채널 길이보다 짧은 회로 디자인 방법.
  14. 제11항에 있어서,
    상기 제1 NMOS 트랜지스터는 제1 서브 NMOS 트랜지스터 및 상기 제1 서브 NMOS 트랜지스터에 직렬 연결된 제2 서브 NMOS 트랜지스터를 포함하고,
    상기 제1 NMOS 트랜지스터를, 상기 제1 NMOS 트랜지스터보다 작은 사이즈를 갖는 제2 NMOS 트랜지스터로 치환하는 것은,
    상기 제1 서브 NMOS 트랜지스터 및 상기 제2 서브 NMOS 트랜지스터를, 하나의 제2 NMOS 트랜지스터로 치환하는 것을 포함하고,
    상기 어큐뮬레이션 모드에서 동작하는 상기 제2 NMOS 트랜지스터의 제2 드레인-게이트 전압(VDG)은 상기 어큐뮬레이션 모드에서 동작하는 상기 제1 서브 NMOS 트랜지스터의 제3 드레인-게이트 전압(VDG) 및 상기 제2 서브 NMOS 트랜지스터 디자인의 제4 드레인-게이트 전압(VDG)보다 높은 회로 디자인 방법.
  15. 프로세서가, 복수의 트랜지스터를 포함하는 반도체 회로를 분석하여, 상기 복수의 트랜지스터 중 드레인 전압이 게이트 전압보다 높은 영역에서 동작하는 제1 NMOS 트랜지스터를 선정하고,
    상기 프로세서가, 상기 제1 NMOS 트랜지스터를, 상기 제1 NMOS 트랜지스터보다 작은 사이즈를 갖는 제2 NMOS 트랜지스터로 치환하도록 구성된 프로그램을 포함하는 컴퓨터로 판독 가능한 기록매체로서,
    상기 제1 NMOS 트랜지스터는 고유전율막을 포함하지 않는 게이트 절연막을 구비하고, 상기 제2 NMOS 트랜지스터는 고유전율막을 포함하는 게이트 절연막을 구비하고,
    어큐뮬레이션 모드(accumulation mode)에서 동작하는 상기 제2 NMOS 트랜지스터의 제2 드레인-게이트 전압(VDG)은 상기 어큐뮬레이션 모드에서 동작하는 상기 제1 NMOS 트랜지스터의 제1 드레인-게이트 전압(VDG)보다 높은, 프로그램을 포함하는 컴퓨터로 판독 가능한 기록매체.
  16. 제2 노드의 반전된 전압 레벨에 게이팅되어 전원 전압을 제1 노드에 제공하는 제1 트랜지스터;
    상기 제1 트랜지스터와 병렬 연결되고, 상기 제1 노드의 반전된 전압 레벨에 게이팅되어 전원 전압을 상기 제2 노드에 제공하는 제2 트랜지스터;
    입력 신호의 전압 레벨에 게이팅되어 접지 전압을 제공하는 제3 트랜지스터;
    상기 제3 트랜지스터와 직렬 연결되고, 전원 전압에 게이팅되어 상기 제3 트랜지스터의 출력을 상기 제1 노드에 전달하는 제4 트랜지스터;
    상기 입력 신호의 반전된 전압 레벨에 게이팅되어 접지 전압을 제공하는 제5 트랜지스터; 및
    상기 제5 트랜지스터와 직렬 연결되고, 전원 전압에 게이팅되어 상기 제5 트랜지스터의 출력을 상기 제2 노드에 전달하는 제6 트랜지스터를 포함하고,
    상기 제1 트랜지스터 내지 제6 트랜지스터는 고유전율막을 포함하는 게이트 절연막을 포함하는 반도체 회로.
  17. 제16항에 있어서,
    상기 제3 트랜지스터는 상기 입력 신호의 전압 레벨에 게이팅되어 상기 제1 노드를 풀 다운(pull down)시키고,
    상기 제2 트랜지스터는 상기 제1 노드의 반전된 전압 레벨에 게이팅되어 상기 제2 노드를 풀 업(pull up)시키는 반도체 회로.
  18. 제16항에 있어서,
    어큐뮬레이션 모드(accumulation mode)에서 동작하는 상기 제3 트랜지스터 및 상기 제5 트랜지스터의 드레인-게이트 전압(VDG)은 상기 어큐뮬레이션 모드에서 동작하는 상기 제4 트랜지스터 및 상기 제6 트랜지스터의 드레인-게이트 전압(VDG)보다 높은 반도체 회로.
  19. 제16항에 있어서,
    상기 제3 트랜지스터 및 상기 제5 트랜지스터의 게이트 절연막의 두께는 상기 제4 트랜지스터 및 상기 제6 트랜지스터의 게이트 절연막의 두께보다 얇은 반도체 회로.
  20. 제16항에 있어서,
    상기 제3 트랜지스터 및 상기 제5 트랜지스터의 채널 길이(channel length)는 상기 제4 트랜지스터 및 상기 제6 트랜지스터의 채널 길이보다 짧은 반도체 회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024106624A1 (ko) * 2022-11-15 2024-05-23 서울대학교산학협력단 회로 설계 방법 및 장치

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102315333B1 (ko) * 2015-02-04 2021-10-19 삼성전자주식회사 회로 디자인 시스템 및 이를 이용한 반도체 회로
CN111448613A (zh) * 2017-12-12 2020-07-24 索尼半导体解决方案公司 半导体电路和半导体电路系统
CN109740277B (zh) * 2019-01-11 2023-10-27 中国科学院微电子研究所 一种集成电路版图设计优化方法和系统

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100774893B1 (ko) 2006-07-28 2007-11-08 전자부품연구원 레벨 쉬프터 회로
JP2009020703A (ja) 2007-07-12 2009-01-29 Fujitsu Ltd ストレージ装置、ストレージ管理装置、ストレージ管理方法、およびストレージ管理プログラム

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5821800A (en) 1997-02-11 1998-10-13 Advanced Micro Devices, Inc. High-voltage CMOS level shifter
KR100266633B1 (ko) * 1997-10-10 2000-09-15 김영환 레벨 쉬프터 회로
US6002290A (en) 1997-12-23 1999-12-14 Sarnoff Corporation Crisscross voltage level shifter
JP3658280B2 (ja) 2000-06-09 2005-06-08 シャープ株式会社 電圧レベルシフタ回路およびそれを用いた不揮発性半導体記憶装置
US6556061B1 (en) 2001-02-20 2003-04-29 Taiwan Semiconductor Manufacturing Company Level shifter with zero threshold device for ultra-deep submicron CMOS designs
EP1677361A2 (en) * 2001-04-02 2006-07-05 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for manufacture thereof
JP4327411B2 (ja) 2001-08-31 2009-09-09 株式会社ルネサステクノロジ 半導体装置
US6700407B1 (en) 2001-12-04 2004-03-02 National Semiconductor Corporation Extended voltage range level shifter
US6614283B1 (en) 2002-04-19 2003-09-02 Lsi Logic Corporation Voltage level shifter
US6642769B1 (en) 2002-07-23 2003-11-04 Faraday Technology Corporation High speed voltage level shifter with a low input voltage
US7890891B2 (en) 2005-07-11 2011-02-15 Peregrine Semiconductor Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
KR20070013086A (ko) * 2005-07-25 2007-01-30 삼성전자주식회사 반도체 메모리 소자의 레벨 쉬프터 회로
JP2008262616A (ja) * 2007-04-10 2008-10-30 Matsushita Electric Ind Co Ltd 半導体記憶装置、内部リフレッシュ停止方法、外部アクセスと内部リフレッシュとの競合処理方法、カウンタ初期化手法、外部リフレッシュのリフレッシュアドレス検出方法、及び外部リフレッシュ実行選択方法
CN101868919B (zh) * 2007-12-20 2014-05-07 夏普株式会社 缓冲器和显示装置
JP2009207031A (ja) 2008-02-29 2009-09-10 Hitachi Ltd 増幅回路
US20100127331A1 (en) * 2008-11-26 2010-05-27 Albert Ratnakumar Asymmetric metal-oxide-semiconductor transistors
US8502317B2 (en) 2009-02-06 2013-08-06 Leendert Jan van den Berg Level shifter circuits for integrated circuits
US8313994B2 (en) 2009-03-26 2012-11-20 Tokyo Electron Limited Method for forming a high-K gate stack with reduced effective oxide thickness
US20100244206A1 (en) 2009-03-31 2010-09-30 International Business Machines Corporation Method and structure for threshold voltage control and drive current improvement for high-k metal gate transistors
DE102009021486B4 (de) * 2009-05-15 2013-07-04 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Feldeffekttransistor-Herstellung
KR101829309B1 (ko) 2010-01-22 2018-02-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8431955B2 (en) * 2010-07-21 2013-04-30 International Business Machines Corporation Method and structure for balancing power and performance using fluorine and nitrogen doped substrates
JP2012070333A (ja) 2010-09-27 2012-04-05 Rohm Co Ltd レベルシフト回路及びそれを用いたスイッチングレギュレータ
US8570077B2 (en) * 2010-12-17 2013-10-29 Qualcomm Incorporated Methods and implementation of low-power power-on control circuits
JP6013680B2 (ja) 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置
CN103165535A (zh) * 2011-12-15 2013-06-19 中芯国际集成电路制造(上海)有限公司 互补型金属氧化物半导体管金属栅电极的制作方法
TWI580189B (zh) 2011-12-23 2017-04-21 半導體能源研究所股份有限公司 位準位移電路及半導體積體電路
CN102738161B (zh) * 2012-07-16 2015-12-16 西安电子科技大学 一种双多晶双应变混合晶面Si基BiCMOS集成器件及制备方法
EP2693639B1 (en) 2012-07-30 2015-09-09 Nxp B.V. Cascoded semiconductor devices
US8719759B1 (en) * 2013-02-27 2014-05-06 Taiwan Semiconductor Manufacturing Co., Ltd. Area optimized series gate layout structure for FINFET array
US9190389B2 (en) * 2013-07-26 2015-11-17 Infineon Technologies Ag Chip package with passives
TWI508452B (zh) 2013-10-04 2015-11-11 Raydium Semiconductor Corp 驅動電路之位準偏移器及其運作方法
US20150132938A1 (en) * 2013-11-13 2015-05-14 Intermolecular, Inc. Methods and Systems for Forming Reliable Gate Stack on Semiconductors
KR102315333B1 (ko) * 2015-02-04 2021-10-19 삼성전자주식회사 회로 디자인 시스템 및 이를 이용한 반도체 회로

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100774893B1 (ko) 2006-07-28 2007-11-08 전자부품연구원 레벨 쉬프터 회로
JP2009020703A (ja) 2007-07-12 2009-01-29 Fujitsu Ltd ストレージ装置、ストレージ管理装置、ストレージ管理方法、およびストレージ管理プログラム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024106624A1 (ko) * 2022-11-15 2024-05-23 서울대학교산학협력단 회로 설계 방법 및 장치

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Publication number Publication date
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