JP3658280B2 - 電圧レベルシフタ回路およびそれを用いた不揮発性半導体記憶装置 - Google Patents
電圧レベルシフタ回路およびそれを用いた不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP3658280B2 JP3658280B2 JP2000173516A JP2000173516A JP3658280B2 JP 3658280 B2 JP3658280 B2 JP 3658280B2 JP 2000173516 A JP2000173516 A JP 2000173516A JP 2000173516 A JP2000173516 A JP 2000173516A JP 3658280 B2 JP3658280 B2 JP 3658280B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- transistor
- level
- power supply
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
Description
【０００１】
【発明の属する技術分野】
この発明は、入力信号の電圧を高電圧にシフトする電圧レベルシフタ回路、および、それを用いた不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、最も一般的に用いられるフラッシュメモリ(一括消去型メモリ)として、ＥＴＯＸ(EPROM THIN OXIDE：インテル社の商標)がある。このＥＴＯＸ型フラッシュメモリセルの模式的な断面図を図５に示す。図５において、ソース１とドレイン２との間の基板(ウェル)３上に、トンネル酸化膜４を介してフローティングゲート５が形成されている。さらに、フローティングゲート５上に、層間絶縁膜６を介してコントロールゲート７が形成されている。
【０００３】
次に、上記ＥＴＯＸ型フラッシュメモリの動作原理について述べる。表１に、書き込み,消去および読み出しの各モードにおける印加電圧を示す。
【表１】
【０００４】
表１に示すように、書き込み時は、コントロールゲート７にＶpp(例えば１０Ｖ)の電圧を印加し、ソース１に基準電圧Ｖss(例えば０Ｖ)を印加し、ドレイン２にＶpgd(例えば６Ｖ)の電圧を印加する。これによって、チャネル層では多くの電流(１セル当たり５００μＡ)が流れる。その際に、ドレイン２サイドにおける電界が高い部分でチャネル・ホット・エレクトロンが発生し、フローティングゲート５に電子が注入されて閾値電圧が上昇する。こうして、書き込みが行われるべきメモリセルへの書き込みが行われる。尚、表１におけるドレイン２の欄に、印加電圧６Ｖと併記された印加電圧０Ｖは、書き込みを行わないメモリセルのドレイン２への印加電圧である。
【０００５】
また、消去時には、上記コントロールゲート７にＶnn(例えば−９Ｖ)の電圧を印加し、ソース１にＶpe(例えば６Ｖ)の電圧を印加し、ドレイン２をオープンにする。こうして、ソース１サイドに電子を引き抜いて閾値電圧を低下させて、メモリセルの消去を行う。
【０００６】
上述のようにして書き込み(プログラム)あるいは消去(イレース)されたメモリセルの読み出し時には、コントロールゲート７には３Ｖ、ドレイン２には１Ｖ、ソース１には０Ｖの電圧を印加する。その場合、メモリセルに記憶されているデータがプログラム状態の場合には、当該メモリセルの閾値電圧は３.５Ｖ以上であるためセル電流は流れず、保持データは「０」と判定される。また、イレース状態の場合には、閾値電圧が２.０Ｖ以下であるためセル電流が流れ、保持データは「１」と判定される。尚、これらの判定は、ドレイン２側に設置されたセンス回路(図示せず)によって、ドレイン２からソース１へ流れる電流をセンスすることによって行われる。
【０００７】
上述のように、書き込み時,消去時及び読み出し時に入力信号の電圧と異なる電圧を使用するデバイスとして、上記フラッシュメモリ以外に、ＥＰＲＯＭ(紫外線消去型リード・オンリ・メモリ)等がある。これらのデバイスにおいては、上述したごとく、書き込み時,消去時および読み出し時において各ノードに印加される電圧が異なる。また、書き込み時および読み出し時には、Ｖcc(電源電圧)よりも高い電圧が必要となるために、デバイス中において入力信号の電圧を高電圧にレベルシフトすることが必要となってくる。そのような場合に使用される回路をレベルシフタ回路という。尚、上記電源電圧Ｖccとしては、例えば、1.８Ｖ,３Ｖあるいは５Ｖ等の値をとる。これに対して、高電圧としては、８Ｖ,１０Ｖあるいは１２Ｖ等の値をとる。
【０００８】
従来より、上記レベルシフタ回路として特開平６‐２３６６９４号公報に開示されているような高電圧レベルシフタ回路がある。以下、図６に従って、上記高電圧レベルシフタ回路の動作について述べる。図６において、ｈvppとしては、Ｖpp(例えば１２Ｖ)の電圧が印加される。この状態で、入力信号inとして電源電圧Ｖcc(例えば１.８Ｖ)が入力された場合、トランジスタＴr３はオンし、インバータＩＮＶ１を介して入力信号inが入力されるトランジスタＴr４はオフする。これによって、トランジスタＴr２はオンし、トランジスタＴr１はオフすることになる。その結果、出力信号outにはＶpp(例えば１２Ｖ)レベルの電圧が出力される。
【０００９】
一方、上記入力信号inとして基準電圧Ｖss(例えば０Ｖ)が印加された場合は、トランジスタＴr３はオフする一方、トランジスタＴr４はオンする。これによって、トランジスタＴr２はオフし、トランジスタＴr１はオンすることになる。その結果、出力信号outbにはＶpp(例えば１２Ｖ)レベルの電圧が出力され、出力信号outにはＶssレベルの電圧が出力される。
【００１０】
したがって、上記高電圧レベルシフタ回路においては、入力信号inのレベルが(Ｖcc−Ｖss)から(Ｖpp−Ｖss)へシフトされることになる。ここで、上記出力信号outbは、出力信号outのレベルを反転した信号である。
【００１１】
ところが、図６に示すような上記高電圧レベルシフタ回路においては、以下のような問題がある。すなわち、電圧hvppがＶpp(例えば１２Ｖ)であって、出力信号outのレベルが「Ｈ」(つまりＶpp(例えば１２Ｖ))である状態において、入力信号inのレベルが「Ｈ」から「Ｌ」に遷移する場合について考えてみる。この場合、入力信号inのレベルが遷移する前におけるｎ‐ＭＯＳ(金属酸化膜半導体)トランジスタＴr４のドレイン電圧はＶppであり、ゲート電圧とソース電圧とはＶss(例えば０Ｖ)である。そして、入力信号inのレベルが遷移すると、ｎ‐ＭＯＳトランジスタＴr４のゲートは０Ｖから１.８Ｖになる。したがって、一瞬ではあるが、トランジスタＴr４がオンし且つゲート電圧がドレイン電圧よりも低い状態が存在する。例えば、ドレイン電圧が１.８Ｖから１０Ｖの間にあり、且つ、ゲート電圧は１.８Ｖである状態がそれに相当する。このような状態下では、多くのホットキャリアがソースとドレインとの間のチャネル領域において発生し、且つ、ホットホールがゲート方向に向かって移動し、結果的にトランジスタＴr４のゲート絶縁膜中にホールがトラップされる。このような、動作が繰り返されると、トランジスタＴr４のオフ時におけるリーク特性が劣化する。この場合、ｎ‐ＭＯＳトランジスタＴr３も同様な動作を行っているため同様に劣化する。
【００１２】
上記フラッシュメモリの場合には、上述したような書き込みおよび消去の動作が行なわれるので、上記トランジスタのゲート絶縁膜中にホールがトラップされる状態が数万回と繰り返されることになる。結果として、図６に示すような高電圧レベルシフタ回路においてはオフリークの増加が生じ、デバイスが動作しない待機状態での電流増加を招くことになる。
【００１３】
そこで、このような問題を改善する手段の１つとして、特開平６‐２３６６９４号公報に開示されているように、電圧緩和用のカスケードトランジスタの挿入が考えられる。このような高電圧レベルシフタ回路の回路図を図７に示す。図７から分るように、トランジスタＴr５とトランジスタＴr７との間にカスケードトランジスタＴr９としてｎ‐ＭＯＳトランジスタを介設し、トランジスタＴr６とトランジスタＴr８との間にカスケードトランジスタＴr１０としてｎ‐ＭＯＳトランジスタを介設している。このカスケードトランジスタＴr９とカスケードトランジスタＴr１０のゲートには、電源電圧Ｖcc(例えば1.８Ｖ)が印加されている。以下、このような回路構成を有する高電圧レベルシフタ回路の動作について説明する。
【００１４】
入力信号inのレベルが「Ｈ」から「Ｌ」に遷移する場合について考えてみる。この場合、遷移が始まる前の状態においては、カスケードトランジスタＴr１０のドレインには１２Ｖが印加され、ゲートには1.８Ｖが印加され、ソースの電圧は１.８Ｖ−Ｖthn(Ｖthn:ｎ‐ＭＯＳトランジスタの閾値電圧)となっている。一方、トランジスタＴr８のドレイン電圧は１.８Ｖ−Ｖthnであり、ゲート電圧は０Ｖであり、ソース電圧は０Ｖである。
【００１５】
上記状態において、入力信号inのレベル遷移が始まると、トランジスタＴr８がオンし、カスケードトランジスタＴr１０のソース電圧はトランジスタＴr８がオンするため０Ｖとなる。その場合、図６のトランジスタＴr４の動作において説明したと同様にカスケードトランジスタＴr１０においてもホットキャリアが発生し、且つ、ホットホールがカスケードトランジスタＴr１０のゲート絶縁膜中にトラップされるため、結果的にカスケードトランジスタＴr１０のオフリーク特性が劣化する。カスケードトランジスタＴr９の場合も同様である。しかしながら、トランジスタＴr８は、ワースト条件においても、ドレイン電圧は１.８Ｖ−Ｖthn、ゲート電圧は１.８Ｖ、ソース電圧は０Ｖであるので、劣化することはない。したがって、図７に示す高電圧レベルシフタ回路の場合には、カスケードトランジスタＴr９,Ｔr１０の特性は劣化するが、トランジスタＴr７,Ｔr８は劣化することはない。その結果、図６に示すカスケードトランジスタを有しない高電圧レベルシフタ回路の場合に問題となるような待機状態での電流増加はないのである。
【００１６】
ところが、図６および図７に示すような一般的な高電圧レベルシフタ回路の場合には、以下に示すような別の問題があり、トランジスタのサイズを最適化する必要がある。以下、その内容について説明する。
【００１７】
先ず、図６に示す高電圧レベルシフタ回路においては、例えばhvppに電圧Ｖpp(例えば１２Ｖ)を印加し、電源電圧Ｖccが例えば1.８Ｖである場合の動作について考える。この場合、トランジスタＴr３,Ｔr４としてのｎ‐ＭＯＳトランジスタは、ゲート電圧１.８Ｖでオンされることになる。一方、トランジスタＴr１,Ｔr２としてのｐ‐ＭＯＳトランジスタは、ゲート電圧０Ｖでオンされることになる。そして、ｐ‐ＭＯＳトランジスタでなるトランジスタＴr１,Ｔr２におけるドレイン,ソースおよびチャネル部は、ｎウェル中に存在し、このｎウェルは電圧Ｖpp(例えば１２Ｖ)に接続されている。したがって、ｐ‐ＭＯＳトランジスタＴr１,Ｔr２のバックゲートには電圧Ｖpp(例えば１２Ｖ)が印加されて、電位差は１２Ｖでオンされることになり、ｐ‐ＭＯＳトランジスタＴr１,Ｔr２は電流を流す能力が非常に高いのである。
【００１８】
そのために、反転レベルを調整して動作を最適化する場合、ｎ‐ＭＯＳトランジスタであるトランジスタＴr３,Ｔr４の能力と、ｐ‐ＭＯＳトランジスタであるトランジスタＴr１,Ｔr２の能力とを合わせる必要がある。即ち、例えば、トランジスタＴr３,Ｔr４を構成するｎ‐ＭＯＳトランジスタのチャネル幅を、トランジスタＴr１,Ｔr２を構成するｐ‐ＭＯＳトランジスタのチャネル幅に比べて３倍程度(能力で６倍程度)にする必要がある。
【００１９】
このように、ｎ‐ＭＯＳトランジスタとｐ‐ＭＯＳトランジスタとの能力を合わせるためにｎ‐ＭＯＳトランジスタを大きくする必要がある問題は、低電圧化が進み、図７に示すようにカスケードトランジスタが介設されると特に顕著になってくる。
【００２０】
これは、図７から分るように、カスケードトランジスタＴr９,Ｔr１０が介設された場合、レベルシフタ回路として考えると、出力信号outにおける特に基準電圧Ｖssヘ引き込む能力が低下する。従って、レベルシフタ回路を安定して動作させるためには、ｎ‐ＭＯＳトランジスタＴr７,Ｔr８の能力を高める必要がある。この場合、ｎ‐ＭＯＳトランジスタＴr７,Ｔr８は、カスケードトランジスタＴr９,Ｔr１０を介設しない場合に比較するとチャネル幅が２倍となり、さらには、カスケードトランジスタＴr９,Ｔr１０も同等のサイズにすることが望ましい。
【００２１】
このようにサイズアップを図ったカスケード在りの高電圧レベルシフタ回路における入力信号inおよび出力信号out,outbの波形の一例を図８に示す。図８から分かるように、カスケードトランジスタの無い高電圧レベルシフタ回路における入力信号inおよび出力信号out,outbの波形(図９)と比較して、反転に必要な時間は若干長くなるが、反転レベルは６Ｖ(＝Ｖpp(１２Ｖ)/２)付近であり、動作の最適化がなされている。
【００２２】
この場合、サイズアップを行わないカスケード在りの高電圧レベルシフタ回路における入力信号inおよび出力信号out,outbの波形は図１０に示すようになり、反転レベルが８Ｖに上昇する。したがって、高電圧時の動作において、最適化が行なわれていないと、ワーストケースでは反転動作が行なわれなくなる不具合が生じる。したがって、トランジスタＴr７,Ｔr８のチャネル幅Ｗを大きくしておく必要がある。
【００２３】
次に、上記フラッシュメモリにおいて、上述のようなレベルシフタ回路がどのような回路構成において使用されているかについて述べる。この場合のフラッシュメモリ回路構成の一例を図１１に示す。図１１中においてＨＶ00〜ＨＶ02はカラムデコーダの出力段を構成する高電圧レベルシフタ回路であり、図７に示す構成を有している。
【００２４】
図１１において、全メモリセルＭはマトリスク状に配列されてブロックを構成している。そして、列方向に配列されたメモリセルＭ00,Ｍ01,Ｍ02,…のドレインは共通にビット線Ｂ0に接続され、メモリセルＭ10,Ｍ11,Ｍ12,…のドレインは共通にビット線Ｂ1に接続され、以下、同様に接続されている。また、行方向に配列されたメモリセルＭ00,Ｍ10,…のコントロールゲートは共通にワード線Ｗ0に接続され、行方向に配列されたメモリセルＭ01,Ｍ11,…のコントロールゲートは共通にワード線Ｗ1に接続され、以下、同様に接続されている。さらに、全メモリセルＭのソースは共通にソース線Ｓに接続されている。
【００２５】
書込み時(プログラム時)には、電源hvppに電圧Ｖpp(例えば、１２Ｖ)が印加され、高電圧レベルシフタ回路ＨＶ00にはＶccレベルの入力信号inが入力され、その結果、高電圧レベルシフタ回路ＨＶ00からは電源hvppレベルの出力信号が出力される。こうして、トランジスタＴr00がオンされる。
【００２６】
そうした後、先ず、上記ビット線Ｂ0を選択すべく、高電圧レベルシフタ回路ＨＶ01にはＶccレベルの入力信号inが入力されて、電源hvppレベルの出力信号が出力される。その結果、トランジスタＴr01がオンして、ビット線Ｂ0に電源hvppの電圧が印加される。一方、高電圧レベルシフタ回路ＨＶ02,…にはＶssレベルの入力信号inが入力されて、Ｖssレベルの出力信号が出力される。その結果、トランジスタＴr11,…はオフ状態となる。
【００２７】
これに対して、ワード線側においては、先ず、ワード線Ｗ0を選択すべくＶpp（例えば、１２Ｖ)が印加される。こうして、ワード線Ｗ0とビット線Ｂ0とが選択されて、メモリセルＭ00が選択される。そして、メモリセルＭ00のコントロールゲートにはＶpp(１２Ｖ)が印加され、ドレインには電源hvpp(＝電圧Ｖpp(１２Ｖ))が印加され、ソース線Ｓに例えば０Ｖが印加されると閾値電圧が高められて書込みが行われる。
【００２８】
以下、同様にしてビット線Ｂおよびワード線Ｗが順次選択されて所定のメモリセルＭに書き込みが行われるのである。
【００２９】
次に、読み出し時(リード時)の動作について説明する。読み出し時には、電源hvppにはＶcc(例えば、１.８Ｖ)が印加され、プログラム回路内の高電圧レベルシフタ回路ＨＶ00には基準電圧Ｖss(例えば、０Ｖ)の入力信号inが入力され、その結果、高電圧レベルシフタ回路ＨＶ00からはＶssレベルの出力信号が出力される。こうして、トランジスタＴr00がオフされる。この場合、詳述しないが、センスノードＳＮには別途１Ｖが印加される。
【００３０】
そうした後、上記書き込みの場合と同様に、高電圧レベルシフタ回路ＨＶ01にＶccレベルの入力信号inが入力され、トランジスタＴr01がオンしてビット線Ｂ0にセンスノードＳＮの電圧１Ｖが印加される。一方、上記高電圧レベルシフタ回路ＨＶ02,…にはＶssレベルの入力信号inが入力され、トランジスタＴr11,…がオフする。こうして、ビット線Ｂ0が選択される。さらに、ワード線Ｗ0に電圧３Ｖが印加されてワード線Ｗ0が選択され、メモリセルＭ00が選択される。
【００３１】
その場合、上記メモリセルＭ00が書き込み状態(プログラム状態)であれば、メモリセルＭ00の閾値電圧は３.５Ｖ以上であるため、ワード線Ｗ0に３Ｖの電圧が印加されてもメモリセルＭ00はオンせずセル電流は流れない。これに対して、メモリセルＭ00がプログラム状態でなければ、メモリセルＭ00の閾値電圧は２.０Ｖ以下であるため、ワード線Ｗ0への電圧３Ｖの印加によってメモリセルＭ00がオンし、セル電流がメモリセルＭ00のドレインからソース線Ｓに流れる。
【００３２】
このセル電流を、上記センスノードＳＮにおける電圧変化としてセンスアンプＳＡによってセンスするのである。この場合、センスアンプＳＡにおける参照電圧Refの値を適切に決めることによって、センスノードＳＮの電圧が１Ｖから低下したか否かを検出できる。したがって、センスアンプＳＡによって、メモリセルＭ00が書込み状態(１Ｖから低下せず)であるか消去状態(１Ｖから低下)であるかを判定し、判定結果を表わす出力信号outを出力するのである。
【００３３】
次に、上記ワード線Ｗ0,Ｗ1,Ｗ2,…に各動作に応じた電圧を印加するロウデコーダの出力段について説明する。上述のように、書き込み時における選択ワード線Ｗには、電源電圧Ｖcc(１.８Ｖ)よりも高い電圧Ｖpp(１２Ｖ)が印加される。また、読み出し時にも、電源電圧Ｖcc(１.８Ｖ)よりも高い電圧３Ｖが印加される。したがって、上記ロウデコーダの出力段にも高電圧レベルシフタ回路ＨＶ10,Ｖ11,Ｖ12,…が用いられるのである。
【００３４】
図１２は、上記ロウデコーダの出力段に用いられる高電圧レベルシフタ回路の回路図を示す。尚、この高電圧レベルシフタ回路は、入力信号inの反転信号である出力信号outbを出力する。すなわち、入力信号inがレベル「Ｈ」(例えばＶcc)である場合にはレベル「Ｌ」であるＶssレベルの出力信号outbが出力される。一方、入力信号inがレベル「Ｌ」(Ｖss)である場合にはレベル「Ｈ」であるhvppレベルの出力信号outbが出力されるのである。
【００３５】
図１２に示すように、本高電圧レベルシフタ回路の入力段には高電圧阻止トランジスタＴr１１が設けられており、レベル「Ｈ」の入力信号inとしてＶcc以上の高電圧を入力しても良いようになっている。
【００３６】
先ず、高電圧動作時である書込み時には、電源hvppにはＶpp(例えば１２Ｖ)が印加され、電源電圧Ｖccは１.８Ｖであるとする。また、ｎ‐ＭＯＳトランジスタであるカスケードトランジスタＴr１２のゲートにはＶccが印加されている。この状態において、レベル「Ｌ」(基準電圧Ｖss(例えば０Ｖ))の入力信号inが入力されると、ｎ‐ＭＯＳトランジスタであるトランジスタＴr１３はオフとなる。また、ｎ‐ＭＯＳトランジスタである高電圧阻止トランジスタＴr１１はオンしているため、ノードＡの電位はＶssとなり、ｐ‐ＭＯＳトランジスタであるトランジスタＴr１４がオンする。したがって、出力信号outbは立ち上り、電圧hvpp（１２Ｖ)が出力される。その結果、p‐ＭＯＳトランジスタであるトランジスタＴr１５はオフ状態となり、上記ノードＡのレベルはＶssに確定し、安定したレベル「Ｈ」の出力信号outb(電圧hvpp)が出力されるのである。
【００３７】
次に、レベル「Ｈ」(Ｖcc(１.８Ｖ))の入力信号inが入力されると、トランジスタＴr１３はオンし、カスケードトランジスタＴr１２はオンの状態を維持している。一方、ノードＡの電位は、高電圧阻止トランジスタＴr１１を介して、先ず１.８Ｖ−Ｖthn（Ｖthnはｎ‐ＭＯＳトランジスタの閾値電圧)となる。これによって、p‐ＭＯＳトランジスタＴr１４の能力は低下し、出力信号outbはＶssレベルに引き込まれることになる。そのために、p‐ＭＯＳトランジスタＴr１５がオンし、ノードＡの電位が電圧hvppに引き上げられる。その結果、p‐ＭＯＳトランジスタＴr１４が完全にオフされ、出力信号outbの電圧はＶssに固定されて安定するのである。
【００３８】
ここで、上記カスケードトランジスタＴr１２が介設されている理由は、上記カラムデコーダ用の高電圧レベルシフタＨＶ01,ＨＶ02,…の場合と同様に、トランジスタＴr１３の印加ストレスを緩和するためである。また、上記高電圧レベルシフタＨＶ01,ＨＶ02,…の場合と同様に、カスケードトランジスタＴr１２およびトランジスタＴr１３の動作マージンを確保するために、例えばチャネル幅を大きくしてオン時に電流を流す能力を高めておく必要がある。
【００３９】
次に、低電圧動作時である読み出し時には、電源hvppにはＶrc(例えば３Ｖ)が印加される。そして、上記書き込み時の場合と同様に動作して、レベル「Ｌ」(基準電圧Ｖss(０Ｖ))の入力信号inが入力されるとレベル「Ｈ」であるhvpp(３Ｖ)の出力信号outbが出力され、レベル「Ｈ」(Ｖcc(１.８Ｖ)の入力信号inが入力されるとレベル「Ｌ」であるＶss(０Ｖ)の出力信号outbが出力されるのである。
【００４０】
【発明が解決しようとする課題】
しかしながら、上記従来の動作が最適化(サイズアップ)されたカスケードトランジスタ在りの高電圧レベルシフタ回路においては、以下のような問題がある。図１３に、図７に示す構造を有するカラムデコーダ用のカスケード在りの高電圧レベルシフタ回路における低電圧動作(電源hvpp＝１.８Ｖ)時の各電圧波形を示す。図１３から分かるように、レベル「Ｌ」からレベル「Ｈ」への遷移時における反転レベルでの遅延時間(入力信号inが反転レベルに到達してから出力信号outが反転レベルに到達するまでの時間)は６.５nsであり、１つの高電圧レベルシフタ回路の遅延時間としては非常に大きいのである。また、この場合、反転レベルが低い。
【００４１】
このように遅延時間が大きい理由は、図８において説明したように、高電圧動作(電源hvpp＝１２Ｖ(Ｖpp))時における動作の最適化を図っている(ｎ‐ＭＯＳトランジスタＴr7〜Ｔr10のチャネル幅を１０４μmに大きくしている)ためである。尚、上記高電圧動作の際に説明したように、高電圧での動作を最適化(サイズアップ化)しておかない場合には、高電圧での動作において反転動作しない不具合が生じる場合がある。したがって、高電圧での動作を最適化(サイズアップ化)は必ず必要となるのである。
【００４２】
尚、図１４は、図６に示すカスケードトランジスタ無しの高電圧レベルシフタ回路における低電圧動作(電源hvpp＝１.８Ｖ)時の各電圧波形である。
【００４３】
また、図１２に示す構造を有するロウデコーダ用のカスケード在りの高電圧レベルシフタ回路においても、高電圧動作(電源hvpp＝１２Ｖ(Ｖpp))時における動作の最適化を図っているため、低電圧動作(電源hvpp＝３Ｖ(Ｖrc))時においては反転レベルが低下し、出力信号がレベル「Ｌ」からレベル「Ｈ」への遷移時における反転レベルでの遅延時間が大きくなってしまうのである。
【００４４】
上述したように、図１１に示すフラッシュメモリの回路構成において、読み出し(リード)時(低電圧動作時)における高電圧レベルシフタ回路ＨＶ01,ＨＶ02,…および高電圧レベルシフタ回路ＨＶ10,ＨＶ11,ＨＶ12,…の動作において遅延時間が大きい。このことは、カラムデコータ側においては、各高電圧レベルシフタ回路ＨＶ01,ＨＶ02,…に順次入力信号inが入力された際に、上記各高電圧レベルシフタ回路ＨＶ01,ＨＶ02,…によって、各トランジスタＴr01,Ｔr11,…で成る選択ゲートを開けるタイミングが遅延することを意味する。また、ロウデコーダ側においては、各高電圧レベルシフタ回路ＨＶ10,ＨＶ11,ＨＶ12,…に順次入力信号inが入力された際に、ワード線Ｗの立ち上りが遅くなることを意味する。結果的に、フラッシュメモリのアクセス速度が劣化するという問題が生ずることになる。
【００４５】
そこで、この発明の目的は、低電圧の動作時における遅延時間の増大を防止できるカスケードトランジスタが介設された電圧レベルシフタ回路、および、アクセス速度の劣化を防止できる不揮発整半導体記憶装置を提供することにある。
【００４６】
【課題を解決するための手段】
上記目的を達成するため、第１の発明は、高レベルがデバイスの電源電圧であり低レベルが基準電圧である入力信号を,高レベルが第１電圧であり低レベルが基準電圧である出力信号に変換すると共に,電圧緩和用のカスケードトランジスタを有し,上記第１電圧として,供給される電源の電圧レベルに応じて少なくとも第１レベルと第２レベルとの二つの電圧レベルが出力される電圧レベルシフタ回路であって、上記第１電圧のレベルが上記電源電圧より高い上記第１レベルになる高電圧動作時には,上記カスケードトランジスタのゲートに第２電圧を印加する一方、上記第１電圧のレベルが上記電源電圧に等しい上記第２レベルになる低電圧動作時には,上記カスケードトランジスタのゲートに第３電圧を印加する制御電圧印加手段を備えたことを特徴としている。
【００４７】
上記構成によれば、例えば、高電圧動作時において、制御電圧印加手段によってカスケードトランジスタのゲートに印加される第２電圧は、電源電圧であるとする。その場合、入力信号によってオンして、上記カスケードトランジスタを介して出力端子の電位を上記電源電圧より高い第１レベルから上記基準電圧に引き込むトランジスタのドレイン電圧は、ワースト条件でも(電源電圧−上記カスケードトランジスタの閾値電圧)となる。したがって、当該トランジスタがオン時にそのドレイン電圧がゲート電圧を超えることはなく、オフ時のリーク特性が劣化することはない。
【００４８】
一方、例えば、低電圧動作時において、上記制御電圧印加手段によってカスケードトランジスタのゲートに印加される第３電圧は、電源電圧よりも低く且つ上記カスケードトランジスタの閾値電圧以下であるとする。その場合、上記カスケードトランジスタを流れる電流が制限されるため、上記出力端子の電位を基準電圧に引き込む上記トランジスタの引き込みスピードが低下する。したがって、上記入力信号の遷移に呼応して上記出力信号の電圧が電源電圧に反転する際に、瞬間的に上記引き込み用のトランジスタがオンしても上記出力信号の上記電源電圧への反転に対する影響は少なく、上記入力信号の遷移に対する上記出力信号の電源電圧へのレベル反転の遅延時間が短縮される。
【００４９】
また、上記第１の発明の電圧レベルシフタ回路は、上記高電圧動作時に、上記制御電圧印加手段によって上記カスケードトランジスタのゲートに印加される上記第２電圧を上記電源電圧とすることが望ましい。
【００５０】
上記構成によれば、上記入力信号によってオンして、上記カスケードトランジスタを介して出力端子の電位を上記電源電圧より高い上記第１レベルから上記基準電圧に引き込むトランジスタのドレイン電圧は、ワースト条件でも(電源電圧−上記カスケードトランジスタの閾値電圧)となる。したがって、当該トランジスタがオン時にそのドレイン電圧がゲート電圧を超えることはなく、オフ時のリーク特性が劣化することはない。
【００５１】
また、上記第１の発明の電圧レベルシフタ回路は、上記低電圧動作時に、上記制御電圧印加手段によって上記カスケードトランジスタのゲートに印加される上記第３電圧を、上記電源電圧よりも低く、且つ、上記カスケードトランジスタの閾値電圧以上にすることが望ましい。
【００５２】
上記構成によれば、上記カスケードトランジスタを流れる電流が制限されるため、上記出力端子の電位を基準電圧に引き込むトランジスタの引き込みスピードが低下する。したがって、上記入力信号の遷移に呼応して上記出力信号の電圧が上記電源電圧に反転する際に、瞬間的に上記引込み用のトランジスタがオンしても上記出力信号の上記電源電圧への反転に対する影響は少なく、上記入力信号の遷移に対する上記出力信号の電源電圧へのレベル反転の遅延時間が短縮される。
【００５３】
また、上記第１の発明の電圧レベルシフタ回路は、上記高電圧動作時に、上記制御電圧印加手段によって上記カスケードトランジスタのゲートに印加される上記第２電圧を、上記電源電圧より高く、且つ、上記電源電圧に上記カスケードトランジスタの閾値電圧を加算した電圧以下にすることが望ましい。
【００５４】
上記構成によれば、上記高電圧動作時に上記カスケードトランジスタのゲートに印加される上記第２電圧が上記電源電圧よりも高められている。したがって、上記カスケードトランジスタがオン時に電流を流す能力が大きくなり、上記カスケードトランジスタとこのカスケードトランジスタを介して出力端子の電位を引き込むトランジスタとのサイズを小さくしても、動作の最適化を図ることが可能になる。
【００５５】
また、上記第１の発明の電圧レベルシフタ回路は、上記高電圧動作時に上記カスケードトランジスタのゲートに電源電圧より高く、且つ、上記電源電圧に上記カスケードトランジスタの閾値電圧を加算した電圧以下の電圧が印加される場合において、上記低電圧動作時に、上記制御電圧印加手段によって上記カスケードトランジスタのゲートに印加される電圧を電源電圧とすることが望ましい。
【００５６】
上記構成によれば、上記低電圧動作時に、上記カスケードトランジスタがオン時に電流を流す能力が低められる。したがって、上述の理由によって反転レベルが高電圧側へシフトされ、上記出力信号の上記電源電圧へのレベル反転の遅延時間が短縮される。
【００５７】
また、第２の発明の電圧レベルシフタ回路は、高レベルが第４電圧であり低レベルが基準電圧である入力信号を,高レベルが第５電圧であり低レベルが基準電圧である出力信号に変換すると共に,電圧緩和用のカスケードトランジスタおよび上記入力信号用の高電圧阻止トランジスタを有し,上記第５電圧として,供給される電源の電圧レベルに応じて少なくとも第３レベルと第４レベルとの二つの電圧レベルが出力される電圧レベルシフタであって、上記第５電圧のレベルがデバイスの電源電圧より高い上記第３レベルになる高電圧動作時には,上記カスケードトランジスタのゲートに第６電圧を印加する一方,上記第５電圧のレベルが上記電源電圧より高く且つ上記第３レベルより低い上記第４レベルとなる低電圧動作時には,上記カスケードトランジスタのゲートに第８電圧を印加する第１制御電圧印加手段と、上記高電圧動作時には,上記高電圧阻止トランジスタのゲートに第７電圧を印加する一方,上記低電圧動作時には,上記高電圧阻止トランジスタのゲートに第９電圧を印加する第２制御電圧印加手段を備えたことを特徴としている。
【００５８】
上記構成によれば、例えば、高電圧動作時において、第１制御電圧印加手段によってカスケードトランジスタのゲートに印加される第６電圧は、電源電圧であるとする。その場合、入力信号によってオンして、上記カスケードトランジスタを介して出力端子の電位を上記電源電圧より高い第３レベルから上記基準電圧に引き込むトランジスタのドレイン電圧は、ワースト条件でも(電源電圧−上記カスケードトランジスタの閾値電圧)となる。したがって、当該トランジスタがオン時にそのドレイン電圧がゲート電圧を超えることはなく、オフ時のリーク特性が劣化することはない。
【００５９】
一方、例えば、低電圧動作時において、上記第１制御電圧印加手段によって上記カスケードトランジスタのゲートに印加される第８電圧は、電源電圧よりも低く且つ上記カスケードトランジスタの閾値電圧以下であるとする。その場合、上記カスケードトランジスタを流れる電流が制限されるため、上記出力端子の電位を基準電圧に引き込む上記トランジスタの引き込みスピードが低下する。したがって、上記入力信号の遷移に呼応して上記出力信号の電圧が上記第４レベルである第５電圧に反転する際に、瞬間的に上記引き込み用のトランジスタがオンしても上記出力信号の上記第５電圧への反転に対する影響は少なく、上記入力信号の遷移に対する上記出力信号の上記第５電圧へのレベル反転の遅延時間が短縮される。
【００６０】
また、上記第２の発明の電圧レベルシフタ回路は、上記高電圧動作時に、上記第１制御電圧印加手段によって上記カスケードトランジスタのゲートに印加される上記第６電圧と、上記第２制御電圧印加手段によって上記高電圧阻止トランジスタのゲートに印加される上記第７電圧とを、上記電源電圧にすることが望ましい。
【００６１】
上記構成によれば、上記高電圧動作時において、上記入力信号によってオンして、上記カスケードトランジスタを介して出力端子の電位を上記電源電圧より高い第３レベルから上記基準電圧に引き込むトランジスタのドレイン電圧は、ワースト条件でも(電源電圧−上記カスケードトランジスタの閾値電圧)となる。したがって、当該トランジスタがオン時にそのドレイン電圧がゲート電圧を超えることはなく、オフ時のリーク特性が劣化することはない。
【００６２】
さらに、上記入力信号用の高電圧阻止トランジスタのゲートには上記電源電圧が印加されている。したがって、上記入力信号の高レベル電圧である上記第４電圧が上記電源電圧よりも高い電圧であっても正常に動作することが可能になる。
【００６３】
また、上記第２の発明の電圧レベルシフタ回路は、上記低電圧動作時に,上記第１制御電圧印加手段によって上記カスケードトランジスタのゲートに印加される上記第８電圧を,上記電源電圧より低く,且つ,上記カスケードトランジスタの閾値電圧以上とし、上記低電圧動作時に,上記第２制御電圧印加手段によって上記高電圧阻止トランジスタのゲートに印加される上記第９電圧を,上記電源電圧より低く,且つ,上記高電圧阻止トランジスタの閾値電圧の閾値電圧以上とすることが望ましい。
【００６４】
上記構成によれば、上記低電圧動作時において、上記カスケードトランジスタを流れる電流が制限されるため、上記出力端子の電位を基準電圧に引き込むトランジスタの引き込みスピードが低下する。したがって、上記入力信号の遷移に呼応して上記出力信号の電圧が上記第５電圧に反転する際に、瞬間的に上記引き込み用のトランジスタがオンしても上記出力信号の上記第５電圧への反転に対する影響は少なく、上記入力信号の遷移に対する上記出力信号の上記第５電圧へのレベル反転の遅延時間が短縮される。
【００６５】
さらに、上記入力信号用の高電圧阻止トランジスタのゲートには、上記電源電圧より低く、且つ、上記高電圧阻止トランジスタの閾値電圧の閾値電圧以上が印加されている。したがって、上記入力信号の高レベル電圧である上記第４電圧が上記電源電圧よりも高い電圧であっても正常に動作することが可能になる。
【００６６】
また、上記第２の発明の電圧レベルシフタ回路は、上記高電圧動作時に,上記第１制御電圧印加手段によって上記カスケードトランジスタのゲートに印加される上記第６電圧を,上記電源電圧より高く,且つ,上記電源電圧に上記カスケードトランジスタの閾値電圧を加算した電圧以下とし、上記高電圧動作時に,上記第２制御電圧印加手段によって上記高電圧阻止トランジスタのゲートに印加される上記第７電圧を,上記電源電圧より高く,且つ,上記電源電圧に上記高電圧阻止トランジスタの閾値電圧を加算した電圧以下とすることが望ましい。
【００６７】
上記構成によれば、上記高電圧動作時に上記カスケードトランジスタのゲートに印加される上記第６電圧が上記電源電圧よりも高められている。したがって、上記カスケードトランジスタがオン時に電流を流す能力が大きくなり、上記カスケードトランジスタとこのカスケードトランジスタを介して出力端子の電位を引き込むトランジスタとのサイズを小さくしても、動作の最適化を図ることが可能になる。
【００６８】
また、上記第２の発明の電圧レベルシフタ回路は、上記高電圧動作時に上記カスケードトランジスタのゲートに電源電圧より高く、且つ、上記電源電圧に上記カスケードトランジスタの閾値電圧を加算した電圧以下の電圧が印加される場合において、上記低電圧動作時に、上記第１制御電圧印加手段によって上記カスケードトランジスタのゲートに印加される電圧を電源電圧とすることが望ましい。
【００６９】
上記構成によれば、上記低電圧動作時に、上記カスケードトランジスタがオン時に電流を流す能力が低められる。したがって、上述の理由によって反転レベルが高電圧側へシフトされ、上記出力信号の上記第５電圧へのレベル反転の遅延時間が短縮される。
【００７０】
また、第３の発明の不揮発性半導体記憶装置は、上記第１の発明あるいは第２の発明の電圧レベルシフタを用いて構成されたカラムデコーダあるいはロウデコーダを備えたことを特徴としている。
【００７１】
上記構成によれば、オフ時のリーク特性の劣化を防止し、出力信号の高レベルへの反転の遅延時間を短縮できる電圧レベルシフタが、カラムデコーダあるいはロウデコーダに用いられている。したがって、動作しない待機状態での電流増加を防止し、書き込み,読み出し時の動作マージンを十分に確保しつつ上記読み出し時のアクセス時間が短縮される。
【００７２】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
＜第１実施の形態＞
図１は、本実施の形態の電圧レベルシフタ回路における一例を示す回路図である。尚、図１に示す電圧レベルシフタ回路は、図１１に示すようなフラッシュメモリにおける高電圧レベルシフタ回路ＨＶ00,ＨＶ01,ＨＶ02,…に用いられる高電圧レベルシフタ回路である。
【００７３】
図１に示すように、本実施の形態における高電圧レベルシフタ回路は、図７に示す従来のカスケードトランジスタが介設された高電圧レベルシフタ回路とは、カスケードトランジスタ１１,１２のゲートに、電源電圧Ｖccとは別に、制御電圧印加回路１８によって、バイアス電圧Ｖbaisを印加する構成になっている点において異なる。ここで、制御電圧印加回路１８は、図示しないが、上記第２電圧としての電源電圧Ｖcc(例えば１.８Ｖ)を発生する第１電圧発生回路と、上記第３電圧としての１.１Ｖの電圧を発生する第２電圧発生回路と、第１電圧発生回路と第２電圧発生回路との出力を切り換えるスイッチ素子で構成される。
【００７４】
尚、トランジスタ１３,１４は、図７におけるトランジスタＴr７,Ｔr８に相当するｎ‐ＭＯＳトランジスタである。また、トランジスタ１５,１６は、図７におけるトランジスタＴr５,Ｔr６に相当するｐ‐ＭＯＳトランジスタである。また、インバータ１７は、図７におけるインバータＩＮＶ２に相当する。
【００７５】
以下、本高電圧レベルシフタ回路の動作について説明する。高電圧動作時(つまり、書き込み動作時)においては、電源hvppとして電圧Ｖpp(例えば１２Ｖ)が印加される。また、制御電圧印加回路１８によって、バイアス電圧Ｖbaisとして電源電圧Ｖcc(例えば１.８Ｖ)が印加されているとする。この状態において、トランジスタ１３のゲートにはレベル「Ｈ」としてレベルＶcc(例えば１.８Ｖ)の入力信号inが入力される一方、トランジスタ１４のゲートにはレベルＶccを上記インバータ１７で反転したレベル「Ｌ」の信号が入力信号inとして入力される。その結果、トランジスタ１３はオンし、トランジスタ１４はオフする。また、ｎ‐ＭＯＳトランジスタであるカスケードトランジスタ１１,１２のゲートには電源電圧Ｖcc(１.８Ｖ)が印加されているためオン状態を維持している。その結果、ｐ‐ＭＯＳトランジスタであるトランジスタ１６はオンし、トランジスタ１５はオフすることになる。すなわち、当該高電圧レベルシフタ回路からは電圧Ｖpp(例えば１２Ｖ)の出力信号outが出力される。この場合の電圧波形は、図８と同様である。その場合、図８から分かるように、高電圧での動作に最適化されており、反転レベルは６Ｖ付近にある。
【００７６】
次に、上記トランジスタ１３のゲートにはレベル「Ｌ」としてレベルＶss(例えば０Ｖ)の入力信号inが入力される一方、トランジスタ１４のゲートにはレベルＶssをインバータ１７で反転したレベル「Ｈ」の信号が入力信号inとして入力される。その結果、トランジスタ１３はオフする一方トランジスタ１４はオンし、トランジスタ１５がオンし、トランジスタ１６はオフする。したがって、出力信号outbとして電圧Ｖpp(例えば１２Ｖ)が出力され、出力信号outとしてはＶssレベルが出力されることになる。
【００７７】
したがって、本実施の形態における高電圧レベルシフト回路においても、入力信号inのレベルが(Ｖcc−Ｖss)から(Ｖpp−Ｖss)ヘシフトされることになる。その場合、カスケードトランジスタ１１,１２のゲートに印加されているバイアス電圧Ｖbiasは電源電圧Ｖccであるから、トランジスタ１３,１４のドレインに印加される電圧はワースト条件においても(Ｖcc−Ｖthn)(Ｖthnはｎ‐ＭＯＳトランジスタの閾値電圧)である。したがって、書き込み,消去を繰り返し行ってもオフリーク特性の劣化は発生せず、待機時の電流の増加を防ぐことが可能である。
【００７８】
次に、読み出し時の動作について、特に各端子の電圧が、電源hvppが電源電圧Ｖcc(例えば１.８Ｖ)であり、バイアス電圧Ｖbiasが１.１Ｖである場合の動作について述べる。先ず、入力信号inのレベルが「Ｌ」(＝Ｖss)から「Ｈ」(＝Ｖcc)に変化すると、トランジスタ１３がオンする一方、トランジスタ１４はオフする。その場合、カスケードトランジスタ１１のゲートには、制御電圧印加回路１８によって電源電圧Ｖccより低い１.１Ｖが印加されているため、カスケードトランジスタ１１を流れる電流が制限される。したがって、トランジスタ１３のドレイン電圧がＶssヘ引き込まれるスピ―ドが低下する。そのために、反転レベルは高い側ヘシフトすることになる。結果として、レベルシフタとしての反転するスピードが高速化されるのである。
【００７９】
この場合における本高電圧レベルシフタ回路における入力信号in,出力信号outおよび出力信号outbの波形を図２に示す。図２において、入力信号inのレベルが「Ｌ」(＝Ｖss)から「Ｈ」(＝Ｖcc)に遷移した場合における出力信号outのレベルの「Ｌ」(＝Ｖss)から「Ｈ」(＝Ｖcc)への遷移に際して、図７に示す従来の高電圧レベルシフタ回路の反転レベル電圧(４Ｖ：図１３参照)での比較における入力信号inからの出力信号outの遅延時間は約３.５nsである。
【００８０】
図１３に示すように、カスケードトランジスタを介設した従来の高電圧レベルシフタ回路の上記遅延時間が約６.５nsであるから、約４５％改善されていることがわかる。また、立ち上りの急峻さも改善されている。
【００８１】
因みに、上記出力信号outbの立ち下りは、カスケードトランジスタ１１を流れる電流が制限されるとは言え、図２で分るように、ｎ‐ＭＯＳトランジスタ１３がオンした場合の引き込みは急峻であり、殆ど入力信号inに対して遅延はない。したがって、本高電圧レベルシフタ回路においては問題にはならない。このことは、ｎ‐ＭＯＳトランジスタ１４でも同様である。しかしながら、上記カスケードトランジスタ１１,１２のゲート電圧Ｖbiasを電源電圧Ｖcc以下に下げて流す電流を制限するため、総合的に見てのゲート電圧Ｖbiasの値を最適化する必要がある。
【００８２】
図３は、上記カスケードトランジスタ１１,１２におけるゲートに印加されるバイアス電圧Ｖbiasと遅延時間との関係を示す。Ｖbias電圧を１.０ＶからＶcc電圧である１.８Ｖまで変化させている。図３から分かるように、上記バイアス電圧Ｖbiasが１.１Ｖである場合に、最も遅延時間が改善されている。その理由は、バイアス電圧Ｖbiasが高い場合にはｎ‐ＭＯＳトランジスタであるカスケードトランジスタ１１,１２のオン時に電流を流す能力が大きいため、カスケードトランジスタ１１,１２を介してのｎ‐ＭＯＳトランジスタ１３,１４によるＶssへ引き込む能力は高い。したがって、入力信号inがレベル「Ｌ」からレベル「Ｈ」に遷移した際に、ｐ‐ＭＯＳトランジスタ１６がオンしても、オフに遷移しようとするトランジスタ１４が瞬間的にオン状態であると、引き込み能力の高いトランジスタ１４の影響で出力信号outが立ち上るのに時間を要するためである。
【００８３】
これに対して、上記バイアス電圧Ｖbiasが略１Ｖより大きく略１.２Ｖより小さい場合は、カスケードトランジスタ１１,１２のゲート電圧の低下によってオン時に電流を流す能力が低下し、カスケードトランジスタ１１,１２を介してのｎ‐ＭＯＳトランジスタ１３,１４によるＶssへ引き込む能力が低くなる。したがって、入力信号inがレベル「Ｌ」からレベル「Ｈ」に遷移した際に、オフに遷移しようとするトランジスタ１４が瞬間的にオン状態であってもその影響は小さく、ｐ‐ＭＯＳトランジスタ１６がオンした際に出力信号outは速やかに立ち上ることができるのである。
【００８４】
また、上記バイアス電圧Ｖbiasが１Ｖ以下で立ち上りの遅延時間が大きくなる傾向にあるのは、以下の理由による。すなわち、カスケードトランジスタ１１,１２のゲート電圧の更なる低下によってオン時に電流を流す能力が更に低下し、カスケードトランジスタ１１,１２を介してのｎ‐ＭＯＳトランジスタ１３,１４によるＶssへ引き込む能力が更に低くなる。したがって、ｐ‐ＭＯＳトランジスタ１６がオンする時間が遅くなる影饗が無視できなくなるためである。
【００８５】
さらに、上記バイアス電圧Ｖbiasを低下させると、カスケードトランジスタ１１,１２はカットオフし、動作しなくなってしまう。したがって、バイアス電圧Ｖbiasの下限は、ｎ‐ＭＯＳトランジスタの閾値電圧Ｖthn以上であることが望ましい。
【００８６】
以上のことから、上記カスケードトランジスタ１１,１２のゲート電圧は、上記最適値に設定する必要がある。
【００８７】
上述のごとく、本実施の形態の高電圧レベルシフト回路においては、ｐ‐ＭＯＳトランジスタ１５とカスケードトランジスタ(ｎ‐ＭＯＳトランジスタ)１１とｎ‐ＭＯＳトランジスタ１３とを直列に接続し、ｐ‐ＭＯＳトランジスタ１６とカスケードトランジスタ(ｎ‐ＭＯＳトランジスタ)１２とｎ‐ＭＯＳトランジスタ１４とを直列に接続し、ｐ‐ＭＯＳトランジスタ１５,１６のドレインに共通に電源hvppを接続し、ｐ‐ＭＯＳトランジスタ１５のゲートとｐ‐ＭＯＳトランジスタ１６のソースとを接続する一方、ｐ‐ＭＯＳトランジスタ１６のゲートとｐ‐ＭＯＳトランジスタ１５のソースとを接続している。また、ｎ‐ＭＯＳトランジスタ１３のゲートとｎ‐ＭＯＳトランジスタ１４のゲートとをインバータ１７を介して接続している。
【００８８】
そして、上記カスケードトランジスタ１１,１２のゲートには、共通に、制御電圧印加回路１８によってバイアス電圧Ｖbiasを印加し、上記ｎ‐ＭＯＳトランジスタ１３のゲートに入力信号inを入力する。一方、ｐ‐ＭＯＳトランジスタ１６のソースから出力信号outを取り出し、ｐ‐ＭＯＳトランジスタ１５のソースから出力信号outbを取り出すのである。
【００８９】
上記構成の高電圧レベルシフト回路によって、入力信号inのレベルを(Ｖcc(１.８Ｖ)−Ｖss(０Ｖ))から(Ｖpp(１２Ｖ)−Ｖss(０Ｖ))ヘシフトする高電圧の動作時には、バイアス電圧ＶbiasとしてＶcc(１.８Ｖ)を印加する。こうすることによって、トランジスタ１３,１４のドレインに印加される電圧はワースト条件においても(Ｖcc−Ｖthn)となり、オフ時のリーク特性の劣化を防止できる。
【００９０】
一方、上記入力信号inのレベルを(Ｖcc(１.８Ｖ)−Ｖss(０Ｖ))から(Ｖcc(１.８Ｖ)−Ｖss(０Ｖ))ヘシフトする低電圧動作時には、バイアス電圧Ｖbiasとして電源電圧Ｖcc(１.８Ｖ)よりも低い１.１Ｖを印加する。こうすることによって、カスケードトランジスタ１１を流れる電流が制限されるためトランジスタ１３,１４によるＶssへ引き込む能力が低くなる。したがって、入力信号inの「Ｈ」への遷移時に、オフに遷移するトランジスタ１４が瞬間的にオン状態になってもその影響は小さく、トランジスタ１６がオンすると出力信号outは速やかに立ち上ることができる。その結果、遅延時間を約３.５nsに短縮できるのである。
【００９１】
すなわち、本高電圧レベルシフト回路を用いたフラッシュメモリにおいては、カスケードトランジスタ１１,１２のゲート電圧を制御することによって、書き込み,消去を繰り返し行ってもオフリーク特性の劣化は発生せず、待機時の電流の増加を防ぐことができる。また、読み出し時のアクセス速度の低下を防止できる。つまり、書き込み,読み出し時の動作マージンを十分に確保し、且つ、読み出し時のアクセスの高速化を図ることができるのである。
【００９２】
＜第２実施の形態＞
上記第１実施の形態においては、高電圧動作時である書き込み時に、カスケードトランジスタ１１,１２のゲートに印加されるバイアス電圧Ｖbiasを電源電圧Ｖccにしている。したがって、低電圧化によって電源電圧Ｖccが例えば１.８Ｖのように低くなってくると、基準電圧Ｖssヘ引き込むトランジスタの能力が制限されてくる。そのために、カスケードトランジスタ１１,１２とｎ‐ＭＯＳトランジスタ１３,１４の能力を大きくする必要があり、トランジスタ１１〜１４のチャネル幅を大きくするためレイアウト面積が増加するという問題がある。本実施の形態は、このような問題に対処するものである。
【００９３】
本実施の形態における高電圧レベルシフタ回路の回路構成は、第１実施の形態と同様であり、図１に示す通りである。但し、本実施の形態においては、制御電圧印加回路１８における第１電圧発生回路が発生する上記第２電圧は、電源電圧Ｖcc＋Ｖthn(ｎ‐ＭＯＳトランジスタの閾値電圧：例えば２.７Ｖ)であり、第２電圧発生回路が発生する上記第３電圧は、電源電圧Ｖcc(例えば１.８Ｖ)である点で上記第１実施の形態とは異なる。
【００９４】
すなわち、図１において、電源電圧Ｖccが例えば１.８Ｖ程度に低電圧化した場合において、メモリセルへの書き込み時、つまり高電圧動作時に、カスケードトランジスタ１１,１２のゲートに上記制御電圧印加回路１８によって印加されるバイアス電圧Ｖbiasを、電源電圧Ｖcc＋Ｖthnとするのである。そうすると、上記トランジスタ１３,１４のドレイン電圧は、Ｖbias−Ｖthn＝(Ｖcc＋Ｖthn)−Ｖthn＝Ｖccとなるため、約１.８Ｖ程度となる。したがって、ｎ‐ＭＯＳトランジスタ１３,１４のドレイン電圧は、ゲート電圧(Ｖcc)に略等しくとどまり、ゲート電圧を超えることはない。この条件では、反転動作時のホットホール注入によるトランジスタのオフリーク特性に対しては、十分マージンがある。したがって、特性の劣化はなく問題がないのである。
【００９５】
上述のように、本実施の形態においては、高電圧動作時におけるバイアス電圧Ｖbiasとして(Ｖcc＋Ｖthn)を印加するようにしている。そのために、カスケードトランジスタ１１,１２のトランジスタの能力が上昇するため、カスケードトランジスタ１１,１２とｎ‐ＭＯＳトランジスタ１３,１４の例えばチャネル幅を小さくしてもｐ‐ＭＯＳトランジスタ１５,１６との能力を合わせることが可能である。したがって、レイアウト面積が増加することを抑えつつトランジスタの反転レベルを最適化でき、高電圧動作時(書き込み時)の反転動作をマージンを確保した状態で行なうことができるのである。
【００９６】
一方、上記低電圧動作時(読み出し時)においては、上記カスケードトランジスタ１１,１２のゲートに制御電圧印加回路１８によって印加されるバイアス電圧Ｖbiasを、上記高電圧動作時よりも低い電源電圧ＶccもしくはＶcc以下とするのである。こうすることによって、カスケードトランジスタ１１,１２を流れる電流が制限されてトランジスタ１３,１４によるＶssへ引き込む能力が低くなり、第１実施の形態で述べた理由によって、反転レベルは高電圧側へシフトする。その結果、出力信号outのレベル「Ｌ」からレベル「Ｈ」への立ち上がりの遅延時間を短くできるのである。
【００９７】
以上のごとく、本実施の形態の高電圧レベルシフタ回路においては、図１に示す構成において、書き込み時等の高電圧動作時(電源hvpp＝Ｖpp(１２Ｖ))には、カスケードトランジスタ１１,１２のゲートに印加するバイアス電圧Ｖbiasを(電源電圧Ｖcc(１.８Ｖ)＋Ｖthn)に上昇させている。したがって、上記カスケードトランジスタ１１,１２のオン時に電流を流す能力を大きくでき、カスケードトランジスタ１１,１２とｎ‐ＭＯＳトランジスタ１３,１４とのトランジスタサイズ(特にチャネル幅)を上記第１実施の形態の場合よりも小さくすることができるのである。
【００９８】
一方、上記読み出し時等の低電圧動作時(電源hvpp＝電源電圧Ｖcc(１.８Ｖ))には、バイアス電圧Ｖbiasを電源電圧ＶccもしくはＶcc以下にしている。したがって、トランジスタ１３,１４によるカスケードトランジスタ１１,１２のドレイン電圧をＶssに引き込む能力が低下し、反転レベルを高電圧側へシフトさせることができ、出力信号outの「Ｈ」への遅延時間を短くできるのである。
【００９９】
すなわち、本実施の形態の高電圧レベルシフタ回路をフラッシュメモリに用いれば、レイアウト面積を小さくでき、読み出し時におけるアクセス速度の遅延時間を従来のカスケードが在る高電圧レベルシフタ回路を用いた場合よりも短くすることができるのである。
【０１００】
＜第３実施の形態＞
本実施の形態は、図１１に示すようなフラッシュメモリにおけるワード線Ｗを駆動する高電圧レベルシフタ回路ＨＶ10,ＨＶ11,ＨＶ12,…に用いられる高電圧レベルシフタ回路に関する。
【０１０１】
図４は、本実施の形態におけるワード線駆動用の高電圧レベルシフタ回路の一例を示す回路図である。以下、図４に示す高電圧レベルシフタ回路における出力信号outbの「Ｈ」ヘの遷移時における遅延時間について、入力信号inがレベル「Ｈ」からレベル「Ｌ」ヘ遷移する場合(出力信号outbがレベル「Ｌ」からレベル「Ｈ」ヘ遷移)を基づいて説明する。
【０１０２】
図４に示す高電圧レベルシフタ回路において、図１２に示す従来の高電圧レベルシフタ回路と異なる点は、カスケードトランジスタ２１のゲートには、第１制御電圧印加回路２５によってバイアス電圧Ｖbiasを印加する。一方、高電圧阻止トランジスタ２２のゲートには、第２制御電圧印加回路２６によって電圧Ｖintを印加する点である。ここで、第１制御電圧印加回路２５は、図示しないが、上記第６電圧としての電源電圧Ｖcc(例えば１.８Ｖ)を発生する第１電圧発生回路と、上記第８電圧としての１.１Ｖの電圧を発生する第２電圧発生回路と、第１電圧発生回路と第２電圧発生回路との出力を切り換えるスイッチ素子で構成される。同様に、第２制御電圧印加回路２６は、上記第７電圧としての電源電圧Ｖcc(１.８Ｖ)を発生する第３電圧発生回路と、上記第９電圧としての１.１Ｖの電圧を発生する第４電圧発生回路と、第３電圧発生回路と第４電圧発生回路との出力を切り換えるスイッチ素子で構成される。
【０１０３】
上記構成において、高電圧動作時(書き込み時)においては、電源hvppにはＶpp(例えば１２Ｖ)が印加され、第１,第２制御電圧印加回路２５,２６によってバイアス電圧Ｖbias及び電圧ＶintとしてＶcc(例えば1.８Ｖ)が印加される。その結果、図１２に示す従来の高電圧レベルシフタ回路と同様に動作して、レベル「Ｌ」(Ｖss(０Ｖ))の入力信号inが入力されるとレベル「Ｈ」であるhvpp(１２Ｖ)の出力信号outbが出力され、レベル「Ｈ」(Ｖcc（１.８Ｖ)の入力信号inが入力されるとレベル「Ｌ」であるＶss(０Ｖ)の出力信号outbが出力されるのである。
【０１０４】
その場合、上記カスケードトランジスタ２１のゲートに印加されているバイアス電圧Ｖbiasは電源電圧Ｖccであるから、トランジスタ２３のドレインに印加される電圧はワースト条件においても(Ｖcc−Ｖthn)である。したがって、書き込み,消去を繰り返し行ってもオフリーク特性の劣化は発生せず、待機時の電流の増加を防ぐことが可能である。
【０１０５】
また、低電圧動作時(読み出し時)においては、電源hvppにはＶrc(例えば３Ｖ)が印加され、第１,第２制御電圧印加回路２５,２６によってバイアス電圧Ｖbiasおよび電圧Ｖintとして１.１Ｖが印加される。このように、バイアス電圧Ｖbiasを下げることによって、ｎ‐ＭＯＳトランジスタであるカスケードトランジスタ２１がオン時に流すことのできる電流を制限することができるのである。
【０１０６】
したがって、入力信号inのレベルが「Ｈ」から「Ｌ」に遷移した際に、オフに遷移しようとするｎ‐ＭＯＳトランジスタ２３が瞬間的にオン状態であっても、トランジスタ２３によるカスケードトランジスタ２１を介してのＶssレベルへ引き込む能力は弱い。その結果、p‐ＭＯＳトランジスタ２４がオンした際における出力信号outbのＶssからhvppへの立ち上りが急峻になり、遅延時間を短くできるのである。
【０１０７】
さらに、ｎ‐ＭＯＳトランジスタである上記高電圧阻止トランジスタ２２のゲート電圧も、従来のＶcc(１.８Ｖ)からＶint(１.１Ｖ)に下げられている。そのために、入力信号inがレベル「Ｈ」時におけるノードＡの電位が図１２に示す従来の高電圧レベルシフタ回路の場合よりも低下されている。したがって、入力信号inがレベル「Ｈ」からレベル「Ｌ」に遷移する際に、上記従来の高電圧レベルシフタ回路の場合よりもより早くノードＡの電位がp‐ＭＯＳトランジスタ２４がオンするレベルに到達することになり、トランジスタ２４がオンに遷移する時間が早くなるのである。
【０１０８】
以上の結果、上記フラッシュメモリのワード線Ｗを駆動する高電圧レベルシフタ回路の反転レベルを上昇させることができ、反転動作の高速化を実現することができるのである。したがって、本実施の形態によれば、フラッシュメモリのワード線Ｗにおける電圧の立ち上りを改善し、フラッシュメモリにおけるアクセスの高速化を図ることができるのである。
【０１０９】
尚、本実施の形態においては、上記第１制御電圧印加回路２５によってカスケードトランジスタ２１のゲートに印加されるバイアス電圧Ｖbiasと、第２制御電圧印加回路２６によって高電圧阻止トランジスタ２２のゲートに印加される電圧Ｖintとを同じ電圧に設定している。しかしながら、別々の電圧値に設定しても勿論構わない。
【０１１０】
また、上記第２実施の形態のごとく、本実施の形態における電圧レベルシフタ回路において、上記高電圧動作時におけるバイアス電圧biasおよび電圧intを電源電圧Ｖcc＋Ｖthnとする一方、上記低電圧動作時における上記各電圧を電源電圧Ｖccとして、カスケードトランジスタ２１の能力を高めて、カスケードトランジスタ２１とｎ‐ＭＯＳトランジスタ２３とのサイズを小さくすることが可能である。
【０１１１】
以上、各実施の形態で述べた高電圧レベルシフタ回路は、書込み時および読み出し時にメモリセルを制御するために種々レベルの電圧信号を用いる不揮発性半導体記憶装置に有効であり、上記電圧信号のレベル変換に対してマージンを十分確保し、安定した動作を実現すると共に、オフ時のリーク電流特性が劣化することがない信頼性の高いレベルシフタを提供できるものである。
【０１１２】
【発明の効果】
以上より明らかなように、第１の発明の電圧レベルシフタ回路は、制御電圧印加手段によって、出力信号の高レベルが電源電圧より高い第１レベルになる高電圧動作時には、電圧緩和用のカスケードトランジスタのゲートに第２電圧が印加する一方、上記出力信号の高レベルが電源電圧に等しい第２レベルになる低電圧動作時には、上記カスケードトランジスタのゲートに第３電圧を印加するので、上記高電圧動作時と低電圧動作時とで上記カスケードトランジスタのゲートに印加される電圧を異なるように制御することができる。
【０１１３】
したがって、例えば、高電圧動作時に印加される電圧を電源電圧とすれば、入力信号によってオンして、上記カスケードトランジスタを介して出力端子の電位を基準電圧に引き込むトランジスタのドレイン電圧をワースト条件でも(電源電圧−上記カスケードトランジスタの閾値電圧)にできる。したがって、当該トランジスタがオン時にそのドレイン電圧がゲート電圧を超えることはなく、オフ時のリーク特性の劣化を防止できる。
【０１１４】
一方、例えば、低電圧動作時に印加される電圧を、電源電圧よりも低く且つ上記カスケードトランジスタの閾値電圧以下とすれば、上記カスケードトランジスタを流れる電流を制限して上記出力端子の電位の引き込み速度を低下できる。したがって、上記出力信号の電源電圧への反転時における上記引き込み用のトランジスタの瞬間的オンよる上記引き込みの影響は少なく、上記入力信号の遷移に対する上記出力信号の電源電圧への反転の遅延時間を短縮できる。
【０１１５】
また、上記第１の発明の電圧レベルシフタ回路は、高電圧動作時に、上記制御電圧印加手段によってカスケードトランジスタのゲートに印加される上記第２電圧を上記電源電圧とすれば、入力信号によってオンして、上記カスケードトランジスタを介して出力端子の電位を上記基準電圧に引込むトランジスタのドレイン電圧を、ワースト条件でも(電源電圧−上記カスケードトランジスタの閾値電圧)にできる。したがって、当該トランジスタがオン時にそのドレイン電圧がゲート電圧を超えることはなく、オフ時のリーク特性の劣化を防止できる。
【０１１６】
また、上記第１の発明の電圧レベルシフタ回路は、上記低電圧動作時に、上記制御電圧印加手段によってカスケードトランジスタのゲートに印加される上記第３電圧を、上記電源電圧よりも低く、且つ、上記カスケードトランジスタの閾値電圧以上にすれば、上記カスケードトランジスタを流れる電流を制限して、上記出力端子の電位を基準電圧に引き込むトランジスタの引き込みスピードを低下できる。したがって、上記出力信号の電圧が上記電源電圧に反転する際に、瞬間的に上記引き込み用のトランジスタがオンしても上記出力信号の反転に対する影響を少なくでき、上記入力信号の遷移に対する上記出力信号の電源電圧への反転の遅延時間を短縮できる。
【０１１７】
また、上記第１の発明の電圧レベルシフタ回路は、上記高電圧動作時に、上記制御電圧印加手段によって上記カスケードトランジスタのゲートに印加される上記第２電圧を、上記電源電圧より高く、且つ、上記電源電圧に上記カスケードトランジスタの閾値電圧を加算した電圧以下にすれば、上記カスケードトランジスタがオン時に電流を流す能力を大きくでき、上記カスケードトランジスタとこのカスケードトランジスタを介して出力端子の電位を引き込むトランジスタとのサイズを小さくしても、動作の最適化を図ることができる。
【０１１８】
また、上記第１の発明の電圧レベルシフタ回路は、上記高電圧動作時に上記カスケードトランジスタのゲートに、電源電圧より高く、且つ、上記電源電圧に上記カスケードトランジスタの閾値電圧を加算した電圧以下の電圧が印加される場合において、上記低電圧動作時に、上記制御電圧印加手段によってカスケードトランジスタのゲートに印加される電圧を電源電圧とすれば、上記カスケードトランジスタを流れる電流を制限して上記カスケードトランジスタがオン時に電流を流す能力を小さくできる。したがって、反転レベルを高電圧側へシフトでき、上記出力信号の上記電源電圧へのレベル反転の遅延時間を短縮できる。
【０１１９】
また、第２の発明の電圧レベルシフタ回路は、第１制御電圧印加手段により、電圧緩和用のカスケードトランジスタのゲートに、出力信号の高レベルが電源電圧より高い第３レベルになる高電圧動作時には第６電圧が印加される一方、上記出力信号の高レベルが電源電圧より高く且つ上記第３レベルより低い上記第４レベルになる低電圧動作時には第８電圧が印加され、第２制御電圧印加手段によって、入力信号用の高電圧阻止トランジスタのゲートに、上記高電圧動作時には第７電圧が印加される一方、上記低電圧動作時には第９電圧が印加されるので、上記高電圧動作時と低電圧動作時とで上記カスケードトランジスタのゲートに印加される電圧を異なるように制御することができる。
【０１２０】
したがって、例えば、高電圧動作時に印加される電圧を電源電圧とすれば、入力信号によってオンして、上記カスケードトランジスタを介して出力端子の電位を基準電圧に引き込むトランジスタのドレイン電圧をワースト条件でも(電源電圧−上記カスケードトランジスタの閾値電圧)にできる。したがって、当該トランジスタがオン時にそのドレイン電圧がゲート電圧を超えることはなく、オフ時のリーク特性の劣化を防止できる。
【０１２１】
一方、例えば、低電圧動作時に印加される電圧を、電源電圧よりも低く且つ上記カスケードトランジスタの閾値電圧以下とすれば、上記カスケードトランジスタを流れる電流を制限して上記出力端子の電位の引き込み速度を低下できる。したがって、上記出力信号の第５電圧への反転時における上記引き込み用のトランジスタの瞬間的オンよる上記引き込みの影響は少なく、上記入力信号の上記第５電圧への反転の遅延時間を短縮できる。
【０１２２】
さらに、上記高電圧動作時と低電圧動作時とで上記高電圧阻止トランジスタのゲートに印加される電圧を異なるように制御することができる。したがって、低電圧動作時に印加される電圧を高電圧動作時に印加される電圧より低くして、低電圧動作時において、上記入力信号の高レベルから低レベルへの遷移によって動作するトランジスタの動作速度を向上できる。
【０１２３】
また、上記第２の発明の電圧レベルシフタ回路は、上記高電圧動作時に、上記第１制御電圧印加手段によってカスケードトランジスタのゲートに印加される上記第６電圧と、上記第２制御電圧印加手段によって高電圧阻止トランジスタのゲートに印加される上記第７電圧とを上記電源電圧とすれば、入力信号によってオンして、上記カスケードトランジスタを介して出力端子の電位を上記基準電圧に引き込むトランジスタのドレイン電圧を、ワースト条件でも(電源電圧−上記カスケードトランジスタの閾値電圧)にできる。したがって、当該トランジスタがオン時にそのドレイン電圧がゲート電圧を超えることはなく、オフ時のリーク特性の劣化を防止できる。
【０１２４】
さらに、上記高電圧動作時において、上記第２制御電圧印加手段によって、上記入力信号用の高電圧阻止トランジスタのゲートには上記電源電圧が印加されているので、上記入力信号の高レベル電圧である上記第４電圧が上記電源電圧よりも高い電圧であっても正常に動作することができる。
【０１２５】
また、上記第２の発明の電圧レベルシフタ回路は、上記低電圧動作時に、上記第１制御電圧印加手段によって上記カスケードトランジスタのゲートに印加される上記第８電圧を、上記電源電圧よりも低く且つ上記カスケードトランジスタの閾値電圧以上とし、上記第２制御電圧印加手段によって上記高電圧阻止トランジスタのゲートに印加される上記第９電圧を、上記電源電圧より低く且つ上記高電圧阻止トランジスタの閾値電圧の閾値電圧以上とすれば、上記カスケードトランジスタを流れる電流を制限して、上記出力端子の電位を基準電圧に引き込むトランジスタの引き込みスピードを低下できる。したがって、上記出力信号の電圧が上記第５電圧に反転する際に、瞬間的に上記引込み用のトランジスタがオンしても上記出力信号の反転に対する影響を少なくでき、上記入力信号の遷移に対する上記出力信号のレベル反転の遅延時間を短縮できる。
【０１２６】
さらに、上記低電圧動作時において、上記入力信号用の高電圧阻止トランジスタのゲートには、上記電源電圧より低く、且つ、上記高電圧阻止トランジスタの閾値電圧の閾値電圧以上が印加されているので、上記入力信号の高レベル電圧である上記第４電圧が上記電源電圧よりも高い電圧であっても正常に動作することができる。
【０１２７】
また、上記第２の発明の電圧レベルシフタ回路は、上記高電圧動作時に、上記第１制御電圧印加手段によってカスケードトランジスタのゲートに印加される上記第６電圧を、上記電源電圧より高く且つ上記電源電圧に上記カスケードトランジスタの閾値電圧を加算した電圧以下とし、上記第２制御電圧印加手段によって上記高電圧阻止トランジスタのゲートに印加される上記第７電圧を、上記電源電圧より高く且つ上記電源電圧に上記高電圧阻止トランジスタの閾値電圧を加算した電圧以下とすれば、上記カスケードトランジスタがオン時に電流を流す能力を大きくでき、上記カスケードトランジスタとこのカスケードトランジスタを介して出力端子の電位を引き込むトランジスタとのサイズを小さくしても、動作の最適化を図ることができる。
【０１２８】
また、上記第２の発明の電圧レベルシフタ回路は、上記高電圧動作時に上記カスケードトランジスタのゲートに、電源電圧より高く、且つ、上記電源電圧に上記カスケードトランジスタの閾値電圧を加算した電圧以下の電圧が印加される場合において、上記低電圧動作時に、上記第１制御電圧印加手段によって上記カスケードトランジスタのゲートに印加される電圧を電源電圧とすれば、上記カスケードトランジスタを流れる電流を制限して上記カスケードトランジスタがオン時に電流を流す能力を小さくできる。したがって、反転レベルを高電圧側へシフトでき、上記出力信号の上記第５電圧へのレベル反転の遅延時間を短縮できる。
【０１２９】
また、第３の発明の不揮発性半導体記憶装置は、上記第１の発明あるいは第２の発明の電圧レベルシフタを用いて構成されたカラムデコーダあるいはロウデコーダを備えたので、待機状態での電流増加を防止でき、書き込み,読み出し時の動作マージンを十分に確保しつつ上記読み出し時のアクセス時間を短縮できる。
【図面の簡単な説明】
【図１】 この発明の電圧レベルシフタ回路の回路図である。
【図２】 図１に示す電圧レベルシフタ回路の低電圧動作時における入力信号および出力信号の波形を示す図である。
【図３】 図１におけるカスケードトランジスタのゲートに印加されるバイアス電圧と遅延時間との関係を示す図である。
【図４】 図１とは異なる高電圧レベルシフタ回路の回路図である。
【図５】 ＥＴＯＸ型フラッシュメモリセルの模式的な断面図である。
【図６】 従来のレベルシフタ回路の回路図である。
【図７】 従来のカスケードトランジスタを介設したレベルシフタ回路の回路図である。
【図８】 図７に示す電圧レベルシフタ回路の高電圧動作時における入力信号および出力信号の波形を示す図である。
【図９】 図６に示す電圧レベルシフタ回路の高電圧動作時における入力信号および出力信号の波形を示す図である。
【図１０】 動作の最適化が行われていない電圧レベルシフタ回路の高電圧動作時における入力信号および出力信号の波形を示す図である。
【図１１】 フラッシュメモリの回路構成を示す図である。
【図１２】 図７とは異なる従来のカスケードトランジスタを介設したレベルシフタ回路の回路図である。
【図１３】 図７に示す高電圧レベルシフタ回路の低電圧動作時における入力信号および出力信号の波形を示す図である。
【図１４】 図６に示す高電圧レベルシフタ回路の低電圧動作時における入力信号および出力信号の波形を示す図である。
【符号の説明】
１１,１２,２１…カスケードトランジスタ、
１３,１４,２３…ｎ‐ＭＯＳトランジスタ、
１５,１６,２４…ｐ‐ＭＯＳトランジスタ、
１７…インバータ、
１８,２５,２６…制御電圧印加回路、
２２…高電圧阻止トランジスタ。
【発明の属する技術分野】
この発明は、入力信号の電圧を高電圧にシフトする電圧レベルシフタ回路、および、それを用いた不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、最も一般的に用いられるフラッシュメモリ(一括消去型メモリ)として、ＥＴＯＸ(EPROM THIN OXIDE：インテル社の商標)がある。このＥＴＯＸ型フラッシュメモリセルの模式的な断面図を図５に示す。図５において、ソース１とドレイン２との間の基板(ウェル)３上に、トンネル酸化膜４を介してフローティングゲート５が形成されている。さらに、フローティングゲート５上に、層間絶縁膜６を介してコントロールゲート７が形成されている。
【０００３】
次に、上記ＥＴＯＸ型フラッシュメモリの動作原理について述べる。表１に、書き込み,消去および読み出しの各モードにおける印加電圧を示す。
【表１】
表１に示すように、書き込み時は、コントロールゲート７にＶpp(例えば１０Ｖ)の電圧を印加し、ソース１に基準電圧Ｖss(例えば０Ｖ)を印加し、ドレイン２にＶpgd(例えば６Ｖ)の電圧を印加する。これによって、チャネル層では多くの電流(１セル当たり５００μＡ)が流れる。その際に、ドレイン２サイドにおける電界が高い部分でチャネル・ホット・エレクトロンが発生し、フローティングゲート５に電子が注入されて閾値電圧が上昇する。こうして、書き込みが行われるべきメモリセルへの書き込みが行われる。尚、表１におけるドレイン２の欄に、印加電圧６Ｖと併記された印加電圧０Ｖは、書き込みを行わないメモリセルのドレイン２への印加電圧である。
【０００５】
また、消去時には、上記コントロールゲート７にＶnn(例えば−９Ｖ)の電圧を印加し、ソース１にＶpe(例えば６Ｖ)の電圧を印加し、ドレイン２をオープンにする。こうして、ソース１サイドに電子を引き抜いて閾値電圧を低下させて、メモリセルの消去を行う。
【０００６】
上述のようにして書き込み(プログラム)あるいは消去(イレース)されたメモリセルの読み出し時には、コントロールゲート７には３Ｖ、ドレイン２には１Ｖ、ソース１には０Ｖの電圧を印加する。その場合、メモリセルに記憶されているデータがプログラム状態の場合には、当該メモリセルの閾値電圧は３.５Ｖ以上であるためセル電流は流れず、保持データは「０」と判定される。また、イレース状態の場合には、閾値電圧が２.０Ｖ以下であるためセル電流が流れ、保持データは「１」と判定される。尚、これらの判定は、ドレイン２側に設置されたセンス回路(図示せず)によって、ドレイン２からソース１へ流れる電流をセンスすることによって行われる。
【０００７】
上述のように、書き込み時,消去時及び読み出し時に入力信号の電圧と異なる電圧を使用するデバイスとして、上記フラッシュメモリ以外に、ＥＰＲＯＭ(紫外線消去型リード・オンリ・メモリ)等がある。これらのデバイスにおいては、上述したごとく、書き込み時,消去時および読み出し時において各ノードに印加される電圧が異なる。また、書き込み時および読み出し時には、Ｖcc(電源電圧)よりも高い電圧が必要となるために、デバイス中において入力信号の電圧を高電圧にレベルシフトすることが必要となってくる。そのような場合に使用される回路をレベルシフタ回路という。尚、上記電源電圧Ｖccとしては、例えば、1.８Ｖ,３Ｖあるいは５Ｖ等の値をとる。これに対して、高電圧としては、８Ｖ,１０Ｖあるいは１２Ｖ等の値をとる。
【０００８】
従来より、上記レベルシフタ回路として特開平６‐２３６６９４号公報に開示されているような高電圧レベルシフタ回路がある。以下、図６に従って、上記高電圧レベルシフタ回路の動作について述べる。図６において、ｈvppとしては、Ｖpp(例えば１２Ｖ)の電圧が印加される。この状態で、入力信号inとして電源電圧Ｖcc(例えば１.８Ｖ)が入力された場合、トランジスタＴr３はオンし、インバータＩＮＶ１を介して入力信号inが入力されるトランジスタＴr４はオフする。これによって、トランジスタＴr２はオンし、トランジスタＴr１はオフすることになる。その結果、出力信号outにはＶpp(例えば１２Ｖ)レベルの電圧が出力される。
【０００９】
一方、上記入力信号inとして基準電圧Ｖss(例えば０Ｖ)が印加された場合は、トランジスタＴr３はオフする一方、トランジスタＴr４はオンする。これによって、トランジスタＴr２はオフし、トランジスタＴr１はオンすることになる。その結果、出力信号outbにはＶpp(例えば１２Ｖ)レベルの電圧が出力され、出力信号outにはＶssレベルの電圧が出力される。
【００１０】
したがって、上記高電圧レベルシフタ回路においては、入力信号inのレベルが(Ｖcc−Ｖss)から(Ｖpp−Ｖss)へシフトされることになる。ここで、上記出力信号outbは、出力信号outのレベルを反転した信号である。
【００１１】
ところが、図６に示すような上記高電圧レベルシフタ回路においては、以下のような問題がある。すなわち、電圧hvppがＶpp(例えば１２Ｖ)であって、出力信号outのレベルが「Ｈ」(つまりＶpp(例えば１２Ｖ))である状態において、入力信号inのレベルが「Ｈ」から「Ｌ」に遷移する場合について考えてみる。この場合、入力信号inのレベルが遷移する前におけるｎ‐ＭＯＳ(金属酸化膜半導体)トランジスタＴr４のドレイン電圧はＶppであり、ゲート電圧とソース電圧とはＶss(例えば０Ｖ)である。そして、入力信号inのレベルが遷移すると、ｎ‐ＭＯＳトランジスタＴr４のゲートは０Ｖから１.８Ｖになる。したがって、一瞬ではあるが、トランジスタＴr４がオンし且つゲート電圧がドレイン電圧よりも低い状態が存在する。例えば、ドレイン電圧が１.８Ｖから１０Ｖの間にあり、且つ、ゲート電圧は１.８Ｖである状態がそれに相当する。このような状態下では、多くのホットキャリアがソースとドレインとの間のチャネル領域において発生し、且つ、ホットホールがゲート方向に向かって移動し、結果的にトランジスタＴr４のゲート絶縁膜中にホールがトラップされる。このような、動作が繰り返されると、トランジスタＴr４のオフ時におけるリーク特性が劣化する。この場合、ｎ‐ＭＯＳトランジスタＴr３も同様な動作を行っているため同様に劣化する。
【００１２】
上記フラッシュメモリの場合には、上述したような書き込みおよび消去の動作が行なわれるので、上記トランジスタのゲート絶縁膜中にホールがトラップされる状態が数万回と繰り返されることになる。結果として、図６に示すような高電圧レベルシフタ回路においてはオフリークの増加が生じ、デバイスが動作しない待機状態での電流増加を招くことになる。
【００１３】
そこで、このような問題を改善する手段の１つとして、特開平６‐２３６６９４号公報に開示されているように、電圧緩和用のカスケードトランジスタの挿入が考えられる。このような高電圧レベルシフタ回路の回路図を図７に示す。図７から分るように、トランジスタＴr５とトランジスタＴr７との間にカスケードトランジスタＴr９としてｎ‐ＭＯＳトランジスタを介設し、トランジスタＴr６とトランジスタＴr８との間にカスケードトランジスタＴr１０としてｎ‐ＭＯＳトランジスタを介設している。このカスケードトランジスタＴr９とカスケードトランジスタＴr１０のゲートには、電源電圧Ｖcc(例えば1.８Ｖ)が印加されている。以下、このような回路構成を有する高電圧レベルシフタ回路の動作について説明する。
【００１４】
入力信号inのレベルが「Ｈ」から「Ｌ」に遷移する場合について考えてみる。この場合、遷移が始まる前の状態においては、カスケードトランジスタＴr１０のドレインには１２Ｖが印加され、ゲートには1.８Ｖが印加され、ソースの電圧は１.８Ｖ−Ｖthn(Ｖthn:ｎ‐ＭＯＳトランジスタの閾値電圧)となっている。一方、トランジスタＴr８のドレイン電圧は１.８Ｖ−Ｖthnであり、ゲート電圧は０Ｖであり、ソース電圧は０Ｖである。
【００１５】
上記状態において、入力信号inのレベル遷移が始まると、トランジスタＴr８がオンし、カスケードトランジスタＴr１０のソース電圧はトランジスタＴr８がオンするため０Ｖとなる。その場合、図６のトランジスタＴr４の動作において説明したと同様にカスケードトランジスタＴr１０においてもホットキャリアが発生し、且つ、ホットホールがカスケードトランジスタＴr１０のゲート絶縁膜中にトラップされるため、結果的にカスケードトランジスタＴr１０のオフリーク特性が劣化する。カスケードトランジスタＴr９の場合も同様である。しかしながら、トランジスタＴr８は、ワースト条件においても、ドレイン電圧は１.８Ｖ−Ｖthn、ゲート電圧は１.８Ｖ、ソース電圧は０Ｖであるので、劣化することはない。したがって、図７に示す高電圧レベルシフタ回路の場合には、カスケードトランジスタＴr９,Ｔr１０の特性は劣化するが、トランジスタＴr７,Ｔr８は劣化することはない。その結果、図６に示すカスケードトランジスタを有しない高電圧レベルシフタ回路の場合に問題となるような待機状態での電流増加はないのである。
【００１６】
ところが、図６および図７に示すような一般的な高電圧レベルシフタ回路の場合には、以下に示すような別の問題があり、トランジスタのサイズを最適化する必要がある。以下、その内容について説明する。
【００１７】
先ず、図６に示す高電圧レベルシフタ回路においては、例えばhvppに電圧Ｖpp(例えば１２Ｖ)を印加し、電源電圧Ｖccが例えば1.８Ｖである場合の動作について考える。この場合、トランジスタＴr３,Ｔr４としてのｎ‐ＭＯＳトランジスタは、ゲート電圧１.８Ｖでオンされることになる。一方、トランジスタＴr１,Ｔr２としてのｐ‐ＭＯＳトランジスタは、ゲート電圧０Ｖでオンされることになる。そして、ｐ‐ＭＯＳトランジスタでなるトランジスタＴr１,Ｔr２におけるドレイン,ソースおよびチャネル部は、ｎウェル中に存在し、このｎウェルは電圧Ｖpp(例えば１２Ｖ)に接続されている。したがって、ｐ‐ＭＯＳトランジスタＴr１,Ｔr２のバックゲートには電圧Ｖpp(例えば１２Ｖ)が印加されて、電位差は１２Ｖでオンされることになり、ｐ‐ＭＯＳトランジスタＴr１,Ｔr２は電流を流す能力が非常に高いのである。
【００１８】
そのために、反転レベルを調整して動作を最適化する場合、ｎ‐ＭＯＳトランジスタであるトランジスタＴr３,Ｔr４の能力と、ｐ‐ＭＯＳトランジスタであるトランジスタＴr１,Ｔr２の能力とを合わせる必要がある。即ち、例えば、トランジスタＴr３,Ｔr４を構成するｎ‐ＭＯＳトランジスタのチャネル幅を、トランジスタＴr１,Ｔr２を構成するｐ‐ＭＯＳトランジスタのチャネル幅に比べて３倍程度(能力で６倍程度)にする必要がある。
【００１９】
このように、ｎ‐ＭＯＳトランジスタとｐ‐ＭＯＳトランジスタとの能力を合わせるためにｎ‐ＭＯＳトランジスタを大きくする必要がある問題は、低電圧化が進み、図７に示すようにカスケードトランジスタが介設されると特に顕著になってくる。
【００２０】
これは、図７から分るように、カスケードトランジスタＴr９,Ｔr１０が介設された場合、レベルシフタ回路として考えると、出力信号outにおける特に基準電圧Ｖssヘ引き込む能力が低下する。従って、レベルシフタ回路を安定して動作させるためには、ｎ‐ＭＯＳトランジスタＴr７,Ｔr８の能力を高める必要がある。この場合、ｎ‐ＭＯＳトランジスタＴr７,Ｔr８は、カスケードトランジスタＴr９,Ｔr１０を介設しない場合に比較するとチャネル幅が２倍となり、さらには、カスケードトランジスタＴr９,Ｔr１０も同等のサイズにすることが望ましい。
【００２１】
このようにサイズアップを図ったカスケード在りの高電圧レベルシフタ回路における入力信号inおよび出力信号out,outbの波形の一例を図８に示す。図８から分かるように、カスケードトランジスタの無い高電圧レベルシフタ回路における入力信号inおよび出力信号out,outbの波形(図９)と比較して、反転に必要な時間は若干長くなるが、反転レベルは６Ｖ(＝Ｖpp(１２Ｖ)/２)付近であり、動作の最適化がなされている。
【００２２】
この場合、サイズアップを行わないカスケード在りの高電圧レベルシフタ回路における入力信号inおよび出力信号out,outbの波形は図１０に示すようになり、反転レベルが８Ｖに上昇する。したがって、高電圧時の動作において、最適化が行なわれていないと、ワーストケースでは反転動作が行なわれなくなる不具合が生じる。したがって、トランジスタＴr７,Ｔr８のチャネル幅Ｗを大きくしておく必要がある。
【００２３】
次に、上記フラッシュメモリにおいて、上述のようなレベルシフタ回路がどのような回路構成において使用されているかについて述べる。この場合のフラッシュメモリ回路構成の一例を図１１に示す。図１１中においてＨＶ00〜ＨＶ02はカラムデコーダの出力段を構成する高電圧レベルシフタ回路であり、図７に示す構成を有している。
【００２４】
図１１において、全メモリセルＭはマトリスク状に配列されてブロックを構成している。そして、列方向に配列されたメモリセルＭ00,Ｍ01,Ｍ02,…のドレインは共通にビット線Ｂ0に接続され、メモリセルＭ10,Ｍ11,Ｍ12,…のドレインは共通にビット線Ｂ1に接続され、以下、同様に接続されている。また、行方向に配列されたメモリセルＭ00,Ｍ10,…のコントロールゲートは共通にワード線Ｗ0に接続され、行方向に配列されたメモリセルＭ01,Ｍ11,…のコントロールゲートは共通にワード線Ｗ1に接続され、以下、同様に接続されている。さらに、全メモリセルＭのソースは共通にソース線Ｓに接続されている。
【００２５】
書込み時(プログラム時)には、電源hvppに電圧Ｖpp(例えば、１２Ｖ)が印加され、高電圧レベルシフタ回路ＨＶ00にはＶccレベルの入力信号inが入力され、その結果、高電圧レベルシフタ回路ＨＶ00からは電源hvppレベルの出力信号が出力される。こうして、トランジスタＴr00がオンされる。
【００２６】
そうした後、先ず、上記ビット線Ｂ0を選択すべく、高電圧レベルシフタ回路ＨＶ01にはＶccレベルの入力信号inが入力されて、電源hvppレベルの出力信号が出力される。その結果、トランジスタＴr01がオンして、ビット線Ｂ0に電源hvppの電圧が印加される。一方、高電圧レベルシフタ回路ＨＶ02,…にはＶssレベルの入力信号inが入力されて、Ｖssレベルの出力信号が出力される。その結果、トランジスタＴr11,…はオフ状態となる。
【００２７】
これに対して、ワード線側においては、先ず、ワード線Ｗ0を選択すべくＶpp（例えば、１２Ｖ)が印加される。こうして、ワード線Ｗ0とビット線Ｂ0とが選択されて、メモリセルＭ00が選択される。そして、メモリセルＭ00のコントロールゲートにはＶpp(１２Ｖ)が印加され、ドレインには電源hvpp(＝電圧Ｖpp(１２Ｖ))が印加され、ソース線Ｓに例えば０Ｖが印加されると閾値電圧が高められて書込みが行われる。
【００２８】
以下、同様にしてビット線Ｂおよびワード線Ｗが順次選択されて所定のメモリセルＭに書き込みが行われるのである。
【００２９】
次に、読み出し時(リード時)の動作について説明する。読み出し時には、電源hvppにはＶcc(例えば、１.８Ｖ)が印加され、プログラム回路内の高電圧レベルシフタ回路ＨＶ00には基準電圧Ｖss(例えば、０Ｖ)の入力信号inが入力され、その結果、高電圧レベルシフタ回路ＨＶ00からはＶssレベルの出力信号が出力される。こうして、トランジスタＴr00がオフされる。この場合、詳述しないが、センスノードＳＮには別途１Ｖが印加される。
【００３０】
そうした後、上記書き込みの場合と同様に、高電圧レベルシフタ回路ＨＶ01にＶccレベルの入力信号inが入力され、トランジスタＴr01がオンしてビット線Ｂ0にセンスノードＳＮの電圧１Ｖが印加される。一方、上記高電圧レベルシフタ回路ＨＶ02,…にはＶssレベルの入力信号inが入力され、トランジスタＴr11,…がオフする。こうして、ビット線Ｂ0が選択される。さらに、ワード線Ｗ0に電圧３Ｖが印加されてワード線Ｗ0が選択され、メモリセルＭ00が選択される。
【００３１】
その場合、上記メモリセルＭ00が書き込み状態(プログラム状態)であれば、メモリセルＭ00の閾値電圧は３.５Ｖ以上であるため、ワード線Ｗ0に３Ｖの電圧が印加されてもメモリセルＭ00はオンせずセル電流は流れない。これに対して、メモリセルＭ00がプログラム状態でなければ、メモリセルＭ00の閾値電圧は２.０Ｖ以下であるため、ワード線Ｗ0への電圧３Ｖの印加によってメモリセルＭ00がオンし、セル電流がメモリセルＭ00のドレインからソース線Ｓに流れる。
【００３２】
このセル電流を、上記センスノードＳＮにおける電圧変化としてセンスアンプＳＡによってセンスするのである。この場合、センスアンプＳＡにおける参照電圧Refの値を適切に決めることによって、センスノードＳＮの電圧が１Ｖから低下したか否かを検出できる。したがって、センスアンプＳＡによって、メモリセルＭ00が書込み状態(１Ｖから低下せず)であるか消去状態(１Ｖから低下)であるかを判定し、判定結果を表わす出力信号outを出力するのである。
【００３３】
次に、上記ワード線Ｗ0,Ｗ1,Ｗ2,…に各動作に応じた電圧を印加するロウデコーダの出力段について説明する。上述のように、書き込み時における選択ワード線Ｗには、電源電圧Ｖcc(１.８Ｖ)よりも高い電圧Ｖpp(１２Ｖ)が印加される。また、読み出し時にも、電源電圧Ｖcc(１.８Ｖ)よりも高い電圧３Ｖが印加される。したがって、上記ロウデコーダの出力段にも高電圧レベルシフタ回路ＨＶ10,Ｖ11,Ｖ12,…が用いられるのである。
【００３４】
図１２は、上記ロウデコーダの出力段に用いられる高電圧レベルシフタ回路の回路図を示す。尚、この高電圧レベルシフタ回路は、入力信号inの反転信号である出力信号outbを出力する。すなわち、入力信号inがレベル「Ｈ」(例えばＶcc)である場合にはレベル「Ｌ」であるＶssレベルの出力信号outbが出力される。一方、入力信号inがレベル「Ｌ」(Ｖss)である場合にはレベル「Ｈ」であるhvppレベルの出力信号outbが出力されるのである。
【００３５】
図１２に示すように、本高電圧レベルシフタ回路の入力段には高電圧阻止トランジスタＴr１１が設けられており、レベル「Ｈ」の入力信号inとしてＶcc以上の高電圧を入力しても良いようになっている。
【００３６】
先ず、高電圧動作時である書込み時には、電源hvppにはＶpp(例えば１２Ｖ)が印加され、電源電圧Ｖccは１.８Ｖであるとする。また、ｎ‐ＭＯＳトランジスタであるカスケードトランジスタＴr１２のゲートにはＶccが印加されている。この状態において、レベル「Ｌ」(基準電圧Ｖss(例えば０Ｖ))の入力信号inが入力されると、ｎ‐ＭＯＳトランジスタであるトランジスタＴr１３はオフとなる。また、ｎ‐ＭＯＳトランジスタである高電圧阻止トランジスタＴr１１はオンしているため、ノードＡの電位はＶssとなり、ｐ‐ＭＯＳトランジスタであるトランジスタＴr１４がオンする。したがって、出力信号outbは立ち上り、電圧hvpp（１２Ｖ)が出力される。その結果、p‐ＭＯＳトランジスタであるトランジスタＴr１５はオフ状態となり、上記ノードＡのレベルはＶssに確定し、安定したレベル「Ｈ」の出力信号outb(電圧hvpp)が出力されるのである。
【００３７】
次に、レベル「Ｈ」(Ｖcc(１.８Ｖ))の入力信号inが入力されると、トランジスタＴr１３はオンし、カスケードトランジスタＴr１２はオンの状態を維持している。一方、ノードＡの電位は、高電圧阻止トランジスタＴr１１を介して、先ず１.８Ｖ−Ｖthn（Ｖthnはｎ‐ＭＯＳトランジスタの閾値電圧)となる。これによって、p‐ＭＯＳトランジスタＴr１４の能力は低下し、出力信号outbはＶssレベルに引き込まれることになる。そのために、p‐ＭＯＳトランジスタＴr１５がオンし、ノードＡの電位が電圧hvppに引き上げられる。その結果、p‐ＭＯＳトランジスタＴr１４が完全にオフされ、出力信号outbの電圧はＶssに固定されて安定するのである。
【００３８】
ここで、上記カスケードトランジスタＴr１２が介設されている理由は、上記カラムデコーダ用の高電圧レベルシフタＨＶ01,ＨＶ02,…の場合と同様に、トランジスタＴr１３の印加ストレスを緩和するためである。また、上記高電圧レベルシフタＨＶ01,ＨＶ02,…の場合と同様に、カスケードトランジスタＴr１２およびトランジスタＴr１３の動作マージンを確保するために、例えばチャネル幅を大きくしてオン時に電流を流す能力を高めておく必要がある。
【００３９】
次に、低電圧動作時である読み出し時には、電源hvppにはＶrc(例えば３Ｖ)が印加される。そして、上記書き込み時の場合と同様に動作して、レベル「Ｌ」(基準電圧Ｖss(０Ｖ))の入力信号inが入力されるとレベル「Ｈ」であるhvpp(３Ｖ)の出力信号outbが出力され、レベル「Ｈ」(Ｖcc(１.８Ｖ)の入力信号inが入力されるとレベル「Ｌ」であるＶss(０Ｖ)の出力信号outbが出力されるのである。
【００４０】
【発明が解決しようとする課題】
しかしながら、上記従来の動作が最適化(サイズアップ)されたカスケードトランジスタ在りの高電圧レベルシフタ回路においては、以下のような問題がある。図１３に、図７に示す構造を有するカラムデコーダ用のカスケード在りの高電圧レベルシフタ回路における低電圧動作(電源hvpp＝１.８Ｖ)時の各電圧波形を示す。図１３から分かるように、レベル「Ｌ」からレベル「Ｈ」への遷移時における反転レベルでの遅延時間(入力信号inが反転レベルに到達してから出力信号outが反転レベルに到達するまでの時間)は６.５nsであり、１つの高電圧レベルシフタ回路の遅延時間としては非常に大きいのである。また、この場合、反転レベルが低い。
【００４１】
このように遅延時間が大きい理由は、図８において説明したように、高電圧動作(電源hvpp＝１２Ｖ(Ｖpp))時における動作の最適化を図っている(ｎ‐ＭＯＳトランジスタＴr7〜Ｔr10のチャネル幅を１０４μmに大きくしている)ためである。尚、上記高電圧動作の際に説明したように、高電圧での動作を最適化(サイズアップ化)しておかない場合には、高電圧での動作において反転動作しない不具合が生じる場合がある。したがって、高電圧での動作を最適化(サイズアップ化)は必ず必要となるのである。
【００４２】
尚、図１４は、図６に示すカスケードトランジスタ無しの高電圧レベルシフタ回路における低電圧動作(電源hvpp＝１.８Ｖ)時の各電圧波形である。
【００４３】
また、図１２に示す構造を有するロウデコーダ用のカスケード在りの高電圧レベルシフタ回路においても、高電圧動作(電源hvpp＝１２Ｖ(Ｖpp))時における動作の最適化を図っているため、低電圧動作(電源hvpp＝３Ｖ(Ｖrc))時においては反転レベルが低下し、出力信号がレベル「Ｌ」からレベル「Ｈ」への遷移時における反転レベルでの遅延時間が大きくなってしまうのである。
【００４４】
上述したように、図１１に示すフラッシュメモリの回路構成において、読み出し(リード)時(低電圧動作時)における高電圧レベルシフタ回路ＨＶ01,ＨＶ02,…および高電圧レベルシフタ回路ＨＶ10,ＨＶ11,ＨＶ12,…の動作において遅延時間が大きい。このことは、カラムデコータ側においては、各高電圧レベルシフタ回路ＨＶ01,ＨＶ02,…に順次入力信号inが入力された際に、上記各高電圧レベルシフタ回路ＨＶ01,ＨＶ02,…によって、各トランジスタＴr01,Ｔr11,…で成る選択ゲートを開けるタイミングが遅延することを意味する。また、ロウデコーダ側においては、各高電圧レベルシフタ回路ＨＶ10,ＨＶ11,ＨＶ12,…に順次入力信号inが入力された際に、ワード線Ｗの立ち上りが遅くなることを意味する。結果的に、フラッシュメモリのアクセス速度が劣化するという問題が生ずることになる。
【００４５】
そこで、この発明の目的は、低電圧の動作時における遅延時間の増大を防止できるカスケードトランジスタが介設された電圧レベルシフタ回路、および、アクセス速度の劣化を防止できる不揮発整半導体記憶装置を提供することにある。
【００４６】
【課題を解決するための手段】
上記目的を達成するため、第１の発明は、高レベルがデバイスの電源電圧であり低レベルが基準電圧である入力信号を,高レベルが第１電圧であり低レベルが基準電圧である出力信号に変換すると共に,電圧緩和用のカスケードトランジスタを有し,上記第１電圧として,供給される電源の電圧レベルに応じて少なくとも第１レベルと第２レベルとの二つの電圧レベルが出力される電圧レベルシフタ回路であって、上記第１電圧のレベルが上記電源電圧より高い上記第１レベルになる高電圧動作時には,上記カスケードトランジスタのゲートに第２電圧を印加する一方、上記第１電圧のレベルが上記電源電圧に等しい上記第２レベルになる低電圧動作時には,上記カスケードトランジスタのゲートに第３電圧を印加する制御電圧印加手段を備えたことを特徴としている。
【００４７】
上記構成によれば、例えば、高電圧動作時において、制御電圧印加手段によってカスケードトランジスタのゲートに印加される第２電圧は、電源電圧であるとする。その場合、入力信号によってオンして、上記カスケードトランジスタを介して出力端子の電位を上記電源電圧より高い第１レベルから上記基準電圧に引き込むトランジスタのドレイン電圧は、ワースト条件でも(電源電圧−上記カスケードトランジスタの閾値電圧)となる。したがって、当該トランジスタがオン時にそのドレイン電圧がゲート電圧を超えることはなく、オフ時のリーク特性が劣化することはない。
【００４８】
一方、例えば、低電圧動作時において、上記制御電圧印加手段によってカスケードトランジスタのゲートに印加される第３電圧は、電源電圧よりも低く且つ上記カスケードトランジスタの閾値電圧以下であるとする。その場合、上記カスケードトランジスタを流れる電流が制限されるため、上記出力端子の電位を基準電圧に引き込む上記トランジスタの引き込みスピードが低下する。したがって、上記入力信号の遷移に呼応して上記出力信号の電圧が電源電圧に反転する際に、瞬間的に上記引き込み用のトランジスタがオンしても上記出力信号の上記電源電圧への反転に対する影響は少なく、上記入力信号の遷移に対する上記出力信号の電源電圧へのレベル反転の遅延時間が短縮される。
【００４９】
また、上記第１の発明の電圧レベルシフタ回路は、上記高電圧動作時に、上記制御電圧印加手段によって上記カスケードトランジスタのゲートに印加される上記第２電圧を上記電源電圧とすることが望ましい。
【００５０】
上記構成によれば、上記入力信号によってオンして、上記カスケードトランジスタを介して出力端子の電位を上記電源電圧より高い上記第１レベルから上記基準電圧に引き込むトランジスタのドレイン電圧は、ワースト条件でも(電源電圧−上記カスケードトランジスタの閾値電圧)となる。したがって、当該トランジスタがオン時にそのドレイン電圧がゲート電圧を超えることはなく、オフ時のリーク特性が劣化することはない。
【００５１】
また、上記第１の発明の電圧レベルシフタ回路は、上記低電圧動作時に、上記制御電圧印加手段によって上記カスケードトランジスタのゲートに印加される上記第３電圧を、上記電源電圧よりも低く、且つ、上記カスケードトランジスタの閾値電圧以上にすることが望ましい。
【００５２】
上記構成によれば、上記カスケードトランジスタを流れる電流が制限されるため、上記出力端子の電位を基準電圧に引き込むトランジスタの引き込みスピードが低下する。したがって、上記入力信号の遷移に呼応して上記出力信号の電圧が上記電源電圧に反転する際に、瞬間的に上記引込み用のトランジスタがオンしても上記出力信号の上記電源電圧への反転に対する影響は少なく、上記入力信号の遷移に対する上記出力信号の電源電圧へのレベル反転の遅延時間が短縮される。
【００５３】
また、上記第１の発明の電圧レベルシフタ回路は、上記高電圧動作時に、上記制御電圧印加手段によって上記カスケードトランジスタのゲートに印加される上記第２電圧を、上記電源電圧より高く、且つ、上記電源電圧に上記カスケードトランジスタの閾値電圧を加算した電圧以下にすることが望ましい。
【００５４】
上記構成によれば、上記高電圧動作時に上記カスケードトランジスタのゲートに印加される上記第２電圧が上記電源電圧よりも高められている。したがって、上記カスケードトランジスタがオン時に電流を流す能力が大きくなり、上記カスケードトランジスタとこのカスケードトランジスタを介して出力端子の電位を引き込むトランジスタとのサイズを小さくしても、動作の最適化を図ることが可能になる。
【００５５】
また、上記第１の発明の電圧レベルシフタ回路は、上記高電圧動作時に上記カスケードトランジスタのゲートに電源電圧より高く、且つ、上記電源電圧に上記カスケードトランジスタの閾値電圧を加算した電圧以下の電圧が印加される場合において、上記低電圧動作時に、上記制御電圧印加手段によって上記カスケードトランジスタのゲートに印加される電圧を電源電圧とすることが望ましい。
【００５６】
上記構成によれば、上記低電圧動作時に、上記カスケードトランジスタがオン時に電流を流す能力が低められる。したがって、上述の理由によって反転レベルが高電圧側へシフトされ、上記出力信号の上記電源電圧へのレベル反転の遅延時間が短縮される。
【００５７】
また、第２の発明の電圧レベルシフタ回路は、高レベルが第４電圧であり低レベルが基準電圧である入力信号を,高レベルが第５電圧であり低レベルが基準電圧である出力信号に変換すると共に,電圧緩和用のカスケードトランジスタおよび上記入力信号用の高電圧阻止トランジスタを有し,上記第５電圧として,供給される電源の電圧レベルに応じて少なくとも第３レベルと第４レベルとの二つの電圧レベルが出力される電圧レベルシフタであって、上記第５電圧のレベルがデバイスの電源電圧より高い上記第３レベルになる高電圧動作時には,上記カスケードトランジスタのゲートに第６電圧を印加する一方,上記第５電圧のレベルが上記電源電圧より高く且つ上記第３レベルより低い上記第４レベルとなる低電圧動作時には,上記カスケードトランジスタのゲートに第８電圧を印加する第１制御電圧印加手段と、上記高電圧動作時には,上記高電圧阻止トランジスタのゲートに第７電圧を印加する一方,上記低電圧動作時には,上記高電圧阻止トランジスタのゲートに第９電圧を印加する第２制御電圧印加手段を備えたことを特徴としている。
【００５８】
上記構成によれば、例えば、高電圧動作時において、第１制御電圧印加手段によってカスケードトランジスタのゲートに印加される第６電圧は、電源電圧であるとする。その場合、入力信号によってオンして、上記カスケードトランジスタを介して出力端子の電位を上記電源電圧より高い第３レベルから上記基準電圧に引き込むトランジスタのドレイン電圧は、ワースト条件でも(電源電圧−上記カスケードトランジスタの閾値電圧)となる。したがって、当該トランジスタがオン時にそのドレイン電圧がゲート電圧を超えることはなく、オフ時のリーク特性が劣化することはない。
【００５９】
一方、例えば、低電圧動作時において、上記第１制御電圧印加手段によって上記カスケードトランジスタのゲートに印加される第８電圧は、電源電圧よりも低く且つ上記カスケードトランジスタの閾値電圧以下であるとする。その場合、上記カスケードトランジスタを流れる電流が制限されるため、上記出力端子の電位を基準電圧に引き込む上記トランジスタの引き込みスピードが低下する。したがって、上記入力信号の遷移に呼応して上記出力信号の電圧が上記第４レベルである第５電圧に反転する際に、瞬間的に上記引き込み用のトランジスタがオンしても上記出力信号の上記第５電圧への反転に対する影響は少なく、上記入力信号の遷移に対する上記出力信号の上記第５電圧へのレベル反転の遅延時間が短縮される。
【００６０】
また、上記第２の発明の電圧レベルシフタ回路は、上記高電圧動作時に、上記第１制御電圧印加手段によって上記カスケードトランジスタのゲートに印加される上記第６電圧と、上記第２制御電圧印加手段によって上記高電圧阻止トランジスタのゲートに印加される上記第７電圧とを、上記電源電圧にすることが望ましい。
【００６１】
上記構成によれば、上記高電圧動作時において、上記入力信号によってオンして、上記カスケードトランジスタを介して出力端子の電位を上記電源電圧より高い第３レベルから上記基準電圧に引き込むトランジスタのドレイン電圧は、ワースト条件でも(電源電圧−上記カスケードトランジスタの閾値電圧)となる。したがって、当該トランジスタがオン時にそのドレイン電圧がゲート電圧を超えることはなく、オフ時のリーク特性が劣化することはない。
【００６２】
さらに、上記入力信号用の高電圧阻止トランジスタのゲートには上記電源電圧が印加されている。したがって、上記入力信号の高レベル電圧である上記第４電圧が上記電源電圧よりも高い電圧であっても正常に動作することが可能になる。
【００６３】
また、上記第２の発明の電圧レベルシフタ回路は、上記低電圧動作時に,上記第１制御電圧印加手段によって上記カスケードトランジスタのゲートに印加される上記第８電圧を,上記電源電圧より低く,且つ,上記カスケードトランジスタの閾値電圧以上とし、上記低電圧動作時に,上記第２制御電圧印加手段によって上記高電圧阻止トランジスタのゲートに印加される上記第９電圧を,上記電源電圧より低く,且つ,上記高電圧阻止トランジスタの閾値電圧の閾値電圧以上とすることが望ましい。
【００６４】
上記構成によれば、上記低電圧動作時において、上記カスケードトランジスタを流れる電流が制限されるため、上記出力端子の電位を基準電圧に引き込むトランジスタの引き込みスピードが低下する。したがって、上記入力信号の遷移に呼応して上記出力信号の電圧が上記第５電圧に反転する際に、瞬間的に上記引き込み用のトランジスタがオンしても上記出力信号の上記第５電圧への反転に対する影響は少なく、上記入力信号の遷移に対する上記出力信号の上記第５電圧へのレベル反転の遅延時間が短縮される。
【００６５】
さらに、上記入力信号用の高電圧阻止トランジスタのゲートには、上記電源電圧より低く、且つ、上記高電圧阻止トランジスタの閾値電圧の閾値電圧以上が印加されている。したがって、上記入力信号の高レベル電圧である上記第４電圧が上記電源電圧よりも高い電圧であっても正常に動作することが可能になる。
【００６６】
また、上記第２の発明の電圧レベルシフタ回路は、上記高電圧動作時に,上記第１制御電圧印加手段によって上記カスケードトランジスタのゲートに印加される上記第６電圧を,上記電源電圧より高く,且つ,上記電源電圧に上記カスケードトランジスタの閾値電圧を加算した電圧以下とし、上記高電圧動作時に,上記第２制御電圧印加手段によって上記高電圧阻止トランジスタのゲートに印加される上記第７電圧を,上記電源電圧より高く,且つ,上記電源電圧に上記高電圧阻止トランジスタの閾値電圧を加算した電圧以下とすることが望ましい。
【００６７】
上記構成によれば、上記高電圧動作時に上記カスケードトランジスタのゲートに印加される上記第６電圧が上記電源電圧よりも高められている。したがって、上記カスケードトランジスタがオン時に電流を流す能力が大きくなり、上記カスケードトランジスタとこのカスケードトランジスタを介して出力端子の電位を引き込むトランジスタとのサイズを小さくしても、動作の最適化を図ることが可能になる。
【００６８】
また、上記第２の発明の電圧レベルシフタ回路は、上記高電圧動作時に上記カスケードトランジスタのゲートに電源電圧より高く、且つ、上記電源電圧に上記カスケードトランジスタの閾値電圧を加算した電圧以下の電圧が印加される場合において、上記低電圧動作時に、上記第１制御電圧印加手段によって上記カスケードトランジスタのゲートに印加される電圧を電源電圧とすることが望ましい。
【００６９】
上記構成によれば、上記低電圧動作時に、上記カスケードトランジスタがオン時に電流を流す能力が低められる。したがって、上述の理由によって反転レベルが高電圧側へシフトされ、上記出力信号の上記第５電圧へのレベル反転の遅延時間が短縮される。
【００７０】
また、第３の発明の不揮発性半導体記憶装置は、上記第１の発明あるいは第２の発明の電圧レベルシフタを用いて構成されたカラムデコーダあるいはロウデコーダを備えたことを特徴としている。
【００７１】
上記構成によれば、オフ時のリーク特性の劣化を防止し、出力信号の高レベルへの反転の遅延時間を短縮できる電圧レベルシフタが、カラムデコーダあるいはロウデコーダに用いられている。したがって、動作しない待機状態での電流増加を防止し、書き込み,読み出し時の動作マージンを十分に確保しつつ上記読み出し時のアクセス時間が短縮される。
【００７２】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
＜第１実施の形態＞
図１は、本実施の形態の電圧レベルシフタ回路における一例を示す回路図である。尚、図１に示す電圧レベルシフタ回路は、図１１に示すようなフラッシュメモリにおける高電圧レベルシフタ回路ＨＶ00,ＨＶ01,ＨＶ02,…に用いられる高電圧レベルシフタ回路である。
【００７３】
図１に示すように、本実施の形態における高電圧レベルシフタ回路は、図７に示す従来のカスケードトランジスタが介設された高電圧レベルシフタ回路とは、カスケードトランジスタ１１,１２のゲートに、電源電圧Ｖccとは別に、制御電圧印加回路１８によって、バイアス電圧Ｖbaisを印加する構成になっている点において異なる。ここで、制御電圧印加回路１８は、図示しないが、上記第２電圧としての電源電圧Ｖcc(例えば１.８Ｖ)を発生する第１電圧発生回路と、上記第３電圧としての１.１Ｖの電圧を発生する第２電圧発生回路と、第１電圧発生回路と第２電圧発生回路との出力を切り換えるスイッチ素子で構成される。
【００７４】
尚、トランジスタ１３,１４は、図７におけるトランジスタＴr７,Ｔr８に相当するｎ‐ＭＯＳトランジスタである。また、トランジスタ１５,１６は、図７におけるトランジスタＴr５,Ｔr６に相当するｐ‐ＭＯＳトランジスタである。また、インバータ１７は、図７におけるインバータＩＮＶ２に相当する。
【００７５】
以下、本高電圧レベルシフタ回路の動作について説明する。高電圧動作時(つまり、書き込み動作時)においては、電源hvppとして電圧Ｖpp(例えば１２Ｖ)が印加される。また、制御電圧印加回路１８によって、バイアス電圧Ｖbaisとして電源電圧Ｖcc(例えば１.８Ｖ)が印加されているとする。この状態において、トランジスタ１３のゲートにはレベル「Ｈ」としてレベルＶcc(例えば１.８Ｖ)の入力信号inが入力される一方、トランジスタ１４のゲートにはレベルＶccを上記インバータ１７で反転したレベル「Ｌ」の信号が入力信号inとして入力される。その結果、トランジスタ１３はオンし、トランジスタ１４はオフする。また、ｎ‐ＭＯＳトランジスタであるカスケードトランジスタ１１,１２のゲートには電源電圧Ｖcc(１.８Ｖ)が印加されているためオン状態を維持している。その結果、ｐ‐ＭＯＳトランジスタであるトランジスタ１６はオンし、トランジスタ１５はオフすることになる。すなわち、当該高電圧レベルシフタ回路からは電圧Ｖpp(例えば１２Ｖ)の出力信号outが出力される。この場合の電圧波形は、図８と同様である。その場合、図８から分かるように、高電圧での動作に最適化されており、反転レベルは６Ｖ付近にある。
【００７６】
次に、上記トランジスタ１３のゲートにはレベル「Ｌ」としてレベルＶss(例えば０Ｖ)の入力信号inが入力される一方、トランジスタ１４のゲートにはレベルＶssをインバータ１７で反転したレベル「Ｈ」の信号が入力信号inとして入力される。その結果、トランジスタ１３はオフする一方トランジスタ１４はオンし、トランジスタ１５がオンし、トランジスタ１６はオフする。したがって、出力信号outbとして電圧Ｖpp(例えば１２Ｖ)が出力され、出力信号outとしてはＶssレベルが出力されることになる。
【００７７】
したがって、本実施の形態における高電圧レベルシフト回路においても、入力信号inのレベルが(Ｖcc−Ｖss)から(Ｖpp−Ｖss)ヘシフトされることになる。その場合、カスケードトランジスタ１１,１２のゲートに印加されているバイアス電圧Ｖbiasは電源電圧Ｖccであるから、トランジスタ１３,１４のドレインに印加される電圧はワースト条件においても(Ｖcc−Ｖthn)(Ｖthnはｎ‐ＭＯＳトランジスタの閾値電圧)である。したがって、書き込み,消去を繰り返し行ってもオフリーク特性の劣化は発生せず、待機時の電流の増加を防ぐことが可能である。
【００７８】
次に、読み出し時の動作について、特に各端子の電圧が、電源hvppが電源電圧Ｖcc(例えば１.８Ｖ)であり、バイアス電圧Ｖbiasが１.１Ｖである場合の動作について述べる。先ず、入力信号inのレベルが「Ｌ」(＝Ｖss)から「Ｈ」(＝Ｖcc)に変化すると、トランジスタ１３がオンする一方、トランジスタ１４はオフする。その場合、カスケードトランジスタ１１のゲートには、制御電圧印加回路１８によって電源電圧Ｖccより低い１.１Ｖが印加されているため、カスケードトランジスタ１１を流れる電流が制限される。したがって、トランジスタ１３のドレイン電圧がＶssヘ引き込まれるスピ―ドが低下する。そのために、反転レベルは高い側ヘシフトすることになる。結果として、レベルシフタとしての反転するスピードが高速化されるのである。
【００７９】
この場合における本高電圧レベルシフタ回路における入力信号in,出力信号outおよび出力信号outbの波形を図２に示す。図２において、入力信号inのレベルが「Ｌ」(＝Ｖss)から「Ｈ」(＝Ｖcc)に遷移した場合における出力信号outのレベルの「Ｌ」(＝Ｖss)から「Ｈ」(＝Ｖcc)への遷移に際して、図７に示す従来の高電圧レベルシフタ回路の反転レベル電圧(４Ｖ：図１３参照)での比較における入力信号inからの出力信号outの遅延時間は約３.５nsである。
【００８０】
図１３に示すように、カスケードトランジスタを介設した従来の高電圧レベルシフタ回路の上記遅延時間が約６.５nsであるから、約４５％改善されていることがわかる。また、立ち上りの急峻さも改善されている。
【００８１】
因みに、上記出力信号outbの立ち下りは、カスケードトランジスタ１１を流れる電流が制限されるとは言え、図２で分るように、ｎ‐ＭＯＳトランジスタ１３がオンした場合の引き込みは急峻であり、殆ど入力信号inに対して遅延はない。したがって、本高電圧レベルシフタ回路においては問題にはならない。このことは、ｎ‐ＭＯＳトランジスタ１４でも同様である。しかしながら、上記カスケードトランジスタ１１,１２のゲート電圧Ｖbiasを電源電圧Ｖcc以下に下げて流す電流を制限するため、総合的に見てのゲート電圧Ｖbiasの値を最適化する必要がある。
【００８２】
図３は、上記カスケードトランジスタ１１,１２におけるゲートに印加されるバイアス電圧Ｖbiasと遅延時間との関係を示す。Ｖbias電圧を１.０ＶからＶcc電圧である１.８Ｖまで変化させている。図３から分かるように、上記バイアス電圧Ｖbiasが１.１Ｖである場合に、最も遅延時間が改善されている。その理由は、バイアス電圧Ｖbiasが高い場合にはｎ‐ＭＯＳトランジスタであるカスケードトランジスタ１１,１２のオン時に電流を流す能力が大きいため、カスケードトランジスタ１１,１２を介してのｎ‐ＭＯＳトランジスタ１３,１４によるＶssへ引き込む能力は高い。したがって、入力信号inがレベル「Ｌ」からレベル「Ｈ」に遷移した際に、ｐ‐ＭＯＳトランジスタ１６がオンしても、オフに遷移しようとするトランジスタ１４が瞬間的にオン状態であると、引き込み能力の高いトランジスタ１４の影響で出力信号outが立ち上るのに時間を要するためである。
【００８３】
これに対して、上記バイアス電圧Ｖbiasが略１Ｖより大きく略１.２Ｖより小さい場合は、カスケードトランジスタ１１,１２のゲート電圧の低下によってオン時に電流を流す能力が低下し、カスケードトランジスタ１１,１２を介してのｎ‐ＭＯＳトランジスタ１３,１４によるＶssへ引き込む能力が低くなる。したがって、入力信号inがレベル「Ｌ」からレベル「Ｈ」に遷移した際に、オフに遷移しようとするトランジスタ１４が瞬間的にオン状態であってもその影響は小さく、ｐ‐ＭＯＳトランジスタ１６がオンした際に出力信号outは速やかに立ち上ることができるのである。
【００８４】
また、上記バイアス電圧Ｖbiasが１Ｖ以下で立ち上りの遅延時間が大きくなる傾向にあるのは、以下の理由による。すなわち、カスケードトランジスタ１１,１２のゲート電圧の更なる低下によってオン時に電流を流す能力が更に低下し、カスケードトランジスタ１１,１２を介してのｎ‐ＭＯＳトランジスタ１３,１４によるＶssへ引き込む能力が更に低くなる。したがって、ｐ‐ＭＯＳトランジスタ１６がオンする時間が遅くなる影饗が無視できなくなるためである。
【００８５】
さらに、上記バイアス電圧Ｖbiasを低下させると、カスケードトランジスタ１１,１２はカットオフし、動作しなくなってしまう。したがって、バイアス電圧Ｖbiasの下限は、ｎ‐ＭＯＳトランジスタの閾値電圧Ｖthn以上であることが望ましい。
【００８６】
以上のことから、上記カスケードトランジスタ１１,１２のゲート電圧は、上記最適値に設定する必要がある。
【００８７】
上述のごとく、本実施の形態の高電圧レベルシフト回路においては、ｐ‐ＭＯＳトランジスタ１５とカスケードトランジスタ(ｎ‐ＭＯＳトランジスタ)１１とｎ‐ＭＯＳトランジスタ１３とを直列に接続し、ｐ‐ＭＯＳトランジスタ１６とカスケードトランジスタ(ｎ‐ＭＯＳトランジスタ)１２とｎ‐ＭＯＳトランジスタ１４とを直列に接続し、ｐ‐ＭＯＳトランジスタ１５,１６のドレインに共通に電源hvppを接続し、ｐ‐ＭＯＳトランジスタ１５のゲートとｐ‐ＭＯＳトランジスタ１６のソースとを接続する一方、ｐ‐ＭＯＳトランジスタ１６のゲートとｐ‐ＭＯＳトランジスタ１５のソースとを接続している。また、ｎ‐ＭＯＳトランジスタ１３のゲートとｎ‐ＭＯＳトランジスタ１４のゲートとをインバータ１７を介して接続している。
【００８８】
そして、上記カスケードトランジスタ１１,１２のゲートには、共通に、制御電圧印加回路１８によってバイアス電圧Ｖbiasを印加し、上記ｎ‐ＭＯＳトランジスタ１３のゲートに入力信号inを入力する。一方、ｐ‐ＭＯＳトランジスタ１６のソースから出力信号outを取り出し、ｐ‐ＭＯＳトランジスタ１５のソースから出力信号outbを取り出すのである。
【００８９】
上記構成の高電圧レベルシフト回路によって、入力信号inのレベルを(Ｖcc(１.８Ｖ)−Ｖss(０Ｖ))から(Ｖpp(１２Ｖ)−Ｖss(０Ｖ))ヘシフトする高電圧の動作時には、バイアス電圧ＶbiasとしてＶcc(１.８Ｖ)を印加する。こうすることによって、トランジスタ１３,１４のドレインに印加される電圧はワースト条件においても(Ｖcc−Ｖthn)となり、オフ時のリーク特性の劣化を防止できる。
【００９０】
一方、上記入力信号inのレベルを(Ｖcc(１.８Ｖ)−Ｖss(０Ｖ))から(Ｖcc(１.８Ｖ)−Ｖss(０Ｖ))ヘシフトする低電圧動作時には、バイアス電圧Ｖbiasとして電源電圧Ｖcc(１.８Ｖ)よりも低い１.１Ｖを印加する。こうすることによって、カスケードトランジスタ１１を流れる電流が制限されるためトランジスタ１３,１４によるＶssへ引き込む能力が低くなる。したがって、入力信号inの「Ｈ」への遷移時に、オフに遷移するトランジスタ１４が瞬間的にオン状態になってもその影響は小さく、トランジスタ１６がオンすると出力信号outは速やかに立ち上ることができる。その結果、遅延時間を約３.５nsに短縮できるのである。
【００９１】
すなわち、本高電圧レベルシフト回路を用いたフラッシュメモリにおいては、カスケードトランジスタ１１,１２のゲート電圧を制御することによって、書き込み,消去を繰り返し行ってもオフリーク特性の劣化は発生せず、待機時の電流の増加を防ぐことができる。また、読み出し時のアクセス速度の低下を防止できる。つまり、書き込み,読み出し時の動作マージンを十分に確保し、且つ、読み出し時のアクセスの高速化を図ることができるのである。
【００９２】
＜第２実施の形態＞
上記第１実施の形態においては、高電圧動作時である書き込み時に、カスケードトランジスタ１１,１２のゲートに印加されるバイアス電圧Ｖbiasを電源電圧Ｖccにしている。したがって、低電圧化によって電源電圧Ｖccが例えば１.８Ｖのように低くなってくると、基準電圧Ｖssヘ引き込むトランジスタの能力が制限されてくる。そのために、カスケードトランジスタ１１,１２とｎ‐ＭＯＳトランジスタ１３,１４の能力を大きくする必要があり、トランジスタ１１〜１４のチャネル幅を大きくするためレイアウト面積が増加するという問題がある。本実施の形態は、このような問題に対処するものである。
【００９３】
本実施の形態における高電圧レベルシフタ回路の回路構成は、第１実施の形態と同様であり、図１に示す通りである。但し、本実施の形態においては、制御電圧印加回路１８における第１電圧発生回路が発生する上記第２電圧は、電源電圧Ｖcc＋Ｖthn(ｎ‐ＭＯＳトランジスタの閾値電圧：例えば２.７Ｖ)であり、第２電圧発生回路が発生する上記第３電圧は、電源電圧Ｖcc(例えば１.８Ｖ)である点で上記第１実施の形態とは異なる。
【００９４】
すなわち、図１において、電源電圧Ｖccが例えば１.８Ｖ程度に低電圧化した場合において、メモリセルへの書き込み時、つまり高電圧動作時に、カスケードトランジスタ１１,１２のゲートに上記制御電圧印加回路１８によって印加されるバイアス電圧Ｖbiasを、電源電圧Ｖcc＋Ｖthnとするのである。そうすると、上記トランジスタ１３,１４のドレイン電圧は、Ｖbias−Ｖthn＝(Ｖcc＋Ｖthn)−Ｖthn＝Ｖccとなるため、約１.８Ｖ程度となる。したがって、ｎ‐ＭＯＳトランジスタ１３,１４のドレイン電圧は、ゲート電圧(Ｖcc)に略等しくとどまり、ゲート電圧を超えることはない。この条件では、反転動作時のホットホール注入によるトランジスタのオフリーク特性に対しては、十分マージンがある。したがって、特性の劣化はなく問題がないのである。
【００９５】
上述のように、本実施の形態においては、高電圧動作時におけるバイアス電圧Ｖbiasとして(Ｖcc＋Ｖthn)を印加するようにしている。そのために、カスケードトランジスタ１１,１２のトランジスタの能力が上昇するため、カスケードトランジスタ１１,１２とｎ‐ＭＯＳトランジスタ１３,１４の例えばチャネル幅を小さくしてもｐ‐ＭＯＳトランジスタ１５,１６との能力を合わせることが可能である。したがって、レイアウト面積が増加することを抑えつつトランジスタの反転レベルを最適化でき、高電圧動作時(書き込み時)の反転動作をマージンを確保した状態で行なうことができるのである。
【００９６】
一方、上記低電圧動作時(読み出し時)においては、上記カスケードトランジスタ１１,１２のゲートに制御電圧印加回路１８によって印加されるバイアス電圧Ｖbiasを、上記高電圧動作時よりも低い電源電圧ＶccもしくはＶcc以下とするのである。こうすることによって、カスケードトランジスタ１１,１２を流れる電流が制限されてトランジスタ１３,１４によるＶssへ引き込む能力が低くなり、第１実施の形態で述べた理由によって、反転レベルは高電圧側へシフトする。その結果、出力信号outのレベル「Ｌ」からレベル「Ｈ」への立ち上がりの遅延時間を短くできるのである。
【００９７】
以上のごとく、本実施の形態の高電圧レベルシフタ回路においては、図１に示す構成において、書き込み時等の高電圧動作時(電源hvpp＝Ｖpp(１２Ｖ))には、カスケードトランジスタ１１,１２のゲートに印加するバイアス電圧Ｖbiasを(電源電圧Ｖcc(１.８Ｖ)＋Ｖthn)に上昇させている。したがって、上記カスケードトランジスタ１１,１２のオン時に電流を流す能力を大きくでき、カスケードトランジスタ１１,１２とｎ‐ＭＯＳトランジスタ１３,１４とのトランジスタサイズ(特にチャネル幅)を上記第１実施の形態の場合よりも小さくすることができるのである。
【００９８】
一方、上記読み出し時等の低電圧動作時(電源hvpp＝電源電圧Ｖcc(１.８Ｖ))には、バイアス電圧Ｖbiasを電源電圧ＶccもしくはＶcc以下にしている。したがって、トランジスタ１３,１４によるカスケードトランジスタ１１,１２のドレイン電圧をＶssに引き込む能力が低下し、反転レベルを高電圧側へシフトさせることができ、出力信号outの「Ｈ」への遅延時間を短くできるのである。
【００９９】
すなわち、本実施の形態の高電圧レベルシフタ回路をフラッシュメモリに用いれば、レイアウト面積を小さくでき、読み出し時におけるアクセス速度の遅延時間を従来のカスケードが在る高電圧レベルシフタ回路を用いた場合よりも短くすることができるのである。
【０１００】
＜第３実施の形態＞
本実施の形態は、図１１に示すようなフラッシュメモリにおけるワード線Ｗを駆動する高電圧レベルシフタ回路ＨＶ10,ＨＶ11,ＨＶ12,…に用いられる高電圧レベルシフタ回路に関する。
【０１０１】
図４は、本実施の形態におけるワード線駆動用の高電圧レベルシフタ回路の一例を示す回路図である。以下、図４に示す高電圧レベルシフタ回路における出力信号outbの「Ｈ」ヘの遷移時における遅延時間について、入力信号inがレベル「Ｈ」からレベル「Ｌ」ヘ遷移する場合(出力信号outbがレベル「Ｌ」からレベル「Ｈ」ヘ遷移)を基づいて説明する。
【０１０２】
図４に示す高電圧レベルシフタ回路において、図１２に示す従来の高電圧レベルシフタ回路と異なる点は、カスケードトランジスタ２１のゲートには、第１制御電圧印加回路２５によってバイアス電圧Ｖbiasを印加する。一方、高電圧阻止トランジスタ２２のゲートには、第２制御電圧印加回路２６によって電圧Ｖintを印加する点である。ここで、第１制御電圧印加回路２５は、図示しないが、上記第６電圧としての電源電圧Ｖcc(例えば１.８Ｖ)を発生する第１電圧発生回路と、上記第８電圧としての１.１Ｖの電圧を発生する第２電圧発生回路と、第１電圧発生回路と第２電圧発生回路との出力を切り換えるスイッチ素子で構成される。同様に、第２制御電圧印加回路２６は、上記第７電圧としての電源電圧Ｖcc(１.８Ｖ)を発生する第３電圧発生回路と、上記第９電圧としての１.１Ｖの電圧を発生する第４電圧発生回路と、第３電圧発生回路と第４電圧発生回路との出力を切り換えるスイッチ素子で構成される。
【０１０３】
上記構成において、高電圧動作時(書き込み時)においては、電源hvppにはＶpp(例えば１２Ｖ)が印加され、第１,第２制御電圧印加回路２５,２６によってバイアス電圧Ｖbias及び電圧ＶintとしてＶcc(例えば1.８Ｖ)が印加される。その結果、図１２に示す従来の高電圧レベルシフタ回路と同様に動作して、レベル「Ｌ」(Ｖss(０Ｖ))の入力信号inが入力されるとレベル「Ｈ」であるhvpp(１２Ｖ)の出力信号outbが出力され、レベル「Ｈ」(Ｖcc（１.８Ｖ)の入力信号inが入力されるとレベル「Ｌ」であるＶss(０Ｖ)の出力信号outbが出力されるのである。
【０１０４】
その場合、上記カスケードトランジスタ２１のゲートに印加されているバイアス電圧Ｖbiasは電源電圧Ｖccであるから、トランジスタ２３のドレインに印加される電圧はワースト条件においても(Ｖcc−Ｖthn)である。したがって、書き込み,消去を繰り返し行ってもオフリーク特性の劣化は発生せず、待機時の電流の増加を防ぐことが可能である。
【０１０５】
また、低電圧動作時(読み出し時)においては、電源hvppにはＶrc(例えば３Ｖ)が印加され、第１,第２制御電圧印加回路２５,２６によってバイアス電圧Ｖbiasおよび電圧Ｖintとして１.１Ｖが印加される。このように、バイアス電圧Ｖbiasを下げることによって、ｎ‐ＭＯＳトランジスタであるカスケードトランジスタ２１がオン時に流すことのできる電流を制限することができるのである。
【０１０６】
したがって、入力信号inのレベルが「Ｈ」から「Ｌ」に遷移した際に、オフに遷移しようとするｎ‐ＭＯＳトランジスタ２３が瞬間的にオン状態であっても、トランジスタ２３によるカスケードトランジスタ２１を介してのＶssレベルへ引き込む能力は弱い。その結果、p‐ＭＯＳトランジスタ２４がオンした際における出力信号outbのＶssからhvppへの立ち上りが急峻になり、遅延時間を短くできるのである。
【０１０７】
さらに、ｎ‐ＭＯＳトランジスタである上記高電圧阻止トランジスタ２２のゲート電圧も、従来のＶcc(１.８Ｖ)からＶint(１.１Ｖ)に下げられている。そのために、入力信号inがレベル「Ｈ」時におけるノードＡの電位が図１２に示す従来の高電圧レベルシフタ回路の場合よりも低下されている。したがって、入力信号inがレベル「Ｈ」からレベル「Ｌ」に遷移する際に、上記従来の高電圧レベルシフタ回路の場合よりもより早くノードＡの電位がp‐ＭＯＳトランジスタ２４がオンするレベルに到達することになり、トランジスタ２４がオンに遷移する時間が早くなるのである。
【０１０８】
以上の結果、上記フラッシュメモリのワード線Ｗを駆動する高電圧レベルシフタ回路の反転レベルを上昇させることができ、反転動作の高速化を実現することができるのである。したがって、本実施の形態によれば、フラッシュメモリのワード線Ｗにおける電圧の立ち上りを改善し、フラッシュメモリにおけるアクセスの高速化を図ることができるのである。
【０１０９】
尚、本実施の形態においては、上記第１制御電圧印加回路２５によってカスケードトランジスタ２１のゲートに印加されるバイアス電圧Ｖbiasと、第２制御電圧印加回路２６によって高電圧阻止トランジスタ２２のゲートに印加される電圧Ｖintとを同じ電圧に設定している。しかしながら、別々の電圧値に設定しても勿論構わない。
【０１１０】
また、上記第２実施の形態のごとく、本実施の形態における電圧レベルシフタ回路において、上記高電圧動作時におけるバイアス電圧biasおよび電圧intを電源電圧Ｖcc＋Ｖthnとする一方、上記低電圧動作時における上記各電圧を電源電圧Ｖccとして、カスケードトランジスタ２１の能力を高めて、カスケードトランジスタ２１とｎ‐ＭＯＳトランジスタ２３とのサイズを小さくすることが可能である。
【０１１１】
以上、各実施の形態で述べた高電圧レベルシフタ回路は、書込み時および読み出し時にメモリセルを制御するために種々レベルの電圧信号を用いる不揮発性半導体記憶装置に有効であり、上記電圧信号のレベル変換に対してマージンを十分確保し、安定した動作を実現すると共に、オフ時のリーク電流特性が劣化することがない信頼性の高いレベルシフタを提供できるものである。
【０１１２】
【発明の効果】
以上より明らかなように、第１の発明の電圧レベルシフタ回路は、制御電圧印加手段によって、出力信号の高レベルが電源電圧より高い第１レベルになる高電圧動作時には、電圧緩和用のカスケードトランジスタのゲートに第２電圧が印加する一方、上記出力信号の高レベルが電源電圧に等しい第２レベルになる低電圧動作時には、上記カスケードトランジスタのゲートに第３電圧を印加するので、上記高電圧動作時と低電圧動作時とで上記カスケードトランジスタのゲートに印加される電圧を異なるように制御することができる。
【０１１３】
したがって、例えば、高電圧動作時に印加される電圧を電源電圧とすれば、入力信号によってオンして、上記カスケードトランジスタを介して出力端子の電位を基準電圧に引き込むトランジスタのドレイン電圧をワースト条件でも(電源電圧−上記カスケードトランジスタの閾値電圧)にできる。したがって、当該トランジスタがオン時にそのドレイン電圧がゲート電圧を超えることはなく、オフ時のリーク特性の劣化を防止できる。
【０１１４】
一方、例えば、低電圧動作時に印加される電圧を、電源電圧よりも低く且つ上記カスケードトランジスタの閾値電圧以下とすれば、上記カスケードトランジスタを流れる電流を制限して上記出力端子の電位の引き込み速度を低下できる。したがって、上記出力信号の電源電圧への反転時における上記引き込み用のトランジスタの瞬間的オンよる上記引き込みの影響は少なく、上記入力信号の遷移に対する上記出力信号の電源電圧への反転の遅延時間を短縮できる。
【０１１５】
また、上記第１の発明の電圧レベルシフタ回路は、高電圧動作時に、上記制御電圧印加手段によってカスケードトランジスタのゲートに印加される上記第２電圧を上記電源電圧とすれば、入力信号によってオンして、上記カスケードトランジスタを介して出力端子の電位を上記基準電圧に引込むトランジスタのドレイン電圧を、ワースト条件でも(電源電圧−上記カスケードトランジスタの閾値電圧)にできる。したがって、当該トランジスタがオン時にそのドレイン電圧がゲート電圧を超えることはなく、オフ時のリーク特性の劣化を防止できる。
【０１１６】
また、上記第１の発明の電圧レベルシフタ回路は、上記低電圧動作時に、上記制御電圧印加手段によってカスケードトランジスタのゲートに印加される上記第３電圧を、上記電源電圧よりも低く、且つ、上記カスケードトランジスタの閾値電圧以上にすれば、上記カスケードトランジスタを流れる電流を制限して、上記出力端子の電位を基準電圧に引き込むトランジスタの引き込みスピードを低下できる。したがって、上記出力信号の電圧が上記電源電圧に反転する際に、瞬間的に上記引き込み用のトランジスタがオンしても上記出力信号の反転に対する影響を少なくでき、上記入力信号の遷移に対する上記出力信号の電源電圧への反転の遅延時間を短縮できる。
【０１１７】
また、上記第１の発明の電圧レベルシフタ回路は、上記高電圧動作時に、上記制御電圧印加手段によって上記カスケードトランジスタのゲートに印加される上記第２電圧を、上記電源電圧より高く、且つ、上記電源電圧に上記カスケードトランジスタの閾値電圧を加算した電圧以下にすれば、上記カスケードトランジスタがオン時に電流を流す能力を大きくでき、上記カスケードトランジスタとこのカスケードトランジスタを介して出力端子の電位を引き込むトランジスタとのサイズを小さくしても、動作の最適化を図ることができる。
【０１１８】
また、上記第１の発明の電圧レベルシフタ回路は、上記高電圧動作時に上記カスケードトランジスタのゲートに、電源電圧より高く、且つ、上記電源電圧に上記カスケードトランジスタの閾値電圧を加算した電圧以下の電圧が印加される場合において、上記低電圧動作時に、上記制御電圧印加手段によってカスケードトランジスタのゲートに印加される電圧を電源電圧とすれば、上記カスケードトランジスタを流れる電流を制限して上記カスケードトランジスタがオン時に電流を流す能力を小さくできる。したがって、反転レベルを高電圧側へシフトでき、上記出力信号の上記電源電圧へのレベル反転の遅延時間を短縮できる。
【０１１９】
また、第２の発明の電圧レベルシフタ回路は、第１制御電圧印加手段により、電圧緩和用のカスケードトランジスタのゲートに、出力信号の高レベルが電源電圧より高い第３レベルになる高電圧動作時には第６電圧が印加される一方、上記出力信号の高レベルが電源電圧より高く且つ上記第３レベルより低い上記第４レベルになる低電圧動作時には第８電圧が印加され、第２制御電圧印加手段によって、入力信号用の高電圧阻止トランジスタのゲートに、上記高電圧動作時には第７電圧が印加される一方、上記低電圧動作時には第９電圧が印加されるので、上記高電圧動作時と低電圧動作時とで上記カスケードトランジスタのゲートに印加される電圧を異なるように制御することができる。
【０１２０】
したがって、例えば、高電圧動作時に印加される電圧を電源電圧とすれば、入力信号によってオンして、上記カスケードトランジスタを介して出力端子の電位を基準電圧に引き込むトランジスタのドレイン電圧をワースト条件でも(電源電圧−上記カスケードトランジスタの閾値電圧)にできる。したがって、当該トランジスタがオン時にそのドレイン電圧がゲート電圧を超えることはなく、オフ時のリーク特性の劣化を防止できる。
【０１２１】
一方、例えば、低電圧動作時に印加される電圧を、電源電圧よりも低く且つ上記カスケードトランジスタの閾値電圧以下とすれば、上記カスケードトランジスタを流れる電流を制限して上記出力端子の電位の引き込み速度を低下できる。したがって、上記出力信号の第５電圧への反転時における上記引き込み用のトランジスタの瞬間的オンよる上記引き込みの影響は少なく、上記入力信号の上記第５電圧への反転の遅延時間を短縮できる。
【０１２２】
さらに、上記高電圧動作時と低電圧動作時とで上記高電圧阻止トランジスタのゲートに印加される電圧を異なるように制御することができる。したがって、低電圧動作時に印加される電圧を高電圧動作時に印加される電圧より低くして、低電圧動作時において、上記入力信号の高レベルから低レベルへの遷移によって動作するトランジスタの動作速度を向上できる。
【０１２３】
また、上記第２の発明の電圧レベルシフタ回路は、上記高電圧動作時に、上記第１制御電圧印加手段によってカスケードトランジスタのゲートに印加される上記第６電圧と、上記第２制御電圧印加手段によって高電圧阻止トランジスタのゲートに印加される上記第７電圧とを上記電源電圧とすれば、入力信号によってオンして、上記カスケードトランジスタを介して出力端子の電位を上記基準電圧に引き込むトランジスタのドレイン電圧を、ワースト条件でも(電源電圧−上記カスケードトランジスタの閾値電圧)にできる。したがって、当該トランジスタがオン時にそのドレイン電圧がゲート電圧を超えることはなく、オフ時のリーク特性の劣化を防止できる。
【０１２４】
さらに、上記高電圧動作時において、上記第２制御電圧印加手段によって、上記入力信号用の高電圧阻止トランジスタのゲートには上記電源電圧が印加されているので、上記入力信号の高レベル電圧である上記第４電圧が上記電源電圧よりも高い電圧であっても正常に動作することができる。
【０１２５】
また、上記第２の発明の電圧レベルシフタ回路は、上記低電圧動作時に、上記第１制御電圧印加手段によって上記カスケードトランジスタのゲートに印加される上記第８電圧を、上記電源電圧よりも低く且つ上記カスケードトランジスタの閾値電圧以上とし、上記第２制御電圧印加手段によって上記高電圧阻止トランジスタのゲートに印加される上記第９電圧を、上記電源電圧より低く且つ上記高電圧阻止トランジスタの閾値電圧の閾値電圧以上とすれば、上記カスケードトランジスタを流れる電流を制限して、上記出力端子の電位を基準電圧に引き込むトランジスタの引き込みスピードを低下できる。したがって、上記出力信号の電圧が上記第５電圧に反転する際に、瞬間的に上記引込み用のトランジスタがオンしても上記出力信号の反転に対する影響を少なくでき、上記入力信号の遷移に対する上記出力信号のレベル反転の遅延時間を短縮できる。
【０１２６】
さらに、上記低電圧動作時において、上記入力信号用の高電圧阻止トランジスタのゲートには、上記電源電圧より低く、且つ、上記高電圧阻止トランジスタの閾値電圧の閾値電圧以上が印加されているので、上記入力信号の高レベル電圧である上記第４電圧が上記電源電圧よりも高い電圧であっても正常に動作することができる。
【０１２７】
また、上記第２の発明の電圧レベルシフタ回路は、上記高電圧動作時に、上記第１制御電圧印加手段によってカスケードトランジスタのゲートに印加される上記第６電圧を、上記電源電圧より高く且つ上記電源電圧に上記カスケードトランジスタの閾値電圧を加算した電圧以下とし、上記第２制御電圧印加手段によって上記高電圧阻止トランジスタのゲートに印加される上記第７電圧を、上記電源電圧より高く且つ上記電源電圧に上記高電圧阻止トランジスタの閾値電圧を加算した電圧以下とすれば、上記カスケードトランジスタがオン時に電流を流す能力を大きくでき、上記カスケードトランジスタとこのカスケードトランジスタを介して出力端子の電位を引き込むトランジスタとのサイズを小さくしても、動作の最適化を図ることができる。
【０１２８】
また、上記第２の発明の電圧レベルシフタ回路は、上記高電圧動作時に上記カスケードトランジスタのゲートに、電源電圧より高く、且つ、上記電源電圧に上記カスケードトランジスタの閾値電圧を加算した電圧以下の電圧が印加される場合において、上記低電圧動作時に、上記第１制御電圧印加手段によって上記カスケードトランジスタのゲートに印加される電圧を電源電圧とすれば、上記カスケードトランジスタを流れる電流を制限して上記カスケードトランジスタがオン時に電流を流す能力を小さくできる。したがって、反転レベルを高電圧側へシフトでき、上記出力信号の上記第５電圧へのレベル反転の遅延時間を短縮できる。
【０１２９】
また、第３の発明の不揮発性半導体記憶装置は、上記第１の発明あるいは第２の発明の電圧レベルシフタを用いて構成されたカラムデコーダあるいはロウデコーダを備えたので、待機状態での電流増加を防止でき、書き込み,読み出し時の動作マージンを十分に確保しつつ上記読み出し時のアクセス時間を短縮できる。
【図面の簡単な説明】
【図１】 この発明の電圧レベルシフタ回路の回路図である。
【図２】 図１に示す電圧レベルシフタ回路の低電圧動作時における入力信号および出力信号の波形を示す図である。
【図３】 図１におけるカスケードトランジスタのゲートに印加されるバイアス電圧と遅延時間との関係を示す図である。
【図４】 図１とは異なる高電圧レベルシフタ回路の回路図である。
【図５】 ＥＴＯＸ型フラッシュメモリセルの模式的な断面図である。
【図６】 従来のレベルシフタ回路の回路図である。
【図７】 従来のカスケードトランジスタを介設したレベルシフタ回路の回路図である。
【図８】 図７に示す電圧レベルシフタ回路の高電圧動作時における入力信号および出力信号の波形を示す図である。
【図９】 図６に示す電圧レベルシフタ回路の高電圧動作時における入力信号および出力信号の波形を示す図である。
【図１０】 動作の最適化が行われていない電圧レベルシフタ回路の高電圧動作時における入力信号および出力信号の波形を示す図である。
【図１１】 フラッシュメモリの回路構成を示す図である。
【図１２】 図７とは異なる従来のカスケードトランジスタを介設したレベルシフタ回路の回路図である。
【図１３】 図７に示す高電圧レベルシフタ回路の低電圧動作時における入力信号および出力信号の波形を示す図である。
【図１４】 図６に示す高電圧レベルシフタ回路の低電圧動作時における入力信号および出力信号の波形を示す図である。
【符号の説明】
１１,１２,２１…カスケードトランジスタ、
１３,１４,２３…ｎ‐ＭＯＳトランジスタ、
１５,１６,２４…ｐ‐ＭＯＳトランジスタ、
１７…インバータ、
１８,２５,２６…制御電圧印加回路、
２２…高電圧阻止トランジスタ。
Claims (12)
- 高レベルがデバイスの電源電圧であり低レベルが基準電圧である入力信号を、高レベルが第１電圧であり低レベルが基準電圧である出力信号に変換すると共に、電圧緩和用のカスケードトランジスタを有し、上記第１電圧として、供給される電源の電圧レベルに応じて少なくとも第１レベルと第２レベルとの二つの電圧レベルが出力される電圧レベルシフタ回路であって、
上記第１電圧のレベルが上記電源電圧より高い上記第１レベルになる高電圧動作時には、上記カスケードトランジスタのゲートに第２電圧を印加する一方、
上記第１電圧のレベルが上記電源電圧に等しい上記第２レベルになる低電圧動作時には、上記カスケードトランジスタのゲートに第３電圧を印加する制御電圧印加手段を備えたことを特徴とする電圧レベルシフタ回路。 - 請求項１に記載の電圧レベルシフタ回路において、
上記高電圧動作時に、上記制御電圧印加手段によって上記カスケードトランジスタのゲートに印加される上記第２電圧は、上記電源電圧であることを特徴とする電圧レベルシフタ回路。 - 請求項１あるいは請求項２に記載の電圧レベルシフタ回路において、
上記低電圧動作時に、上記制御電圧印加手段によって上記カスケードトランジスタのゲートに印加される上記第３電圧は、上記電源電圧より低く、且つ、上記カスケードトランジスタの閾値電圧以上であることを特徴とする電圧レベルシフタ回路。 - 請求項１に記載の電圧レベルシフタ回路において、
上記高電圧動作時に、上記制御電圧印加手段によって上記カスケードトランジスタのゲートに印加される上記第２電圧は、上記電源電圧より高く、且つ、上記電源電圧に上記カスケードトランジスタの閾値電圧を加算した電圧以下であることを特徴とする電圧レベルシフタ回路。 - 請求項４に記載の電圧レベルシフタ回路において、
上記低電圧動作時に、上記制御電圧印加手段によって上記カスケードトランジスタのゲートに印加される上記第３電圧は、上記電源電圧であることを特徴とする電圧レベルシフタ回路。 - 高レベルが第４電圧であり低レベルが基準電圧である入力信号を、高レベルが第５電圧であり低レベルが基準電圧である出力信号に変換すると共に、電圧緩和用のカスケードトランジスタおよび上記入力信号用の高電圧阻止トランジスタを有し、上記第５電圧として、供給される電源の電圧レベルに応じて少なくとも第３レベルと第４レベルとの二つの電圧レベルが出力される電圧レベルシフタであって、
上記第５電圧のレベルがデバイスの電源電圧より高い上記第３レベルになる高電圧動作時には、上記カスケードトランジスタのゲートに第６電圧を印加する一方、上記第５電圧のレベルが上記電源電圧より高く且つ上記第３レベルより低い上記第４レベルとなる低電圧動作時には、上記カスケードトランジスタのゲートに第８電圧を印加する第１制御電圧印加手段と、
上記高電圧動作時には、上記高電圧阻止トランジスタのゲートに第７電圧を印加する一方、上記低電圧動作時には、上記高電圧阻止トランジスタのゲートに第９電圧を印加する第２制御電圧印加手段を備えたことを特徴とする電圧レベルシフタ回路。 - 請求項６に記載の電圧レベルシフタ回路において、
上記高電圧動作時に、上記第１制御電圧印加手段によって上記カスケードトランジスタのゲートに印加される上記第６電圧と、上記第２制御電圧印加手段によって上記高電圧阻止トランジスタのゲートに印加される上記第７電圧とは、上記電源電圧であることを特徴とする電圧レベルシフタ回路。 - 請求項６あるいは請求項７に記載の電圧レベルシフタ回路において、
上記低電圧動作時に、上記第１制御電圧印加手段によって上記カスケードトランジスタのゲートに印加される上記第８電圧は、上記電源電圧より低く、且つ、上記カスケードトランジスタの閾値電圧以上であり、
上記低電圧動作時に、上記第２制御電圧印加手段によって上記高電圧阻止トランジスタのゲートに印加される上記第９電圧は、上記電源電圧より低く、且つ、上記高電圧阻止トランジスタの閾値電圧の閾値電圧以上であることを特徴とする電圧レベルシフタ回路。 - 請求項６に記載の電圧レベルシフタ回路において、
上記高電圧動作時に、上記第１制御電圧印加手段によって上記カスケードトランジスタのゲートに印加される上記第６電圧は、上記電源電圧より高く、且つ、上記電源電圧に上記カスケードトランジスタの閾値電圧を加算した電圧以下であり、
上記高電圧動作時に、上記第２制御電圧印加手段によって上記高電圧阻止トランジスタのゲートに印加される上記第７電圧は、上記電源電圧より高く、且つ、上記電源電圧に上記高電圧阻止トランジスタの閾値電圧を加算した圧以下であることを特徴とする電圧レベルシフタ回路。 - 請求項９に記載の電圧レベルシフタ回路において、
上記低電圧動作時に、上記第１制御電圧印加手段によって上記カスケードトランジスタのゲートに印加される上記第８電圧と、上記第２制御電圧印加手段によって上記高電圧阻止トランジスタのゲートに印加される上記第９電圧は、上記電源電圧であることを特徴とする電圧レベルシフタ回路。 - 請求項６に記載の電圧レベルシフタ回路において、
上記入力信号の高レベル電圧である上記第４電圧は、上記電源電圧より高い電圧であることを特徴とする電圧レベルシフタ回路。 - 請求項１乃至請求項１１の何れか一つに記載の電圧レベルシフタを用いて構成されたカラムデコーダあるいはロウデコーダを備えたことを特徴とする不揮発性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000173516A JP3658280B2 (ja) | 2000-06-09 | 2000-06-09 | 電圧レベルシフタ回路およびそれを用いた不揮発性半導体記憶装置 |
| US09/876,158 US6445622B1 (en) | 2000-06-09 | 2001-06-08 | Voltage level shifter circuit and nonvolatile semiconductor storage device using the circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000173516A JP3658280B2 (ja) | 2000-06-09 | 2000-06-09 | 電圧レベルシフタ回路およびそれを用いた不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001351393A JP2001351393A (ja) | 2001-12-21 |
| JP3658280B2 true JP3658280B2 (ja) | 2005-06-08 |
Family
ID=18675730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000173516A Expired - Fee Related JP3658280B2 (ja) | 2000-06-09 | 2000-06-09 | 電圧レベルシフタ回路およびそれを用いた不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6445622B1 (ja) |
| JP (1) | JP3658280B2 (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9600384D0 (en) * | 1996-01-09 | 1996-03-13 | Nyfotek As | Dna glycosylases |
| US6525955B1 (en) * | 2001-12-18 | 2003-02-25 | Broadcom Corporation | Memory cell with fuse element |
| JP4327411B2 (ja) * | 2001-08-31 | 2009-09-09 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP3855835B2 (ja) * | 2001-09-27 | 2006-12-13 | ヤマハ株式会社 | 信号レベルシフト回路 |
| JP2003347926A (ja) * | 2002-05-30 | 2003-12-05 | Sony Corp | レベルシフト回路、表示装置および携帯端末 |
| US6995598B2 (en) * | 2003-02-13 | 2006-02-07 | Texas Instruments Incorporated | Level shifter circuit including a set/reset circuit |
| US6788125B1 (en) * | 2003-05-28 | 2004-09-07 | Sun Microsystems, Inc. | Stable and accurate CMOS level shifter |
| US7274209B1 (en) * | 2003-06-26 | 2007-09-25 | Cypress Semiconductor Corporation | Low voltage to high voltage signal level translator with improved performance |
| KR100728776B1 (ko) | 2003-11-27 | 2007-06-19 | 삼성에스디아이 주식회사 | 레벨 시프터 |
| JP4421365B2 (ja) * | 2004-04-21 | 2010-02-24 | 富士通マイクロエレクトロニクス株式会社 | レベル変換回路 |
| US7034572B2 (en) * | 2004-06-14 | 2006-04-25 | Micron Technology, Inc. | Voltage level shifting circuit and method |
| JP4239907B2 (ja) | 2004-06-21 | 2009-03-18 | 沖電気工業株式会社 | レベルシフタ回路、表示装置の駆動回路、表示装置、及び階調選択回路のストレステスト方法 |
| KR100594319B1 (ko) | 2005-02-02 | 2006-06-30 | 삼성전자주식회사 | 확장된 입력 레벨을 갖는 레벨 쉬프터 |
| US7145364B2 (en) * | 2005-02-25 | 2006-12-05 | Agere Systems Inc. | Self-bypassing voltage level translator circuit |
| JP4099184B2 (ja) * | 2005-08-25 | 2008-06-11 | 富士通株式会社 | レベルシフト回路及び半導体装置 |
| US20070170979A1 (en) * | 2005-11-25 | 2007-07-26 | Giovanni Campardo | Charge pump systems and methods |
| JP4901211B2 (ja) * | 2005-12-26 | 2012-03-21 | 株式会社東芝 | センスアンプ及び半導体記憶装置 |
| US7397279B2 (en) * | 2006-01-27 | 2008-07-08 | Agere Systems Inc. | Voltage level translator circuit with wide supply voltage range |
| DE602006016230D1 (de) * | 2006-03-17 | 2010-09-30 | St Microelectronics Srl | Mit Niederspannungstransistoren implementierter Pegelschieber für eine Halbleiterspeichervorrichtung |
| KR100744643B1 (ko) | 2006-05-31 | 2007-08-01 | 주식회사 하이닉스반도체 | 레벨 쉬프터 회로 |
| JP5071764B2 (ja) * | 2006-11-07 | 2012-11-14 | 独立行政法人産業技術総合研究所 | 半導体集積回路 |
| JP4913878B2 (ja) | 2009-05-27 | 2012-04-11 | ルネサスエレクトロニクス株式会社 | ワード線選択回路、ロウデコーダ |
| JP5468882B2 (ja) * | 2009-07-03 | 2014-04-09 | セイコーインスツル株式会社 | Ｃｍｏｓ入力バッファ回路 |
| JP5397267B2 (ja) * | 2010-02-25 | 2014-01-22 | アイコム株式会社 | レベル変換回路 |
| JP5489957B2 (ja) * | 2010-11-24 | 2014-05-14 | 株式会社東芝 | 半導体スイッチ |
| JP5905281B2 (ja) * | 2012-02-03 | 2016-04-20 | ローム株式会社 | 負極性レベルシフタ回路、負荷駆動装置、液晶表示装置、テレビ |
| JP5538610B2 (ja) * | 2013-09-09 | 2014-07-02 | 株式会社東芝 | 半導体スイッチ |
| JP5685664B2 (ja) * | 2014-04-24 | 2015-03-18 | 株式会社東芝 | 半導体スイッチ |
| KR102315333B1 (ko) | 2015-02-04 | 2021-10-19 | 삼성전자주식회사 | 회로 디자인 시스템 및 이를 이용한 반도체 회로 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06236694A (ja) | 1991-05-07 | 1994-08-23 | Intel Corp | 高電圧レベル変換回路 |
| US5798972A (en) * | 1996-12-19 | 1998-08-25 | Mitsubishi Semiconductor America, Inc. | High-speed main amplifier with reduced access and output disable time periods |
| KR100266633B1 (ko) * | 1997-10-10 | 2000-09-15 | 김영환 | 레벨 쉬프터 회로 |
| JP2000195284A (ja) * | 1998-12-24 | 2000-07-14 | Toshiba Corp | ラッチ型レベルシフト回路 |
-
2000
- 2000-06-09 JP JP2000173516A patent/JP3658280B2/ja not_active Expired - Fee Related
-
2001
- 2001-06-08 US US09/876,158 patent/US6445622B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6445622B1 (en) | 2002-09-03 |
| JP2001351393A (ja) | 2001-12-21 |
| US20020030204A1 (en) | 2002-03-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3658280B2 (ja) | 電圧レベルシフタ回路およびそれを用いた不揮発性半導体記憶装置 | |
| US5396459A (en) | Single transistor flash electrically programmable memory cell in which a negative voltage is applied to the nonselected word line | |
| US6370063B2 (en) | Word line driver having a divided bias line in a non-volatile memory device and method for driving word lines | |
| JPH0247039B2 (ja) | ||
| US5025417A (en) | Semiconductor memory device capable of preventing data of non-selected memory cell from being degraded | |
| US5708602A (en) | Non-volatile semiconductor memory device and method for verifying operating of the same | |
| US6646918B2 (en) | Semiconductor level shifter circuit | |
| KR100311264B1 (ko) | 반도체 메모리 장치 | |
| US5812463A (en) | System and method for a high speed, high voltage latch for memory devices | |
| JPH0212695A (ja) | メモリセル及びその読み出し方法 | |
| EP0377840B1 (en) | Nonvolatile semiconductor memory device having reference potential generating circuit | |
| US6195297B1 (en) | Semiconductor memory device having pull-down function for non-selected bit lines | |
| JP4286085B2 (ja) | 増幅器及びそれを用いた半導体記憶装置 | |
| US5757713A (en) | Adjustable write voltage circuit for SRAMS | |
| US7317334B2 (en) | Voltage translator circuit and semiconductor memory device | |
| US6195295B1 (en) | Segmented column memory device voltage steering technique | |
| JP2007334925A (ja) | 不揮発性半導体記憶装置 | |
| US7145803B2 (en) | Semiconductor memory device | |
| JP2865388B2 (ja) | 半導体記憶装置 | |
| KR100378324B1 (ko) | 전기적 프로그램가능 메모리를 구비하는 집적 회로 및고전압 메모리 동작 수행 방법 | |
| JPH0245278B2 (ja) | ||
| JP5052113B2 (ja) | 半導体集積回路装置 | |
| JPH06338197A (ja) | アドレスデコーダ回路 | |
| JPH0645564A (ja) | 不揮発性半導体メモリ | |
| JPS63108597A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050207 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050308 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050311 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3658280 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080318 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090318 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100318 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100318 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110318 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120318 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120318 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120318 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130318 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130318 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140318 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |