JP4099184B2 - レベルシフト回路及び半導体装置 - Google Patents
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Description
近年、半導体装置(LSI)は多機能化の要請に伴い低電源電圧化・複数電源化が進められている。レベルシフト回路は、このようなLSIにおいて、異なる電源電圧の回路間を接続するインターフェース回路として用いられている。
このレベルシフト回路21は、電源電圧VD1と接地電圧GNDとの電圧レベルの入力信号INを、電源電圧VD1よりも高い電源電圧VD2と接地電圧GNDとの電圧レベルの出力信号OUTに変換する回路である。このレベルシフト回路21は、入力回路22、シフト回路23及び電圧発生回路24を備えている。
請求項5に記載の発明によれば、制御電圧発生回路は、定電流を発生する電流源と、該電流源に対しダイオード接続されるMOSトランジスタとを含み、電流源及びMOSトランジスタの接続点の電位を制御電圧として出力する。これにより、制御電圧を第2電圧に依存しない略一定電圧レベルで発生させることができる。
請求項6に記載の発明によれば、上記MOSトランジスタは、第1nMOSトランジスタ及び第2nMOSトランジスタと同一特性を持つnMOSトランジスタにより構成される。このように、シフト回路を構成するトランジスタと相関関係を持たせて制御電圧発生回路を構成することにより、制御電圧を最適化することができる。
請求項8に記載の発明によれば、第6nMOSトランジスタのしきい値電圧に対応したオフセットを設定することにより、負帰還ループの動作安定化を図り、バイアス電圧をより安定的に生成することができる。
図1は、本実施の形態のレベルシフト回路を示す回路図である。
入力回路2は、インバータ回路であって、低耐圧のpMOSトランジスタ(pチャネル型MOSトランジスタ)Tr1と、低耐圧のnMOSトランジスタ(nチャネル型MOSトランジスタ)Tr2とから構成されている。低耐圧のトランジスタとは、ソース−ドレイン間耐圧の低いトランジスタ(低耐圧素子)である。
このシフト回路3は、高耐圧のpMOSトランジスタTr11,Tr12と、高耐圧のnMOSトランジスタTr13,Tr14と、低耐圧のnMOSトランジスタTr15,Tr16とから構成されている。高耐圧のトランジスタとは、前述した低耐圧のトランジスタよりもソース−ドレイン間耐圧の高いトランジスタ(高耐圧素子)である。
制御電圧発生回路11は、前述のシフト回路3において、nMOSトランジスタTr13,Tr14のソースとnMOSトランジスタTr15,Tr16のドレインとの接続点であるノードN1,N2の電圧(ノード電圧Vn1,Vn2)を制御するための制御電圧VR1を発生する回路である。この制御電圧VR1は、nMOSトランジスタTr15,Tr16のソース−ドレイン間耐圧を超えず、且つ、それらnMOSトランジスタTr15,Tr16の能力を十分に発揮させることのできる値に設定される。
図2は、本実施の形態のレベルシフト回路1の特性を示す説明図である。なお、図中、規定電圧Vrは、トランジスタTr13,Tr14の能力(動作スピード)を維持するために必要なドレイン電圧の電圧レベルを示す。
(1)ノード電圧Vn1,Vn2を制御するための制御電圧VR1を電源電圧VD2に依存しない略一定電圧レベルで発生する制御電圧発生回路11と、該ノード電圧Vn1,Vn2を制御電圧VR1に略一致する電圧とするようにバイアス電圧VB1を発生するバイアス発生回路12とを備えた。これにより、電源電圧VD2が変動する時にも、シフト回路3に供給するバイアス電圧VB1を安定的に生成して、入力信号INに対するnMOSトランジスタTr15,Tr16のオンオフ応答性を好適に維持することができる。
・制御電圧発生回路11の電流源13に接続する電源は電源電圧VD2を供給する電源に限定されない。
・電圧発生回路4のトランジスタとシフト回路3のトランジスタとを相関関係を有するように構成することに必ずしも限定されない。
2 入力回路
3 シフト回路
4 電圧発生回路
11 制御電圧発生回路
12 バイアス発生回路
13 電流源
14 オペアンプ
IN 入力信号
/IN 反転入力信号
OUT 出力信号
VD1 電源電圧(第1電圧)
VD2 電源電圧(第2電圧)
GND 接地電圧(基準電圧)
VB1 バイアス電圧
N2 ノード(第1ノード)
N1 ノード(第2ノード)
N3,N4 ノード
Vn1,Vn2,Vn4 ノード電圧
VR1 制御電圧
Tr16 nMOSトランジスタ(第1nMOSトランジスタ)
Tr15 nMOSトランジスタ(第2nMOSトランジスタ)
Tr14 nMOSトランジスタ(第3nMOSトランジスタ)
Tr13 nMOSトランジスタ(第4nMOSトランジスタ)
Tr12 pMOSトランジスタ(第1pMOSトランジスタ)
Tr11 pMOSトランジスタ(第2pMOSトランジスタ)
Tr22 nMOSトランジスタ
Tr25 nMOSトランジスタ(第5nMOSトランジスタ)
Tr24 nMOSトランジスタ(第6nMOSトランジスタ)
Tr23 pMOSトランジスタ(第3pMOSトランジスタ)
Claims (9)
- 基準電圧と第1電圧との電圧レベルを持つ入力信号を、前記基準電圧と前記第1電圧よりも高い第2電圧との電圧レベルを持つ出力信号に変換するシフト回路と、該シフト回路にバイアス電圧を供給する電圧発生回路とを備えるレベルシフト回路において、
前記シフト回路は、各ソースに前記基準電圧が印加され、各ゲートに前記入力信号及び該入力信号を反転した反転入力信号がそれぞれ供給される第1nMOSトランジスタ及び第2nMOSトランジスタと、各ソースが前記第1nMOSトランジスタ及び第2nMOSトランジスタのドレインにそれぞれ接続され、各ゲートに前記バイアス電圧が印加される第3nMOSトランジスタ及び第4nMOSトランジスタと、各ソースに前記第2電圧が印加され、各ドレインが互いのゲートに接続されるとともに前記第3nMOSトランジスタ及び第4nMOSトランジスタのドレインにそれぞれ接続される第1pMOSトランジスタ及び第2pMOSトランジスタとを備えており、
前記電圧発生回路は、
前記第1nMOSトランジスタ及び前記第3nMOSトランジスタの接続点である第1ノード、及び、前記第2nMOSトランジスタ及び前記第4nMOSトランジスタの接続点である第2ノードの電圧を制御するための制御電圧を前記第2電圧の電圧レベルに依存しない略一定電圧レベルで発生する制御電圧発生回路と、
前記第1又は第2ノードの電圧を擬似する電圧と前記制御電圧とを比較して、前記第1及び第2ノードの電圧を前記制御電圧に略一致する電圧とするように前記バイアス電圧を発生するバイアス発生回路と、
を備えることを特徴とするレベルシフト回路。 - 前記制御電圧発生回路は、定電流を発生する電流源と、該電流源に対しダイオード接続されるMOSトランジスタとを含み、前記電流源及び前記MOSトランジスタの接続点の電位を前記制御電圧として出力する、
請求項1記載のレベルシフト回路。 - 前記MOSトランジスタは、前記第1nMOSトランジスタ及び第2nMOSトランジスタと同一特性を持つnMOSトランジスタにより構成される、
請求項2記載のレベルシフト回路。 - 基準電圧と第1電圧との電圧レベルを持つ入力信号を、前記基準電圧と前記第1電圧よりも高い第2電圧との電圧レベルを持つ出力信号に変換するシフト回路と、該シフト回路にバイアス電圧を供給する電圧発生回路とを備えるレベルシフト回路において、
前記シフト回路は、各ソースに前記基準電圧が印加され、各ゲートに前記入力信号及び該入力信号を反転した反転入力信号がそれぞれ供給される第1nMOSトランジスタ及び第2nMOSトランジスタと、各ソースが前記第1nMOSトランジスタ及び第2nMOSトランジスタのドレインにそれぞれ接続され、各ゲートに前記バイアス電圧が印加される第3nMOSトランジスタ及び第4nMOSトランジスタと、各ソースに前記第2電圧が印加され、各ドレインが互いのゲートに接続されるとともに前記第3nMOSトランジスタ及び第4nMOSトランジスタのドレインにそれぞれ接続される第1pMOSトランジスタ及び第2pMOSトランジスタとを備えており、
前記電圧発生回路は、
前記第1nMOSトランジスタ及び前記第3nMOSトランジスタの接続点である第1ノード、及び、前記第2nMOSトランジスタ及び前記第4nMOSトランジスタの接続点である第2ノードの電圧を制御するための制御電圧を前記第2電圧の電圧レベルに依存しない略一定電圧レベルで発生する制御電圧発生回路と、
前記バイアス電圧に基づいて前記第1及び第2ノードの電圧を出力に再現するノード電圧出力回路と、該ノード電圧出力回路の出力電圧を検出し、該出力電圧と前記制御電圧との電圧差に応じた前記バイアス電圧を生成するオペアンプとを備え、前記第1及び第2ノードの電圧を前記制御電圧に略一致する電圧とするように前記バイアス電圧を発生するバイアス発生回路と、
を備えることを特徴とするレベルシフト回路。 - 前記制御電圧発生回路は、定電流を発生する電流源と、該電流源に対しダイオード接続されるMOSトランジスタとを含み、前記電流源及び前記MOSトランジスタの接続点の電位を前記制御電圧として出力する、
請求項4記載のレベルシフト回路。 - 前記MOSトランジスタは、前記第1nMOSトランジスタ及び第2nMOSトランジスタと同一特性を持つnMOSトランジスタにより構成される、
請求項5記載のレベルシフト回路。 - 前記ノード電圧出力回路は、前記第1nMOSトランジスタ及び第2nMOSトランジスタと同一特性を持つ第5nMOSトランジスタと、前記第3nMOSトランジスタ及び第4nMOSトランジスタと同一特性を持つ第6nMOSトランジスタと、前記1pMOSトランジスタ及び第2pMOSトランジスタと同一特性を持つ第3pMOSトランジスタとを備え、
前記第5nMOSトランジスタは、ソースに前記基準電圧が印加され、ドレインが前記第6nMOSトランジスタのソースに接続され、ゲートに前記制御電圧が印加され、前記第6nMOSトランジスタは、ドレインが前記第3pMOSトランジスタのドレインに接続され、ゲートに前記バイアス電圧が印加され、前記第3pMOSトランジスタは、ソースに前記第2電圧が印加され、ゲートに前記基準電圧が印加されており、
前記第5nMOSトランジスタ及び前記第6nMOSトランジスタの接続点の電位を前記出力電圧として出力する、
請求項4乃至6のいずれか一項記載のレベルシフト回路。 - 前記オペアンプには、前記第6nMOSトランジスタのしきい値電圧に対応したオフセットが設定される、
請求項7記載のレベルシフト回路。 - 請求項1乃至8のいずれか一項記載のレベルシフト回路を備えた半導体装置。
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