JP2004355523A - 定電圧回路 - Google Patents
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Abstract
【解決手段】起動信号STAを“H”にすると定電流部10に電流が流れ、ノードN1,N2には、それぞれ基準電圧部20及び出力部30に対するバイアス用の制御電圧が発生する。これにより、基準電圧部20に所定の電流が流れ、ノードN4に基準電圧VRFが出力される。なお、起動信号STAが“L”のときは、定電流素子22のみの基準電圧VRF1(例えば1.7V)となり、起動信号STAが“H”のときは、定電流素子22,23が並列接続されて基準電圧VRF2(例えば3V)となる。基準電圧VRFは、ボルテージフォロワ接続された差動増幅器を有する出力部で電力増幅され、この基準電圧VRFに対応する内部電圧VOUTが出力される。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、半導体集積回路に内蔵して、内部回路に供給する一定の電圧を発生させるための定電圧回路に関するものである。
【0002】
【従来の技術】
【0003】
【特許文献1】
特開平5−205469号公報
【特許文献2】
特許第2928531号明細書
【特許文献3】
米国特許第5103158号明細書
【特許文献4】
米国特許第5942809号明細書
【0004】
図2は、前記特許文献1に記載された従来の内部電源電圧発生回路の構成図である。
【0005】
この内部電源電圧発生回路は、半導体メモリ装置に内蔵されて外部電源電圧VEXTから内部電源電圧VINTを発生させるもので、基準電圧発生部50、電圧感知部100、ラッチ部200、基準電圧制御部300、及び内部電源電圧発生部400で構成されている。
【0006】
電圧感知部100は、パッドPADに印加される電圧を感知するもので、このパッドPADと接地電圧VSSの間に、負荷用の複数のトランジスタP1〜P4と抵抗素子R1が直列接続され、トランジスタP4と抵抗素子R1の接続点に、インバータINV1〜INV3からなるインバータチェーンが接続されている。インバータINV2の出力端子は、スイッチ用のトランジスタN1ゲートに接続され、インバータINV3の出力端子に、このトランジスタN1のチャネルの一端が接続されている。トランジスタN1のチャネルの他端は、ラッチ部200に接続されている。
【0007】
ラッチ部200は、外部電源電圧VEXTに接続された抵抗素子R2と、この抵抗素子R2を介して蓄積される電位を伝送及びラッチするためのインバータINV4,INV5で構成され、その出力信号が基準電圧制御部300に連続的に供給されている。
【0008】
基準電圧制御部300は、ラッチ部200の出力信号で制御されるトランスミッションゲートTM1と、このトランスミッションゲートTM1の出力側に接続されたプルアップ用のトランジスタT1で構成されている。トランスミッションゲートTM1の入力側と出力側には、公知の基準電圧発生装置50と公知の差動増幅器による内部電源電圧発生部40がそれぞれ接続されている。
【0009】
このような内部電源電圧発生回路において、例えばバーンイン試験等において、内部に高電圧を印加してメモリ回路等の試験を行う場合、パッドPADに所定の電圧(例えば、外部電源電圧VEXT)が印加される。電圧感知部100のインバータINV1の入力側は“H”レベルとなり、トランジスタN1はターンオンされて“L”レベルが出力される。これにより、ラッチ部200の出力信号は“H”となる。
【0010】
従って、基準電圧制御部300のトランスミッションゲートTM1はターンオフし、基準電圧発生装置50の基準電圧VREFは遮断される。このとき、トランジスタT1のゲートには、ラッチ部200の出力信号がインバータINV6で反転されて与えられる。これにより、トランジスタT1はターンオンし、基準電圧制御部300の出力は外部電源電圧VEXTとなり、内部電源電圧発生部400から、外部電源電圧VEXTが内部電源電圧VINTとして出力される。
【0011】
次に、通常動作時、即ちパッドPADに電圧が印加されないとき、電圧感知部100のインバータINV1の入力側は“L”である。これにより、トランジスタN1はターンオフされる。ラッチ部200の入力側は、抵抗素子R2によってプルアップされて“H”となり、このラッチ部200の出力信号は“L”となる。従って、基準電圧制御部300のトランスミッションゲートTM1はターンオンし、基準電圧発生装置50から出力された基準電圧VREFが内部電源電圧発生部400へ伝送される。この時、トランジスタT1はターンオフされる。これにより、内部電源電圧発生部400から、基準電圧VREFに応じて一定の内部電源電圧VINTが出力される。
【0012】
【発明が解決しようとする課題】
しかしながら、従来の内部電源電圧発生回路では、次のような課題があった。即ち、公知技術として記載された内部電源電圧発生部400のトランジスタT6のゲートには、基準電圧制御部300から動作モードに応じて、基準電圧VREFまたは外部電源電圧VEXTが与えられるようになっている。トランジスタT6は、差動増幅器に流れるバイアス電流を制御するものである。このため、基準電圧VREFのレベルによっては、内部電源電圧発生部400での適切な動作が不可能になり、所望の内部電源電圧VINTが得られなくなるおそれがあった。
【0013】
【課題を解決するための手段】
前記課題を解決するために、本発明は、定電圧回路を、起動信号が与えられたときに電流の流れが開始されて所定レベルの第1及び第2の制御信号を出力し、該起動信号の停止後も該第1及び第2の制御信号を継続して出力する定電流部と、前記第1の制御信号のみが与えられたときに第1の基準電圧を出力し、該第1の制御信号と前記起動信号が同時に与えられたときには該第1の基準電圧よりも高い第2の基準電圧を出力する基準電圧部と、前記第2の制御信号が与えられたときに前記基準電圧部から出力される第1または第2の基準電圧に対応した一定の内部電圧を出力する出力部とで構成している。
【0014】
本発明によれば、以上のように定電圧回路を構成したので、次のような動作が行われる。
【0015】
定電圧回路に外部からの電源電圧が印加され、更に起動信号が与えられると、定電流部に電流が流れ始め、所定レベルの第1及び第2の制御信号が出力される。第1の制御信号は基準電圧部に与えられ、これと同時に与えられている起動信号によって、この基準電圧部から第2の基準電圧が出力される。第2の基準電圧は出力部に与えられ、この出力部から第2の基準電圧に対応した一定の内部電圧が出力される。
【0016】
次に、起動信号が停止しても、定電流部からは第1及び第2の制御信号が引き続き出力される。基準電圧部では、起動信号が停止したことにより、第2の基準信号に代わって、これよりも低い第1の基準信号が出力される。第1の基準電圧は出力部に与えられ、この出力部から第1の基準電圧に対応した一定の内部電圧が出力される。
【0017】
【発明の実施の形態】
(第1の実施形態)
図1は、本発明の第1の実施形態を示す定電圧回路の回路図である。
この定電圧回路は、半導体集積回路に内蔵されて、外部から与えられる電源電圧VDD(例えば、5V)から、内部回路に供給するための一定の内部電圧VOUTを発生させるもので、定電流部10、基準電圧部20及び出力部30を備えている。
【0018】
定電流部10は、ソースに電源電圧VDDが与えられ、ドレインがそれぞれノードN1,N2に接続されたPチャネルMOSトランジスタ(以下、「PMOS」という)11,12を有している。PMOS11,12のゲートは、ノードN1に接続されている。更に、ノードN1には、NチャネルMOSトランジスタ(以下、「NMOS」という)13のドレインが接続され、このNMOS13のソースがノードN3に接続され、このノードN3が抵抗14を介して接地電圧GNDに接続されている。
【0019】
一方、ノードN2には、NMOS15のドレインが接続され、このNMOS15のソースが接地電圧GNDに接続されている。NMOS13,15のゲートは、ノードN2に接続されている。また、NMOS13のドレインとソースには、NMOS16のドレインとソースがそれぞれ接続され、このNMOS16のゲートに、起動用のスタート信号STAが与えられるようになっている。そして、この定電流部10のノードN1,N2から、それぞれ基準電圧部20と出力部30のバイアス電流を制御する制御電圧が出力されるようになっている。
【0020】
基準電圧部20は、ソースに電源電圧VDDが与えられ、ゲートとドレインがそれぞれノードN1,N4に接続されたPMOS21を有している。ノードN4には、定電圧素子22,23の一端が接続されている。定電圧素子22の他端は接地電圧GNDに直接接続され、定電圧素子23の他端は、スタート信号STAによってオン・オフ制御されるNMOS24を介して、接地電圧GNDに接続されている。
【0021】
定電圧素子22,23は、いずれも同様の構成で、例えば定電圧素子22は、ダイオード接続されたPMOS22aとNMOS22bを、順方向に直列接続したものである。この基準電圧部20では、定電圧素子22,23のディメンジョン等の定数を調整することにより、例えば、定電圧素子22のみに所定のバイアス電流が流れた時に、1.7Vの基準電圧VRF1がノードN4に出力され、定電圧素子22,23の両方に所定のバイアス電流が流れた時には、この基準電圧VRF1よりも高い、3.0V程度の基準電圧VRF2が出力されるようになっている。
【0022】
出力部30は、差動増幅器をボルテージフォロワ接続したバッファアンプで、非反転入力端子に相当するNMOS31のゲートがノードN4に接続され、反転入力端子に相当するNMOS32のゲートが、出力ノードNOに接続されている。NMOS31,32のドレインは、それぞれPMOS33,34を介して電源電圧VDDに接続され、これらのPMOS33,34のゲートは、MOS32のドレインに接続されている。また、NMOS31,32のソースは、共通のNMOS35を介して接地電圧GNDに接続されている。
【0023】
更に、出力ノードNOと電源電圧VDDの間には、PMOS36,37が並列に接続されている。PMOS36のゲートはNMOS31のドレインに接続され、PMOS37のゲートには、モード信号MODが与えられるようになっている。また、出力ノードNOと接地電圧GNDの間にはNMOS38が接続され、このNMOS38のゲートは、NMOS35のゲートと共に、定電流部10のノードN2に接続されている。そして、出力ノードNOから内部電圧VOUTが出力されるようになっている。
【0024】
次に、図1の定電圧回路の動作を、スタートモード(1)、通常モード(2)及び高負荷モード(3)に分けて説明する。
【0025】
(1) スタートモード
スタート信号STAとモード信号MODがそれぞれ“L”,“H”になるような状態で,電源電圧VDD(例えば、5V)を印加すると、定電流部10を構成するトランジスタは、すべてオフ状態のままである。このため、ノードN1,N2は、ハイインピーダンス状態となり、基準電圧部20及び出力部30の動作は停止され、内部電圧VOUTは出力されない。
【0026】
ここで、スタート信号STAを“H”にすると、NMOS16がオン状態になって定電流部10が起動され、PMOS11、NMOS13,16、及び抵抗14には、これらの回路定数で規定される一定の電流が流れる。また、PMOS12及びNMOS15にも、同様に一定の電流が流れる。これにより、ノードN1,N2には、それぞれ基準電圧部20と出力部30のバイアス電流を制御する制御電圧が出力される。
【0027】
基準電圧部20では、ノードN1の制御電圧でPMOS21がオン状態となり、スタート信号STAによってNMOS24がオン状態となっているので、ノードN4から、2つの定電圧素子22,23で合成された基準電圧VRF2(3V)が出力される。基準電圧VRF2は、出力部30のNMOS31のゲートに与えられる。
【0028】
出力部30では、ボルテージフォロワ接続された差動増幅器の動作により、出力側であるNMOS31のドレインのレベルがPMOS36のゲートに与えられ、このPMOS36のドレインの電圧、即ち内部電圧VOUTがNMOS32のゲートにフィードバックされる。これにより、NMOS31,32のゲートが同レベルになるようにPMOS36の導通状態が制御され、出力ノードNOから、基準電圧VRF2と同じ3Vの内部電圧VOUTが出力される。
【0029】
(2) 通常モード
スタート信号STAを“H”にすることによって定電圧回路を動作させ、スタートモードの3Vの内部電圧VOUTが出力された後、このスタート信号STAを“L”にすると通常モードとなる。
【0030】
定電流部10では、スタート信号STAが“L”になるとNMOS16はオフ状態となるが、これと並列に接続されたNMOS13が既にオン状態となっているので、この定電流部10の動作は継続される。一方、基準電圧部20では、スタート信号STAが“L”になるとNMOS24がオフ状態となる。これにより、定電圧素子23が切り離され、ノードN4から定電圧素子22単独の基準電圧VRF1(1.7V)が出力される。更に、この基準電圧VRF1は出力部30で電力増幅され、出力ノードNOから、1.7Vの内部電圧VOUTが出力される。
【0031】
(3) 高負荷モード
バーンイン試験等において、電源電圧VDDをそのまま内部回路に対する内部電圧VOUTとして印加する高負荷モードでは、モード信号MODを“L”に設定する。これにより、出力部30のNMOS37がオン状態となり、スタート信号STAや定電流部10及び基準電圧部20の動作とは無関係に、電源電圧VDDがそのまま内部電圧VOUTとして出力される。
【0032】
以上のように、この第1の実施形態の定電圧回路は、定電流部10によって基準電圧部20及び出力部30のバイアス電流を制御するための制御電圧を生成するようにしているので、起動時においても正常な基準電圧VRF2を出力することができ、常に安定した内部電圧VOUTを供給することができる。
【0033】
また、スタートモードと通常モードで、異なる内部電圧VOUTを出力することができるので、動作モードに応じて適切な内部電圧の供給が可能になる。しかも、起動用のNMOS16を定電流用のNMOS13に並列に接続しているので、スタートモードの時に、このNMOS16をオン状態にしても定電流部10に流れる電流は抵抗14で制限され、過大な電流が流れることがないという利点がある。
【0034】
(第2の実施形態)
図3は、本発明の第2の実施形態を示す定電圧回路の回路図であり、図1中の要素と共通の要素には共通の符号が付されている。
【0035】
この定電圧回路は、図1の定電圧回路における出力部30に代えて、構成が若干異なる出力部30Aを設けている。この出力部30Aでは、PMOS36,37のドレインを出力ノードNOに接続し、この出力ノードNOとNMOS32のゲートが接続されるノードN5との間に抵抗39を挿入している。更に、抵抗39と並列にスイッチ用のPMOS40を接続し、このPMOS40のゲートにスタート信号STAをインバータ41で反転した信号を印加し、オン・オフ制御するようにしている。その他の構成は、図1と同様である。
【0036】
次に、動作を説明する。
起動時に、スタート信号STAとモード信号MODが、それぞれ“L”,“H”になるような状態で電源電圧VDDが印加され、その後、スタート信号STAが“H”になると、出力部30Aにおけるインバータ41の出力信号は“L”となる。これにより、PMOS40はオン状態となり、抵抗39は短絡されて図1と同様の定電圧回路となる。従って、スタートモードにおける動作は、図1の定電圧回路と同様である。
【0037】
次に、スタート信号STAが“L”にされて通常モードになると、PMOS40はオフ状態となり、出力ノードNOとNMOS32のゲートの間に抵抗39が挿入される。これにより、NMOS32のゲートには、内部電圧VOUTから抵抗39で電圧降下したレベルがフィードバックされる。抵抗39による電圧降下をV39とすると、出力部30における差動増幅器では、NMOS31,32のゲートのレベルが等しくなるように動作するので、内部電圧VOUTから電圧V39を引いた値が、基準電圧VRF1に等しくなる。従って、内部電圧VOUTは、基準電圧VRF1+電圧V39となる。一般的に、トランジスタによる定電圧素子の温度特性は負の温度傾きを持つのに対して、抵抗の温度特性は正の温度傾きを有する。これにより、内部電圧VOUTにおける温度特性が相殺されて、その傾きが小さくなる。
【0038】
また、モード信号MODを“L”に設定する高負荷モードにおける動作は、図1の定電圧回路と同様である。
【0039】
以上のように、この第2の実施形態の定電圧回路は、通常モードにおいて、出力ノードNOとNMOS32のゲートの間に抵抗39が挿入される回路構成となっているので、第1の実施形態と同様の利点に加えて、内部電圧VOUTの温度による変化を小さくすることができるという利点がある。
【0040】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【0041】
(a) 定電流部10、基準電圧部20及び出力部30の回路構成は、例示したものに限定されない。同様の機能を有するものであれば、どのような回路構成でも適用可能である。
【0042】
(b) 出力部30は、モード信号MODによって高負荷モードが指定されたときに、電源電圧VDDをそのまま内部電圧VOUTとして出力するためのPMOS37を有しているが、そのような機能を必要としない場合には、これを削除しても良い。
【0043】
【発明の効果】
以上詳細に説明したように、第1の発明によれば、起動信号で起動されて所定レベルの第1及び第2の制御信号を出力する定電流部と、これらの第1及び第2の制御信号によってそれぞれ制御される基準電圧部と出力部を有している。これにより、基準電圧部で安定した基準電圧が発生され、出力部から安定した内部電圧を出力することができる。更に、基準電圧部では、起動信号の有無により、2種類の基準電圧を発生することができる。
【0044】
第2及び第5の発明によれば、モード信号で高負荷モードが指定されたときに、外部から与えられる電源電圧を内部電圧として出力するスイッチ手段を有している。これにより、3種類の内部電圧を切り替えて出力することができる。
【0045】
第3の発明によれば、起動信号で導通状態が制御される第5のトランジスタに直列に、定電流発生用の抵抗が挿入されるようになっている。これにより、スタートモード時に定電流部に大電流が流れるおそれがない。
【0046】
第4の発明によれば、出力部のフィードバックループに抵抗を挿入している。これにより、半導体による定電圧素子の負の温度特性が抵抗による正の温度特性で相殺され、温度による変動の少ない内部電圧を得ることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示す定電圧回路の回路図である。
【図2】従来の内部電源電圧発生回路の構成図である。
【図3】本発明の第2の実施形態を示す定電圧回路の回路図である。
【符号の説明】
10 定電流部
11,12,21,36,37,40 PMOS
13,15,16,24,35,38 NMOS
20 基準電圧部
22,23 定電圧素子
30,30A 出力部
14,39 抵抗
Claims (5)
- 起動信号が与えられたときに電流の流れが開始されて所定レベルの第1及び第2の制御信号を出力し、該起動信号の停止後も該第1及び第2の制御信号を継続して出力する定電流部と、
前記第1の制御信号のみが与えられたときに第1の基準電圧を出力し、該第1の制御信号と前記起動信号が同時に与えられたときには該第1の基準電圧よりも高い第2の基準電圧を出力する基準電圧部と、
前記第2の制御信号が与えられたときに前記基準電圧部から出力される第1または第2の基準電圧に対応した一定の内部電圧を出力する出力部とを、
備えたことを特徴とする定電圧回路。 - 前記出力部は、高負荷モードを指定するモード信号が与えられたときに、前記第2の制御信号及び前記第1または第2の基準電圧にかかわらず、外部から与えられる電源電圧を前記内部電圧として出力するスイッチ手段を有することを特徴とする請求項1記載の定電圧回路。
- 前記定電流部は、
前記第1の制御信号を出力する第1のノードと電源電位との間に接続されて該第1の制御信号で導通状態が制御される第1のトランジスタと、
前記第2の制御信号を出力する第2のノードと電源電位との間に接続されて前記第1の制御信号で導通状態が制御される第2のトランジスタと、
前記第1のノードと第3のノードとの間に接続されて前記第2の制御信号で導通状態が制御される第3のトランジスタと、
前記第3のノードと接地電位との間に接続された抵抗と、
前記第2のノードと接地電位との間に接続されて前記第2の制御信号で導通状態が制御される第4のトランジスタと、
前記第1のノードと前記第3のノードとの間に接続されて前記起動信号で導通状態が制御される第5のトランジスタとを有し、
前記基準電圧部は、
基準電圧を出力する第4のノードと電源電位との間に接続されて前記第1の制御信号で導通状態が制御される第6のトランジスタと、
前記第4のノードと接地電位との間に接続された第1の定電圧素子と、
前記起動信号が与えられたときに前記第1の定電圧素子と並列に接続される第2の定電圧素子とを有し、
前記出力部は、
非反転入力端子に前記基準電圧が与えられ、反転入力端子が前記内部電圧の出力される出力ノードに接続され、前記第2の制御信号でバイアス電流が制御される差動増幅器と、
電源電位と前記出力ノードとの間に接続されて前記差動増幅器の出力信号で導通状態が制御される第7のトランジスタと、
前記出力ノードと接地電位との間に接続されて前記第2の制御信号で導通状態が制御される第8のトランジスタとを、
有することを特徴とする請求項1記載の定電圧回路。 - 前記定電流部は、
前記第1の制御信号を出力する第1のノードと電源電位との間に接続されて該第1の制御信号で導通状態が制御される第1のトランジスタと、
前記第2の制御信号を出力する第2のノードと電源電位との間に接続されて前記第1の制御信号で導通状態が制御される第2のトランジスタと、
前記第1のノードと第3のノードとの間に接続されて前記第2の制御信号で導通状態が制御される第3のトランジスタと、
前記第3のノードと接地電位との間に接続された第1の抵抗と、
前記第2のノードと接地電位との間に接続されて前記第2の制御信号で導通状態が制御される第4のトランジスタと、
前記第1のノードと前記第3のノードとの間に接続されて前記起動信号で導通状態が制御される第5のトランジスタとを有し、
前記基準電圧部は、
基準電圧を出力する第4のノードと電源電位との間に接続されて前記第1の制御信号で導通状態が制御される第6のトランジスタと、
前記第4のノードと接地電位との間に接続された第1の定電圧素子と、
前記起動信号が与えられたときに前記第1の定電圧素子と並列に接続される第2の定電圧素子とを有し、
前記出力部は、
非反転入力端子に前記基準電圧が与えられ、反転入力端子が第5のノードに接続され、前記第2の制御信号でバイアス電流が制御される差動増幅器と、
電源電位と前記内部電圧の出力される出力ノードとの間に接続されて前記差動増幅器の出力信号で導通状態が制御される第7のトランジスタと、
前記出力ノードと前記第5のノードとの間に接続された第2の抵抗と、
前記第5のノードと接地電位との間に接続されて前記第2の制御信号で導通状態が制御される第8のトランジスタと、
前記第1の抵抗と並列に接続されて前記起動信号に従って導通状態が制御される第9のトランジスタとを、
有することを特徴とする請求項1記載の定電圧回路。 - 前記出力部は、電源電位と前記出力ノードとの間に接続されてモード信号で導通状態が制御されるスイッチ用のトランジスタを有することを有することを特徴とする請求項3または4記載の定電圧回路。
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