JP2003084846A - 基準電圧発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 低電源電圧においても安定して動作でき、高
電源電圧において消費電力の増加を抑制しながら安定し
た基準電圧を供給でき、かつ、レイアウト面積の増加を
最小限に抑制できる基準電圧発生回路を提供する。 【解決手段】電源電圧Ｖ_ddの供給線と共通電位線との間
に、ｐＭＯＳトランジスタＭｐ１、抵抗素子Ｒ２、ｎＭ
ＯＳトランジスタＭＬｎ２、抵抗素子Ｒ１及びｎＭＯＳ
トランジスタＭＬｎ１を直列接続し、トランジスタＭＬ
ｎ１，ＭＬｎ２を低しきい値電圧トランジスタで構成
し、動作時にすべてのトランジスタを導通させ、低電源
電圧領域においてトランジスタのオン抵抗でトランジス
タ電流が律則され、高電源電圧領域において抵抗素子の
抵抗値によってトランジスタ電流が律則されるので、低
電源電圧のとき安定した基準電圧を発生でき、高電源電
圧のとき消費電流の急増を防止できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば電源電圧の
中間電圧を基準電圧として供給する基準電圧発生回路に
関するものである。

【０００２】

【従来の技術】半導体集積回路の低電源電圧化が年々進
んでいるなか、携帯情報端末機器用の半導体集積回路に
おいては、例えば１．５以下の低い電源電圧で動作する
ことが要求されている。一方、据え置き機器用において
は、装置内部の低電源電圧部分と他のＩＣとのインター
フェースの取りやすさなどから、３．３Ｖ程度の電源電
圧で動作させることが望まれる。

【０００３】近年、高速なディジタル信号の伝送技術の
１つとして、ＬＶＤＳ（Low Voltage Differential Sig
nalling ）が開発された。ＬＶＤＳに用いられるドライ
バーやレシーバー自体はアナログ回路で実現されている
が、機能的にはディジタル信号を処理するディジタル回
路として動作している。このようなアナログ回路におい
て、半導体集積回路に内蔵した場合には、他のディジタ
ル回路と同様に、上述したように電源電圧が２倍以上異
なっている場合においても、例えば動作スピードが遅く
なっても正しく動作することが望ましい。

【０００４】ＬＶＤＳを用いてディジタル信号を転送す
るには、基準電圧として電源電圧の中間電圧を提供する
必要がある。これまでに、電源電圧の中間電圧を発生す
る基準電圧発生回路について種々の構成例が提案されて
いる。例えば、特許文献の「特開昭５６−１０８２５
８」、「特開平１０−６３３６１」及び「特開２０００
−５６８４６」にそれぞれ基準電圧発生回路を開示して
いる。

【０００５】図２２〜２４は、上述した特許文献に開示
された基準電圧発生回路の回路例を示している。図２２
は、特許文献「特開昭５６−１０８２５８」に開示され
ている基準電圧発生回路の一構成例を示している。図示
のように、この例では、基準電圧発生回路は電源電圧Ｖ
_ddの供給線と共通電位Ｖ_SSとの間に直列接続されている
ＭＯＳトランジスタで構成されたダイオードによって構
成されている。また、図２３は、特許文献「特開平１０
−６３３６１」に開示されている基準電圧発生回路の他
の構成例を示している。図示のように、この基準電圧発
生回路において、ダイオードとＭＯＳトランジスタで構
成されているダイオード、さらに分圧抵抗が設けられ、
これらの回路素子によって構成された分圧回路で電源電
圧Ｖ_ddの中間電圧Ｖ_ref1が発生される。また、抵抗分圧
によって、中間電圧Ｖ_{re f1}より高い基準電圧電圧Ｖ_ref2
も生成される。

【０００６】さらに、図２４は、特許文献「特開２００
０−５６８４６」に開示されている基準電圧発生回路の
他の構成例を示している。図示のように、この例におい
て、ＭＯＳトランジスタによって構成されたダイオード
が並列接続して分圧回路が構成され、当該分圧回路によ
って電源電圧Ｖ_ddの中間電圧Ｖ_ref が発生される。

【０００７】図２５は、分圧抵抗によって構成されたも
っとも一般的な基準電圧発生回路を示している。通常、
微細加工可能な高抵抗を持たないプロセスによって製造
された半導体集積回路において、抵抗を用いて構成され
たＶ_dd／２電圧発生回路は非常に大きなレイアウト面積
を必要とする。一方、ＭＯＳトランジスタで構成された
ダイオードを用いた中間電圧発生回路は、抵抗を用いた
場合の何十分の一のレイアウト面積で済む。

【０００８】

【発明が解決しようとする課題】ところで、上述したＭ
ＯＳトランジスタで構成されたダイオードを用いた基準
電圧発生回路では、動作するための電源電圧として、Ｍ
ＯＳトランジスタのしきい値電圧Ｖ_thの２倍以上の電源
電圧Ｖ_dd（Ｖ_dd≧２Ｖ_th）が必要である。このため、
１．５Ｖ以上、３．３Ｖ付近までの電源電圧においてな
んら問題なく動作可能である。しかし、低電源電圧、例
えば、１．５Ｖ以下の低電源電圧で動作することが要求
された場合、電源電圧Ｖ_ddの最小値は、低温などの悪条
件においてＶ _dd≒２Ｖ_thとなり、駆動電流が数百ｎＡ以
下になると、安定した基準電圧を供給できなくなる問題
が起きる。また、逆に、１．５Ｖ以下の低電源電圧で駆
動電流が数十μＡが維持できるように回路設計をする
と、３．３Ｖ付近の電源電圧において数ｍＡの電流がＭ
ＯＳダイオードに流れてしまい、消費電力が非常に大き
くなってしまうというという不利益がある。

【０００９】図２５に示すように抵抗を用いて構成され
た基準電圧発生回路においては、電源電圧が３．３Ｖ付
近で駆動電流が増加する問題がないが、基板上に抵抗素
子を形成するためにレイアウト面積が大きくなってしま
うという不利益がある。

【００１０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、低電源電圧において安定して動
作でき、高電源電圧において消費電力の増加を抑制しな
がら安定した基準電圧を供給でき、かつ、レイアウト面
積の増加を最小限に抑制できる基準電圧発生回路を提供
することにある。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、本発明の基準電圧発生回路は、第１の電源ラインと
出力端子との間に直列接続されている第１のＭＯＳトラ
ンジスタと第１の抵抗素子と、上記出力端子と第２の電
源ラインとの間に直列接続され、上記第１のＭＯＳトラ
ンジスタと同じ導電性を持つ第２のＭＯＳトランジス
タ、第２の抵抗素子、及び上記第１のＭＯＳトランジス
タと異なる導電性を持つ第３のＭＯＳトランジスタを有
し、上記第３のＭＯＳトランジスタは第１のしきい値電
圧を有し、上記第１のＭＯＳトランジスタと第２のＭＯ
Ｓトランジスタは、上記第１のしきい値電圧より絶対値
が低い第２のしきい値電圧を有し、上記出力端子から上
記第１の電源ラインの電圧と上記第２の電源ラインの電
圧の中間電圧が出力される。

【００１２】また、本発明では、好適には、上記第１の
ＭＯＳトランジスタのソースとチャネル形成領域は、上
記第１の電源ラインに接続され、上記第２のＭＯＳトラ
ンジスタのソースとチャネル形成領域は、上記出力端子
に接続され、上記第３のＭＯＳトランジスタのソースと
チャネル形成領域は、上記第２の電源ラインに接続され
ている。

【００１３】また、本発明では、好適には、上記第１の
ＭＯＳトランジスタのゲートは上記出力端子に接続さ
れ、待機時に上記第１の電源ラインの電圧が供給され、
上記第２のＭＯＳトランジスタのゲートに、動作時に上
記第２の電源ラインの電圧が供給され、待機時に上記第
１の電源ラインの電圧が供給され、上記第３のＭＯＳト
ランジスタのゲートに、動作時に上記第１の電源ライン
の電圧が供給され、待機時に上記第２の電源ラインの電
圧が供給される。

【００１４】また、本発明では、好適には、上記第１の
ＭＯＳトランジスタのゲートに、動作時に上記出力端子
の電圧が供給され、待機時に上記第２の電源ラインの電
圧が供給され、上記第２のＭＯＳトランジスタのゲート
に、動作時に上記第２の電源ラインの電圧が供給され、
待機時に上記第１の電源ラインの電圧が供給され、上記
第３のＭＯＳトランジスタのゲートに、動作時に上記第
１の電源ラインの電圧が供給され、待機時に上記第２の
電源ラインの電圧が供給される。

【００１５】また、本発明では、好適には、上記第１の
ＭＯＳトランジスタのゲートはそのドレインに接続さ
れ、上記第２のＭＯＳトランジスタに、動作時に当該第
２のＭＯＳトランジスタのドレイン電圧が供給され、待
機時に上記第１の電源ラインの電圧が供給され、上記第
３のＭＯＳトランジスタのゲートに、動作時に上記第１
の電源ラインの電圧が供給され、待機時に上記第２の電
源ラインの電圧が供給され、上記出力端子は待機時に上
記第１の電源ラインに接続される。

【００１６】また、本発明では、好適には、上記第１の
ＭＯＳトランジスタのゲートに、動作時に当該第１のＭ
ＯＳトランジスタのドレイン電圧が供給され、待機時に
上記第２の電源ラインの電圧が供給され、上記第２のＭ
ＯＳトランジスタのゲートに、動作時に当該第２のＭＯ
Ｓトランジスタのドレイン電圧が供給され、待機時に上
記第１の電源ラインの電圧が供給され、上記第３のＭＯ
Ｓトランジスタのゲートに、動作時に上記第１の電源ラ
インの電圧が供給され、待機時に上記第２の電源ライン
の電圧が供給される。

【００１７】また、本発明の基準電圧発生回路は、第１
の電源ラインと出力端子との間に直列接続されている第
１のＭＯＳトランジスタ、第１の抵抗素子と第２の抵抗
素子と、上記出力端子と第２の電源ラインとの間に直列
接続され、上記第１のＭＯＳトランジスタと同じ導電性
を持つ第２のＭＯＳトランジスタ、第３の抵抗素子、第
４の抵抗素子及び上記第１のＭＯＳトランジスタと異な
る導電性を持つ第３のＭＯＳトランジスタとを有し、上
記第３のＭＯＳトランジスタは第１のしきい値電圧を有
し、上記第１のＭＯＳトランジスタと第２のＭＯＳトラ
ンジスタは、上記第１のしきい値電圧より絶対値が低い
第２のしきい値電圧を有し、上記出力端子から上記第１
の電源ラインの電圧と上記第２の電源ラインの電圧の中
間電圧が出力される。

【００１８】また、本発明では、好適には、上記第１の
ＭＯＳトランジスタのソースとチャネル形成領域は、上
記第１の電源ラインに接続され、上記第２のＭＯＳトラ
ンジスタのソースとチャネル形成領域は、上記出力端子
に接続され、上記第３のＭＯＳトランジスタのソースと
チャネル形成領域は、上記第２の電源ラインに接続され
ている。

【００１９】また、本発明では、好適には、上記第１の
ＭＯＳトランジスタのゲートは、上記第１の抵抗素子と
第２の抵抗素子との接続点に接続され、上記第２のＭＯ
Ｓトランジスタのゲートに、動作時に上記第３の抵抗素
子と第４の抵抗素子との接続点の電圧が供給され、待機
時に上記第１の電源ラインの電圧が供給され、上記第３
のＭＯＳトランジスタのゲートに、動作時に上記第１の
電源ラインの電圧が供給され、待機時に上記第２の電源
ラインの電圧が供給され、上記出力端子は待機時に上記
第１の電源ラインに接続される。

【００２０】また、本発明では、好適には、上記第１の
ＭＯＳトランジスタのゲートに、動作時に上記第１の抵
抗素子と第２の抵抗素子との接続点の電圧が供給され、
待機時に上記第２の電源ラインの電圧が供給され、上記
第２のＭＯＳトランジスタのゲートに、動作時に上記第
３の抵抗素子と第４の抵抗素子との接続点の電圧が供給
され、待機時に上記第１の電源ラインの電圧が供給さ
れ、上記第３のＭＯＳトランジスタのゲートに、動作時
に上記第１の電源ラインの電圧が供給され、待機時に上
記第２の電源ラインの電圧が供給される。

【００２１】また、本発明の基準電圧発生回路は、第１
の電源ラインと出力端子との間に直列接続され、同じ導
電性を持つ第１のＭＯＳトランジスタ、第２のＭＯＳト
ランジスタと第１の抵抗素子と、上記出力端子と第２の
電源ラインとの間に直列接続され、上記第１のＭＯＳト
ランジスタと同じ導電性を持つ第３のＭＯＳトランジス
タ、第２の抵抗素子と上記第１のＭＯＳトランジスタと
異なる導電性を持つ第４のＭＯＳトランジスタとを有
し、上記第１のＭＯＳトランジスタと第４のＭＯＳトラ
ンジスタは第１のしきい値電圧を有し、上記第２のＭＯ
Ｓトランジスタと第３のＭＯＳトランジスタは、上記第
１のしきい値電圧より絶対値が低い第２のしきい値電圧
を有し、上記出力端子から上記第１の電源ラインの電圧
と上記第２の電源ラインの電圧の中間電圧が出力され
る。

【００２２】また、本発明では、好適には、上記第１の
ＭＯＳトランジスタのソースとチャネル形成領域は上記
第１の電源ラインに接続され、上記第２のＭＯＳトラン
ジスタのソースは上記第１のＭＯＳトランジスタのドレ
インに接続され、そのチャネル形成領域は上記第１の電
源ラインに接続され、上記第３のＭＯＳトランジスタの
ソースとチャネル形成領域は、上記出力端子に接続さ
れ、上記第４のＭＯＳトランジスタのソースとチャネル
形成領域は、上記第２の電源ラインに接続されている。

【００２３】また、本発明では、好適には、上記第１の
ＭＯＳトランジスタのゲートに上記第２の電源ラインの
電圧が供給され、上記第２のＭＯＳトランジスタのゲー
トに上記出力端子が接続され、待機時に上記第１の電源
ラインの電圧が供給され、上記第３のＭＯＳトランジス
タのゲートに、動作時に上記第２の電源ラインの電圧が
供給され、待機時に上記第１の電源ラインの電圧が供給
され、上記第４のＭＯＳトランジスタのゲートに、動作
時に上記第１の電源ラインの電圧が供給され、待機時に
上記第２の電源ラインの電圧が供給される。

【００２４】また、本発明の基準電圧発生回路は、第１
の電源ラインと出力端子との間に直列接続されている第
１導電性の第１のＭＯＳトランジスタ、同じく第１導電
性の第２のＭＯＳトランジスタと第１の抵抗素子と、上
記出力端子と第２の電源ラインとの間に直列接続されて
いる上記第１導電性の第３のＭＯＳトランジスタ、第２
の抵抗素子と上記第１のＭＯＳトランジスタと異なる第
２導電性の第４のＭＯＳトランジスタと、上記第１の電
源ラインと上記出力端子との間に直列接続されている上
記第１導電性の第５のＭＯＳトランジスタ、第３の抵抗
素子と上記第２導電性の第６のＭＯＳトランジスタと、
上記出力端子と上記第２の電源ラインとの間に直列接続
されている第４の抵抗素子と、第２導電性の第７のＭＯ
Ｓトランジスタ、第２導電性の第８のＭＯＳトランジス
タとを有し、上記第１のＭＯＳトランジスタと第４のＭ
ＯＳトランジスタ、及び上記第５と第８のＭＯＳトラン
ジスタは第１のしきい値電圧を有し、上記第２のＭＯＳ
トランジスタと第３のＭＯＳトランジスタ、及び上記第
６のＭＯＳトランジスタと第７のＭＯＳトランジスタ
は、上記第１のしきい値電圧より絶対値が低い第２のし
きい値電圧を有し、上記出力端子から上記第１の電源ラ
インの電圧と上記第２の電源ラインの電圧の中間電圧が
出力される。

【００２５】また、本発明では、好適には、上記第２の
ＭＯＳトランジスタのゲートに上記出力端子の電圧が供
給され、上記第３のＭＯＳトランジスタのゲートに上記
第２の電源ラインの電圧が供給され、上記第６のＭＯＳ
トランジスタのゲートに上記第１の電源ラインの電圧が
供給され、上記第７のＭＯＳトランジスタのゲートに上
記出力端子の電圧が供給される。

【００２６】また、本発明では、好適には、上記第１の
ＭＯＳトランジスタと第５のＭＯＳトランジスタのゲー
トに、動作時に上記第２の電源ラインの電圧が供給さ
れ、待機時に上記第１の電源ラインの電圧が供給され、
上記第４のＭＯＳトランジスタと第８のＭＯＳトランジ
スタのゲートに、動作時に上記第１の電源ラインの電圧
が供給され、待機時に上記第２の電源ラインの電圧が供
給される。

【００２７】また、本発明の基準電圧発生回路は、第１
の電源ラインと出力端子との間に直列接続されている第
１導電性の第１のＭＯＳトランジスタ、同じく第１導電
性の第２のＭＯＳトランジスタと第１の抵抗素子と、上
記出力端子と第２の電源ラインとの間に直列接続されて
いる上記第１導電性の第３のＭＯＳトランジスタ、第２
の抵抗素子と上記第１のＭＯＳトランジスタと異なる第
２導電性の第４のＭＯＳトランジスタと、上記第１のＭ
ＯＳトランジスタと上記第２のＭＯＳトランジスタとの
接続点と、上記出力端子との間に直列接続されている第
３の抵抗素子と、第２導電性の第５のＭＯＳトランジス
タと、上記出力端子と、上記第２の抵抗素子と上記第４
のトランジスタとの接続点との間に直列接続されている
第４の抵抗素子と第２導電性の第６のＭＯＳトランジス
タとを有し、上記第１のＭＯＳトランジスタと第４のＭ
ＯＳトランジスタは第１のしきい値電圧を有し、上記第
２のＭＯＳトランジスタと第３のＭＯＳトランジスタ、
及び上記第５のＭＯＳトランジスタと第６のＭＯＳトラ
ンジスタは、上記第１のしきい値電圧より絶対値が低い
第２のしきい値電圧を有し、上記出力端子から上記第１
の電源ラインの電圧と上記第２の電源ラインの電圧の中
間電圧が出力される。

【００２８】また、本発明では、好適には、上記第２の
ＭＯＳトランジスタのゲートに上記出力端子の電圧が供
給され、上記第３のＭＯＳトランジスタのゲートに上記
第２の電源ラインの電圧が供給され、上記第５のＭＯＳ
トランジスタのゲートに上記第１の電源ラインの電圧が
供給され、上記第６のＭＯＳトランジスタのゲートに上
記出力端子の電圧が供給される。

【００２９】さらに、本発明では、好適には、上記第１
のＭＯＳトランジスタのゲートに、動作時に上記第２の
電源ラインの電圧が供給され、待機時に上記第１の電源
ラインの電圧が供給され、上記第４のＭＯＳトランジス
タのゲートに、動作時に上記第１の電源ラインの電圧が
供給され、待機時に上記第２の電源ラインの電圧が供給
される。

【００３０】

【発明の実施の形態】図１〜図３は、本発明の基準電圧
発生回路の動作原理を示す原理図である。図示のよう
に、本発明の基準電圧発生回路は、電源電圧Ｖ_ddの供給
線（第２の電源ライン）と共通電位線（第１の電源ライ
ン）との間に直列接続されているＭＯＳトランジスタと
抵抗素子によって構成されている。

【００３１】例えば、図１に示す基準電圧発生回路は、
電源電圧Ｖ_ddの供給線（以下、便宜上電源線と表記す
る）と共通電位線との間に直列接続されているＭＯＳト
ランジスタＭＣ１，ＭＬ１と、ＭＬ２及び抵抗素子Ｒ
１，Ｒ２によって構成されている。また、図２に示す基
準電圧発生回路は、図１に示す基準電圧発生回路に較べ
て、同じ回路素子によって構成されている。ただし、図
２の基準電圧発生回路では、ＭＯＳトランジスタのゲー
トに供給されるバイアス電圧は、図１の基準電圧発生回
路と異なる。

【００３２】さらに、図３に示す基準電圧発生回路は、
上記図１と図２に示す基準電圧発生回路に較べて、抵抗
素子Ｒ１が直列接続された二つの抵抗素子Ｒ１１，Ｒ１
２によって置き換えられ、抵抗素子Ｒ２が直列接続され
た二つの抵抗素子Ｒ２１，Ｒ２２によって置き換えられ
ている。抵抗素子Ｒ１１とＲ１２の接続点の電圧がＭＯ
ＳトランジスタＭＬ１のゲートに印加され、抵抗素子Ｒ
２１とＲ２２の接続点の電圧がＭＯＳトランジスタＭＬ
２のゲートに印加されている。

【００３３】なお、図１〜図３に示す基準電圧発生回路
において、ＭＯＳトランジスタＭＣ１は、他の二つのＭ
ＯＳトランジスタＭＬ１，ＭＬ２とは、異なる導電型を
有する。例えば、トランジスタＭＣ１はｐＭＯＳトラン
ジスタから構成され、トランジスタＭＬ１とＭＬ２は、
ｎＭＯＳトランジスタによって構成されている。また、
ｐＭＯＳトランジスタＭＣ１は、通常のしきい値電圧Ｖ
_thp を持つトランジスタであり、ｎＭＯＳトランジスタ
ＭＬ１とＭＬ２は、通常より低いしきい値電圧Ｖ_thn を
持ついわゆる低しきい値トランジスタである。

【００３４】以下、図１に示す本発明の基準電圧発生回
路について、その動作を説明する。図１に示す基準電圧
発生回路は、動作状態において、トランジスタＭＬ１の
ゲートに中間電圧Ｖ_ref が印加され、また、トランジス
タＭＬ２のゲートに第２の電源ラインの電位が供給さ
れ、トランジスタＭＣ１のゲートに第１の電源ラインの
電位が供給される。これに応じてトランジスタＭＬ１，
ＭＬ２及びＭＣ１がともに導通状態に保持される。

【００３５】好適には、トランジスタＭＬ１とＭＬ２は
同じトランジスタサイズを有し、トランジスタＭＣ１は
これらのトランジスタより（Ｗ／Ｌ）が十分大きく、無
視できるオン抵抗を有する。さらに、抵抗素子Ｒ１とＲ
２はほぼ同じ抵抗値を持つ抵抗素子として形成される。
また、好適には、トランジスタＭＣ１のオン抵抗の存在
によって出力電圧Ｖ_{re f} がＶ_dd／２よりずれた分を、ト
ランジスタＭＬ１とＭＬ２のトランジスタサイズを若干
調整するか、また抵抗素子Ｒ１とＲ２の抵抗値を若干調
整することによって補正することができる。

【００３６】上述した本発明の基準電圧発生回路におい
て、電源電圧が低い領域において、抵抗素子Ｒ１とＲ２
の抵抗値は、ＭＯＳトランジスタＭＬ１とＭＬ２のオン
抵抗値よりも十分小さく、さらに、トランジスタＭＬ１
とＭＬ２のしきい値電圧をＶ _thl とすると、最小動作電
源電圧Ｖ_ddmin はほぼ２Ｖ_thl によって決まる。

【００３７】一方、電源電圧の高い領域においては、抵
抗素子Ｒ１とＲ２の抵抗値は、トランジスタＭＬ１とＭ
Ｌ２のオン抵抗値とほぼ同程度かそれらより大きな値を
持ち、トランジスタＭＬ１及びＭＬ２に流れる電流が電
源電圧Ｖ_ddが高い領域で急激に増加することを抑制でき
る。

【００３８】次に、図２に示す基準電圧発生回路の構成
及び動作について、図１に示す基準電圧発生回路と比較
しながら説明する。図２に示すように、この基準電圧発
生回路は、図１に示す基準電圧発生回路に較べて、トラ
ンジスタＭＬ２のゲートバイアス電圧が異なる。即ち、
図１に示す基準電圧発生回路において、トランジスタＭ
Ｌ１に出力電圧Ｖ_ref が供給され、トランジスタＭＬ２
のゲートに第２の電源ラインの電位が供給される。これ
に対して、本例の基準電圧発生回路において、トランジ
スタＭＬ１及びＭＬ２のゲートにそれぞれ自身のドレイ
ン電圧が供給される。即ち、本例の基準電圧発生回路に
おいて、トランジスタＭＬ１とＭＬ２は、それぞれダイ
オード接続されている。

【００３９】このため、最小の動作電源電圧Ｖ_ddmin
は、図１に示す基準電圧発生回路とほぼ同じであるが、
電源電圧の高い領域においては、トランジスタＭＬ１と
ＭＬ２のゲート−ソース間電圧が図１に示す基準電圧発
生回路の場合に較べてより小さく保持されているので、
これらのトランジスタに流れる電流が小さく制御され
る。このため、電源電圧の高い領域で動作するとき消費
電力の低減を実現できる。ただし、本例の基準電圧発生
回路において、トランジスタＭＬ１とＭＬ２の電流値が
トランジスタ自身によって律則されるため、ＭＯＳトラ
ンジスタのしきい値電圧のバラツキや、パラメータＩ_ds
のバラツキの影響が図１に示す基準電圧発生回路より受
けやすい。即ち、トランジスタのゲート−ソース間電圧
の低下によってトランジスタの駆動能力が低下し、出力
される中間電圧Ｖ_ref の安定性がわずかながら低下する
傾向にある。

【００４０】図３に示す基準電圧発生回路において、高
電源電圧で動作するときトランジスタに流れる電流の急
激な増加を抑制するためのトランジスタＲ１とＲ２は、
それぞれ直列に接続されている抵抗素子Ｒ１１，Ｒ１２
及びＲ２１，Ｒ２２によって置き換えられた。トランジ
スタＭＬ１のゲートに、抵抗素子Ｒ１１とＲ１２の接続
点の電圧が印加され、トランジスタＭＬ１のゲートに、
抵抗素子Ｒ１１とＲ１２の接続点の電圧が印加されてい
る。

【００４１】このように構成されている基準電圧発生回
路において、最小動作電源電圧Ｖ_{dd min} は、図１及び図
２に示す基準電圧発生回路とほぼ同じであるが、電源電
圧の高い領域においては、トランジスタに流れる電流の
特性が、上述した図１と図２に示す基準電圧発生回路の
トランジスタ電流の中間の特性を持つ。即ち、本例の基
準電圧発生回路において、動作時にトランジスタＭＬ１
とＭＬ２のゲート−ソース間電圧は、図１に示す基準電
圧発生回路の場合に較べて低いが、図２に示す基準電圧
発生回路の場合に較べて高い。このため、同じレベルの
高電源電圧で動作するとき、本例の基準電圧発生回路の
トランジスタＭＬ１とＭＬ２に流れる電流が図１に示す
基準電圧発生回路の場合より小さいが、図２に示す基準
電圧発生回路の場合より大きい。

【００４２】上述したように、図１〜図３に示す基準電
圧発生回路において、動作時にＭＯＳトランジスタＭＬ
１とＭＬ２のゲート−ソース間電圧によって、これらの
トランジスタの駆動電流が制御され、また、高電源電圧
領域で動作するときの消費電力も決まる。図１に示すよ
うに、トランジスタの駆動電流を高く保持することによ
って出力電圧Ｖ_ref の安定を向上でき、また、図２に示
すように、トランジスタの駆動電流を低く保持すること
によって高電源電圧動作時の消費電力を抑制できる。こ
のため、負荷の状態に応じて駆動能力を優先するかまた
は低消費電力化を優先するかに応じて、図１、図２また
は図３に示す基準電圧発生回路を適宜選択することで目
的に合致した基準電圧発生回路を実現できる。

【００４３】次に、上述した原理図に基づき考案された
本発明の幾つかの実施形態について、それぞれの構成図
及び具体的な回路図を参照しつつ説明する。

【００４４】第１実施形態 図４は本発明に係る基準電圧発生回路の第１の実施形態
を示す構成図である。図示のように、本実施形態の基準
電圧発生回路はＭＯＳトランジスタＭＣ１、トランジス
タＭＣ１と異なる導電型のＭＯＳトランジスタＭＬ１，
ＭＬ２、抵抗素子Ｒ１，Ｒ２及びスイッチング素子ＳＷ
３ｓ，ＳＷ５，ＳＷ５ｓ，ＳＷ６，ＳＷ６ｓによって構
成されている。トランジスタＭＣ１は、通常のしきい値
電圧を持つトランジスタであり、トランジスタＭＬ１と
ＭＬ２は、通常より低いしきい値電圧を持つ低しきい値
電圧トランジスタである。なお、本実施形態の基準電圧
発生回路において、動作可能な最低電源電圧がトランジ
スタＭＬ１とＭＬ２のしきい値電圧によって決まるの
で、低しきい値電圧トランジスタＭＬ１とＭＬ２を用い
ることによって、動作可能な電源電圧の範囲が広くとれ
る。

【００４５】トランジスタＭＣ１、抵抗素子Ｒ２、トラ
ンジスタＭＬ２、抵抗素子Ｒ１及びトランジスタＭＬ１
は、第２の電源ラインと第１の電源ラインとの間で表記
順に直列接続されている。スイッチング素子ＳＷ３ｓに
よってトランジスタＭＬ１のゲートに印加される電圧が
制御され、スイッチング素子ＳＷ５とＳＷ５ｓによって
トランジスタＭＬ２のゲートに印加される電圧が制御さ
れ、さらにスイッチング素子ＳＷ６とＳＷ６ｓによって
トランジスタＭＣ１のゲートに印加される電圧が制御さ
れる。トランジスタＭＣ１のチャネル形成領域に、第２
の電源ラインの電圧が印加され、トランジスタＭＬ１の
チャネル形成領域に、出力電圧Ｖ_out が印加され、トラ
ンジスタＭＬ２のチャネル形成領域に、第１の電源ライ
ンの電圧が印加される。

【００４６】動作時にスイッチング素子ＳＷ５とＳＷ６
がオンし、スイッチング素子ＳＷ３ｓ，ＳＷ５ｓ及びＳ
Ｗ６ｓがオフする。即ち、動作時にトランジスタＭＣ１
のゲートに第１の電源ラインの電位が印加され、トラン
ジスタＭＬ２のゲートに第２の電源ラインの電位が印加
され、トランジスタＭＬ１のゲートに出力電圧Ｖ_refが
印加される。これによって、動作時にトランジスタＭＣ
１，ＭＬ１及びＭＬ２がともに導通状態に保持される。

【００４７】一方、待機時にスイッチング素子ＳＷ５と
ＳＷ６がオフし、スイッチング素子ＳＷ３ｓ，ＳＷ５ｓ
及びＳＷ６ｓがオンする。即ち、待機時にトランジスタ
ＭＣ１のゲートに第２の電源ラインの電位が印加され、
トランジスタＭＬ２のゲートに第１の電源ラインの電位
が印加され、トランジスタＭＬ１のゲートにも第１の電
源ラインの電位が印加される。これによって、動作時に
トランジスタＭＣ１，ＭＬ１及びＭＬ２がともに遮断状
態に保持される。

【００４８】図５は、本実施形態の基準電圧発生回路の
具体的な回路構成を示す回路図である。図示のように、
本実施形態の基準電圧発生回路は、電源電圧Ｖ_ddの供給
線と共通電位線との間に直列に接続されているｐＭＯＳ
トランジスタＭｐ１、抵抗素子Ｒ２、ｎＭＯＳトランジ
スタＭＬｎ２、抵抗素子Ｒ１及びｎＭＯＳトランジスタ
ＭＬｎ１と、ｎＭＯＳトランジスタＭｎ３、及びインバ
ータＩＮＶ５，ＩＮＶ６によって構成されている。ｐＭ
ＯＳトランジスタＭｐ１は通常のしきい値電圧（例え
ば、−０．７Ｖ）を持つトランジスタであり、ｎＭＯＳ
トランジスタＭＬｎ１とＭＬｎ２は通常より低いしきい
値電圧（例えば、０．２〜０．５Ｖ）を持つ低しきい値
電圧トランジスタである。このように、本実施形態の基
準電圧発生回路において、低しきい値電圧のトランジス
タＭＬｎ１とＭＬｎ２を用いることによって、動作可能
な電源電圧の範囲が広くなる。

【００４９】トランジスタＭｐ１のソースが電源電圧Ｖ
_ddの供給線に接続され、ドレインが抵抗素子Ｒ２に接続
されている。トランジスタＭＬｎ２のドレインが抵抗素
子Ｒ２に接続され、ソースが抵抗素子Ｒ１に接続されて
いる。トランジスタＭＬｎ１のドレインが抵抗素子Ｒ１
に接続され、ソースが共通電位線に接続されている。ト
ランジスタＭＬｎ２のソースと抵抗素子Ｒ１との接続点
によって出力端子Ｔ_{ou t} が形成されている。トランジス
タＭｐ１のチャネル形成領域に電源電圧Ｖ_ddが印加さ
れ、トランジスタＭＬｎ２のチャネル形成領域に出力電
圧Ｖ_out が印加され、トランジスタＭＬｎ１のチャネル
形成領域に共通電位Ｖ_SSが印加される。

【００５０】インバータＩＮＶ６の入力端子が入力端子
Ｔ_inに接続され、その出力端子がトランジスタＭｐ１の
ゲート、インバータＩＮＶ５の入力端子及びトランジス
タＭｎ３のゲートに接続されている。インバータＩＮＶ
５の出力端子がトランジスタＭＬｎ２のゲートに接続さ
れている。トランジスタＭｎ３のドレインはトランジス
タＭＬｎ１のゲートとともに、出力端子Ｔ_out に接続さ
れている。入力端子Ｔ_inにパワーオン信号Ｐｗｏｎが入
力される。動作時にパワーオン信号Ｐｗｏｎがハイレベ
ルに保持され、待機時にローレベルに保持される。

【００５１】以下、図５を参照しつつ、本実施形態の基
準電圧発生回路の動作について説明する。動作時に、パ
ワーオン信号Ｐｗｏｎがハイレベルに保持されているの
で、インバータＩＮＶ６の出力端子がローレベル、イン
バータＩＮＶ５の出力端子がハイレベルに保持される。
これに応じて、ｐＭＯＳトランジスタＭｐ１及びｎＭＯ
ＳトランジスタＭＬｎ２が導通状態にあり、トランジス
タＭｎ３が遮断状態にある。また、ｎＭＯＳトランジス
タＭＬｎ１のゲートに、出力電圧Ｖ_out が印加されるの
で、トランジスタＭＬｎ１も導通状態にある。即ち、動
作時にトランジスタＭｐ１、ＭＬｎ２，ＭＬｎ１がとも
に導通状態にある。このとき、出力端子Ｔ_{ou t} の電圧Ｖ
_ref は、これらのトランジスタのオン抵抗及び抵抗素子
Ｒ１，Ｒ２の抵抗値で決められた分圧比によって設定さ
れる。トランジスタのオン抵抗及び抵抗素子Ｒ１，Ｒ２
の抵抗値を適宜設定することによって、出力端子Ｔ_out
の出力電圧を電源電圧Ｖ_ddの中間電圧Ｖ_dd／２に制御す
ることができる。

【００５２】待機時に、パワーオン信号Ｐｗｏｎがロー
レベルに保持されているので、インバータＩＮＶ６の出
力端子がハイレベル、インバータＩＮＶ５の出力端子が
ローレベルに保持される。これに応じて、ｐＭＯＳトラ
ンジスタＭｐ１とｎＭＯＳトランジスタＭＬｎ２が遮断
状態に保持される。また、トランジスタＭｎ３が導通状
態にあるので、出力端子Ｔ_out が共通電位Ｖ_SSに保持さ
れる。即ち、ｎＭＯＳトランジスタＭＬｎ１のゲートが
共通電位Ｖ_SSに保持されるので、トランジスタＭＬｎ１
も遮断状態に保持される。このように、待機状態におい
て、出力電圧Ｖ_ref が共通電位Ｖ_SSに保持され、また、
トランジスタＭｐ１とＭＬｎ２がともに遮断状態に保持
されているので、電源電圧Ｖ_ddの供給線と共通電位Ｖ_SS
の供給線との間の電流経路が遮断され、消費電流が抑制
される。

【００５３】本実施形態の基準電圧発生回路において、
電源電圧が低い領域で動作するとき、抵抗素子Ｒ１とＲ
２の抵抗値は、ＭＯＳトランジスタＭＬｎ１とＭＬｎ２
のオン抵抗値よりも十分小さく、トランジスタＭＬｎ１
とＭＬｎ２に流れる電流は、ほとんどこれらのトランジ
スタのオン抵抗によって律則される。一方、電源電圧の
高い領域で動作するとき、トランジスタＭＬｎ１とＭＬ
ｎ２のオン抵抗が低下する。抵抗素子Ｒ１とＲ２は、電
源電圧が高い領域におけるトランジスタＭＬｎ１とＭＬ
ｎ２のオン抵抗値とほぼ同程度かそれらより大きな抵抗
値を持つように設定されるので、電源電圧の高い領域に
おいてトランジスタＭＬｎ１及びＭＬｎ２に流れる電流
が抵抗素子Ｒ１とＲ２によって律則され、高電源電圧で
動作するとき電流が急激に増加することを抑制できる。

【００５４】以上説明したように、本実施形態によれ
ば、電源電圧Ｖ_ddの供給線と共通電位線との間に、直列
接続されているｐＭＯＳトランジスタＭｐ１、抵抗素子
Ｒ２、ｎＭＯＳトランジスタＭＬｎ２、抵抗素子Ｒ１及
びｎＭＯＳトランジスタＭＬｎ１が設けられ、動作時に
電源電圧Ｖ_ddをトランジスタのオン抵抗及び抵抗素子の
抵抗値で定められた分圧比で分圧し、電源電圧Ｖ_ddの中
間電圧Ｖ_dd／２を基準電圧として出力する。このため、
本実施形態の基準電圧発生回路において、低しきい値電
圧のｎＭＯＳトランジスタＭＬｎ１，ＭＬｎ２を用いな
がらも、電源電圧Ｖ_ddの高い領域において、トランジス
タに流れる電流が急激に増加することを回避でき、広い
電源電圧の範囲において安定した基準電圧を供給でき、
かつ、高電源電圧領域において、消費電力の増加を抑制
できる。

【００５５】第２実施形態 図６は本発明に係る基準電圧発生回路の第２の実施形態
を示す構成図である。図示のように、本実施形態の基準
電圧発生回路はＭＯＳトランジスタＭＣ１、トランジス
タＭＣ１と異なる導電型のＭＯＳトランジスタＭＬ１，
ＭＬ２、抵抗素子Ｒ１，Ｒ２及びスイッチング素子ＳＷ
２ｓ，ＳＷ４，ＳＷ５，ＳＷ５ｓ，ＳＷ６，ＳＷ６ｓに
よって構成されている。トランジスタＭＣ１は、通常の
しきい値電圧を持つトランジスタであり、トランジスタ
ＭＬ１とＭＬ２は、通常より低いしきい値電圧を持つ低
しきい値電圧トランジスタである。なお、本実施形態の
基準電圧発生回路において、動作可能な最低電源電圧が
トランジスタＭＬ１とＭＬ２のしきい値電圧によって決
まるので、低しきい値電圧トランジスタＭＬ１とＭＬ２
を用いることによって、動作可能な電源電圧の範囲が広
くとれる。

【００５６】トランジスタＭＣ１、抵抗素子Ｒ２、トラ
ンジスタＭＬ２、抵抗素子Ｒ１及びトランジスタＭＬ１
は、第２の電源ラインと第１の電源ラインとの間で表記
順に直列接続されている。スイッチング素子ＳＷ２ｓと
ＳＷ４によってトランジスタＭＬ１のゲートに印加され
る電圧が制御され、スイッチング素子ＳＷ５とＳＷ５ｓ
によってトランジスタＭＬ２のゲートに印加される電圧
が制御され、さらにスイッチング素子ＳＷ６とＳＷ６ｓ
によってトランジスタＭＣ１のゲートに印加される電圧
が制御される。

【００５７】動作時にスイッチング素子ＳＷ４，ＳＷ５
とＳＷ６がオンし、スイッチング素子ＳＷ２ｓ，ＳＷ５
ｓ及びＳＷ６ｓがオフする。即ち、動作時にトランジス
タＭＣ１のゲートに第１の電源ラインの電位が印加さ
れ、トランジスタＭＬ２のゲートに第２の電源ラインの
電位が印加され、トランジスタＭＬ１のゲートに出力電
圧Ｖ_ref が印加される。これによって、動作時にトラン
ジスタＭＣ１，ＭＬ１及びＭＬ２がともに導通状態に保
持される。待機時にスイッチング素子ＳＷ４，ＳＷ５と
ＳＷ６がオフし、スイッチング素子ＳＷ２ｓ，ＳＷ５ｓ
及びＳＷ６ｓがオンする。これによって、待機時にトラ
ンジスタＭＣ１のゲートに第２の電源ラインの電位が印
加され、トランジスタＭＬ２のゲートに第１の電源ライ
ンの電位が印加され、トランジスタＭＬ１のゲートに第
２の電源ラインの電位が印加される。このため、待機時
にトランジスタＭＣ１とＭＬ２が遮断し、トランジスタ
ＭＬ１が導通状態に保持される。

【００５８】図７は、本実施形態の基準電圧発生回路の
具体的な回路構成を示す回路図である。図示のように、
本実施形態の基準電圧発生回路は、電源電圧Ｖ_ddの供給
線と共通電位線との間に直列に接続されているｐＭＯＳ
トランジスタＭｐ１、抵抗素子Ｒ２、ｎＭＯＳトランジ
スタＭＬｎ２、抵抗素子Ｒ１及びｎＭＯＳトランジスタ
ＭＬｎ１と、ｐＭＯＳトランジスタＭｐ２，Ｍｐ４及び
ｎＭＯＳトランジスタＭｎ４、及びインバータＩＮＶ
５，ＩＮＶ６によって構成されている。ｐＭＯＳトラン
ジスタＭｐ１は通常のしきい値電圧を持つトランジスタ
であり、ｎＭＯＳトランジスタＭＬｎ１とＭＬｎ２は通
常より低いしきい値電圧を持つ低しきい値電圧トランジ
スタである。このように、本実施形態の基準電圧発生回
路において、低しきい値電圧のトランジスタＭＬｎ１と
ＭＬｎ２を用いることによって、動作可能な電源電圧の
範囲が広くなる。

【００５９】トランジスタＭｐ１のソースが電源電圧Ｖ
_ddの供給線に接続され、ドレインが抵抗素子Ｒ２に接続
されている。トランジスタＭＬｎ２のドレインが抵抗素
子Ｒ２に接続され、ソースが抵抗素子Ｒ１に接続されて
いる。トランジスタＭＬｎ１のドレインが抵抗素子Ｒ１
に接続され、ソースが共通電位線に接続されている。ト
ランジスタＭＬｎ２のソースと抵抗素子Ｒ１との接続点
によって出力端子Ｔ_{ou t} が形成されている。トランジス
タＭｐ１のチャネル形成領域に電源電圧Ｖ_ddが印加さ
れ、トランジスタＭＬｎ２のチャネル形成領域に出力電
圧Ｖ_out が印加され、トランジスタＭＬｎ１のチャネル
形成領域に共通電位Ｖ_SSが印加される。

【００６０】インバータＩＮＶ６の入力端子が入力端子
Ｔ_inに接続され、その出力端子がトランジスタＭｐ１の
ゲート、インバータＩＮＶ５の入力端子及びトランジス
タＭｐ４のゲートに接続されている。インバータＩＮＶ
５の出力端子がトランジスタＭＬｎ２のゲート及びトラ
ンジスタＭｐ２とＭｎ４のゲートに接続されている。ト
ランジスタＭｐ２のソースが電源電圧Ｖ_ddの供給線に接
続され、ドレインがトランジスタＭＬｎ１のゲートに接
続されている。

【００６１】トランジスタＭｎ４のドレインが出力端子
Ｔ_out に接続され、ソースがトランジスタＭＬｎ１のゲ
ートに接続され、トランジスタＭｐ４のソースが出力端
子Ｔ _out に接続され、ドレインがトランジスタＭＬｎ１
のゲートに接続されている。即ち、トランジスタＭｎ４
とＭｐ４が出力端子Ｔ_out とトランジスタＭＬｎ１のゲ
ートとの間に設けられているトランスファゲートを構成
している。入力端子Ｔ_inにパワーオン信号Ｐｗｏｎが入
力される。動作時にパワーオン信号Ｐｗｏｎがハイレベ
ルに保持され、待機時にローレベルに保持される。

【００６２】以下、図７を参照しつつ、本実施形態の基
準電圧発生回路の動作について説明する。動作時に、パ
ワーオン信号Ｐｗｏｎがハイレベルに保持されているの
で、インバータＩＮＶ６の出力端子がローレベル、イン
バータＩＮＶ５の出力端子がハイレベルに保持される。
これに応じて、ｐＭＯＳトランジスタＭｐ１及びｎＭＯ
ＳトランジスタＭＬｎ２が導通状態にある。また、トラ
ンジスタＭｎ４とＭｐ４が導通状態でトランジスタＭｐ
２が遮断状態にあるので、トランジスタＭＬｎ１のゲー
トに、出力端子Ｔ_out の電圧が印加され、トランジスタ
ＭＬｎ１も導通状態にある。即ち、このとき、トランジ
スタＭｐ１、ＭＬｎ２，ＭＬｎ１がともに導通状態にあ
る。このとき、出力端子Ｔ_out の電圧Ｖ_ref は、これら
のトランジスタのオン抵抗及び抵抗素子Ｒ１，Ｒ２の抵
抗値で決められた分圧比によって設定される。トランジ
スタのオン抵抗及び抵抗素子Ｒ１，Ｒ２の抵抗値を適宜
設定することによって、出力端子Ｔ_out の出力電圧を電
源電圧Ｖ_ddの中間電圧Ｖ_dd／２に制御することができ
る。

【００６３】待機時に、パワーオン信号Ｐｗｏｎがロー
レベルに保持されているので、インバータＩＮＶ６の出
力端子がハイレベル、インバータＩＮＶ５の出力端子が
ローレベルに保持される。これに応じて、ｐＭＯＳトラ
ンジスタＭｐ１とｎＭＯＳトランジスタＭＬｎ２が遮断
状態に保持される。また、トランジスタＭｐ２が導通状
態にあり、トランジスタＭｐ４とＭｎ４がともに遮断状
態にあるので、トランジスタＭＬｎ１のゲートに電源電
圧Ｖ_ddが印加される。このため、トランジスタＭＬｎ１
が導通し、出力端子Ｔ_out が共通電位Ｖ_SSに保持され
る。このように、待機状態において、出力電圧Ｖ_ref が
共通電位Ｖ_SSに保持され、また、トランジスタＭｐ１と
ＭＬｎ２がともに遮断状態に保持されているので、電源
電圧Ｖ_ddの供給線と共通電位Ｖ_SSの供給線との間の電流
経路が遮断され、消費電流が抑制される。

【００６４】本実施形態の基準電圧発生回路において、
電源電圧が低い領域で動作するとき、抵抗素子Ｒ１とＲ
２の抵抗値は、ＭＯＳトランジスタＭＬｎ１とＭＬｎ２
のオン抵抗値よりも十分小さく、トランジスタＭＬｎ１
とＭＬｎ２に流れる電流は、ほとんどこれらのトランジ
スタのオン抵抗によって律則される。一方、電源電圧高
い領域で動作するとき、トランジスタＭＬｎ１とＭＬｎ
２のオン抵抗が低下する。抵抗素子Ｒ１とＲ２は、電源
電圧が高い領域におけるトランジスタＭＬｎ１とＭＬｎ
２のオン抵抗値とほぼ同程度かそれらより大きな抵抗値
を持つように設定されるので、電源電圧の高い領域にお
いてトランジスタＭＬｎ１及びＭＬｎ２に流れる電流が
抵抗素子Ｒ１とＲ２によって律則され、高電源電圧で動
作するとき電流が急激に増加することを抑制できる。

【００６５】以上説明したように、本実施形態によれ
ば、電源電圧Ｖ_ddの供給線と共通電位線との間に、直列
接続されているｐＭＯＳトランジスタＭｐ１、抵抗素子
Ｒ２、ｎＭＯＳトランジスタＭＬｎ２、抵抗素子Ｒ１及
びｎＭＯＳトランジスタＭＬｎ１が設けられ、動作時に
電源電圧Ｖ_ddをトランジスタのオン抵抗及び抵抗素子の
抵抗値で定められた分圧比で分圧し、電源電圧Ｖ_ddの中
間電圧Ｖ_dd／２を基準電圧として出力する。このため、
本実施形態の基準電圧発生回路において、低しきい値電
圧のｎＭＯＳトランジスタＭＬｎ１，ＭＬｎ２を用いな
がらも、電源電圧Ｖ_ddの高い領域において、トランジス
タに流れる電流が急激に増加することを回避でき、広い
電源電圧の範囲において安定した基準電圧を供給でき、
かつ、高電源電圧領域において、消費電力の増加を抑制
できる。

【００６６】第３実施形態 図８は本発明に係る基準電圧発生回路の第３の実施形態
を示す回路図である。図示のように、本実施形態の基準
電圧発生回路はＭＯＳトランジスタＭＣ１、トランジス
タＭＣ１と異なる導電型のＭＯＳトランジスタＭＬ１，
ＭＬ２、抵抗素子Ｒ１，Ｒ２及びスイッチング素子ＳＷ
３ｓ，ＳＷ５，ＳＷ５ｓ，ＳＷ６，ＳＷ６ｓによって構
成されている。トランジスタＭＣ１は、通常のしきい値
電圧を持つトランジスタであり、トランジスタＭＬ１と
ＭＬ２は、通常より低いしきい値電圧を持つ低しきい値
電圧トランジスタである。なお、本実施形態の基準電圧
発生回路において、動作可能な最低電源電圧がトランジ
スタＭＬ１とＭＬ２のしきい値電圧によって決まるの
で、低しきい値電圧トランジスタＭＬ１とＭＬ２を用い
ることによって、動作可能な電源電圧の範囲が広くとれ
る。

【００６７】トランジスタＭＣ１、抵抗素子Ｒ２、トラ
ンジスタＭＬ２、抵抗素子Ｒ１及びトランジスタＭＬ１
は、第２の電源ラインと第１の電源ラインとの間で表記
順に直列接続されている。また、トランジスタＭＬ１の
ドレインとゲートが接続されている。即ち、トランジス
タＭＬ１がダイオードを構成している。スイッチング素
子ＳＷ３ｓが導通状態にあるとき、出力電圧Ｖ_ref が第
１の電源ラインの電位に保持されている。スイッチング
素子ＳＷ５とＳＷ５ｓによってトランジスタＭＬ２のゲ
ートに印加される電圧が制御され、さらにスイッチング
素子ＳＷ６とＳＷ６ｓによってトランジスタＭＣ１のゲ
ートに印加される電圧が制御される。

【００６８】動作時にスイッチング素子ＳＷ５とＳＷ６
がオンし、スイッチング素子ＳＷ３ｓ，ＳＷ５ｓ及びＳ
Ｗ６ｓがオフする。このため、動作時にトランジスタＭ
Ｃ１のゲートに第１の電源ラインの電位が印加されてい
る。また、トランジスタＭＬ２のゲートとドレインが接
続されるので、トランジスタＭＬ２がダイオードを形成
する。これによって、動作時にトランジスタＭＣ１が導
通状態に保持され、トランジスタＭＬ１とＭＬ２がダイ
オードを形成している。出力電圧Ｖ_ref は、トランジス
タＭＣ１、ＭＬ１とＭＬ２のオン抵抗及び抵抗素子Ｒ１
とＲ２の抵抗値で定められた分圧比によって決まる。

【００６９】待機時にスイッチング素子ＳＷ５とＳＷ６
がオフし、スイッチング素子ＳＷ３ｓ，ＳＷ５ｓ及びＳ
Ｗ６ｓがオンする。これによって、待機時にトランジス
タＭＣ１のゲートに第２の電源ラインの電位が印加さ
れ、トランジスタＭＬ２のゲートに第１の電源ラインの
電位が印加される。このため、トランジスタＭＣ１とＭ
Ｌ２がともに遮断状態に保持される。また、スイッチン
グ素子ＳＷ３ｓによって、出力電圧Ｖ_ref が第１の電源
ラインの電位に保持される。即ち、待機時にトランジス
タＭＣ１とＭＬ２が遮断状態に保持され、出力電圧Ｖ
_ref が第１の電源ラインの電位に保持される。

【００７０】図９は、本実施形態の基準電圧発生回路の
具体的な回路構成を示す回路図である。図示のように、
本実施形態の基準電圧発生回路は、電源電圧Ｖ_ddの供給
線と共通電位線との間に直列に接続されているｐＭＯＳ
トランジスタＭｐ１、抵抗素子Ｒ２、ｎＭＯＳトランジ
スタＭＬｎ２、抵抗素子Ｒ１及びｎＭＯＳトランジスタ
ＭＬｎ１と、ｎＭＯＳトランジスタＭｎ３，Ｍｎ５、ｐ
ＭＯＳトランジスタＭｐ５、及びインバータＩＮＶ６に
よって構成されている。ｐＭＯＳトランジスタＭｐ１は
通常のしきい値電圧を持つトランジスタであり、ｎＭＯ
ＳトランジスタＭＬｎ１とＭＬｎ２は通常より低いしき
い値電圧を持つ低しきい値電圧トランジスタである。こ
のように、本実施形態の基準電圧発生回路において、低
しきい値電圧のトランジスタＭＬｎ１とＭＬｎ２を用い
ることによって、動作可能な電源電圧の範囲が広くな
る。

【００７１】トランジスタＭｐ１のソースが電源電圧Ｖ
_ddの供給線に接続され、ドレインが抵抗素子Ｒ２に接続
されている。トランジスタＭＬｎ２のドレインが抵抗素
子Ｒ２に接続され、ソースが抵抗素子Ｒ１に接続されて
いる。トランジスタＭＬｎ１のドレインが抵抗素子Ｒ１
に接続され、ソースが共通電位線に接続されている。ト
ランジスタＭＬｎ２のソースと抵抗素子Ｒ１との接続点
によって出力端子Ｔ_{ou t} が形成されている。トランジス
タＭｐ１のチャネル形成領域に電源電圧Ｖ_ddが印加さ
れ、トランジスタＭＬｎ２のチャネル形成領域に出力電
圧Ｖ_out が印加され、トランジスタＭＬｎ１のチャネル
形成領域に共通電位Ｖ_SSが印加される。

【００７２】インバータＩＮＶ６の入力端子が入力端子
Ｔ_inに接続され、その出力端子がトランジスタＭｐ１，
Ｍｎ３，Ｍｎ５及びＭｐ５のゲートに接続されている。
トランジスタＭｐ５のソースが抵抗素子Ｒ２とトランジ
スタＭＬｎ２のドレインとの接続点に接続され、ドレイ
ンがトランジスタＭＬｎ２のゲートに接続されている。
トランジスタＭｎ５のドレインがトランジスタＭｐ５の
ドレインとともにトランジスタＭＬｎ２のゲートに接続
され、ソースが共通電位線に接続されている。また、ト
ランジスタＭｎ３のドレインが出力端子Ｔ_out に接続さ
れ、ソースが共通電位線に接続されている。入力端子Ｔ
_inにパワーオン信号Ｐｗｏｎが入力される。動作時にパ
ワーオン信号Ｐｗｏｎがハイレベルに保持され、待機時
にローレベルに保持される。

【００７３】以下、図９を参照しつつ、本実施形態の基
準電圧発生回路の動作について説明する。動作時に、パ
ワーオン信号Ｐｗｏｎがハイレベルに保持されているの
で、インバータＩＮＶ６の出力端子がローレベルに保持
される。これに応じて、ｐＭＯＳトランジスタＭｐ１及
びＭｐ５が導通状態にある。このため、ｎＭＯＳトラン
ジスタＭＬｎ２はゲートとドレインが接続されるので、
ダイオードを形成している。即ち、動作時にトランジス
タＭｐ１が導通状態にあり、トランジスタＭＬｎ１とＭ
Ｌｎ２がともにダイオードを形成している。このとき、
出力端子Ｔ_out の電圧Ｖ_ref は、これらのトランジスタ
のオン抵抗及び抵抗素子Ｒ１，Ｒ２の抵抗値で決められ
た分圧比によって設定される。トランジスタのオン抵抗
及び抵抗素子Ｒ１，Ｒ２の抵抗値を適宜設定することに
よって、出力端子Ｔ_out の出力電圧を電源電圧Ｖ_ddの中
間電圧Ｖ_dd／２に制御することができる。

【００７４】待機時に、パワーオン信号Ｐｗｏｎがロー
レベルに保持されているので、インバータＩＮＶ６の出
力端子がハイレベルに保持される。これに応じて、ｐＭ
ＯＳトランジスタＭｐ１とＭｐ５が遮断状態に保持され
る。また、ｎＭＯＳトランジスタＭｎ３とＭｎ５が導通
状態にあるので、ｎＭＯＳトランジスタＭＬｎ２のゲー
ト及び出力端子Ｔ_out が共通電位Ｖ_SSに保持される。こ
のように、待機状態において、出力電圧Ｖ_ref が共通電
位Ｖ_SSに保持され、また、トランジスタＭｐ１とＭＬｎ
２がともに遮断状態に保持されているので、電源電圧Ｖ
_ddの供給線と共通電位Ｖ_SSの供給線との間の電流経路が
遮断され、消費電流が抑制される。

【００７５】本実施形態の基準電圧発生回路において、
電源電圧が低い領域で動作するとき、抵抗素子Ｒ１とＲ
２の抵抗値は、ＭＯＳトランジスタＭＬｎ１とＭＬｎ２
のオン抵抗値よりも十分小さく、トランジスタＭＬｎ１
とＭＬｎ２に流れる電流は、ほとんどこれらのトランジ
スタのオン抵抗によって律則される。一方、電源電圧高
い領域で動作するとき、トランジスタＭＬｎ１とＭＬｎ
２のオン抵抗が低下する。抵抗素子Ｒ１とＲ２は、電源
電圧が高い領域におけるトランジスタＭＬｎ１とＭＬｎ
２のオン抵抗値とほぼ同程度かそれらより大きな抵抗値
を持つように設定されるので、電源電圧の高い領域にお
いてトランジスタＭＬｎ１及びＭＬｎ２に流れる電流が
抵抗素子Ｒ１とＲ２によって律則され、高電源電圧で動
作するとき電流が急激に増加することを抑制できる。

【００７６】以上説明したように、本実施形態によれ
ば、電源電圧Ｖ_ddの供給線と共通電位線との間に、直列
接続されているｐＭＯＳトランジスタＭｐ１、抵抗素子
Ｒ２、ｎＭＯＳトランジスタＭＬｎ２、抵抗素子Ｒ１及
びｎＭＯＳトランジスタＭＬｎ１が設けられ、動作時に
電源電圧Ｖ_ddをトランジスタのオン抵抗及び抵抗素子の
抵抗値で定められた分圧比で分圧し、電源電圧Ｖ_ddの中
間電圧Ｖ_dd／２を基準電圧として出力する。このため、
本実施形態の基準電圧発生回路において、低しきい値電
圧のｎＭＯＳトランジスタＭＬｎ１，ＭＬｎ２を用いな
がらも、電源電圧Ｖ_ddの高い領域において、トランジス
タに流れる電流が急激に増加することを回避でき、広い
電源電圧の範囲において安定した基準電圧を供給でき、
かつ、高電源電圧領域において、消費電力の増加を抑制
できる。

【００７７】第４実施形態 図１０は本発明に係る基準電圧発生回路の第４の実施形
態を示す構成図である。図示のように、本実施形態の基
準電圧発生回路はＭＯＳトランジスタＭＣ１、トランジ
スタＭＣ１と異なる導電型のＭＯＳトランジスタＭＬ
１，ＭＬ２、抵抗素子Ｒ１，Ｒ２及びスイッチング素子
ＳＷ２ｓ，ＳＷ４，ＳＷ５，ＳＷ５ｓ，ＳＷ６，ＳＷ６
ｓによって構成されている。トランジスタＭＣ１は、通
常のしきい値電圧を持つトランジスタであり、トランジ
スタＭＬ１とＭＬ２は、通常より低いしきい値電圧を持
つ低しきい値電圧トランジスタである。なお、本実施形
態の基準電圧発生回路において、動作可能な最低電源電
圧がトランジスタＭＬ１とＭＬ２のしきい値電圧によっ
て決まるので、低しきい値電圧トランジスタＭＬ１とＭ
Ｌ２を用いることによって、動作可能な電源電圧の範囲
が広くとれる。

【００７８】トランジスタＭＣ１、抵抗素子Ｒ２、トラ
ンジスタＭＬ２、抵抗素子Ｒ１及びトランジスタＭＬ１
は、第２の電源ラインと第１の電源ラインとの間で表記
順に直列接続されている。スイッチング素子ＳＷ２ｓと
ＳＷ４によってトランジスタＭＬ１のゲートに印加され
る電圧が制御され、スイッチング素子ＳＷ５とＳＷ５ｓ
によってトランジスタＭＬ２のゲートに印加される電圧
が制御され、さらにスイッチング素子ＳＷ６とＳＷ６ｓ
によってトランジスタＭＣ１のゲートに印加される電圧
が制御される。

【００７９】動作時にスイッチング素子ＳＷ４，ＳＷ５
とＳＷ６がオンし、スイッチング素子ＳＷ２ｓ，ＳＷ５
ｓ及びＳＷ６ｓがオフする。このため、動作時にトラン
ジスタＭＣ１のゲートに第１の電源ラインの電位が印加
されている。また、トランジスタＭＬ１とＭＬ２におい
て、ゲートがそれぞれドレインに接続されるので、トラ
ンジスタＭＬ１とＭＬ２がダイオードを形成する。これ
によって、動作時の出力電圧Ｖは、トランジスタＭＣ
１、ＭＬ１とＭＬ２のオン抵抗及び抵抗素子Ｒ１とＲ２
の抵抗値で定められた分圧比によって決まる。

【００８０】待機時にスイッチング素子ＳＷ４，ＳＷ５
とＳＷ６がオフし、スイッチング素子ＳＷ２ｓ，ＳＷ５
ｓ及びＳＷ６ｓがオンする。これによって、待機時にト
ランジスタＭＣ１のゲートに第２の電源ラインの電位が
印加され、トランジスタＭＬ２のゲートに第１の電源ラ
インの電位が印加され、また、トランジスタＭＬ１のゲ
ートに第２の電源ラインの電位が印加される。このた
め、待機時にトランジスタＭＣ１とＭＬ２が遮断し、ト
ランジスタＭＬ１が導通状態に保持される。

【００８１】図１１は、本実施形態の基準電圧発生回路
の具体的な回路構成を示す回路図である。図示のよう
に、本実施形態の基準電圧発生回路は、電源電圧Ｖ_ddの
供給線と共通電位線との間に直列に接続されているｐＭ
ＯＳトランジスタＭｐ１、抵抗素子Ｒ２、ｎＭＯＳトラ
ンジスタＭＬｎ２、抵抗素子Ｒ１及びｎＭＯＳトランジ
スタＭＬｎ１、ｐＭＯＳトランジスタＭｐ２，Ｍｐ４，
Ｍｐ５及びｎＭＯＳトランジスタＭｎ４，Ｍｎ５、さら
にインバータＩＮＶ５，ＩＮＶ６によって構成されてい
る。ｐＭＯＳトランジスタＭｐ１は通常のしきい値電圧
を持つトランジスタであり、ｎＭＯＳトランジスタＭＬ
ｎ１とＭＬｎ２は通常より低いしきい値電圧を持つ低し
きい値電圧トランジスタである。このように、本実施形
態の基準電圧発生回路において、低しきい値電圧のトラ
ンジスタＭＬｎ１とＭＬｎ２を用いることによって、動
作可能な電源電圧の範囲が広くなる。

【００８２】トランジスタＭｐ１のソースが電源電圧Ｖ
_ddの供給線に接続され、ドレインが抵抗素子Ｒ２に接続
されている。トランジスタＭＬｎ２のドレインが抵抗素
子Ｒ２に接続され、ソースが抵抗素子Ｒ１に接続されて
いる。トランジスタＭＬｎ１のドレインが抵抗素子Ｒ１
に接続され、ソースが共通電位線に接続されている。ト
ランジスタＭＬｎ２のソースと抵抗素子Ｒ１との接続点
によって出力端子Ｔ_{ou t} が形成されている。トランジス
タＭｐ１のチャネル形成領域に電源電圧Ｖ_ddが印加さ
れ、トランジスタＭＬｎ２のチャネル形成領域に出力電
圧Ｖ_out が印加され、トランジスタＭＬｎ１のチャネル
形成領域に共通電位Ｖ_SSが印加される。

【００８３】インバータＩＮＶ６の入力端子が入力端子
Ｔ_inに接続され、その出力端子がトランジスタＭｐ１，
Ｍｐ４，Ｍｎ５及びＭｐ５のゲート、さらにインバータ
ＩＮＶ５の入力端子に接続されている。インバータＩＮ
Ｖ５の出力端子がトランジスタＭｐ２とＭｎ４のゲート
に接続されている。トランジスタＭｐ２のソースが電源
電圧Ｖ_ddの供給線に接続され、ドレインがトランジスタ
ＭＬｎ１のゲートに接続されている。

【００８４】トランジスタＭｎ４のドレインがトランジ
スタＭＬｎ１のドレインに接続され、ソースがトランジ
スタＭＬｎ１のゲートに接続され、トランジスタＭｐ４
のソースがトランジスタＭＬｎ１のドレインに接続さ
れ、ドレインがトランジスタＭＬｎ１のゲートに接続さ
れている。即ち、トランジスタＭｎ４とＭｐ４がトラン
ジスタＭＬｎ１のドレインとゲートとの間に設けられて
いるトランスファゲートを構成している。トランジスタ
Ｍｐ５のソースが抵抗素子Ｒ２とトランジスタＭＬｎ２
のドレインとの接続点に接続され、ドレインがトランジ
スタＭＬｎ２のゲートに接続されている。トランジスタ
Ｍｎ５のドレインがトランジスタＭｐ５のドレインとと
もにトランジスタＭＬｎ２のゲートに接続され、ソース
が共通電位線に接続されている。入力端子Ｔ_inにパワー
オン信号Ｐｗｏｎが入力される。動作時にパワーオン信
号Ｐｗｏｎがハイレベルに保持され、待機時にローレベ
ルに保持される。

【００８５】以下、図１１を参照しつつ、本実施形態の
基準電圧発生回路の動作について説明する。動作時に、
パワーオン信号Ｐｗｏｎがハイレベルに保持されている
ので、インバータＩＮＶ６の出力端子がローレベルに保
持され、インバータＩＮＶ５の出力端子がハイレベルに
保持される。これに応じて、ｐＭＯＳトランジスタＭｐ
１，Ｍｐ４及びＭｐ５、また、ｎＭＯＳトランジスタＭ
ｎ４が導通状態にある。このため、ｎＭＯＳトランジス
タＭＬｎ１とＭＬｎ２において、ゲートとドレインがそ
れぞれ接続されるので、ダイオードが形成される。即
ち、動作時にトランジスタＭｐ１が導通状態にあり、ト
ランジスタＭＬｎ１とＭＬｎ２がともにダイオードを形
成している。このとき、出力端子Ｔ_out の電圧Ｖ_ref
は、これらのトランジスタのオン抵抗及び抵抗素子Ｒ
１，Ｒ２の抵抗値で決められた分圧比によって設定され
る。トランジスタのオン抵抗及び抵抗素子Ｒ１，Ｒ２の
抵抗値を適宜設定することによって、出力端子Ｔ_out の
出力電圧を電源電圧Ｖ_ddの中間電圧Ｖ_dd／２に制御する
ことができる。

【００８６】待機時に、パワーオン信号Ｐｗｏｎがロー
レベルに保持されているので、インバータＩＮＶ６の出
力端子がハイレベルに保持され、インバータＩＮＶ５の
出力端子がローレベルに保持される。これに応じて、ｐ
ＭＯＳトランジスタＭｐ１，Ｍｐ４及びＭｐ５、さらに
ｎＭＯＳトランジスタＭｎ４が遮断状態に保持される。
また、ｎＭＯＳトランジスタＭｎ５とｐＭＯＳトランジ
スタＭｐ２が導通状態にあるので、ｎＭＯＳトランジス
タＭＬｎ２のゲートが共通電位Ｖ_SSに保持され、ｎＭＯ
ＳトランジスタＭＬｎ１のゲートに電源電圧Ｖ_ddが印加
される。このため、トランジスタＭＬｎ１が導通し、出
力端子Ｔ_out が共通電位Ｖ_SSに保持される。このよう
に、待機状態において、出力電圧Ｖ_ref が共通電位Ｖ_SS
に保持され、また、トランジスタＭｐ１とＭＬｎ２がと
もに遮断状態に保持されているので、電源電圧Ｖ_ddの供
給線と共通電位Ｖ_SSの供給線との間の電流経路が遮断さ
れ、消費電流が抑制される。

【００８７】本実施形態の基準電圧発生回路において、
電源電圧が低い領域で動作するとき、抵抗素子Ｒ１とＲ
２の抵抗値は、ＭＯＳトランジスタＭＬｎ１とＭＬｎ２
のオン抵抗値よりも十分小さく、トランジスタＭＬｎ１
とＭＬｎ２に流れる電流は、ほとんどこれらのトランジ
スタのオン抵抗によって律則される。一方、電源電圧高
い領域で動作するとき、トランジスタＭＬｎ１とＭＬｎ
２のオン抵抗が低下する。抵抗素子Ｒ１とＲ２は、電源
電圧が高い領域におけるトランジスタＭＬｎ１とＭＬｎ
２のオン抵抗値とほぼ同程度かそれらより大きな抵抗値
を持つように設定されるので、電源電圧の高い領域にお
いてトランジスタＭＬｎ１及びＭＬｎ２に流れる電流が
抵抗素子Ｒ１とＲ２によって律則され、高電源電圧で動
作するとき電流が急激に増加することを抑制できる。

【００８８】以上説明したように、本実施形態によれ
ば、電源電圧Ｖ_ddの供給線と共通電位線との間に、直列
接続されているｐＭＯＳトランジスタＭｐ１、抵抗素子
Ｒ２、ｎＭＯＳトランジスタＭＬｎ２、抵抗素子Ｒ１及
びｎＭＯＳトランジスタＭＬｎ１が設けられ、動作時に
電源電圧Ｖ_ddをトランジスタのオン抵抗及び抵抗素子の
抵抗値で定められた分圧比で分圧し、電源電圧Ｖ_ddの中
間電圧Ｖ_dd／２を基準電圧として出力する。このため、
本実施形態の基準電圧発生回路において、低しきい値電
圧のｎＭＯＳトランジスタＭＬｎ１，ＭＬｎ２を用いな
がらも、電源電圧Ｖ_ddの高い領域において、トランジス
タに流れる電流が急激に増加することを回避でき、広い
電源電圧の範囲において安定した基準電圧を供給でき、
かつ、高電源電圧領域において、消費電力の増加を抑制
できる。

【００８９】第５実施形態 図１２は本発明に係る基準電圧発生回路の第５の実施形
態を示す構成図である。図示のように、本実施形態の基
準電圧発生回路はＭＯＳトランジスタＭＣ１、トランジ
スタＭＣ１と異なる導電型のＭＯＳトランジスタＭＬ
１，ＭＬ２、抵抗素子Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２
及びスイッチング素子ＳＷ３ｓ，ＳＷ５，ＳＷ５ｓ，Ｓ
Ｗ６，ＳＷ６ｓによって構成されている。トランジスタ
ＭＣ１は、通常のしきい値電圧を持つトランジスタであ
り、トランジスタＭＬ１とＭＬ２は、通常より低いしき
い値電圧を持つ低しきい値電圧トランジスタである。な
お、本実施形態の基準電圧発生回路において、動作可能
な最低電源電圧がトランジスタＭＬ１とＭＬ２のしきい
値電圧によって決まるので、低しきい値電圧トランジス
タＭＬ１とＭＬ２を用いることによって、動作可能な電
源電圧の範囲が広くとれる。

【００９０】トランジスタＭＣ１、抵抗素子Ｒ２２，Ｒ
２１、トランジスタＭＬ２、抵抗素子Ｒ１２，Ｒ１１及
びトランジスタＭＬ１は、第２の電源ラインと第１の電
源ラインとの間で表記順に直列接続されている。トラン
ジスタＭＬ１のゲートが抵抗素子Ｒ１１とＲ１２の接続
点に接続されている。また、トランジスタＭＬ２のソー
スと抵抗素子Ｒ１２との接続点によって出力端子Ｔ_out
が形成される。スイッチング素子ＳＷ３ｓが電圧Ｖ_ref
の出力端子と第１の電源ラインとの間に設けられてい
る。また、スイッチング素子ＳＷ５とＳＷ５ｓによって
トランジスタＭＬ２のゲートに印加される電圧が制御さ
れ、さらにスイッチング素子ＳＷ６とＳＷ６ｓによって
トランジスタＭＣ１のゲートに印加される電圧が制御さ
れる。

【００９１】動作時にスイッチング素子ＳＷ５とＳＷ６
がオンし、スイッチング素子ＳＷ３ｓ，ＳＷ５ｓ及びＳ
Ｗ６ｓがオフする。即ち、動作時にトランジスタＭＣ１
のゲートに第１の電源ラインの電位が印加され、トラン
ジスタＭＬ２のゲートが抵抗素子Ｒ２１とＲ２２の接続
点に接続される。これによって、動作時にトランジスタ
ＭＣ１，ＭＬ１及びＭＬ２がともに導通状態に保持され
る。

【００９２】待機時にスイッチング素子ＳＷ５とＳＷ６
がオフし、スイッチング素子ＳＷ３ｓ，ＳＷ５ｓ及びＳ
Ｗ６ｓがオンする。このよって、待機時にトランジスタ
ＭＣ１のゲートに第２の電源ラインの電位が印加され、
トランジスタＭＬ２のゲートに第１の電源ラインの電位
が印加される。このため、トランジスタＭＣ１とＭＬ２
がともに遮断状態に保持される。また、スイッチング素
子ＳＷ３ｓによって、出力電圧Ｖ_ref が第１の電源ライ
ンの電位に保持される。即ち、待機時にトランジスタＭ
Ｃ１とＭＬ２が遮断状態に保持され、出力電圧Ｖ_ref が
第１の電源ラインの電位に保持される。

【００９３】図１３は、本実施形態の基準電圧発生回路
の具体的な回路構成を示す回路図である。図示のよう
に、本実施形態の基準電圧発生回路は、電源電圧Ｖ_ddの
供給線と共通電位線との間に直列に接続されているｐＭ
ＯＳトランジスタＭｐ１、抵抗素子Ｒ２２，Ｒ２１、ｎ
ＭＯＳトランジスタＭＬｎ２、抵抗素子Ｒ１２，Ｒ１１
及びｎＭＯＳトランジスタＭＬｎ１と、ｎＭＯＳトラン
ジスタＭｎ３，Ｍｎ５、ｐＭＯＳトランジスタＭｐ５、
及びインバータＩＮＶ６によって構成されている。ｐＭ
ＯＳトランジスタＭｐ１は通常のしきい値電圧を持つト
ランジスタであり、ｎＭＯＳトランジスタＭＬｎ１とＭ
Ｌｎ２は通常より低いしきい値電圧を持つ低しきい値電
圧トランジスタである。このように、本実施形態の基準
電圧発生回路において、低しきい値電圧のトランジスタ
ＭＬｎ１とＭＬｎ２を用いることによって、動作可能な
電源電圧の範囲が広くなる。

【００９４】トランジスタＭｐ１のソースが電源電圧Ｖ
_ddの供給線に接続され、ドレインが抵抗素子Ｒ２２に接
続されている。トランジスタＭＬｎ２のドレインが抵抗
素子Ｒ２１に接続され、ソースが抵抗素子Ｒ１２に接続
されている。トランジスタＭＬｎ１のドレインが抵抗素
子Ｒ１１に接続され、ソースが共通電位線に接続されて
いる。また、トランジスタＭＬｎ１のゲートが抵抗素子
Ｒ１２とＲ１１の接続点に接続されている。トランジス
タＭＬｎ２のソースと抵抗素子Ｒ１２との接続点によっ
て出力端子Ｔ_out が形成されている。トランジスタＭｐ
１のチャネル形成領域に電源電圧Ｖ_ddが印加され、トラ
ンジスタＭＬｎ２のチャネル形成領域に出力電圧Ｖ_out
が印加され、トランジスタＭＬｎ１のチャネル形成領域
に共通電位Ｖ_SSが印加される。

【００９５】インバータＩＮＶ６の入力端子が入力端子
Ｔ_inに接続され、その出力端子がトランジスタＭｐ１，
Ｍｎ３，Ｍｎ５及びＭｐ５のゲートに接続されている。
トランジスタＭｐ５のソースが抵抗素子Ｒ２２と抵抗素
子Ｒ２１との接続点に接続され、ドレインがトランジス
タＭＬｎ２のゲートに接続されている。トランジスタＭ
ｎ５のドレインがトランジスタＭｐ５のドレインととも
にトランジスタＭＬｎ２のゲートに接続され、ソースが
共通電位線に接続されている。また、トランジスタＭｎ
３のドレインが出力端子Ｔ_out に接続され、ソースが共
通電位線に接続されている。入力端子Ｔ_inにパワーオン
信号Ｐｗｏｎが入力される。動作時にパワーオン信号Ｐ
ｗｏｎがハイレベルに保持され、待機時にローレベルに
保持される。

【００９６】以下、図１３を参照しつつ、本実施形態の
基準電圧発生回路の動作について説明する。動作時に、
パワーオン信号Ｐｗｏｎがハイレベルに保持されている
ので、インバータＩＮＶ６の出力端子がローレベルに保
持される。これに応じて、ｐＭＯＳトランジスタＭｐ１
及びＭｐ５が導通状態にある。このため、ｎＭＯＳトラ
ンジスタＭＬｎ２のゲートが抵抗素子Ｒ２２とＲ２１と
の接続点に接続されている。即ち、動作時にトランジス
タＭｐ１が導通状態にあり、トランジスタＭＬｎ１とＭ
Ｌｎ２において、ゲートにそれぞれのドレイン電圧より
も高い電圧が印加されるので、トランジスタＭＬｎ１と
ＭＬｎ２がとも導通状態にある。このとき、出力端子Ｔ
_out の電圧Ｖ_ref は、これらのトランジスタのオン抵抗
及び抵抗素子Ｒ２２，Ｒ２１，Ｒ１２とＲ１１の抵抗値
で決められた分圧比によって設定される。トランジスタ
のオン抵抗及び抵抗素子Ｒ２２，Ｒ２１，Ｒ１２とＲ１
１の抵抗値を適宜設定することによって、出力端子Ｔ
_out の出力電圧を電源電圧Ｖ_ddの中間電圧Ｖ_dd／２に制
御することができる。

【００９７】待機時に、パワーオン信号Ｐｗｏｎがロー
レベルに保持されているので、インバータＩＮＶ６の出
力端子がハイレベルに保持される。これに応じて、ｐＭ
ＯＳトランジスタＭｐ１とＭｐ５が遮断状態に保持さ
れ、ｎＭＯＳトランジスタＭｎ３とＭｎ５が導通状態に
保持される。このため、ｎＭＯＳトランジスタＭＬｎ２
のゲート及び出力端子Ｔ_out が共通電位Ｖ_SSに保持され
る。このように、待機状態において、出力電圧Ｖ_ref が
共通電位Ｖ_SSに保持され、また、トランジスタＭｐ１と
ＭＬｎ２がともに遮断状態に保持されているので、電源
電圧Ｖ_ddの供給線と共通電位Ｖ_SSの供給線との間の電流
経路が遮断され、消費電流が抑制される。

【００９８】本実施形態の基準電圧発生回路において、
電源電圧が低い領域で動作するとき、抵抗素子Ｒ２２と
Ｒ２１の抵抗値の合計、または抵抗素子Ｒ１２とＲ１１
の抵抗値の合計値は、ＭＯＳトランジスタＭＬｎ１とＭ
Ｌｎ２のそれぞれのオン抵抗値よりも十分小さく、トラ
ンジスタＭＬｎ１とＭＬｎ２に流れる電流は、ほとんど
これらのトランジスタのオン抵抗によって律則される。
一方、電源電圧高い領域で動作するとき、トランジスタ
ＭＬｎ１とＭＬｎ２のオン抵抗が低下する。抵抗素子Ｒ
２２とＲ２１の抵抗値の合計値、または抵抗素子Ｒ１２
とＲ１１の抵抗値の合計値は、電源電圧が高い領域にお
けるトランジスタＭＬｎ１とＭＬｎ２のそれぞれのオン
抵抗値とほぼ同程度かそれらより大きく設定されるの
で、電源電圧の高い領域においてトランジスタＭＬｎ１
及びＭＬｎ２に流れる電流が抵抗素子Ｒ２２，Ｒ２１，
Ｒ１２とＲ１１によって律則され、高電源電圧で動作す
るとき電流が急激に増加することを抑制できる。

【００９９】以上説明したように、本実施形態によれ
ば、電源電圧Ｖ_ddの供給線と共通電位線との間に、直列
接続されているｐＭＯＳトランジスタＭｐ１、抵抗素子
Ｒ２２，Ｒ２１、ｎＭＯＳトランジスタＭＬｎ２、抵抗
素子Ｒ１２，Ｒ１１及びｎＭＯＳトランジスタＭＬｎ１
が設けられ、動作時に電源電圧Ｖ_ddをトランジスタのオ
ン抵抗及び抵抗素子の抵抗値で定められた分圧比で分圧
し、電源電圧Ｖ_ddの中間電圧Ｖ_dd／２を基準電圧として
出力する。このため、本実施形態の基準電圧発生回路に
おいて、低しきい値電圧のｎＭＯＳトランジスタＭＬｎ
１，ＭＬｎ２を用いながらも、電源電圧Ｖ_ddの高い領域
において、トランジスタに流れる電流が急激に増加する
ことを回避でき、広い電源電圧の範囲において安定した
基準電圧を供給でき、かつ、高電源電圧領域において、
消費電力の増加を抑制できる。

【０１００】第６実施形態 図１４は本発明に係る基準電圧発生回路の第６の実施形
態を示す構成図である。図示のように、本実施形態の基
準電圧発生回路はＭＯＳトランジスタＭＣ１、トランジ
スタＭＣ１と異なる導電型のＭＯＳトランジスタＭＬ
１，ＭＬ２、抵抗素子Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２
及びスイッチング素子ＳＷ２ｓ，ＳＷ４，ＳＷ５，ＳＷ
５ｓ，ＳＷ６，ＳＷ６ｓによって構成されている。トラ
ンジスタＭＣ１は、通常のしきい値電圧を持つトランジ
スタであり、トランジスタＭＬ１とＭＬ２は、通常より
低いしきい値電圧を持つ低しきい値電圧トランジスタで
ある。なお、本実施形態の基準電圧発生回路において、
動作可能な最低電源電圧がトランジスタＭＬ１とＭＬ２
のしきい値電圧によって決まるので、低しきい値電圧ト
ランジスタＭＬ１とＭＬ２を用いることによって、動作
可能な電源電圧の範囲が広くとれる。

【０１０１】トランジスタＭＣ１、抵抗素子Ｒ２２，Ｒ
２１、トランジスタＭＬ２、抵抗素子Ｒ１２，Ｒ１１及
びトランジスタＭＬ１は、第２の電源ラインと第１の電
源ラインとの間で表記順に直列接続されている。トラン
ジスタＭＬ２のソースと抵抗素子Ｒ１２との接続点によ
って出力端子Ｔ_out が形成される。スイッチング素子Ｓ
Ｗ４がトランジスタＭＬ１のゲートと抵抗素子１２とＲ
１１との接続点の間に接続されている。スイッチング素
子ＳＷ２ｓとＳＷ４によってトランジスタＭＬ１のゲー
トに印加される電圧が制御される。また、スイッチング
素子ＳＷ５とＳＷ５ｓによってトランジスタＭＬ２のゲ
ートに印加される電圧が制御され、さらにスイッチング
素子ＳＷ６とＳＷ６ｓによってトランジスタＭＣ１のゲ
ートに印加される電圧が制御される。

【０１０２】動作時にスイッチング素子ＳＷ４，ＳＷ５
とＳＷ６がオンし、スイッチング素子ＳＷ２ｓ，ＳＷ５
ｓ及びＳＷ６ｓがオフする。即ち、動作時にトランジス
タＭＣ１のゲートに第１の電源ラインの電位が印加さ
れ、トランジスタＭＬ２のゲートが抵抗素子Ｒ２１とＲ
２２の接続点に接続され、トランジスタＭＬ１のゲート
が抵抗素子Ｒ１１とＲ１２の接続点に接続されている。
これによって、動作時にトランジスタＭＣ１，ＭＬ１及
びＭＬ２がともに導通状態に保持される。

【０１０３】待機時にスイッチング素子ＳＷ４，ＳＷ５
とＳＷ６がオフし、スイッチング素子ＳＷ２ｓ，ＳＷ５
ｓとＳＷ６ｓがオンする。これによって、待機時にトラ
ンジスタＭＣ１のゲートに第２の電源ラインの電位が印
加され、トランジスタＭＬ２のゲートに第１の電源ライ
ンの電位が印加され、トランジスタＭＬ１のゲートに第
２の電源ラインの電位が印加される。このため、トラン
ジスタＭＣ１とＭＬ２がともに遮断状態に保持され、ト
ランジスタＭＬ１が導通状態に保持される。これによっ
て、出力電圧Ｖ_ref が第１の電源ラインの電位に保持さ
れる。

【０１０４】図１５は、本実施形態の基準電圧発生回路
の具体的な回路構成を示す回路図である。図示のよう
に、本実施形態の基準電圧発生回路は、電源電圧Ｖ_ddの
供給線と共通電位線との間に直列に接続されているｐＭ
ＯＳトランジスタＭｐ１、抵抗素子Ｒ２２，Ｒ２１、ｎ
ＭＯＳトランジスタＭＬｎ２、抵抗素子Ｒ１２，Ｒ１１
及びｎＭＯＳトランジスタＭＬｎ１と、ｐＭＯＳトラン
ジスタＭｐ２，Ｍｐ４，Ｍｐ５及びｎＭＯＳトランジス
タＭｎ４，Ｍｎ５、さらにインバータＩＮＶ５，ＩＮＶ
６によって構成されている。ｐＭＯＳトランジスタＭｐ
１は通常のしきい値電圧を持つトランジスタであり、ｎ
ＭＯＳトランジスタＭＬｎ１とＭＬｎ２は通常より低い
しきい値電圧を持つ低しきい値電圧トランジスタであ
る。このように、本実施形態の基準電圧発生回路におい
て、低しきい値電圧のトランジスタＭＬｎ１とＭＬｎ２
を用いることによって、動作可能な電源電圧の範囲が広
くなる。

【０１０５】トランジスタＭｐ１のソースが電源電圧Ｖ
_ddの供給線に接続され、ドレインが抵抗素子Ｒ２２に接
続されている。トランジスタＭＬｎ２のドレインが抵抗
素子Ｒ２１に接続され、ソースが抵抗素子Ｒ１２に接続
されている。トランジスタＭＬｎ１のドレインが抵抗素
子Ｒ１１に接続され、ソースが共通電位線に接続されて
いる。トランジスタＭＬｎ２のソースと抵抗素子Ｒ１２
との接続点によって出力端子Ｔ_out が形成されている。

【０１０６】インバータＩＮＶ６の入力端子が入力端子
Ｔ_inに接続され、その出力端子がトランジスタＭｐ１，
Ｍｐ４，Ｍｐ５及びＭｎ５のゲート、さらにインバータ
ＩＮＶ５の入力端子に接続されている。インバータＩＮ
Ｖ５の出力端子がトランジスタＭｐ２とＭｎ４のゲート
に接続されている。トランジスタＭｐ２のソースが電源
電圧Ｖ_ddの供給線に接続され、ドレインがトランジスタ
ＭＬｎ１のゲートに接続され、トランジスタＭｎ４のド
レインが抵抗素子Ｒ１２とＲ１１との接続点に接続さ
れ、ソースがトランジスタＭＬｎ１のゲートに接続さ
れ、トランジスタＭｐ４のソースが抵抗素子Ｒ１２とＲ
１１との接続点に接続され、ドレインがトランジスタＭ
Ｌｎ１のゲートに接続されている。即ち、トランジスタ
Ｍｎ４とＭｐ４が抵抗素子Ｒ１２とＲ１１の接続点とト
ランジスタＭＬｎ１のゲートとの間に設けられているト
ランスファゲートを構成している。

【０１０７】トランジスタＭｐ５のソースが抵抗素子Ｒ
２２と抵抗素子Ｒ１１との接続点に接続され、ドレイン
がトランジスタＭＬｎ２のゲートに接続されている。ト
ランジスタＭｎ５のドレインがトランジスタＭｐ５のド
レインとともにトランジスタＭＬｎ２のゲートに接続さ
れ、ソースが共通電位線に接続されている。入力端子Ｔ
_inにパワーオン信号Ｐｗｏｎが入力される。動作時にパ
ワーオン信号Ｐｗｏｎがハイレベルに保持され、待機時
にローレベルに保持される。

【０１０８】以下、図１５を参照しつつ、本実施形態の
基準電圧発生回路の動作について説明する。動作時に、
パワーオン信号Ｐｗｏｎがハイレベルに保持されている
ので、インバータＩＮＶ６の出力端子がローレベルに保
持され、インバータＩＮＶ５の出力端子がハイレベルに
保持される。これに応じて、ｐＭＯＳトランジスタＭｐ
１，Ｍｐ４及びＭｐ５、またｎＭＯＳトランジスタＭｎ
４が導通状態にある。このため、ｎＭＯＳトランジスタ
ＭＬｎ２のゲートが抵抗素子Ｒ２２とＲ２１との接続点
に接続され、トランジスタＭＬｎ２のゲートが抵抗素子
Ｒ１２とＲ１１との接続点に接続されている。

【０１０９】このため、動作時にトランジスタＭＬｎ
２，ＭＬｎ１において、ゲートにそれぞれのドレイン電
圧よりも高い電圧が印加されるので、トランジスタＭＬ
ｎ１とＭＬｎ２がとも導通状態にある。このとき、出力
端子Ｔ_out の電圧Ｖ_ref は、これらのトランジスタのオ
ン抵抗及び抵抗素子Ｒ２２，Ｒ２１，Ｒ１２とＲ１１の
抵抗値で決められた分圧比によって設定される。トラン
ジスタのオン抵抗及び抵抗素子Ｒ２２，Ｒ２１，Ｒ１２
とＲ１１の抵抗値を適宜設定することによって、出力端
子Ｔ_out の出力電圧を電源電圧Ｖ_ddの中間電圧Ｖ_dd／２
に制御することができる。

【０１１０】待機時に、パワーオン信号Ｐｗｏｎがロー
レベルに保持されているので、インバータＩＮＶ６の出
力端子がハイレベルに保持され、インバータＩＮＶ５の
出力端子がローレベルに保持される。これに応じて、ｐ
ＭＯＳトランジスタＭｐ１，Ｍｐ４，Ｍｎ４とＭｐ５が
遮断状態に保持され、ｎＭＯＳトランジスタＭｎ５とｐ
ＭＯＳトランジスタＭｐ２が導通状態に保持される。こ
のため、ｎＭＯＳトランジスタＭＬｎ１のゲートに電源
電圧Ｖ_ddが印加され、ｎＭＯＳトランジスタＭＬｎ２の
ゲートに共通電位Ｖ_SSが印加される。即ち、待機状態に
おいて、トランジスタＭｐ１とＭＬｎ２がともに遮断状
態に保持され、トランジスタＭＬｎ１が導通状態に保持
される。このように、待機状態において、出力電圧Ｖ
_ref が共通電位Ｖ_SSに保持され、また、トランジスタＭ
ｐ１とＭＬｎ２がともに遮断状態に保持されているの
で、電源電圧Ｖ_ddの供給線と共通電位Ｖ_SSの供給線との
間の電流経路が遮断され、消費電流が抑制される。

【０１１１】本実施形態の基準電圧発生回路において、
電源電圧が低い領域で動作するとき、抵抗素子Ｒ２２と
Ｒ２１の抵抗値の合計、または抵抗素子Ｒ１２とＲ１１
の抵抗値の合計値は、ＭＯＳトランジスタＭＬｎ１とＭ
Ｌｎ２のそれぞれのオン抵抗値よりも十分小さく、トラ
ンジスタＭＬｎ１とＭＬｎ２に流れる電流は、ほとんど
これらのトランジスタのオン抵抗によって律則される。
一方、電源電圧が高い領域で動作するとき、トランジス
タＭＬｎ１とＭＬｎ２のオン抵抗が低下する。抵抗素子
Ｒ２２とＲ２１の抵抗値の合計値、または抵抗素子Ｒ１
２とＲ１１の抵抗値の合計値は、電源電圧が高い領域に
おけるトランジスタＭＬｎ１とＭＬｎ２のそれぞれのオ
ン抵抗値とほぼ同程度かそれらより大きく設定されるの
で、電源電圧の高い領域においてトランジスタＭＬｎ１
及びＭＬｎ２に流れる電流が抵抗素子Ｒ２２，Ｒ２１，
Ｒ１２とＲ１１によって律則され、高電源電圧で動作す
るとき電流が急激に増加することを抑制できる。

【０１１２】以上説明したように、本実施形態によれ
ば、電源電圧Ｖ_ddの供給線と共通電位線との間に、直列
接続されているｐＭＯＳトランジスタＭｐ１、抵抗素子
Ｒ２２，Ｒ２１、ｎＭＯＳトランジスタＭＬｎ２、抵抗
素子Ｒ１２，Ｒ１１及びｎＭＯＳトランジスタＭＬｎ１
が設けられ、動作時に電源電圧Ｖ_ddをトランジスタのオ
ン抵抗及び抵抗素子の抵抗値で定められた分圧比で分圧
し、電源電圧Ｖ_ddの中間電圧Ｖ_dd／２を基準電圧として
出力する。このため、本実施形態の基準電圧発生回路に
おいて、低しきい値電圧のｎＭＯＳトランジスタＭＬｎ
１，ＭＬｎ２を用いながらも、電源電圧Ｖ_ddの高い領域
において、トランジスタに流れる電流が急激に増加する
ことを回避でき、広い電源電圧の範囲において安定した
基準電圧を供給でき、かつ、高電源電圧領域において、
消費電力の増加を抑制できる。

【０１１３】第７実施形態 図１６は本発明に係る基準電圧発生回路の第７の実施形
態を示す構成図である。図示のように、本実施形態の基
準電圧発生回路はＭＯＳトランジスタＭＣ１、トランジ
スタＭＣ１と異なる導電型のＭＯＳトランジスタＭＬ
１，ＭＬ２，Ｍ７、抵抗素子Ｒ２，Ｒ１及びスイッチン
グ素子ＳＷ３ｓ，ＳＷ５，ＳＷ５ｓ，ＳＷ６，ＳＷ６ｓ
によって構成されている。トランジスタＭＣ１は、通常
のしきい値電圧を持つトランジスタであり、トランジス
タＭＬ１とＭＬ２は、通常より低いしきい値電圧を持つ
低しきい値電圧トランジスタである。また、トランジス
タＭ７は通常のしきい値電圧を持つトランジスタであ
る。なお、本実施形態の基準電圧発生回路において、動
作可能な最低電源電圧がトランジスタＭＬ１とＭＬ２の
しきい値電圧によって決まるので、低しきい値電圧トラ
ンジスタＭＬ１とＭＬ２を用いることによって、動作可
能な電源電圧の範囲が広くとれる。

【０１１４】トランジスタＭＣ１、抵抗素子Ｒ２、トラ
ンジスタＭＬ２、抵抗素子Ｒ１１、トランジスタＭＬ１
及びトランジスタＭ７は、第２の電源ラインと第１の電
源ラインとの間で表記順に直列接続されている。トラン
ジスタＭＬ２のソースと抵抗素子Ｒ１との接続点によっ
て出力端子Ｔ_out が形成される。スイッチング素子ＳＷ
３ｓが電圧Ｖ_ref の出力端子と第１の電源ラインとの間
に設けられている。また、スイッチング素子ＳＷ５とＳ
Ｗ５ｓによってトランジスタＭＬ２のゲートに印加され
る電圧が制御され、さらにスイッチング素子ＳＷ６とＳ
Ｗ６ｓによってトランジスタＭＣ１のゲートに印加され
る電圧が制御される。トランジスタＭ７のゲートに第２
の電源ラインの電圧が印加される。

【０１１５】動作時にスイッチング素子ＳＷ５とＳＷ６
がオンし、スイッチング素子ＳＷ３ｓ，ＳＷ５ｓ及びＳ
Ｗ６ｓがオフする。即ち、動作時にトランジスタＭＣ１
のゲートに第１の電源ラインの電位が印加され、トラン
ジスタＭＬ２のゲートに第２の電源ラインの電位が印加
される。また、トランジスタＭＬ１のゲートに出力電圧
Ｖ_ref が印加されるので、動作時にトランジスタＭＣ
１，ＭＬ１、ＭＬ２及びＭ７がともに導通状態に保持さ
れる。

【０１１６】待機時にスイッチング素子ＳＷ５とＳＷ６
がオフし、スイッチング素子ＳＷ３ｓ，ＳＷ５ｓ及びＳ
Ｗ６ｓがオンする。このよって、待機時にトランジスタ
ＭＣ１のゲートに第２の電源ラインの電位が印加され、
トランジスタＭＬ２のゲートに第１の電源ラインの電位
が印加される。このため、トランジスタＭＣ１とＭＬ２
がともに遮断状態に保持される。また、スイッチング素
子ＳＷ３ｓによって、出力電圧Ｖ_ref が第１の電源ライ
ンの電位に保持される。即ち、待機時にトランジスタＭ
Ｃ１とＭＬ２が遮断状態に保持され、出力電圧Ｖ_ref が
第１の電源ラインの電位に保持される。

【０１１７】図１７は、本実施形態の基準電圧発生回路
の具体的な回路構成を示す回路図である。図示のよう
に、本実施形態の基準電圧発生回路は、電源電圧Ｖ_ddの
供給線と共通電位線との間に直列に接続されているｐＭ
ＯＳトランジスタＭｐ１、抵抗素子Ｒ２、ｎＭＯＳトラ
ンジスタＭＬｎ２、抵抗素子Ｒ１、ｎＭＯＳトランジス
タＭＬｎ１及びｎＭＯＳトランジスタＭｎ７と、ｎＭＯ
ＳトランジスタＭｎ３及びインバータＩＮＶ５，ＩＮＶ
６によって構成されている。ｐＭＯＳトランジスタＭｐ
１とｎＭＯＳトランジスタＭｎ７は通常のしきい値電圧
を持つトランジスタであり、ｎＭＯＳトランジスタＭＬ
ｎ１とＭＬｎ２は通常より低いしきい値電圧を持つ低し
きい値電圧トランジスタである。このように、本実施形
態の基準電圧発生回路において、低しきい値電圧のトラ
ンジスタＭＬｎ１とＭＬｎ２を用いることによって、動
作可能な電源電圧の範囲が広くなる。

【０１１８】トランジスタＭｐ１のソースが電源電圧Ｖ
_ddの供給線に接続され、ドレインが抵抗素子Ｒ２に接続
されている。トランジスタＭＬｎ２のドレインが抵抗素
子Ｒ２に接続され、ソースが抵抗素子Ｒ１に接続されて
いる。トランジスタＭＬｎ１のドレインが抵抗素子Ｒ１
に接続され、ソースがトランジスタＭｎ７のドレインに
接続されている。トランジスタＭｎ７のソースが共通電
位線に接続されている。また、トランジスタＭｎ７のゲ
ートが電源電圧Ｖ_ddの供給線に接続されている。トラン
ジスタＭＬｎ２のソースと抵抗素子Ｒ１との接続点によ
って出力端子Ｔ _out が形成されている。

【０１１９】インバータＩＮＶ６の入力端子が入力端子
Ｔ_inに接続され、その出力端子がトランジスタＭｐ１の
ゲート、インバータＩＮＶ５の入力端子及びトランジス
タＭｎ３のゲートに接続されている。インバータＩＮＶ
５の出力端子がトランジスタＭＬｎ２のゲートに接続さ
れている。トランジスタＭｎ３のドレインはトランジス
タＭＬｎ１のゲートとともに、出力端子Ｔ_out に接続さ
れている。入力端子Ｔ_inにパワーオン信号Ｐｗｏｎが入
力される。動作時にパワーオン信号Ｐｗｏｎがハイレベ
ルに保持され、待機時にローレベルに保持される。

【０１２０】また、図１７に示すように、本実施形態の
基準電圧発生回路において、トランジスタＭＬｎ１とＭ
Ｌｎ２は、それぞれ直列接続されている二つのｎＭＯＳ
トランジスタによって構成されている。例えば、トラン
ジスタＭＬｎ２は、抵抗素子Ｒ２と出力端子Ｔ_out との
間に直列接続されている二つのｎＭＯＳトランジスタに
よって構成されている。これらのトランジスタのゲート
がインバータＩＮＶ５の出力端子に接続され、チャネル
領域がともに出力端子Ｔ_out に接続されている。同じよ
うに、トランジスタＭＬｎ１は抵抗素子Ｒ１とトランジ
スタＭｎ７との間に直列接続されている二つのｎＭＯＳ
トランジスタによって構成されている。これらのトラン
ジスタのゲートが出力端子Ｔ_out に接続され、チャネル
領域がともに共通電位線に接続されている。このよう
に、本実施形態の基準電圧発生回路において、低しきい
値電圧トランジスタＭＬｎ１とＭＬｎ２がそれぞれバル
クバイアス電圧が等しく、直列接続された複数のトラン
ジスタによって構成することによって、トランジスタの
オン抵抗を大きくしながらばらつきを小さくすることが
でき、電源電圧の高い領域における消費電力の抑制を実
現でき、動作の安定性の向上を実現できる。

【０１２１】以下、図１７を参照しつつ、本実施形態の
基準電圧発生回路の動作について説明する。動作時に、
パワーオン信号Ｐｗｏｎがハイレベルに保持されている
ので、インバータＩＮＶ６の出力端子がローレベル、イ
ンバータＩＮＶ５の出力端子がハイレベルに保持され
る。これに応じて、ｐＭＯＳトランジスタＭｐ１及びｎ
ＭＯＳトランジスタＭＬｎ２が導通状態にある。また、
ｎＭＯＳトランジスタＭＬｎ１のゲートに、出力電圧Ｖ
_ref が印加されるので、トランジスタＭＬｎ１も導通状
態にあり、トランジスタＭｎ３が遮断状態にある。即
ち、動作時にトランジスタＭｐ１，ＭＬｎ２，ＭＬｎ１
とＭｎ７がともに導通状態にある。このとき、出力端子
Ｔ_out の電圧Ｖ_ref は、これらのトランジスタのオン抵
抗及び抵抗素子Ｒ１，Ｒ２の抵抗値で決められた分圧比
によって設定される。トランジスタのオン抵抗及び抵抗
素子Ｒ１，Ｒ２の抵抗値を適宜設定することによって、
出力端子Ｔ_{ou t} の出力電圧を電源電圧Ｖ_ddの中間電圧Ｖ
_dd／２に制御することができる。

【０１２２】待機時に、パワーオン信号Ｐｗｏｎがロー
レベルに保持されているので、インバータＩＮＶ６の出
力端子がハイレベル、インバータＩＮＶ５の出力端子が
ローレベルに保持される。これに応じて、ｐＭＯＳトラ
ンジスタＭｐ１とｎＭＯＳトランジスタＭＬｎ２が遮断
状態に保持される。また、トランジスタＭｎ３が導通状
態にあるので、出力端子Ｔ_out が共通電位Ｖ_SSに保持さ
れる。これによって、ｎＭＯＳトランジスタＭＬｎ１の
ゲートが共通電位Ｖ_SSに保持されるので、トランジスタ
ＭＬｎ１も遮断状態に保持される。このように、待機状
態において、出力電圧Ｖ_ref が共通電位Ｖ_SSに保持さ
れ、また、トランジスタＭｐ１とＭＬｎ２がともに遮断
状態に保持されているので、電源電圧Ｖ_ddの供給線と共
通電位Ｖ_SSの供給線との間の電流経路が遮断され、消費
電流が抑制される。

【０１２３】本実施形態の基準電圧発生回路において、
電源電圧が低い領域で動作するとき、抵抗素子Ｒ１とＲ
２の抵抗値は、ＭＯＳトランジスタＭＬｎ１とＭＬｎ２
のオン抵抗値よりも十分小さく、トランジスタＭＬｎ１
とＭＬｎ２に流れる電流は、ほとんどこれらのトランジ
スタのオン抵抗によって律則される。一方、電源電圧高
い領域で動作するとき、トランジスタＭＬｎ１とＭＬｎ
２のオン抵抗が低下する。抵抗素子Ｒ１とＲ２は、電源
電圧が高い領域におけるトランジスタＭＬｎ１とＭＬｎ
２のオン抵抗値とほぼ同程度かそれらより大きな抵抗値
を持つように設定されるので、電源電圧の高い領域にお
いてトランジスタＭＬｎ１及びＭＬｎ２に流れる電流が
抵抗素子Ｒ１とＲ２によって律則され、高電源電圧で動
作するとき電流が急激に増加することを抑制できる。

【０１２４】以上説明したように、本実施形態によれ
ば、電源電圧Ｖ_ddの供給線と共通電位線との間に、直列
接続されているｐＭＯＳトランジスタＭｐ１、抵抗素子
Ｒ２、ｎＭＯＳトランジスタＭＬｎ２、抵抗素子Ｒ１、
ｎＭＯＳトランジスタＭＬｎ１及びＭｎ７が設けられ、
動作時に電源電圧Ｖ_ddをトランジスタのオン抵抗及び抵
抗素子の抵抗値で定められた分圧比で分圧し、電源電圧
Ｖ_ddの中間電圧Ｖ_dd／２を基準電圧として出力する。こ
のため、本実施形態の基準電圧発生回路において、低し
きい値電圧のｎＭＯＳトランジスタＭＬｎ１，ＭＬｎ２
を用いながらも、電源電圧Ｖ_ddの高い領域において、ト
ランジスタに流れる電流が急激に増加することを回避で
き、広い電源電圧の範囲において安定した基準電圧を供
給でき、かつ、高電源電圧領域において、消費電力の増
加を抑制できる。

【０１２５】第８実施形態 図１８と図１９は本発明に係る基準電圧発生回路の第８
の実施形態を示す構成図である。図示のように、本実施
形態の基準電圧発生回路は、ＭＯＳトランジスタと抵抗
素子が直列接続した回路を二つ設けて基準電圧を発生す
る。以下、図１８と図１９それぞれについてそれぞれの
構成及び動作を説明する。

【０１２６】図１８に示すように、この基準電圧発生回
路は、ｐＭＯＳトランジスタＭｐ１１，Ｍｐ１２，ＭＬ
ｐ３１，ＭＬｐ３２、ｎＭＯＳトランジスタＭＬｎ１，
ＭＬｎ２，Ｍｎ７１，Ｍｎ７２、及び抵抗素子Ｒ１，Ｒ
２，Ｒ３１，Ｒ３２、並びにスイッチング素子ＳＷ６，
ＳＷ６ｓ，ＳＷ７，ＳＷ７ｓによって構成されている。

【０１２７】トランジスタＭｐ１１，Ｍｐ１２、Ｍｎ７
１及びＭｎ７２は、通常のしきい値電圧を持つトランジ
スタであり、トランジスタＭＬｎ１，ＭＬｎ２，ＭＬｐ
３１及びＭＬｐ３２は、通常より低いしきい値電圧を持
つ低しきい値電圧トランジスタである。なお、本実施形
態の基準電圧発生回路において、動作可能な最低電源電
圧がトランジスタＭＬｎ１，ＭＬｎ２とＭＬｐ３１，Ｍ
Ｌｐ３２のしきい値電圧によって決まるので、低しきい
値電圧トランジスタＭＬｎ１，ＭＬｎ２とＭＬｐ３１，
ＭＬｐ３２を用いることによって、動作可能な電源電圧
の範囲が広くとれる。

【０１２８】トランジスタＭｐ１１、抵抗素子Ｒ２、ト
ランジスタＭＬｎ２、抵抗素子Ｒ１１、トランジスタＭ
Ｌｎ１及びトランジスタＭｎ７１は、電源電圧Ｖ_ddの供
給線と共通電位線との間で表記順に直列接続されてい
る。トランジスタＭＬｎ２のソースと抵抗素子Ｒ１との
接続点によって出力端子Ｔ_out が形成される。トランジ
スタＭＬｎ２のチャネル領域に出力電圧Ｖ_ref が印加さ
れ、トランジスタＭＬｎ１とＭｎ７１のチャネル領域に
共通電位Ｖ_SSが印加される。

【０１２９】トランジスタＭｐ１２、ＭＬｐ３１、抵抗
素子Ｒ３１、トランジスタＭＬｐ３２、抵抗素子Ｒ３
２、及びトランジスタＭｎ７２は、電源電圧Ｖ_ddの供給
線と共通電位線との間で表記順に直列接続されている。
トランジスタＭＬｐ３２のソースと抵抗素子Ｒ３１との
接続点が出力端子Ｔ_out に接続されている。トランジス
タＭｐ１２とＭＬｐ３１のチャネル領域に電源電圧Ｖ_dd
が印加され、トランジスタＭＬｐ３２のチャネル領域に
出力電圧Ｖ_ref が印加され、トランジスタＭｎ７２のチ
ャネル領域に共通電位Ｖ_SSが印加される。

【０１３０】トランジスタＭｐ１１とＭｐ１２のゲート
が共通に接続され、その接続点と電源電圧Ｖ_ddの供給線
との間にスイッチング素子ＳＷ６ｓが設けられ、当該接
続点と共通電位線との間にスイッチング素子ＳＷ６が設
けられている。トランジスタＭｎ７１とＭｎ７２のゲー
トが共通に接続され、その接続点と電源電圧Ｖ_ddの供給
線との間にスイッチング素子ＳＷ７が設けられ、当該接
続点と共通電位線との間にスイッチング素子ＳＷ７ｓが
設けられている。

【０１３１】以下、図１８に示す基準電圧発生回路の動
作について説明する。動作時にスイッチング素子ＳＷ６
とＳＷ７がオンし、スイッチング素子ＳＷ６ｓ及びＳＷ
７ｓがオフする。即ち、動作時にｐＭＯＳトランジスタ
Ｍｐ１１とＭｐ１２のゲートに共通電位Ｖ_SSが印加さ
れ、また、ｎＭＯＳトランジスタＭｎ７１とＭｎ７２の
ゲートに電源電圧Ｖ_ddが印加される。さらに、ｎＭＯＳ
トランジスタＭＬｎ２のゲートに電源電圧Ｖ_ddが印加さ
れ、ｐＭＯＳトランジスタＭＬｐ３１のゲートに出力電
圧Ｖ_ref が印加され、トランジスタＭＬｐ３２のゲート
に共通電位Ｖ_SSが印加されるので、動作時にトランジス
タＭｐ１１，Ｍｐ１２，ＭＬｎ２，ＭＬｎ１，ＭＬｐ３
１，ＭＬｐ３２，Ｍｎ７１及びＭｎ７２がすべて導通状
態に保持される。

【０１３２】このとき、出力端子Ｔ_out の出力電圧Ｖ
_ref は、これらのトランジスタのオン抵抗及び抵抗素子
Ｒ１，Ｒ２，Ｒ３１とＲ３２の抵抗値によって定めた分
圧比によって決まる。トランジスタのオン抵抗及び抵抗
素子の抵抗値を適宜設定することによって、動作時に出
力端子Ｔ_out の出力電圧を電源電圧Ｖ_ddの中間電圧Ｖ_dd
／２に制御することができる。

【０１３３】待機時にスイッチング素子ＳＷ６とＳＷ７
がオフし、スイッチング素子ＳＷ６ｓ及びＳＷ７ｓがオ
ンする。即ち、待機時にｐＭＯＳトランジスタＭｐ１１
とＭｐ１２のゲートに電源電圧Ｖ_ddが印加され、また、
ｎＭＯＳトランジスタＭｎ７１とＭｎ７２のゲートに共
通電位Ｖ_SSが印加される。このため、待機時にトランジ
スタＭｐ１１，Ｍｐ１２，Ｍｎ７１とＭｎ７２が遮断状
態に保持される。これによって待機時に電源電圧Ｖ_ddと
共通電位Ｖ_SSとの間に電流経路が遮断されるので、待機
時に消費電力の低減を実現できる。

【０１３４】本実施形態の基準電圧発生回路において、
電源電圧が低い領域で動作するとき、トランジスタのオ
ン抵抗が大きい。このため、抵抗素子Ｒ１とＲ２の抵抗
値は、ＭＯＳトランジスタＭＬｎ１とＭＬｎ２のオン抵
抗値よりも十分小さく、トランジスタＭＬｎ１とＭＬｎ
２に流れる電流は、ほとんどこれらのトランジスタのオ
ン抵抗によって律則され、また、抵抗素子Ｒ３１とＲ３
２の抵抗値は、ｐＭＯＳトランジスタＭＬｐ３１とＭＬ
ｐ３２のオン抵抗値よりも十分小さく、トランジスタＭ
Ｌｐ３１とＭＬｐ３２に流れる電流は、ほとんどこれら
のトランジスタのオン抵抗によって律則される。

【０１３５】一方、電源電圧高い領域で動作するとき、
トランジスタＭＬｎ１，ＭＬｎ２，ＭＬｐ３１とＭＬｐ
３２のオン抵抗が低下する。抵抗素子Ｒ１とＲ２は、電
源電圧が高い領域におけるトランジスタＭＬｎ１とＭＬ
ｎ２のオン抵抗値とほぼ同程度かそれらより大きな抵抗
値を持つように設定され、同様に、抵抗素子Ｒ３１とＲ
３２は、電源電圧が高い領域におけるトランジスタＭＬ
ｐ３１とＭＬｐ３２のオン抵抗値とほぼ同程度かそれら
より大きな抵抗値を持つように設定されるので、電源電
圧の高い領域においてトランジスタＭＬｎ１とＭＬｎ２
に流れる電流は抵抗素子Ｒ１とＲ２によって律則され、
トランジスタＭＬｐ３１とＭＬｐ３２に流れる電流は抵
抗素子Ｒ３１とＲ３２によって律則されるので、高電源
電圧で動作するとき電流が急激に増加することを抑制で
きる。

【０１３６】次に、図１９に示す基準電圧発生回路の構
成及び動作について説明する。図１９に示すように、こ
の基準電圧発生回路は、ｐＭＯＳトランジスタＭｐ１，
ＭＬｐ３１，ＭＬｐ３２、ｎＭＯＳトランジスタＭＬｎ
１，ＭＬｎ２，Ｍｎ７、及び抵抗素子Ｒ１，Ｒ２，Ｒ３
１，Ｒ３２、並びにスイッチング素子ＳＷ６，ＳＷ６
ｓ，ＳＷ７，ＳＷ７ｓによって構成されている。

【０１３７】トランジスタＭｐ１，Ｍｐ２及びＭｎ７
は、通常のしきい値電圧を持つトランジスタであり、ト
ランジスタＭＬｎ１，ＭＬｎ２，ＭＬｐ３１及びＭＬｐ
３２は、通常より低いしきい値電圧を持つ低しきい値電
圧トランジスタである。なお、本実施形態の基準電圧発
生回路において、動作可能な最低電源電圧がトランジス
タＭＬｎ１，ＭＬｎ２とＭＬｐ３１，ＭＬｐ３２のしき
い値電圧によって決まるので、低しきい値電圧トランジ
スタＭＬｎ１，ＭＬｎ２とＭＬｐ３１，ＭＬｐ３２を用
いることによって、動作可能な電源電圧の範囲が広くと
れる。

【０１３８】トランジスタＭｐ１、抵抗素子Ｒ２、トラ
ンジスタＭＬｎ２、抵抗素子Ｒ１、トランジスタＭＬｎ
１及びトランジスタＭｎ７は、電源電圧Ｖ_ddの供給線と
共通電位線との間で表記順に直列接続されている。トラ
ンジスタＭＬｎ２のソースと抵抗素子Ｒ１との接続点に
よって出力端子Ｔ_out が形成される。トランジスタＭＬ
ｎ２，ＭＬｎ１とＭｎ７のチャネル領域に共通電位Ｖ_SS
が印加される。トランジスタＭＬｐ３１と抵抗素子Ｒ３
１は、トランジスタＭｐ１のドレインと抵抗素子Ｒ２の
接続点と、出力端子Ｔ_out との間に直列接続され、トラ
ンジスタＭＬｐ３２と抵抗素子Ｒ３２は、出力端子Ｔ
_out と、トランジスタＭＬｎ１のソースとＭｎ７のドレ
インとの接続点との間に直列接続されている。

【０１３９】トランジスタＭｐ１のゲートと電源電圧Ｖ
_ddの供給線との間にスイッチング素子ＳＷ６ｓが設けら
れ、トランジスタＭｐ１のゲートと共通電位線との間に
スイッチング素子ＳＷ６が設けられている。トランジス
タＭｎ７のゲートと電源電圧Ｖ_ddの供給線との間にスイ
ッチング素子ＳＷ７が設けられ、トランジスタＭｎ７の
ゲートと共通電位線との間にスイッチング素子ＳＷ７ｓ
が設けられている。トランジスタＭＬｎ２のゲートが電
源電圧Ｖ_ddの供給線に接続され、トランジスタＭＬｎ１
のゲートが出力端子Ｔ_out に接続されている。トランジ
スタＭＬｐ３１のゲートが出力端子Ｔ_out に接続され、
トランジスタＭＬｐ３２のゲートが共通電位線に接続さ
れている。

【０１４０】次に、図１９に示す基準電圧発生回路の動
作について説明する。動作時にスイッチング素子ＳＷ６
とＳＷ７がオンし、スイッチング素子ＳＷ６ｓ及びＳＷ
７ｓがオフする。即ち、動作時にｐＭＯＳトランジスタ
Ｍｐ１のゲートに共通電位Ｖ_SSが印加され、ｎＭＯＳト
ランジスタＭｎ７のゲートに電源電圧Ｖ_ddが印加され
る。さらに、ｎＭＯＳトランジスタＭＬｎ２のゲートに
電源電圧Ｖ_ddが印加され、ｎＭＯＳトランジスタＭＬｎ
１のゲート及びｐＭＯＳトランジスタＭＬｐ３１のゲー
トに出力電圧Ｖ_ref が印加され、トランジスタＭＬｐ３
２のゲートに共通電位Ｖ_SSが印加されるので、動作時に
トランジスタＭｐ１，ＭＬｎ２，ＭＬｎ１，ＭＬｐ３
１，ＭＬｐ３２及びＭｎ７がすべて導通状態に保持され
る。

【０１４１】このとき、出力端子Ｔ_out の出力電圧Ｖ
_ref は、これらのトランジスタのオン抵抗及び抵抗素子
Ｒ１，Ｒ２，Ｒ３１とＲ３２の抵抗値によって定めた分
圧比によって決まる。トランジスタのオン抵抗及び抵抗
素子の抵抗値を適宜設定することによって、動作時に出
力端子Ｔ_out の出力電圧を電源電圧Ｖ_ddの中間電圧Ｖ_dd
／２に制御することができる。

【０１４２】待機時にスイッチング素子ＳＷ６とＳＷ７
がオフし、スイッチング素子ＳＷ６ｓ及びＳＷ７ｓがオ
ンする。即ち、待機時にｐＭＯＳトランジスタＭｐ１の
ゲートに電源電圧Ｖ_ddが印加され、ｎＭＯＳトランジス
タＭｎ７のゲートに共通電位Ｖ_SSが印加される。このた
め、待機時にトランジスタＭｐ１とＭｎ７がともに遮断
状態に保持される。これによって待機時に電源電圧Ｖ_dd
と共通電位Ｖ_SSとの間に電流経路が遮断されるので、待
機時に消費電力の低減を実現できる。

【０１４３】本実施形態の基準電圧発生回路において、
電源電圧が低い領域で動作するとき、トランジスタのオ
ン抵抗が大きい。このため、抵抗素子Ｒ１とＲ２の抵抗
値は、ＭＯＳトランジスタＭＬｎ１とＭＬｎ２のオン抵
抗値よりも十分小さく、トランジスタＭＬｎ１とＭＬｎ
２に流れる電流は、ほとんどこれらのトランジスタのオ
ン抵抗によって律則され、また、抵抗素子Ｒ３１とＲ３
２の抵抗値は、ｐＭＯＳトランジスタＭＬｐ３１とＭＬ
ｐ３２のオン抵抗値よりも十分小さく、トランジスタＭ
Ｌｐ３１とＭＬｐ３２に流れる電流は、ほとんどこれら
のトランジスタのオン抵抗によって律則される。

【０１４４】一方、電源電圧の高い領域で動作すると
き、トランジスタＭＬｎ１，ＭＬｎ２，ＭＬｐ３１とＭ
Ｌｐ３２のオン抵抗が低下する。抵抗素子Ｒ１とＲ２
は、電源電圧が高い領域におけるトランジスタＭＬｎ１
とＭＬｎ２のオン抵抗値とほぼ同程度かそれらより大き
な抵抗値を持つように設定され、同様に、抵抗素子Ｒ３
１とＲ３２は、電源電圧が高い領域におけるトランジス
タＭＬｐ３１とＭＬｐ３２のオン抵抗値とほぼ同程度か
それらより大きな抵抗値を持つように設定されるので、
電源電圧の高い領域においてトランジスタＭＬｎ１，Ｍ
Ｌｎ２に流れる電流は抵抗素子Ｒ１とＲ２によって律則
され、トランジスタＭＬｐ３１とＭＬｐ３２に流れる電
流は抵抗素子Ｒ３１とＲ３２によって律則されるので、
高電源電圧で動作するとき電流が急激に増加することを
抑制できる。

【０１４５】上述したように、本実施形態の基準電圧発
生回路において、電源電圧Ｖ_ddの供給線と共通電位線と
の間に直列接続されているトランジスタと抵抗素子を用
いて、これらのトランジスタのオン抵抗及び抵抗素子の
抵抗値によって定められた分圧比で分圧し、電源電圧Ｖ
_ddの中間電圧Ｖ_dd／２を生成し、基準電圧として供給す
る。このため、本実施形態の基準電圧発生回路によって
低しきい値電圧のトランジスタを用いながら、電源電圧
Ｖ_ddの高い領域において、トランジスタに流れる電流が
急激に増加することを回避でき、広い電源電圧の範囲に
おいて安定した基準電圧を供給でき、かつ、高電源電圧
領域において、消費電力の増加を抑制できる。また、低
しきい値電圧トランジスタとして、ｐＭＯＳトランジス
タとｎＭＯＳトランジスタの２種類のトランジスタを用
いることによって、それぞれのトランジスタのバラツキ
による影響を抑制でき、出力する基準電圧の安定性の向
上及び待機時の消費電力の低減を実現できる。

【０１４６】基準電圧発生回路の消費電流の電源電圧依
存性 図２０は、本発明の基準電圧発生回路の消費電流の電源
電圧の依存性を示すグラフである。また、比較のため、
従来の基準電圧発生回路における消費電流の電源電圧の
依存性も示している。

【０１４７】図２０において、曲線ＭＤは、図２２に示
すダイオード２段が直列接続した分圧回路で構成したＶ
_dd／２発生回路の消費電流の電源電圧依存性を示してい
る。図示のように、この従来の基準電圧発生回路におい
て、電源電圧Ｖ_ddが１．５Ｖ以下になると、トランジス
タにほとんど電流が流れていないので、安定した基準電
圧を負荷に供給することができない。

【０１４８】また、曲線ＭＬは、同じく図２２に示すダ
イオード２段が直列接続した分圧回路において、ダイオ
ードを構成するＭＯＳトランジスタのしきい値電圧が通
常より低くした場合の消費電流の電源電圧依存性を示し
ている。図示のように、低しきい値電圧のトランジスタ
を用いることによって、電源電圧が低い領域、例えば、
電源電圧Ｖ_ddが１．５Ｖの場合においてもトランジスタ
に十分な電流が流れるので、負荷回路に安定した中間電
圧Ｖ_dd／２を供給することが可能で、即ち、低電源電圧
領域の動作に問題がない。しかし、電源電圧が高くなる
と消費電流が急激に増加してしまうという問題がある。

【０１４９】また、曲線ＲＤは、図２５に示す抵抗素子
２段が直列した抵抗分圧回路で構成したＶ_dd／２発生回
路の消費電流の電源電圧依存性を示している。図示のよ
うに、抵抗分圧回路を用いた基準電圧発生回路におい
て、電源電圧の変動範囲全般にわたって安定した電流が
流れている。しかし、分圧用抵抗素子の抵抗値が一定の
ため、電源電圧が大きくなるにつれて消費電流が大きく
なる。

【０１５０】図２０において、曲線ＭＬ＿Ｒ１、ＭＬ＿
Ｒ２とＭＬ＿Ｒ３は、それぞれ図１、図２及び図３に示
す本発明の基準電圧発生回路の消費電流の電源電圧依存
性を示している。本発明の基準電圧発生回路において、
低しきい値電圧トランジスタ及びそれに直列接続した抵
抗素子を用いて分圧回路を構成して、Ｖ_dd／２の中間電
圧を発生する。電源電圧の低い領域において、トランジ
スタのオン抵抗が大きいので、トランジスタの電流がほ
とんどトランジスタのオン抵抗によって律則される。電
源電圧の高い領域において、トランジスタのオン抵抗が
直列接続した抵抗素子に較べて十分小さいので、トラン
ジスタの電流がほとんど抵抗素子の抵抗値によって律則
される。

【０１５１】このため、図２０に示すように、本発明の
基準電圧発生回路では、低しきい値電圧のトランジスタ
を用いることによって、電源電圧Ｖ_ddの低い領域でも安
定した基準電圧を供給することができる。また、曲線Ｍ
ＤやＭＬに較べると、電源電圧Ｖ_ddの高い領域における
消費電流の急増を抑制できる。さらに、図２０の曲線Ｍ
Ｌ＿Ｒ１、ＭＬ＿Ｒ２とＭＬ＿Ｒ３に示すように、回路
構成の違いによって、図１、図２及び図３に示す基準電
圧発生回路それぞれにおいて低電源電圧領域における駆
動能力及び高電源電圧領域における消費電流がそれぞれ
異なるので、低電源電圧における駆動力を優先する基準
電圧発生回路の場合、曲線ＭＬ＿Ｒ１の特性を示す図１
の回路構成を選択し、また、高電源電圧における消費電
流の抑制を優先する基準電圧発生回路の場合、曲線ＭＬ
＿Ｒ３の特性を示す図３の回路構成を選択すれば、それ
ぞれの目的に最適な基準電圧発生回路を提供することが
可能である。

【０１５２】基準電圧発生回路の応用例 図２１は、上述した本発明の基準電圧発生回路を用いて
構成された電圧発生回路の一構成例を示している。図示
のように、この電圧発生回路は、基準電圧発生回路１０
０、差動増幅回路１１０、位相補償回路１２０及び出力
回路１３０によって構成されている。以下、各構成部分
の構成及び動作について説明する。

【０１５３】基準電圧発生回路１００は、電源電圧Ｖ_dd
の中間電圧Ｖ_dd／２を発生し、これを基準電圧Ｖ_ref0と
して差動増幅回路１１０に出力する。差動増幅回路１１
０は、基準電圧Ｖ_ref0と出力回路１３０からフィードバ
ックされた出力電圧Ｖ_ref1とを受けて、反転出力端子か
らこれらの電圧の差分に応じた出力電圧Ｖ_O を出力す
る。

【０１５４】位相補償回路１２０は、差動増幅回路１１
０の反転入力端子（−）とその出力端子との間に直列接
続されている位相補償用キャパシタＣ３及び抵抗素子Ｒ
６によって構成されている。位相補償回路１２０は、フ
ィードバック制御ループの安定性を改善するために設け
られている。

【０１５５】出力回路１３０は、ｐＭＯＳトランジスタ
Ｍｐ１０、抵抗素子Ｒ３，Ｒ４及びキャパシタＣ１とＣ
２によって構成されている。図示のように、トランジス
タＭｐ１０は、電源電圧Ｖ_ddの供給線と出力端子Ｔ_out1
との間に接続され、そのゲートが差動増幅回路１１０の
反転出力端子に接続されている。抵抗素子Ｒ３とＲ４は
出力端子Ｔ_out1と共通電位Ｖ_SSとの間に直列接続されて
いる。出力端子Ｔ_out1と共通電位Ｖ_SSとの間にキャパシ
タＣ１が接続され、出力端子Ｔ_out1とＴ_out2との間にキ
ャパシタＣ２が接続されている。また、出力端子Ｔ_out2
にパッドＰａｄが接続されている。パッドＰａｄと共通
電位Ｖ_SSとの間に必要に応じて電圧調節用可変抵抗素子
Ｒ５を接続することもできる。

【０１５６】なお、図２１に示す回路例において、基準
電圧発生回路１００は、図４に示す本発明の第１の実施
形態の基準電圧発生回路を例示しているが、ここで、基
準電圧発生回路は、第１実施形態に限定されるものでは
なく、第２〜第８の実施形態の何れかの基準電圧発生回
路を用いてもよい。

【０１５７】以下、図２１に示す電圧発生回路の動作に
ついて説明する。基準電圧発生回路１００によって、電
源電圧Ｖ_ddの中間電圧Ｖ_dd／２が生成され、これを基準
電圧Ｖ_ref0として差動増幅回路１１０の非反転入力端子
（＋）に入力される。差動増幅回路１１０の反転入力端
子（−）に、出力端子Ｔ_out1の出力電圧Ｖ_ref1が入力さ
れる。このため、差動増幅回路１１０の反転出力端子か
ら、基準電圧Ｖ_ref0と出力電圧Ｖ_ref1との差分に応じた
反転出力電圧Ｖ_O が出力される。差動増幅回路１１０の
出力電圧Ｖ_o がトランジスタＭｐ１０のゲートに印加さ
れ、トランジスタＭｐ１０のドレインから出力電圧Ｖ
_ref1が得られる。即ち、トランジスタＭｐ１０と抵抗Ｒ
３，Ｒ４は、抵抗負荷型のインバータとして動作する。
出力電圧Ｖ_ref1は、トランジスタＭｐ１０のゲートに印
加される電圧Ｖ_O のレベルによって制御される。差動増
幅回路１１０と出力回路１３０と位相補償回路１２０に
より、一般的な差動増幅回路の構成をなしている。

【０１５８】差動増幅回路１１０と出力回路１３０にお
いて、フィードバック制御によって出力電圧Ｖ_ref1を基
準電圧Ｖ_ref0とほぼ同レベルに制御される。例えば、出
力電圧Ｖ_ref1の電圧レベルが負荷の変化など何らかの原
因で低下すると、出力電圧Ｖ _ref1が基準電圧Ｖ_ref0より
低くなり、その差分に応じた負の制御電圧Ｖ_O が差動増
幅回路１１０によって出力され、トランジスタＭｐ１０
のゲートに印加される。これに応じてトランジスタＭｐ
１０のドレイン電圧、即ち、出力電圧Ｖ_ref1のレベルが
上昇する。逆に、出力電圧Ｖ_ref1の電圧レベルが何らか
の原因で上昇して、出力電圧Ｖ_ref1が基準電圧Ｖ_ref0よ
り高くなると、その差分に応じた正の制御電圧Ｖ_O が差
動増幅回路１１０によって出力され、トランジスタＭｐ
１０のゲートに印加される。これに応じてトランジスタ
Ｍｐ１０のドレイン電圧、即ち、出力電圧Ｖ_ref1のレベ
ルが低下する。

【０１５９】上述したフィードバック制御によって、出
力回路１３０から常に基準電圧Ｖ_{re f0}とほぼ同じレベル
の電圧Ｖ_ref1が出力される。また、出力端子Ｔ_out2から
の出力電圧Ｖ_ref2は、出力電圧Ｖ_ref1を抵抗素子Ｒ３と
Ｒ４で分圧した分圧電圧であり、そのレベルは抵抗素子
Ｒ３とＲ４の抵抗値によって決まる。例えば、抵抗素子
Ｒ３とＲ４の抵抗値をそれぞれｒ３とｒ４とすると、出
力端子Ｔ_out2からの出力電圧Ｖ_ref2は、次式によって求
められる。

【０１６０】

【数１】 Ｖ_ref2＝Ｖ_dd／２〔ｒ４／（ｒ３＋ｒ４）〕 …（１）

【０１６１】また、出力端子Ｔ_out1とＴ_out2の出力電圧
間の差分ΔＶは、次式によって求められる。

【０１６２】

【数２】 ΔＶ＝Ｖ_dd／２〔ｒ３／（ｒ３＋ｒ４）〕 …（２）

【０１６３】なお、キャパシタＣ１は、出力電圧Ｖ_ref1
を安定化するために設けられ、キャパシタＣ２は出力電
圧Ｖ_ref2を安定化するために設けられている。また、キ
ャパシタＣ３と抵抗素子Ｒ６が直列接続した位相補償回
路１２０は、差動増幅回路１１０と出力回路１３０から
なるフィードバック制御ループが発振しないようにする
ために設けられている。

【０１６４】また、図２１に示すように、必要に応じて
パッドＰａｄと共通電位線との間に可変抵抗素子Ｒ５を
接続して、抵抗素子Ｒ５の抵抗値を調整することで、分
圧比を制御することができ、出力端子Ｔ_out2の電圧Ｖ
_ref2を所望の電圧値に制御することができ、即ち、出力
端子Ｔ_out1とＴ_out2の出力電圧間の差電圧ΔＶを抵抗素
子の抵抗値を適宜設定することで所望の値に制御でき
る。

【０１６５】上述したように、図２１に示す電圧発生回
路において、基準電圧発生回路１００によって電源電圧
Ｖ_ddの中間電圧Ｖ_dd／２を生成し、基準電圧Ｖ_ref0とし
て供給し、差動増幅回路１２０によって出力電圧Ｖ_ref1
と基準電圧Ｖ_ref0との差分に応じた制御電圧Ｖ_O を出力
し、差動増幅回路１１０と出力回路１３０と位相補償回
路１２０で構成されたフィードバックループによって出
力電圧Ｖ_ref1のレベルを制御する。フィードバック制御
によって、負荷の変動などに影響されることなく、出力
電圧Ｖ_ref1が常に基準電圧Ｖ_ref0とほぼ同じレベルに制
御することができる。

【０１６６】このように、本例の電圧発生回路によっ
て、基準電圧Ｖ_ref0、即ち電源電圧Ｖ _ddの中間電圧とこ
の中間電圧から所定の差電圧ΔＶを持つ一対の電圧を発
生することができる。この電圧ΔＶは、例えば、携帯型
情報端末機器間の高速な信号転送を行うＬＶＤＳ回路の
出力振幅（通常、数百ｍＶ_p-p ／２）の基準電圧などに
用いることができる。基準電圧発生回路１００の動作可
能な電源電圧範囲が広いため、１．５Ｖの電源電圧で動
作する携帯電話でも、３．３Ｖの電源電圧で動作するノ
ートパソコン（パーソナルコンピュータ）でも本例の電
圧発生回路を使用可能である。

【０１６７】

【発明の効果】以上説明したように、本発明の基準電圧
発生回路によれば、低しきい値電圧のＭＯＳトランジス
タを用いることで、安定して動作する最小電源電圧を下
げることができる。また、本発明によれば、低しきい値
電圧のＭＯＳトランジスタに直列の抵抗素子を設けるこ
とによって、電源電圧が高い領域で動作するときの消費
電流の増加を抑制することができ、消費電力の低減を実
現できる。また、ＭＯＳトランジスタを用いることで、
従来の抵抗分圧の基準電圧発生回路に比較して、レイア
ウト面積が約半分に縮小することができる。さらに、本
発明の基準電圧発生回路によれば、携帯情報端末機器用
のような低い電源電圧で動作するアナログ回路などに対
して、広い電源電圧範囲で安定して動作する基準電圧を
提供できる利点がある。

【図面の簡単な説明】

【図１】本発明に係る基準電圧発生回路の原理を示す第
１の構成例の回路図である。

【図２】本発明に係る基準電圧発生回路の原理を示す第
２の構成例の回路図である。

【図３】本発明に係る基準電圧発生回路の原理を示す第
３の構成例の回路図である。

【図４】本発明に係る基準電圧発生回路の第１の実施形
態を示す構成例である。

【図５】本発明に係る基準電圧発生回路の第１の実施形
態を示す回路例である。

【図６】本発明に係る基準電圧発生回路の第２の実施形
態を示す構成例である。

【図７】本発明に係る基準電圧発生回路の第２の実施形
態を示す回路例である。

【図８】本発明に係る基準電圧発生回路の第３の実施形
態を示す構成例である。

【図９】本発明に係る基準電圧発生回路の第３の実施形
態を示す回路例である。

【図１０】本発明に係る基準電圧発生回路の第４の実施
形態を示す構成例である。

【図１１】本発明に係る基準電圧発生回路の第４の実施
形態を示す回路例である。

【図１２】本発明に係る基準電圧発生回路の第５の実施
形態を示す構成例である。

【図１３】本発明に係る基準電圧発生回路の第５の実施
形態を示す回路例である。

【図１４】本発明に係る基準電圧発生回路の第６の実施
形態を示す構成例である。

【図１５】本発明に係る基準電圧発生回路の第６の実施
形態を示す回路例である。

【図１６】本発明に係る基準電圧発生回路の第７の実施
形態を示す構成例である。

【図１７】本発明に係る基準電圧発生回路の第７の実施
形態を示す回路例である。

【図１８】本発明に係る基準電圧発生回路の第８の実施
形態を示す第１の構成例である。

【図１９】本発明に係る基準電圧発生回路の第８の実施
形態を示す第２の構成例である。

【図２０】基準電圧発生回路の消費電流と電源電圧との
依存性を示すグラフである。

【図２１】本発明の基準電圧発生回路を用いた電圧発生
回路の一構成例を示す回路図である。

【図２２】ダイオード分圧基準電圧発生回路の一構成例
を示す回路図である。

【図２３】ダイオード分圧基準電圧発生回路の他の構成
例を示す回路図である。

【図２４】ダイオード分圧基準電圧発生回路の他の構成
例を示す回路図である。

【図２５】抵抗分圧基準電圧発生回路の一構成例を示す
回路図である。

【符号の説明】

１００…基準電圧発生回路、１１０…差動増幅回路、１
２０…位相補償回路、１３０…出力回路、ＭＬ１，ＭＬ
２，ＭＬｎ１，ＭＬｎ２，ＭＬｐ３１，ＭＬｐ３２…低
しきい値電圧トランジスタ、Ｒ１，Ｒ２，Ｒ１１，Ｒ１
２，Ｒ２１，Ｒ２２…抵抗素子、Ｖ_dd…電源電圧、Ｖ_SS
…共通電位。

Claims (19)

【特許請求の範囲】
1. 【請求項１】第１の電源ラインと出力端子との間に直列
   接続されている第１のＭＯＳトランジスタと第１の抵抗
   素子と、 上記出力端子と第２の電源ラインとの間に直列接続さ
   れ、上記第１のＭＯＳトランジスタと同じ導電性を持つ
   第２のＭＯＳトランジスタ、第２の抵抗素子、及び上記
   第１のＭＯＳトランジスタと異なる導電性を持つ第３の
   ＭＯＳトランジスタを有し、 上記第３のＭＯＳトランジスタは第１のしきい値電圧を
   有し、上記第１のＭＯＳトランジスタと第２のＭＯＳト
   ランジスタは、上記第１のしきい値電圧より絶対値が低
   い第２のしきい値電圧を有し、 上記出力端子から上記第１の電源ラインの電圧と上記第
   ２の電源ラインの電圧の中間電圧が出力される基準電圧
   発生回路。
2. 【請求項２】上記第１のＭＯＳトランジスタのソースと
   チャネル形成領域は、上記第１の電源ラインに接続さ
   れ、 上記第２のＭＯＳトランジスタのソースとチャネル形成
   領域は、上記出力端子に接続され、 上記第３のＭＯＳトランジスタのソースとチャネル形成
   領域は、上記第２の電源ラインに接続されている請求項
   １記載の基準電圧発生回路。
3. 【請求項３】上記第１のＭＯＳトランジスタのゲートは
   上記出力端子に接続され、待機時に上記第１の電源ライ
   ンの電圧が供給され、 上記第２のＭＯＳトランジスタのゲートに、動作時に上
   記第２の電源ラインの電圧が供給され、待機時に上記第
   １の電源ラインの電圧が供給され、 上記第３のＭＯＳトランジスタのゲートに、動作時に上
   記第１の電源ラインの電圧が供給され、待機時に上記第
   ２の電源ラインの電圧が供給される請求項１記載の基準
   電圧発生回路。
4. 【請求項４】上記第１のＭＯＳトランジスタのゲート
   に、動作時に上記出力端子の電圧が供給され、待機時に
   上記第２の電源ラインの電圧が供給され、 上記第２のＭＯＳトランジスタのゲートに、動作時に上
   記第２の電源ラインの電圧が供給され、待機時に上記第
   １の電源ラインの電圧が供給され、 上記第３のＭＯＳトランジスタのゲートに、動作時に上
   記第１の電源ラインの電圧が供給され、待機時に上記第
   ２の電源ラインの電圧が供給される請求項１記載の基準
   電圧発生回路。
5. 【請求項５】上記第１のＭＯＳトランジスタのゲートは
   そのドレインに接続され、 上記第２のＭＯＳトランジスタに、動作時に当該第２の
   ＭＯＳトランジスタのドレイン電圧が供給され、待機時
   に上記第１の電源ラインの電圧が供給され、 上記第３のＭＯＳトランジスタのゲートに、動作時に上
   記第１の電源ラインの電圧が供給され、待機時に上記第
   ２の電源ラインの電圧が供給され、 上記出力端子は待機時に上記第１の電源ラインに接続さ
   れる請求項１記載の基準電圧発生回路。
6. 【請求項６】上記第１のＭＯＳトランジスタのゲート
   に、動作時に当該第１のＭＯＳトランジスタのドレイン
   電圧が供給され、待機時に上記第２の電源ラインの電圧
   が供給され、 上記第２のＭＯＳトランジスタのゲートに、動作時に当
   該第２のＭＯＳトランジスタのドレイン電圧が供給さ
   れ、待機時に上記第１の電源ラインの電圧が供給され、 上記第３のＭＯＳトランジスタのゲートに、動作時に上
   記第１の電源ラインの電圧が供給され、待機時に上記第
   ２の電源ラインの電圧が供給される請求項１記載の基準
   電圧発生回路。
7. 【請求項７】第１の電源ラインと出力端子との間に直列
   接続されている第１のＭＯＳトランジスタ、第１の抵抗
   素子と第２の抵抗素子と、 上記出力端子と第２の電源ラインとの間に直列接続さ
   れ、上記第１のＭＯＳトランジスタと同じ導電性を持つ
   第２のＭＯＳトランジスタ、第３の抵抗素子、第４の抵
   抗素子及び上記第１のＭＯＳトランジスタと異なる導電
   性を持つ第３のＭＯＳトランジスタとを有し、 上記第３のＭＯＳトランジスタは第１のしきい値電圧を
   有し、上記第１のＭＯＳトランジスタと第２のＭＯＳト
   ランジスタは、上記第１のしきい値電圧より絶対値が低
   い第２のしきい値電圧を有し、 上記出力端子から上記第１の電源ラインの電圧と上記第
   ２の電源ラインの電圧の中間電圧が出力される基準電圧
   発生回路。
8. 【請求項８】上記第１のＭＯＳトランジスタのソースと
   チャネル形成領域は、上記第１の電源ラインに接続さ
   れ、 上記第２のＭＯＳトランジスタのソースとチャネル形成
   領域は、上記出力端子に接続され、 上記第３のＭＯＳトランジスタのソースとチャネル形成
   領域は、上記第２の電源ラインに接続されている請求項
   ７記載の基準電圧発生回路。
9. 【請求項９】上記第１のＭＯＳトランジスタのゲート
   は、上記第１の抵抗素子と第２の抵抗素子との接続点に
   接続され、 上記第２のＭＯＳトランジスタのゲートに、動作時に上
   記第３の抵抗素子と第４の抵抗素子との接続点の電圧が
   供給され、待機時に上記第１の電源ラインの電圧が供給
   され、 上記第３のＭＯＳトランジスタのゲートに、動作時に上
   記第１の電源ラインの電圧が供給され、待機時に上記第
   ２の電源ラインの電圧が供給され、 上記出力端子は待機時に上記第１の電源ラインに接続さ
   れる請求項７記載の基準電圧発生回路。
10. 【請求項１０】上記第１のＭＯＳトランジスタのゲート
    に、動作時に上記第１の抵抗素子と第２の抵抗素子との
    接続点の電圧が供給され、待機時に上記第２の電源ライ
    ンの電圧が供給され、 上記第２のＭＯＳトランジスタのゲートに、動作時に上
    記第３の抵抗素子と第４の抵抗素子との接続点の電圧が
    供給され、待機時に上記第１の電源ラインの電圧が供給
    され、 上記第３のＭＯＳトランジスタのゲートに、動作時に上
    記第１の電源ラインの電圧が供給され、待機時に上記第
    ２の電源ラインの電圧が供給される請求項７記載の基準
    電圧発生回路。
11. 【請求項１１】第１の電源ラインと出力端子との間に直
    列接続され、同じ導電性を持つ第１のＭＯＳトランジス
    タ、第２のＭＯＳトランジスタと第１の抵抗素子と、 上記出力端子と第２の電源ラインとの間に直列接続さ
    れ、上記第１のＭＯＳトランジスタと同じ導電性を持つ
    第３のＭＯＳトランジスタ、第２の抵抗素子と上記第１
    のＭＯＳトランジスタと異なる導電性を持つ第４のＭＯ
    Ｓトランジスタとを有し、 上記第１のＭＯＳトランジスタと第４のＭＯＳトランジ
    スタは第１のしきい値電圧を有し、上記第２のＭＯＳト
    ランジスタと第３のＭＯＳトランジスタは、上記第１の
    しきい値電圧より絶対値が低い第２のしきい値電圧を有
    し、 上記出力端子から上記第１の電源ラインの電圧と上記第
    ２の電源ラインの電圧の中間電圧が出力される基準電圧
    発生回路。
12. 【請求項１２】上記第１のＭＯＳトランジスタのソース
    とチャネル形成領域は上記第１の電源ラインに接続さ
    れ、 上記第２のＭＯＳトランジスタのソースは上記第１のＭ
    ＯＳトランジスタのドレインに接続され、そのチャネル
    形成領域は上記第１の電源ラインに接続され、 上記第３のＭＯＳトランジスタのソースとチャネル形成
    領域は、上記出力端子に接続され、 上記第４のＭＯＳトランジスタのソースとチャネル形成
    領域は、上記第２の電源ラインに接続されている請求項
    １１記載の基準電圧発生回路。
13. 【請求項１３】上記第１のＭＯＳトランジスタのゲート
    に上記第２の電源ラインの電圧が供給され、 上記第２のＭＯＳトランジスタのゲートに上記出力端子
    が接続され、待機時に上記第１の電源ラインの電圧が供
    給され、 上記第３のＭＯＳトランジスタのゲートに、動作時に上
    記第２の電源ラインの電圧が供給され、待機時に上記第
    １の電源ラインの電圧が供給され、 上記第４のＭＯＳトランジスタのゲートに、動作時に上
    記第１の電源ラインの電圧が供給され、待機時に上記第
    ２の電源ラインの電圧が供給される請求項１１記載の基
    準電圧発生回路。
14. 【請求項１４】第１の電源ラインと出力端子との間に直
    列接続されている第１導電性の第１のＭＯＳトランジス
    タ、同じく第１導電性の第２のＭＯＳトランジスタと第
    １の抵抗素子と、 上記出力端子と第２の電源ラインとの間に直列接続され
    ている上記第１導電性の第３のＭＯＳトランジスタ、第
    ２の抵抗素子と上記第１のＭＯＳトランジスタと異なる
    第２導電性の第４のＭＯＳトランジスタと、 上記第１の電源ラインと上記出力端子との間に直列接続
    されている上記第１導電性の第５のＭＯＳトランジス
    タ、第３の抵抗素子と上記第２導電性の第６のＭＯＳト
    ランジスタと、 上記出力端子と上記第２の電源ラインとの間に直列接続
    されている第４の抵抗素子と、第２導電性の第７のＭＯ
    Ｓトランジスタ、第２導電性の第８のＭＯＳトランジス
    タとを有し、 上記第１のＭＯＳトランジスタと第４のＭＯＳトランジ
    スタ、及び上記第５と第８のＭＯＳトランジスタは第１
    のしきい値電圧を有し、上記第２のＭＯＳトランジスタ
    と第３のＭＯＳトランジスタ、及び上記第６のＭＯＳト
    ランジスタと第７のＭＯＳトランジスタは、上記第１の
    しきい値電圧より絶対値が低い第２のしきい値電圧を有
    し、 上記出力端子から上記第１の電源ラインの電圧と上記第
    ２の電源ラインの電圧の中間電圧が出力される基準電圧
    発生回路。
15. 【請求項１５】上記第２のＭＯＳトランジスタのゲート
    に上記出力端子の電圧が供給され、 上記第３のＭＯＳトランジスタのゲートに上記第２の電
    源ラインの電圧が供給され、 上記第６のＭＯＳトランジスタのゲートに上記第１の電
    源ラインの電圧が供給され、 上記第７のＭＯＳトランジスタのゲートに上記出力端子
    の電圧が供給される請求項１４記載の基準電圧発生回
    路。
16. 【請求項１６】上記第１のＭＯＳトランジスタと第５の
    ＭＯＳトランジスタのゲートに、動作時に上記第２の電
    源ラインの電圧が供給され、待機時に上記第１の電源ラ
    インの電圧が供給され、 上記第４のＭＯＳトランジスタと第８のＭＯＳトランジ
    スタのゲートに、動作時に上記第１の電源ラインの電圧
    が供給され、待機時に上記第２の電源ラインの電圧が供
    給される請求項１４記載の基準電圧発生回路。
17. 【請求項１７】第１の電源ラインと出力端子との間に直
    列接続されている第１導電性の第１のＭＯＳトランジス
    タ、同じく第１導電性の第２のＭＯＳトランジスタと第
    １の抵抗素子と、 上記出力端子と第２の電源ラインとの間に直列接続され
    ている上記第１導電性の第３のＭＯＳトランジスタ、第
    ２の抵抗素子と上記第１のＭＯＳトランジスタと異なる
    第２導電性の第４のＭＯＳトランジスタと、 上記第１のＭＯＳトランジスタと上記第２のＭＯＳトラ
    ンジスタとの接続点と、上記出力端子との間に直列接続
    されている第３の抵抗素子と、第２導電性の第５のＭＯ
    Ｓトランジスタと、 上記出力端子と、上記第２の抵抗素子と上記第４のトラ
    ンジスタとの接続点との間に直列接続されている第４の
    抵抗素子と第２導電性の第６のＭＯＳトランジスタとを
    有し、 上記第１のＭＯＳトランジスタと第４のＭＯＳトランジ
    スタは第１のしきい値電圧を有し、上記第２のＭＯＳト
    ランジスタと第３のＭＯＳトランジスタ、及び上記第５
    のＭＯＳトランジスタと第６のＭＯＳトランジスタは、
    上記第１のしきい値電圧より絶対値が低い第２のしきい
    値電圧を有し、 上記出力端子から上記第１の電源ラインの電圧と上記第
    ２の電源ラインの電圧の中間電圧が出力される基準電圧
    発生回路。
18. 【請求項１８】上記第２のＭＯＳトランジスタのゲート
    に上記出力端子の電圧が供給され、 上記第３のＭＯＳトランジスタのゲートに上記第２の電
    源ラインの電圧が供給され、 上記第５のＭＯＳトランジスタのゲートに上記第１の電
    源ラインの電圧が供給され、 上記第６のＭＯＳトランジスタのゲートに上記出力端子
    の電圧が供給される請求項１７記載の基準電圧発生回
    路。
19. 【請求項１９】上記第１のＭＯＳトランジスタのゲート
    に、動作時に上記第２の電源ラインの電圧が供給され、
    待機時に上記第１の電源ラインの電圧が供給され、 上記第４のＭＯＳトランジスタのゲートに、動作時に上
    記第１の電源ラインの電圧が供給され、待機時に上記第
    ２の電源ラインの電圧が供給される請求項１７記載の基
    準電圧発生回路。