KR100439024B1 - 기준전압 발생회로 - Google Patents

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Abstract

본 발명은 기준전압 발생회로를 공개한다. 그 회로는 전원전압과 접지전압사이에 연결되고 기동전압을 발생하기 위한 기동회로, 전원전압과 접지전압사이에 연결되고 기동전압에 응답하여 기동되고 온도의 증가에 따라 증가하는 바이어스 전류를 발생하기 위한 바이어스 전류 발생회로, 전원전압과 기준전압 발생단자사이에 연결되고 바이어스 전류를 미러하여 전류를 발생하기 위한 전류 발생회로, 및 기준전압 발생단자와 접지전압사이에 연결되고 전원전압의 증가에 무관하고 온도의 증가에 따라 증가하는 기준전압을 발생하기 위한 기준전압 발생회로로 구성되어 있다. 따라서, 전원전압의 증가에 무관하고 온도의 증가에 따라 증가하는 기준전압을 발생할 수 있다.

Description

기준전압 발생회로{Reference voltage generator}
본 발명은 기준전압 발생회로에 관한 것으로, 특히 전원전압의 변화에 대하여 매우 안정적이고 온도 증가에 따라 증가하는 기준전압을 발생하기 위한 기준전압 발생회로에 관한 것이다.
일반적으로, 기준전압 발생회로는 전원전압 및 온도 변화에 무관하게 안정적인 기준전압을 발생하도록 설계되어야 한다.
그러나, 반도체 메모리 장치가 고속화됨에 따라 전원전압에는 무관하나 온도 증가에 따라 기준전압이 증가하는 기준전압 발생회로를 요구하고 있다.
일반적인 반도체 메모리 장치는 기준전압 발생회로로부터 인가되는 기준전압에 의해서 동작을 수행하는 많은 주변 회로 블록들을 구비하고 있다. 그런데, 반도체 메모리 장치의 기준전압이 온도 증가에 따라 일정하거나 감소하게 되면 기준전압 발생단자를 통하여 흐르는 전류가 감소하게 되고, 이에 따라 기준전압에 의해서 동작을 수행하는 주변 회로 블록들의 동작 속도가 느려지게 됨은 물론, 반도체 메모리 장치의 동작 속도가 느려지게 된다는 문제점이 있었다.
본 발명의 목적은 전원전압의 변화에 무관하고 온도 증가에 따라 증가하는 기준전압을 발생할 수 있는 기준전압 발생회로를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 기준전압 발생회로는 전원전압과 접지전압사이에 연결되고 기동전압을 발생하기 위한 기동수단, 전원전압과 접지전압사이에 연결되고 상기 기동전압에 응답하여 기동되고 온도의 증가에 따라 증가하는 바이어스 전류를 발생하기 위한 바이어스 전류 발생수단, 전원전압과 기준전압 발생단자사이에 연결되고 상기 바이어스 전류를 미러하여 전류를 발생하기 위한 전류 발생수단, 및 상기 기준전압 발생단자와 접지전압사이에 연결되고 전원전압의 증가에 무관하고 상기 온도의 증가에 따라 증가하는 기준전압을 발생하기 위한 기준전압 발생수단을 구비하는 것을 특징으로 한다.상기 기준전압 발생수단은 상기 기준전압 발생단자와 접지전압사이에 직렬 연결되고 기준전압, 전원전압이 각각 인가되는 게이트를 가진 제1저항, 제1 및 2NMOS트랜지스터들과, 상기 기준전압 발생단자와 접지전압사이에 직렬 연결되고 상기 제1저항과 상기 제1NMOS트랜지스터의 공통점의 전압, 기준전압이 각각 인가되는 게이트를 가진 제1PMOS트랜지스터 및 제3NMOS트랜지스터를 구비하는 것을 특징으로 한다.
도1은 종래의 기준전압 발생회로의 일예의 회로도이다.
도2A, B는 도1에 나타낸 기준전압 발생회로의 동작을 온도를 달리하면서 전원전압의 변화에 대한 기준전압의 변화를 시뮬레이션한 그래프이다.
도3은 종래의 기준전압 발생회로의 다른 예의 회로도이다.
도4A, B는 도3에 나타낸 기준전압 발생회로의 동작을 온도를 달리하면서 전원전압의 변화에 대한 기준전압의 변화를 시뮬레이션한 그래프이다.
도5는 본 발명의 기준전압 발생회로의 실시예의 회로도이다.
도6A, B는 도5에 나타낸 기준전압 발생회로의 동작을 온도를 달리하면서 전원전압의 변화에 대한 기준전압의 변화를 시뮬레이션한 그래프이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 기준전압 발생회로를 설명하기 전에 종래의 기준전압 발생회로를 설명하면 다음과 같다.
도1은 종래의 기준전압 발생회로의 일예의 회로도로서, 전원전압과 노드(A)사이에 연결된 저항(R0), 노드(A)와 노드(B)사이에 연결된 저항(R1), 노드(B)와 접지전압사이에 직렬 연결되고 각각의 게이트로 노드(A)의 전압과 전원전압이 인가되는 NMOS트랜지스터들(N1, N2), 및 노드(B)에 연결된 게이트와 노드(A)에 연결된 소스와 접지전압에 연결된 드레인을 가진 PMOS트랜지스터(P1)로 구성되어 있다.
도1에 나타낸 기준전압 발생회로의 동작을 설명하면 다음과 같다.
저항(R0)을 통하여 흐르는 전류를 i1, 저항(R1) 및 NMOS트랜지스터들(N1, N2)을 통하여 흐르는 전류를 i2, PMOS트랜지스터(P1)를 통하여 흐르는 전류를 i3라고 하고, PMOS트랜지스터(P1)의 문턱전압을 Vtp, NMOS트랜지스터들(N1, N2)에 의한 저항을 R2라고 하면, 전류 법칙에 의해서 전류(i1)와 전류(i2+i3)가 동일하므로 아래의 식으로 나타낼 수 있다.
상기 식1에서,는 트랜지스터의 이득을 나타낸다. 식1의 양변을 전원전압(VCC)으로 미분하면 아래의 식으로 나타내어진다.
상기 식2를 이용하여 전원전압(VCC)의 변화에 대한 기준전압(Vref)의 변화를 구하면 아래의 식으로 나타내어진다.
상기 식3으로부터 알 수 있듯이, 도1에 나타낸 종래의 기준전압 발생회로는 저항들(R0, R1)이 곱해짐으로써 분모가 매우 큰 값을 가질 수 있고, 이에 따라 전원전압(VCC)의 변화에 대한 기준전압(Vref)의 변화를 매우 작게 설계할 수 있다.
이라고 가정하고, 상기 식1의 양변을 온도(T)로 미분하여 온도(T)의 변화에 따른 기준전압(Vref)의 변화를 구하면 아래의 식으로 나타내어진다.
상기 식4를 정리하면 아래의 식으로 나타낼 수 있다.
상기 식5의 저항(R2)는 아래의 식으로 나타낼 수 있다.
상기 식6에서, Vtn은 NMOS트랜지스터(N1)의 문턱전압을, μ는 이동도를, Cox는 게이트 캐패시턴스를 나타내고,이므로, 온도(T)의 변화에 대한 저항(R2)의 변화는 아래의 식으로 나타낼 수 있다.
또한, 상기 식7을 식5에 대입하여 온도(T)의 변화에 대한 기준전압(Vref)의 변화를 구하면 아래의 식으로 나타낼 수 있다.
상기 식5로부터 알 수 있듯이, 문턱전압(Vtp)에 의한 온도(T)에 반비례하는 항과 저항(R2)에 의한 온도(T)에 비례하는 항이 서로 더해짐으로써 온도(T)에 대한 기준전압(Vref)의 변화를 줄일 수 있다.
그런데, 문턱전압(Vtp)에 의한 온도(T)에 반비례하는 항이 저항(R2)에 의한 온도(T)에 비례하는 항보다 크게 설계된다. 그 이유는 저항(R2)을 크게하면 기준전압(Vref)이 증가하게 됨으로써 저항(R2)을 매우 큰 값으로 설계할 수 없기 때문이다. 따라서, 온도(T)의 증가에 따라 기준전압(Vref)이 감소하게 된다.
즉, 도1에 나타낸 기준전압 발생회로는 전원전압(VCC)의 변화에 무관하게 일정한 기준전압(Vref)을 유지하나, 온도(T)가 증가하면 기준전압(Vref)이 감소하게 된다는 문제점이 있었다.
도2A, B는 도1에 나타낸 기준전압 발생회로의 동작을 온도를 달리하면서 전원전압의 변화에 대한 기준전압의 변화를 시뮬레이션한 그래프이다.
도2A로부터, 전원전압(Vcc)의 증가에 따라 기준전압(Vref)이 일정하게 유지됨을 알 수 있고, 도2B는 도2A의 점선으로 표시한 부분을 확대하여 나타낸 것이고, 도2B의 화살표는 온도가 증가하는 방향을 나타내는 것으로, 도2B로부터, 온도가 증가함에 따라 기준전압(Vref)이 감소함을 알 수 있다.
도3은 종래의 기준전압 발생회로의 다른 예의 회로도로서, 저항(R3)과 NMOS트랜지스터들(N3, N4)로 구성된 기동 회로(10), PMOS트랜지스터들(P2, P3), NMOS트랜지스터들(N5, N6), 및 저항(R4)으로 구성된 바이어스 전류 발생회로(20), PMOS트랜지스터(P4), 및 NMOS트랜지스터들(N7, N8, N9)로 구성되어 있다.
도3에 나타낸 회로의 구성을 설명하면 다음과 같다.
전원전압과 노드(C)사이에 연결된 저항(R3), 노드(C)와 접지전압사이에 연결되고 노드(C)에 연결된 게이트를 가진 NMOS트랜지스터(N3), 및 전원전압과 노드(D)사이에 연결되고 노드(C)에 연결된 게이트를 가진 NMOS트랜지스터(N4)로 구성된 기동 회로(10), 전원전압과 접지전압사이에 직렬 연결되고 노드들(E, D)에 각각 연결된 게이트를 가진 PMOS트랜지스터(P2)와 NMOS트랜지스터(N5), 전원전압과 접지전압사이에 직렬 연결되고 노드(E)에 공통 연결된 게이트와 드레인 및 노드(D)에 연결된 게이트를 각각 가진 PMOS트랜지스터(P3), NMOS트랜지스터(N6), 및 저항(R4)으로 구성된 바이어스 전류 발생회로(20), 전원전압과 노드(F)사이에 연결되고 노드(E)의 전압이 인가되는 게이트를 가진 PMOS트랜지스터(P4)로 구성된 전류 발생회로(30), 및 노드(F)와 접지전압사이에 연결되고 노드(D)에 연결된 게이트를 가진 NMOS트랜지스터(N7), 및 노드(F)와 접지전압사이에 직렬 연결되고 노드(F)에 연결된 게이트를 가진 NMOS트랜지스터들(N8, N9)로 구성된 기준전압 발생회로(40)로 구성되어 있다.
도3에 나타낸 회로의 동작을 설명하면 다음과 같다.
전원전압이 인가되면 NMOS트랜지스터들(N3, N4)이 온되어 노드(D)로 "하이"레벨의 전압이 인가된다. 그러면, NMOS트랜지스터들(N5, N6, N7)이 온되고, 노드들(D, E, F)로 "로우"레벨의 전압이 인가된다. 이에 따라, PMOS트랜지스터들(P2, P3, P4)이 온되어 PMOS트랜지스터들(P2, P3, P4)을 통하여 전류가 흐르게 된다. PMOS트랜지스터(P3)를 통하여 흐르는 전류(i5)는 PMOS트랜지스터들(P2, P4)에 의해서 미러된다.
이때, PMOS트랜지스터(P2)를 통하여 흐르는 전류(i4)가 PMOS트랜지스터(P3)를 통하여 흐르는 전류(i5)와 동일하고, NMOS트랜지스터(N5)의 트랜지스터 이득이이고, PMOS트랜지스터(P2)와 PMOS트랜지스터(P3)의 크기가 동일하고, NMOS트랜지스터(N6)의 크기가 NMOS트랜지스터(N5)의 크기의 n2배라고 하면, 전류(i4) 및 전류(i5)는 아래의 식으로 나타낼 수 있다.
상기 식9로부터, 전류들(i4, i5)은 온도의 증가에 따라이 감소되기 때문에 전류들(i4, i5)이 증가하게 된다. 이에 따라, PMOS트랜지스터(P4)를 통하여 흐르는 전류(i6) 또한 증가하게 된다.
따라서, 도3에 나타낸 기준전압 발생회로는 온도의 증가에 따라 기준전압(Vref) 발생단자를 통하여 흐르는 전류 또한 증가하게 됨으로써 기준전압(Vref)에 의해서 동작을 수행하는 주변 회로들의 동작 속도를 개선할 수 있다는 장점이 있다.
상기 식9에서, 전류들(i4, i5)이 전원전압의 증가에 무관하게 일정한 것으로 나타나 있으나, 상기 식9는 채널 길이 변화와 같은 다른 변수들에 의한 전류들(i4, i5)의 변화를 무시하고 구한 것이기 때문이고, 실제적으로는 전원전압의 증가에 따라 기준전압(Vref)이 증가하게 된다는 문제점이 있었다.
도4A, B는 도3에 나타낸 기준전압 발생회로의 동작을 온도를 달리하면서 전원전압의 변화에 대한 기준전압의 변화를 시뮬레이션한 그래프이다.
도4A로부터, 전원전압(Vcc)의 증가에 따라 기준전압(Vref)이 증가함을 알 수 있고, 도4B는 도4A의 점선으로 나타낸 부분을 확대하여 도시한 것이고, 도4B의 화살표는 온도가 증가하는 방향을 나타내는 것으로, 4B로부터, 온도가 증가함에 따라 기준전압(Vref)이 증가함을 알 수 있다.
도5는 본 발명의 기준전압 발생회로의 실시예의 회로도로서, 도3에 나타낸 기준전압 발생회로의 NMOS트랜지스터들(N7, N8, N9)을 제거하고, 저항(R6), NMOS트랜지스터들(N10, N11, N12), 및 PMOS트랜지스터(P5)로 구성되어 있다.
도5에서 추가되는 회로의 구성을 설명하면 다음과 같다.
노드(F)와 노드(G)사이에 연결된 저항(R6), 노드(G)와 접지전압사이에 직렬 연결되고 각각의 게이트로 기준전압(Vref)과 전원전압이 인가되는 NMOS트랜지스터들(N10, N11), 노드(F)와 접지전압사이에 직렬 연결되고 각각의 게이트로 노드(G)의 전압과 기준전압(Vref)이 인가되는 PMOS트랜지스터(P5)와 NMOS트랜지스터(N12)로 구성되어 있다.
도5에 나타낸 회로의 동작을 상술한 도1 및 도3에 나타낸 회로의 동작 설명을 참고로 하여 설명하면 다음과 같다.
도3에 나타낸 기준전압 발생회로와 동일한 구성을 가진 기준전압 발생회로는 상술한 바와 같이 온도의 증가에 따라 기준전압(Vref)이 증가한다. 그리고, 도5에서 추가되는 회로 구성의 동작은 도1에 나타낸 기준전압 발생회로의 동작과 동일하다. 즉, 도5의 PMOS트랜지스터(P4)는 도1의 저항(R0)으로 볼 수 있으며, 도5의 저항(R6), NMOS트랜지스터들(N10, N11), 및 PMOS트랜지스터(P5)의 구성은 도1의 NMOS트랜지스터들(N1, N2), 및 PMOS트랜지스터(P1)로 볼 수 있다. 따라서, 이 구성에 의해서 전원전압의 변화에 대하여 안정된 기준전압(Vref)을 발생하게 된다. NMOS트랜지스터(N12)는 PMOS트랜지스터(P5)를 통하여 흐르는 전류를 줄이기 위한 저항으로 동작한다.
즉, 본 발명의 기준전압 발생회로는 전원전압의 변화에 무관하고, 온도 증가에 따라 증가하는 기준전압을 발생한다.
따라서, 본 발명의 기준전압 발생회로를 반도체 메모리 장치에 적용하게 되면 기준전압(Vref)에 의해서 동작을 수행하는 주변 회로들의 동작 속도를 개선할 수 있다.
도6A, B는 도5에 나타낸 기준전압 발생회로의 동작을 온도를 달리하면서 전원전압의 변화에 대한 기준전압의 변화를 시뮬레이션한 그래프이다.
도6A로부터, 전원전압(Vcc)의 증가에 따라 기준전압(Vref)이 일정하게 유지됨을 알 수 있고, 도6B는 도6A의 점선으로 나타낸 부분을 확대한 것이고, 도6B의 화살표는 온도가 증가하는 방향을 나타내는 것으로, 도6B로부터, 온도가 증가함에 따라 기준전압(Vref)이 증가함을 알 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 기준전압 발생회로는 전원전압의 증가에 무관하고 온도의 증가에 따라 증가하는 기준전압을 발생할 수 있다.
따라서, 본 발명의 기준전압 발생회로는 고속의 반도체 메모리 장치에 적용되어 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다.

Claims (9)

  1. 전원전압과 접지전압사이에 연결되고 기동 전압을 발생하기 위한 기동회로와, 전원전압과 접지전압사이에 연결되고 상기 기동 전압에 응답하여 바이어스 전류를 발생하기 위한 바이어스 전류 발생회로를 구비하여, 온도에 따라 증가하는 바이어스 전류를 발생하기 위한 바이어스 전류 발생수단;
    전원전압과 기준전압 발생단자사이에 연결되고 상기 바이어스 전류를 미러하여 전류를 발생하기 위한 전류 발생수단; 및
    상기 기준전압 발생단자와 접지전압사이에 직렬 연결되고 기준전압, 전원전압이 각각 인가되는 게이트를 가진 제1저항, 제1 및 2NMOS트랜지스터들과, 상기 기준전압 발생단자와 접지전압사이에 직렬 연결되고 상기 제1저항과 상기 제1NMOS트랜지스터의 공통점의 전압, 기준전압이 각각 인가되는 게이트를 가진 제1PMOS트랜지스터 및 제3NMOS트랜지스터를 구비하고, 전원전압의 증가에 무관하고 상기 온도의 증가에 따라 증가하는 기준전압을 발생하기 위한 기준전압 발생수단을 구비하는 것을 특징으로 하는 기준전압 발생회로.
  2. 제1항에 있어서, 상기 바이어스 전류 발생수단은
    전원전압과 접지전압사이에 연결되고 기동 전압을 발생하기 위한 기동회로; 및
    전원전압과 접지전압사이에 연결되고 상기 기동 전압에 응답하여 바이어스 전류를 발생하기 위한 바이어스 전류 발생회로를 구비하는 것을 특징으로 하는 기준전압 발생회로.
  3. 제2항에 있어서, 상기 바이어스 전류 발생회로는
    전원전압과 접지전압사이에 직렬 연결되고 게이트, 공통 연결된 게이트와 드레인으로 제1노드의 전압, 상기 기동 전압이 각각 인가되는 제2PMOS트랜지스터와 제4NMOS트랜지스터; 및
    전원전압과 접지전압사이에 직렬 연결되고 공통 연결된 게이트와 드레인, 게이트로 상기 제1노드의 전압, 상기 기동 전압이 각각 인가되는 제3PMOS트랜지스터, 제5NMOS트랜지스터, 및 제2저항을 구비하고,
    상기 제3PMOS트랜지스터를 통하여 상기 바이어스 전류를 발생하는 것을 특징으로 하는 기준전압 발생회로.
  4. 제1항에 있어서, 상기 전류 발생수단은
    상기 바이어스 전류를 미러하기 위한 제4PMOS트랜지스터를 구비하는 것을 특징으로 하는 기준전압 발생회로.
  5. 삭제
  6. 전원전압과 접지전압사이에 연결되고 기동전압을 발생하기 위한 기동수단;
    전원전압과 접지전압사이에 연결되고 상기 기동전압에 응답하여 기동되고 온도의 증가에 따라 증가하는 바이어스 전류를 발생하기 위한 바이어스 전류 발생수단;
    전원전압과 기준전압 발생단자사이에 연결되고 상기 바이어스 전류를 미러하여 전류를 발생하기 위한 전류 발생수단; 및
    상기 기준전압 발생단자와 접지전압사이에 직렬 연결되고 기준전압, 전원전압이 각각 인가되는 게이트를 가진 제1저항, 제1 및 2NMOS트랜지스터들, 및 상기 지준전압 발생단자와 접지전압사이에 직렬 연결되고 상기 제1저항과 상기 제1NMOS트랜지스터의 공통점의 전압, 기준전압이 각각 인가되는 게이트를 가진 제1PMOS트랜지스터 및 제3NMOS트랜지스터를 구비하여, 전원전압의 증가에 무관하고 상기 온도의 증가에 따라 증가하는 기준전압을 발생하기 위한 기준전압 발생수단을 구비하는 것을 특징으로 하는 기준전압 발생회로.
  7. 제6항에 있어서, 상기 바이어스 전류 발생수단은
    전원전압과 접지전압사이에 직렬 연결되고 게이트, 공통 연결된 게이트와 드레인으로 제1노드의 전압, 상기 기동 전압이 각각 인가되는 제2PMOS트랜지스터와 제4NMOS트랜지스터; 및
    전원전압과 접지전압사이에 직렬 연결되고 공통 연결된 게이트와 드레인, 게이트로 상기 제1노드의 전압, 상기 기동 전압이 각각 인가되는 제3PMOS트랜지스터, 제5NMOS트랜지스터, 및 제2저항을 구비하고,
    상기 제3PMOS트랜지스터를 통하여 상기 바이어스 전류를 발생하는 것을 특징으로 하는 기준전압 발생회로.
  8. 제6항에 있어서, 상기 전류 발생수단은
    상기 바이어스 전류를 미러하기 위한 제4PMOS트랜지스터를 구비하는 것을 특징으로 하는 기준전압 발생회로.
  9. 삭제
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