KR100301605B1 - 밴드갭 기준 전압 발생 회로 - Google Patents

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Abstract

전원 전압과 접지 사이에 병렬로 접속된 제1, 제2 및 제3 단위 회로를 구비한 밴드갭 기준 전압 발생 회로에 있어서, n 채널 FET의 게이트에 인가되는 바이어스 전압에 응답하여 턴온되는 n 채널 FET를 포함하는 제4 단위 회로가 부가된다. 제2 단위 회로는 n 채널 FET의 드레인에 접속된 한 단부를 가진 커패시터를 통해 제4 단위 회로에 접속된다. 바이어스 전압이 인가되어 제4 단위 회로의 n 채널 FET가 턴온될 때, 커패시터의 한 단부의 전위는 강하되기 때문에, 제1 및 제2 단위 회로에 포함되어 약한 반전 상태에서 동작하는 n 채널 FET의 게이트 전위가 빠르게 정해지고, 따라서 기준 전압이 빠르게 생성될 수 있다.

Description

밴드갭 기준 전압 발생 회로{BANDGAP REFERENCE VOLTAGE GENERATING CIRCUIT}
본 발명은 밴드갭 기준 전압 발생 회로에 관한 것으로, 특히 상승된 응답 속도를 갖는 밴드갭 기준 전압 발생 회로에 관한 것이다.
종래의 기술에서, 집적 회로 및 다른 것을 구동하는 전압이 안정화된 기준 전압이도록 요구되기 때문에, 밴드갭 기준 전압 발생 회로가 사용된다. 도 1을 참조하면, 종래 기술의 밴드갭 기준 전압 발생 회로의 한 실시예의 회로도가 도시되어 있다.
도 7에 도시된 종래 기술의 밴드갭 기준 전압 발생 회로는 제1, 제2 및 제3 단위 회로(1A, 2A, 및 3A)를 포함하고, 전원 전압 Vdd를 공급받아, 제1 및 제2 단위 회로(1A 및 2A)의 n채널 전계 효과 트랜지스터(FET)(N1 및 N2)를 약한 반전 조건에서 동작시킴으로써 반도체의 밴드 구조에 의해 결정되는 기준 전압 Vo를 발생시킨다.
즉, 다이오드 D1 및 D2 간의 접합 면적비가 1:N이고 저항기 R 및 xR 간의 저항비는 1:x로 하면, 안정화된 조건에서의 회로 출력 전압 Vo는 Vf+(xkT/q)·lnN이며, 여기서 Vf=(kT/q)·ln(nd/ni)이고, k는 볼츠만 상수, T는 절대 온도, q는 기본 전하, ni는 n형 반도체의 진성 캐리어 밀도이고, nd는 도우너 밀도이다.
그러나, 상술된 종래 기술의 밴드갭 기준 전압 발생 회로는, 전원이 온될 때, FET의 게이트 전위가 한정되지 않으며, 그 결과 안정화된 기준 전압 Vo을 빨리 얻을 수 없다는 문제점을 갖고 있다.
따라서, 본 발명의 목적은, 전원이 온된 후 빨리 안정화된 기준 전압을 발생할 수 있는 고속의 밴드갭 기준 전압 발생 회로를 제공하는 것이다.
본 발명의 상기 및 다른 목적은 제1 도전형의 제1 트랜지스터, 및 상기 제1 도전형과 반대인 제2 도전형의 스위칭 제2 트랜지스터를 구비한 제1 단위 회로 -상기 제1 트랜지스터 및 제2 트랜지스터는 제1 전원 전압과 제2 전원 전압 사이에 그 순서대로 직렬로 접속됨-; 제1 저항기, 상기 제1 도전형의 제3 트랜지스터, 및 상기 제2 도전형의 스위칭 제4 트랜지스터를 구비한 제2 단위 회로 -상기 제1 저항기, 제3 트랜지스터 및 제4 트랜지스터는 상기 제1 전원 전압과 제2 전원 전압 사이에 그 순서대로 직렬로 접속됨-; 제2 저항기, 및 상기 제2 도전형의 스위칭 제5 트랜지스터를 구비한 제3 단위 회로 -상기 제2 저항기 및 제5 트랜지스터는 상기 제1 전원 전압과 제2 전원 전압 사이에 그 순서대로 직렬로 접속됨-; 및 상기 제1 도전형의 스위칭 제6 트랜지스터, 및 상기 제2 도전형의 부하 제7 트랜지스터를 구비한 제4 단위 회로 -상기 제6 트랜지스터 및 제7 트랜지스터는 상기 제1 전원 전압과 제2 전원 전압 사이에 그 순서대로 직렬로 접속됨- 를 포함하며, 상기 제6 트랜지스터는 상기 제6 트랜지스터의 제어 전극에 인가되는 바이어스 전압에 응답하여 턴온되고, 상기 제2 트랜지스터의 제어 전극, 상기 제4 트랜지스터의 제어 전극, 상기 제5 트랜지스터의 제어 전극, 및 상기 제4 트랜지스터의 주 전류 경로의 출력단이 서로 접속되어 있으며, 상기 제1 트랜지스터의 제어 전극, 상기 제3 트랜지스터의 제어 전극, 및 상기 제1 트랜지스터의 주 전류 경로의 입력단이 서로 접속되어 전류 미러 회로를 구성하고, 상기 제3 트랜지스터의 주 전류 경로의 입력단이 커패시터를 통해 상기 제6 트랜지스터의 주 전류 경로의 입력단에 접속되어, 상기 제6 트랜지스터가 상기 제6 트랜지스터의 상기 제어 전극에 인가되는 상기 바이어스 전압에 응답하여 턴온될 때, 상기 제6 트랜지스터의 주 전류 경로의 입력단에 접속된 상기 커패시터의 한 단부상의 전위가 강하되며, 그 결과 상기 제2 트랜지스터 및 상기 제4 트랜지스터가 턴온되어, 상기 제1 및 제3 트랜지스터의 제어 전극상의 전위가 빠르게 고정되고, 상기 제2 저항기와 상기 제5 트랜지스터 사이의 접속 노드에서 안정된 기준 전압이 발생하는 것을 특징으로 하는 밴드갭 기준 전압 발생 회로에 의한 본 발명에 따라 달성된다.
상술된 구성에 따라, 바이어스 전압은 전원 전압으로부터, 또는 대체적으로 전원에 의해 구동되는 바이어스 전압 발생 회로의 출력 전압으로부터 직접 공급될 수 있다.
제1 내지 제7 트랜지스터가 바이폴라 트랜지스터로 형성되면, 트랜지스터의 주 전류 경로는 바이폴라 트랜지스터의 콜렉터-이미터 경로이고, 트랜지스터의 제어 전극은 바이폴라 트랜지스터의 베이스이다. 예를 들면, 제1 도전형의 트랜지스터는 NPN 트랜지스터이고, 제2 도전형의 트랜지스터는 PNP 트랜지스터이다. 바이폴라 트랜지스터의 주 전류 경로의 출력단은 PNP 트랜지스터인 경우 콜렉터이고, 바이폴라 트랜지스터의 주 전류 경로의 입력단은 NPN 트랜지스터인 경우 콜렉터이다.
한편, 제1 내지 제7 트랜지스터가 전계 효과 트랜지스터(FET)로 형성되면, 트랜지스터의 주 전류 경로는 FET의 드레인-소오스 경로이고, 트랜지스터의 제어전극은 FET의 게이트이다. 후자인 경우, 예를 들면, 제1, 제3 및 제6 트랜지스터는 n채널 FET이고, 제2, 제4, 제5 및 제7 트랜지스터는 p채널 FET이다. 제6 트랜지스터의 n채널 FET의 게이트는 바이어스 전압을 수신하도록 접속된다. 제1 트랜지스터의 n채널 FET의 드레인은 제2 트랜지스터의 p채널 FET의 드레인에 접속되고, 제3 트랜지스터의 n채널 FET의 드레인은 제4 트랜지스터의 p채널 FET의 드레인에 접속된다. 제5 트랜지스터의 p채널 FET의 드레인은 제2 저항기에 접속되고, 제6 트랜지스터의 n채널 FET의 드레인은 제7 트랜지스터의 p채널 FET의 게이트 및 드레인에 접속된다. 제2 트랜지스터의 p채널 FET의 게이트, 제4 트랜지스터의 p채널 FET의 게이트 및 드레인, 및 제5 트랜지스터의 p채널 FET의 게이트는 서로 접속된다. 제1 트랜지스터의 n채널 FET의 게이트 및 드레인 및 제3 트랜지스터의 n채널 FET의 게이트는 서로 접속되어 전류 미러 회로를 형성한다. 제3 트랜지스터의 n채널 FET의 드레인은 커패시터를 통해 제6 트랜지스터의 n채널 FET의 드레인에 접속된다. 따라서, 제6 트랜지스터의 n채널 FET가 바이어스 전압에 응답하여 턴온될 때, 제6 트랜지스터의 n채널 FET의 드레인에 접속된 커패시터의 한 단상의 전위가 강하되며, 그 결과 제2 트랜지스터의 p채널 FET 및 제4 트랜지스터의 p채널 FET는 턴온되어, 제1 및 제3 트랜지스터의 n채널 FET의 게이트상의 전위가 빠르게 고정되고, 제1 및 제3 트랜지스터의 n채널 FET가 약한 반전 조건에서 빠르게 동작한다.
본 발명의 상기 및 다른 목적, 특징 및 이점이 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 다음의 설명으로부터 명백해질 것이다.
도 1은 종래 기술의 밴드갭 기준 전압 발생 회로의 하나의 예의 회로도.
도 2는 본 발명에 따른 밴드갭 기준 전압 발생 회로의 제1 실시예의 회로도.
도 3은 도 2에 도시된 밴드갭 기준 전압 발생 회로의 동작을 도시한 타이밍도.
도 4는 본 발명에 따른 밴드갭 기준 전압 발생 회로의 제2 실시예의 회로도.
도 5는 본 발명에 따른 밴드갭 기준 전압 발생 회로의 제3 실시예의 회로도.
도 6은 본 발명에 따른 밴드갭 기준 전압 발생 회로의 제4 실시예의 회로도.
도 7은 본 발명에 따른 밴드갭 기준 전압 발생 회로에 바이어스 전압을 공급하는 바이어스 전압 발생 회로의 예의 회로도.
도 8은 본 발명에 따른 밴드갭 기준 전압 발생 회로의 변형을 도시하는 제3 단위 회로의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1, 2, 3, 4: 제1, 제2, 제3 및 제4 단위 회로
도 2를 참조하면, 본 발명에 따른 밴드갭 기준 전압 발생 회로의 제1 실시예의 회로도가 도시되어 있다.
도 1 및 도 2 간의 비교로부터 알 수 있듯이, 본 발명에 따른 밴드갭 기준 전압 발생 회로의 도시된 실시예는 바이어스 전압 Vb에 응답하여 턴온되는 n채널 FET(N40)를 포함한 제4 단위 회로(4)가 전원 전압 Vdd 및 접지 간에 병렬로 접속되어 있는 제1, 제2 및 제3 단위 회로(1, 2 및 3)를 갖는 밴드갭 기준 전압 발생 회로에 부가된다는 것을 특징으로 한다. 제1, 제2 및 제3 단위 회로(1, 2 및 3)는 종래 기술의 밴드갭 기준 전압 발생 회로와 유사하게 서로 접속되어 있다.
간단히 말하면, 제1 단위 회로(1)는 접지에 접속되는 소오스를 갖는 n채널 FET N10 및 전원 전압 Vdd에 접속되는 소오스와 n채널 FET N10의 게이트 및 드레인에 접속되는 드레인을 갖는 p채널 FET P10을 포함한다. 제2 단위 회로(2)는 접지에 접속되는 한 단을 갖는 저항기 R1 및 저항기 R1의 다른 단에 접속되는 소오스를 갖는 n채널 FET N20, 및 전원 전압 Vdd에 접속되는 소오스와 그 p채널 FET P20의 게이트 및 n채널 FET N20의 드레인에 접속되는 드레인을 갖는 p채널 FET P20을 포함한다. 제3 단위 회로(3)는 접지에 접속되는 한 단을 갖는 저항기 R2 및 전원 전압 Vdd에 접속되는 소오스와 저항기 R2의 다른 단에 접속되는 드레인을 갖는 p채널 FET P30을 포함한다. 기준 전압 Vo은 p채널 FET P30 및 저항기 R2 간의 접속 노드로부터 출력된다. 제4 단위 회로(4)는 접지에 접속되는 소오스를 갖는 n채널 FET N40 및 전원 전압 Vdd에 접속되는 소오스와 그 p채널 FET P40의 게이트 및 n채널 FET N40의 드레인에 접속되는 드레인을 갖는 p채널 FET P40을 포함한다.
제1 단위 회로(1) 및 제2 단위 회로(2)는, p채널 FET P10의 게이트가 p채널 FET P20의 게이트에 접속되고 n채널 FET N10의 게이트는 n채널 FET N20의 게이트에 접속되도록 서로 접속된다.
제2 단위 회로(2) 및 제3 단위 회로(3)는, p채널 FET P20의 게이트가 p채널 FET P30의 게이트에 접속되도록 서로 접속된다.
제2 단위 회로(2) 및 제4 단위 회로(4)는, n채널 FET N20의 드레인이 커패시터 C를 통해 n채널 FET N40의 드레인에 접속되도록 서로 접속된다.
상술된 회로 접속에서, p채널 FET P10, P20 및 P30은, p채널 FET P20이 입력 전류 경로로서 기능하고 p채널 FET P10 및 P30 각각은 출력 전류 경로로서 기능하는 전류 미러 회로를 구성한다. n채널 FET N10 및 N20은 또한 n채널 FET N10이 입력 전류 경로로서 기능하고 n채널 FET N20이 출력 전류 경로로서 기능하는 전류 미러 회로를 구성한다.
지금부터, 도 2에 도시된 밴드갭 기준 전압 발생 회로의 동작이 본 발명에 따른 밴드갭 기준 전압 발생 회로의 동작을 도시한 타이밍도인 도 3을 참조하여 설명될 것이다.
바이어스 전압 Vb가 바이어스 전압 발생 회로(도 2에 도시되지 않음)로부터 제4 단위 회로(4)의 n채널 FET N40의 게이트에 인가되면, n채널 FET N40의 드레인-소오스 경로는 턴온되어, 노드 Y의 전위 Vy는 전원 전압 Vdd에서 턴온된 n채널 FET N40의 드레인 전압으로 강하한다.
이러한 전위 Vy의 강하에 따라, 노드 X의 전위 Vx는 전원 전압 Vdd에서 p채널 FET P20의 부유 캐패시턴스 및 커패시터 C의 캐패시턴스에 의해 결정된 분할된 전압으로 강하한다.
이 전위 Vx가 제1 단위 회로(1)에서의 p채널 FET P10의 게이트 및 제2 단위 회로(2)에서의 p채널 FET P20의 게이트에 인가되기 때문에, p채널 FET P10 및 p채널 FET P20은 턴온된다. 따라서, 턴온된 p채널 FET P10의 드레인 전압인 노드 W의 전위 Vw는 제1 단위 회로(1)에서의 n채널 FET N10의 게이트 및 제2 단위 회로(2)에서의 n채널 FET N20의 게이트에 인가되므로, n채널 FET N10 및 n채널 FET N20 모두는 약한 반전 조건에서 동작을 개시한다.
따라서, 도 3에 도시된 바와 같이, n채널 FET N10의 드레인 전압 Vw는 상승하고, 계속해서 n채널 FET N20의 소오스 전압 Vz는 상승하며, 그 결과 n채널 FET N10 및 n채널 FET N20 모두가 약한 반전 조건에서 동작을 개시한다.
한편, 기준 전압 Vo을 출력하는 제3 단위 회로(3)에서의 p채널 FET P30이 그 게이트에서 노드 X의 전압 Vx를 수신하기 때문에, p채널 FET P30은, n채널 FET N10 및 n채널 FET N20이 동작을 개시하기 전에 이미 동작을 개시하였다. 따라서, 약한 반전 조건에서 동작하는 n채널 FET N10 및 n채널 FET N20이 안정화된 조건이 되는 타이밍 t2에서, 기준 전압 Vo은 소정의 값에 이른다.
본 실시예에서, 소정의 값의 기준 전압 Vo은 전원 전압 Vdd가 소정의 값에 이르는 타이밍 t1보다 늦은 타이밍 t2에서 발생된다. 이 시간 간격(t1 내지 t2)은 약한 반전 조건에서 동작하는 두개의 n채널 FET N10 및 N20의 스위칭 시간이다. 따라서, 본 발명에 따른 밴드갭 기준 전압 발생 회로의 도시된 실시예는 전원이 온된후 빨리 소정값의 기준 전압 Vo을 발생시킨다.
도 4를 참조하면, 본 발명에 따른 밴드갭 기준 전압 발생 회로의 제2 실시예의 회로도가 도시되어 있다.
도 2 및 도 4 간의 비교로부터 알 수 있듯이, 제2 실시예는, p채널 FET P40이 복수의 캐스코드-접속된 p채널 FET, 예를 들면 서로 접속되는 게이트 및 드레인을 각각 갖는 'j' 캐스코드-접속된 p채널 FET P401, P402, …P40j로 대체된다는 점만 제1 실시예와 다르다. 따라서, 도 4에서, 도 2에 도시된 소자에 대응하는 소자에는 동일한 기준 참조 번호가 부여되고, 이에 대한 설명은 생략할 것이다.
p채널 FET P401, P402, …P40j의 동작 특성이 동일하고, 드레인 전류 대 게이트-소오스 전압 특성의 문턱 전압을 Vt로 표현하면, n채널 FET N40 및 p채널 FET P401, P402, …, P40j이 온 상태에 있을 때, 노드 Y의 전위 Vy는 {Vdd-j X Vt}로 표현된다. 따라서, 본 실시예에서, 전위 Vy가 제1 실시예와 비교하여 더 낮아질 수 있기 때문에, p채널 FET P10, P20 및 P30의 게이트에 인가된 전위는 더 낮아지며, 그 결과 p채널 FET P10, P20 및 P30이 제1 실시예와 비교하여 더욱 빨리 턴온된다.
도 5를 참조하면, 본 발명에 따른 밴드갭 기준 전압 발생 회로의 제3 실시예의 회로도가 도시되어 있다.
도 2 및 도 5 간의 비교로부터 알 수 있듯이, 제3 실시예는, 약한 반전 조건에서 동작하는 두개의 n채널 FET N10 및 N20은 각각 도 5에 도시된 바와 같이 캐스코드-접속되어 있고 서로 접속되는 게이트 및 드레인을 각각 갖는 복수의 n채널FET N101, N102, …, N10m, 및 도 5에 도시된 바와 같이 캐스코드-접속된 복수의 n채널 FET N201, N202, …, N20m으로 대체된다는 점만 제1 실시예와 다르다. n채널 FET N101, N102, …, N10m 각각의 게이트는 n채널 FET N201, N202, …, N20m 중 대응하는 것의 게이트에 접속된다. 따라서, 도 5에서, 도 2에 도시된 것에 대응하는 소자에는 동일한 참조 번호가 부여되고, 이에 대한 설명은 생략할 것이다.
n채널 FET가 도 5에 도시된 바와 같이 캐스코드-접속되면, 캐스코드-접속된 n채널 FET 전체의 드레인 전압 대 드레인 전류 특성에서의 포화 특성은 단일 n채널 FET에 비해 개선된다. 따라서, 회로는 노드 W의 전위 Vw, 노드 X의 전위 Vx, 및 노드 Y의 전위 Vy에 대한 의존성이 감소하여 동작한다.
도 6을 참조하면, 본 발명에 따른 밴드갭 기준 전압 발생 회로의 제4 실시예의 회로도가 도시되어 있다.
도 2 및 도 6 간의 비교로부터 알 수 있듯이, 제4 실시예는, p채널 FET P11이 p채널 FET P10의 드레인과 n채널 FET N10의 드레인 간에 개재되고 p채널 FET P31이 p채널 FET P30의 드레인 및 저항기 R2 간에 개재되고, p채널 FET P11 및 P31 각각의 게이트가 노드 Y에 접속된다는 점만 제1 실시예와 다르다. 따라서, 도 6에서, 도 2에 도시된 것에 대응하는 소자에는 동일한 참조 번호가 부여되고, 이에 대한 설명을 생략할 것이다.
p채널 FET P11 및 P31 각각의 게이트가 노드 Y에 접속되기 때문에, p채널 FET P11 및 P31의 게이트 전위는 제4 단위 회로(4)의 n채널 FET N40이 바이어스 전압 Vb에 응답하여 온 조건으로 됨과 동시에 고정된다.
한편, 노드 X의 전위 Vx가 노드 Y의 전위 Vy가 한정됨과 동시에 한정되기 때문에, p채널 FET P10, P11, P30 및 P31의 게이트 전위는 동시에 한정되므로, p채널 FET P10, P11, P30, 및 P31이 동시에 턴온된다.
또한, p채널 FET P10 및 P11이 캐스코드-접속되고 p채널 FET P30 및 P31이 캐스코드-접속되기 때문에, 캐스코드-접속된 p채널 FET 전체의 드레인 전압 대 드레인 전류 특성에서의 포화 특성은 단일 p채널 FET에 비해 개선된다. 따라서, 회로는 노드 W의 전위 Vw, 노드 X의 전위 Vx, 및 노드 Y의 전위 Vy에 대한 의존성이 감소하여 동작한다. 이러한 관점에서, 캐스코드-접속된 p채널 FET는 결코 두개의 캐스코드-접속된 p채널 FET P10 및 P11에 한정되지 않는 것이 아니라, 두개 이상의 캐스코드-접속된 p채널 FET로 구성될 수 있다.
밴드갭 기준 전압 발생 회로의 상술된 실시예에서, 바이어스 전압 Vb을 공급할 필요가 있다. 그러나, 이 바이어스 전압 Vb는 전원 전압 Vdd일 수 있다.
바이어스 전압 Vb가 노드 Y의 전위 Vy에 따라 결정되면, n채널 FET N40을 더욱 빨리 스위치하거나 턴온할 수 있다. 이를 위해, 바이어스 전압 발생 회로가 제공될 수 있다.
도 7을 참조하면, 본 발명에 따른 밴드갭 기준 전압 발생 회로에 바이어스 전압을 공급하는 바이어스 전압 발생 회로의 예의 회로도가 도시되어 있다.
도시된 바이어스 전압 발생 회로는 전원 전압 Vdd 및 접지 간에 직렬로 접속되는 복수의 캐스코드-접속되고 게이트-접지된 p채널 FET 및 복수의 캐스코드-접속된 n채널 FET를 포함한다. n채널 FET 각각은 n채널 FET의 드레인에 접속되는 게이트를 갖는다. 바이어스 전압 Vb는 p채널 FET의 드레인과 n채널 FET의 드레인 간의 접속 노드로부터 출력된다.
상술된 밴드갭 기준 전압 발생 회로의 실시예에서, 제3 단위 회로(3)에서의 저항기 R2는 접지에 직접 접속된다. 그러나, 도 8에 도시된 바와 같이, 다이오드 D는, 다이오드 D의 애노드가 저항기 R2의 한 단에 접속되고 다이오드 D의 캐스코드가 접지에 접속되도록 저항기 R2와 접지 간에 순방향으로 개재될 수 있다. 이 경우에, 기준 전압 Vo은 다이오드 D의 순방향 전압 강하에 의해 상승된다. 또한, 다이오드 D를 삽입함으로써, 기준 전압 Vo의 온도 의존성은 감소될 수 있다.
상술된 밴드갭 기준 전압 발생 회로의 실시예에서, 저항기 R1 및 R2는 제2 및 제3 단위 회로(2 및 3)에 흐르는 전류를 한정하기 위해 제공된다. 따라서, 저항기 R1 및 R2는 전원 전압 Vdd 및 각각의 FET 특성에 의존하여 생략될 수 있다.
상술된 밴드갭 기준 전압 발생 회로의 실시예에서, 한 쌍의 전원 전압 중 하나는 접지된다. 그러나, 접지 단자는 음의 전압 Vss를 공급하는 전원 단자로 대체될 수 있다.
상술된 밴드갭 기준 전압 발생 회로의 실시예는 FET로 구성되나, 기술 분야의 당업자는 본 발명에 따른 밴드갭 기준 전압 발생 회로가 바이폴라 트랜지스터로 구성될 수 있다는 것을 명확히 알 것이다. 이 경우에, PNP 트랜지스터는 p채널 FET에 대응하고 NPN 트랜지스터는 n채널 FET에 대응하고, 바이폴라 트랜지스터의 콜렉터, 베이스 및 이미터는 드레인, 게이트 및 소오스에 대응하는 것으로 고려될수 있다.
상술된 바와 같이, 본 발명에 따른 밴드갭 기준 전압 발생 회로는, 바이어스 전압에 응답하여 턴온되는 트랜지스터를 포함하는 제4 단위 회로는 제1 전원 전압과 제2 전원 전압 간에 병렬로 접속되는 제1, 제2 및 제3 단위 회로를 갖는 종래 기술의 밴드갭 기준 전압 발생 회로에 부가되고, 제2 단위 회로는 커패시터를 통해 제4 단위 회로에 접속되는 것을 특징으로 한다. 따라서, 제2 단위 회로가 제4 단위 회로에 의해 빨리 동작시키기 때문에, 기준 전압은 빨리 발생될 수 있다.
일부 실시예에서, 약한 반전 조건에서 동작하는 복수의 n채널 FET가 캐스코드-접속 및/또는 복수의 스위칭 p채널 FET가 캐스코드-접속되기 때문에, 포화 특성이 개선되어 회로는 회로에서의 다양한 노드의 전압에 대한 의존성이 감소하여 동작한다. 따라서, 기준 전압은 더욱 빨리 발생될 수 있다.
따라서, 본 발명은 특정 실시예를 참조하여 도시되고 설명되었다. 그러나, 본 발명은 결코 기술된 구조의 세부사항에 한정되는 것이 아니라, 변경 및 변형이 첨부된 청구범위의 범위 내에서 이루어질 수 있다는 것을 알아야 한다.

Claims (17)

  1. 밴드갭 기준 전압 발생 회로에 있어서,
    제1 도전형의 제1 트랜지스터, 및 상기 제1 도전형과 반대인 제2 도전형의 스위칭 제2 트랜지스터를 구비한 제1 단위 회로 -상기 제1 트랜지스터 및 제2 트랜지스터는 제1 전원 전압과 제2 전원 전압 사이에 그 순서대로 직렬로 접속됨-;
    제1 저항기, 상기 제1 도전형의 제3 트랜지스터, 및 상기 제2 도전형의 스위칭 제4 트랜지스터를 구비한 제2 단위 회로 -상기 제1 저항기, 제3 트랜지스터 및 제4 트랜지스터는 상기 제1 전원 전압과 제2 전원 전압 사이에 그 순서대로 직렬로 접속됨-;
    제2 저항기, 및 상기 제2 도전형의 스위칭 제5 트랜지스터를 구비한 제3 단위 회로 -상기 제2 저항기 및 제5 트랜지스터는 상기 제1 전원 전압과 제2 전원 전압 사이에 그 순서대로 직렬로 접속됨-; 및
    상기 제1 도전형의 스위칭 제6 트랜지스터, 및 상기 제2 도전형의 부하 제7 트랜지스터를 구비한 제4 단위 회로 -상기 제6 트랜지스터 및 제7 트랜지스터는 상기 제1 전원 전압과 제2 전원 전압 사이에 그 순서대로 직렬로 접속됨-
    를 포함하며,
    상기 제6 트랜지스터는 상기 제6 트랜지스터의 제어 전극에 인가되는 바이어스 전압에 응답하여 턴온되고, 상기 제2 트랜지스터의 제어 전극, 상기 제4 트랜지스터의 제어 전극, 상기 제5 트랜지스터의 제어 전극, 및 상기 제4 트랜지스터의주 전류 경로의 출력단이 서로 접속되어 있으며, 상기 제1 트랜지스터의 제어 전극, 상기 제3 트랜지스터의 제어 전극, 및 상기 제1 트랜지스터의 주 전류 경로의 입력단이 서로 접속되어 전류 미러 회로를 구성하고, 상기 제3 트랜지스터의 주 전류 경로의 입력단이 커패시터를 통해 상기 제6 트랜지스터의 주 전류 경로의 입력단에 접속되어, 상기 제6 트랜지스터가 상기 제6 트랜지스터의 상기 제어 전극에 인가되는 상기 바이어스 전압에 응답하여 턴온될 때, 상기 제6 트랜지스터의 주 전류 경로의 입력단에 접속된 상기 커패시터의 한 단부상의 전위가 강하되며, 그 결과 상기 제2 트랜지스터 및 상기 제4 트랜지스터가 턴온되어, 상기 제1 및 제3 트랜지스터의 제어 전극상의 전위가 빠르게 고정되고, 상기 제2 저항기와 상기 제5 트랜지스터 사이의 접속 노드에서 안정된 기준 전압이 발생하는 것을 특징으로 하는 밴드갭 기준 전압 발생 회로.
  2. 제1항에 있어서, 상기 제1, 제3 및 제6 트랜지스터는 n 채널 FET이고, 상기 제2, 제4, 제5 및 제7 트랜지스터는 p 채널 FET이며, 상기 제6 트랜지스터의 n 채널 FET의 게이트가 상기 바이어스 전압을 수신하도록 접속되고, 상기 제1 트랜지스터의 n 채널 FET의 드레인이 상기 제2 트랜지스터의 p 채널 FET의 드레인에 접속되며, 상기 제3 트랜지스터의 n 채널 FET의 드레인이 상기 제4 트랜지스터의 p 채널 FET의 드레인에 접속되고, 상기 제5 트랜지스터의 p 채널 FET의 드레인이 상기 제2 저항기에 접속되며, 상기 제6 트랜지스터의 n 채널 FET의 드레인이 상기 제7 트랜지스터의 p 채널 FET의 게이트 및 드레인에 접속되고, 상기 제2 트랜지스터의 p 채널 FET의 게이트, 상기 제4 트랜지스터의 p 채널 FET의 게이트 및 상기 드레인, 및 상기 제5 트랜지스터의 p 채널 FET의 게이트가 서로 접속되며, 상기 제1 트랜지스터의 n 채널 FET의 게이트 및 상기 드레인, 및 상기 제3 트랜지스터의 n 채널 FET의 게이트가 서로 접속되어 전류 미러 회로를 구성하고, 상기 제3 트랜지스터의 n 채널 FET의 드레인은 상기 커패시터를 통해 상기 제6 트랜지스터의 n 채널 FET의 상기 드레인에 접속되어, 상기 제6 트랜지스터의 n 채널 FET가 상기 바이어스 전압에 응답하여 턴온될 때, 상기 제6 트랜지스터의 n 채널 FET의 드레인에 접속된 상기 커패시터의 단부상의 전위가 강하되며, 그 결과 상기 제2 트랜지스터의 p 채널 FET 및 상기 제4 트랜지스터의 p 채널 FET가 턴온되어, 상기 제1 및 제3 트랜지스터의 n 채널 FET의 게이트상의 전위가 빠르게 고정되며, 상기 제1 및 제3 트랜지스터의 n 채널 FET는 약한 반전 상태에서 빠르게 동작하는 것을 특징으로 하는 밴드갭 기준 전압 발생 회로.
  3. 제2항에 있어서, 상기 바이어스 전압은 상기 제2 전원 전압인 것을 특징으로 하는 밴드갭 기준 전압 발생 회로.
  4. 제2항에 있어서, 상기 바이어스 전압은 상기 제2 전원 전압과 상기 제1 전원 전압 사이에 직렬로 접속된 복수의 캐스코드 접속 p 채널 FET 및 복수의 캐스코드 접속 n 채널 FET를 포함하는 바이어스 전압 발생 회로로부터 공급되어, 상기 바이어스 전압 Vb가 상기 p 채널 FET의 드레인과 상기 n 채널 FET의 드레인 사이의 접속 노드로부터 출력되는 것을 특징으로 하는 밴드갭 기준 전압 발생 회로.
  5. 제2항에 있어서, 상기 제3 단위 회로는 상기 제2 저항기와 상기 전원 전압 사이에 삽입된 적어도 하나의 순방향 다이오드를 포함하는 것을 특징으로 하는 밴드갭 기준 전압 발생 회로.
  6. 제2항에 있어서, 상기 제5 트랜지스터는 서로 접속된 게이트와 드레인을 각각 구비한 복수의 캐스코드 접속 p 채널 FET로 구성된 것을 특징으로 하는 밴드갭 기준 전압 발생 회로.
  7. 제6항에 있어서, 상기 바이어스 전압은 상기 제2 전원 전압인 것을 특징으로 하는 밴드갭 기준 전압 발생 회로.
  8. 제6항에 있어서, 상기 바이어스 전압은 상기 제2 전원 전압과 상기 제1 전원 전압 사이에 직렬로 접속된 복수의 캐스코드 접속 p 채널 FET 및 복수의 캐스코드 접속 n 채널 FET를 포함하는 바이어스 전압 발생 회로로부터 공급되어, 상기 바이어스 전압 Vb가 상기 p 채널 FET의 드레인과 상기 n 채널 FET의 드레인 사이의 접속 노드로부터 출력되는 것을 특징으로 하는 밴드갭 기준 전압 발생 회로.
  9. 제6항에 있어서, 상기 제3 단위 회로는 상기 제2 저항기와 상기 전원 전압사이에 삽입된 적어도 하나의 순방향 다이오드를 포함하는 것을 특징으로 하는 밴드갭 기준 전압 발생 회로.
  10. 제2항에 있어서, 상기 제1 트랜지스터는 서로 접속된 게이트와 드레인을 각각 구비한 복수의 캐스코드 접속 n 채널 FET로 구성되고, 상기 제3 트랜지스터는 캐스코드 접속된 복수의 n 채널 FET로 구성되며, 상기 제1 트랜지스터를 구성하는 상기 n 채널 FET들 각각의 게이트가 상기 제3 트랜지스터를 구성하는 상기 n 채널 FET들 중 대응하는 n 채널 FET의 게이트에 접속된 것을 특징으로 하는 밴드갭 기준 전압 발생 회로.
  11. 제10항에 있어서, 상기 바이어스 전압은 상기 제2 전원 전압인 것을 특징으로 하는 밴드갭 기준 전압 발생 회로.
  12. 제10항에 있어서, 상기 바이어스 전압은 상기 제2 전원 전압과 상기 제1 전원 전압 사이에 직렬로 접속된 복수의 캐스코드 접속 p 채널 FET 및 복수의 캐스코드 접속 n 채널 FET를 포함하는 바이어스 전압 발생 회로로부터 공급되어, 상기 바이어스 전압 Vb가 상기 p 채널 FET의 드레인과 상기 n 채널 FET의 드레인 사이의 접속 노드로부터 출력되는 것을 특징으로 하는 밴드갭 기준 전압 발생 회로.
  13. 제10항에 있어서, 상기 제3 단위 회로는 상기 제2 저항기와 상기 전원 전압사이에 삽입된 적어도 하나의 순방향 다이오드를 포함하는 것을 특징으로 하는 밴드갭 기준 전압 발생 회로.
  14. 제2항에 있어서, 상기 제1 단위 회로는 상기 제2 트랜지스터의 p 채널 FET의 드레인과 상기 제1 트랜지스터의 n 채널 FET의 드레인 사이에 삽입된 적어도 하나의 부가 n 채널 FET를 포함하고, 상기 제3 단위 회로는 상기 제1 트랜지스터의 p 채널 FET의 드레인과 상기 제2 저항기 사이에 삽입된 적어도 하나의 부가 p 채널 FET를 포함하며, 상기 제1 단위 회로의 상기 적어도 하나의 부가 p 채널 FET의 게이트 및 상기 제3 단위 회로의 상기 적어도 하나의 부가 p 채널 FET의 게이트가 상기 제6 트랜지스터의 n 채널 트랜지스터의 드레인에 접속된 것을 특징으로 하는 밴드갭 기준 전압 발생 회로.
  15. 제14항에 있어서, 상기 바이어스 전압은 상기 제2 전원 전압인 것을 특징으로 하는 밴드갭 기준 전압 발생 회로.
  16. 제14항에 있어서, 상기 바이어스 전압은 상기 제2 전원 전압과 상기 제1 전원 전압 사이에 직렬로 접속된 복수의 캐스코드 접속 p 채널 FET 및 복수의 캐스코드 접속 n 채널 FET를 포함하는 바이어스 전압 발생 회로로부터 공급되어, 상기 바이어스 전압 Vb가 상기 p 채널 FET의 드레인과 상기 n 채널 FET의 드레인 사이의 접속 노드로부터 출력되는 것을 특징으로 하는 밴드갭 기준 전압 발생 회로.
  17. 제14항에 있어서, 상기 제3 단위 회로는 상기 제2 저항기와 상기 전원 전압 사이에 삽입된 적어도 하나의 순방향 다이오드를 포함하는 것을 특징으로 하는 밴드갭 기준 전압 발생 회로.
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