JP3185035B2 - 定電圧回路 - Google Patents
定電圧回路Info
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- JP3185035B2 JP3185035B2 JP01205892A JP1205892A JP3185035B2 JP 3185035 B2 JP3185035 B2 JP 3185035B2 JP 01205892 A JP01205892 A JP 01205892A JP 1205892 A JP1205892 A JP 1205892A JP 3185035 B2 JP3185035 B2 JP 3185035B2
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Description
【０００１】
【産業上の利用分野】本発明は、ＰＭＯＳトランジスタ
とＮＭＯＳトランジスタとダイオード及び抵抗を組み合
わせて構成される定電圧回路に関するものであり、例え
ば、集積回路等の基準電圧回路として利用されるもので
ある。
とＮＭＯＳトランジスタとダイオード及び抵抗を組み合
わせて構成される定電圧回路に関するものであり、例え
ば、集積回路等の基準電圧回路として利用されるもので
ある。
【０００２】
【従来の技術】図３は従来のバンドギャップ基準電圧回
路の回路図である。この電圧源は、ＰＭＯＳトランジス
タＰ１，Ｐ２，Ｐ３とＮＭＯＳトランジスタＮ１，Ｎ２
及びダイオードＤ１，Ｄ２，Ｄ３と抵抗Ｒ，ｘＲから構
成されている。図３において、第１のダイオードＤ１と
第２のダイオードＤ２の接合面積比を１：Ｎに、また、
第１の抵抗Ｒと第２の抵抗ｘＲの抵抗比を１：ｘに設定
すると、安定状態においては、Ｖｏ＝Ｖｆ＋ｘＶｔｌｎ
Ｎなる出力電圧が出力端子より得られる。ここで、Ｖｆ
はダイオードの順方向電圧、Ｖｔはｋをボルツマン定
数、Ｔを絶対温度、ｑを電子電荷として、Ｖｔ＝ｋＴ／
ｑで与えられる。
路の回路図である。この電圧源は、ＰＭＯＳトランジス
タＰ１，Ｐ２，Ｐ３とＮＭＯＳトランジスタＮ１，Ｎ２
及びダイオードＤ１，Ｄ２，Ｄ３と抵抗Ｒ，ｘＲから構
成されている。図３において、第１のダイオードＤ１と
第２のダイオードＤ２の接合面積比を１：Ｎに、また、
第１の抵抗Ｒと第２の抵抗ｘＲの抵抗比を１：ｘに設定
すると、安定状態においては、Ｖｏ＝Ｖｆ＋ｘＶｔｌｎ
Ｎなる出力電圧が出力端子より得られる。ここで、Ｖｆ
はダイオードの順方向電圧、Ｖｔはｋをボルツマン定
数、Ｔを絶対温度、ｑを電子電荷として、Ｖｔ＝ｋＴ／
ｑで与えられる。
【０００３】
【発明が解決しようとする課題】上述の図３に示した従
来例では、高電位の電源端子Ｖｄｄと低電位の電源端子
Ｖｓｓの間に電源電圧を印加することにより、安定状態
では、所定の出力電圧Ｖｏが出力端子から得られるよう
に構成されている。ところが、この従来例にあっては、
電源投入直後の初期状態において、ＰＭＯＳトランジス
タＰ１，Ｐ２，Ｐ３やＮＭＯＳトランジスタＮ１，Ｎ２
のゲート電位が確定せず、速やかに出力電圧Ｖｏが得ら
れないという欠点があった。
来例では、高電位の電源端子Ｖｄｄと低電位の電源端子
Ｖｓｓの間に電源電圧を印加することにより、安定状態
では、所定の出力電圧Ｖｏが出力端子から得られるよう
に構成されている。ところが、この従来例にあっては、
電源投入直後の初期状態において、ＰＭＯＳトランジス
タＰ１，Ｐ２，Ｐ３やＮＭＯＳトランジスタＮ１，Ｎ２
のゲート電位が確定せず、速やかに出力電圧Ｖｏが得ら
れないという欠点があった。
【０００４】本発明は上述のような点に鑑みてなされた
ものであり、その目的とするところは、ＰＭＯＳトラン
ジスタとＮＭＯＳトランジスタとダイオード及び抵抗を
組み合わせて構成されるバンドギャップ定電圧回路にお
いて、電源投入後、所定の出力電圧が得られるまでの時
間を短縮することにある。
ものであり、その目的とするところは、ＰＭＯＳトラン
ジスタとＮＭＯＳトランジスタとダイオード及び抵抗を
組み合わせて構成されるバンドギャップ定電圧回路にお
いて、電源投入後、所定の出力電圧が得られるまでの時
間を短縮することにある。
【０００５】
【課題を解決するための手段】本発明の定電圧回路で
は、上記の課題を解決するために、図１に示すように、
高電位の電源端子Ｖｄｄに接続された第１及び第２のＰ
ＭＯＳトランジスタＰ１，Ｐ２による第１のカレントミ
ラー回路と、第１のカレントミラー回路に直列に接続さ
れた第１及び第２のＮＭＯＳトランジスタＮ１，Ｎ２に
よる第２のカレントミラー回路を備え、第１のＮＭＯＳ
トランジスタＮ１のソース端子が第１のダイオードＤ１
のアノード・カソード間を介して低電位の電源端子Ｖｓ
ｓに接続され、第２のＮＭＯＳトランジスタＮ２のソー
ス端子が第１の抵抗Ｒと第２のダイオードＤ２のアノー
ド・カソード間を介して低電位の電源端子Ｖｓｓに接続
されて定電流回路を構成し、第１及び第２のＰＭＯＳト
ランジスタＰ１，Ｐ２とゲート端子が共通で、前記定電
流回路に比例した電流を流し、ドレイン端子が第２の抵
抗ｘＲと第３のダイオードＤ３のアノード・カソード間
を介して低電位側の電源端子Ｖｓｓに接続され、第３の
ＰＭＯＳトランジスタＰ３のドレイン端子を出力端子Ｖ
ｏとするバンドギャップ基準電圧回路において、高電位
の電源端子Ｖｄｄの電圧が上昇すると共に出力が低電位
から高電位へと変化する起動回路と、この起動回路の出
力端子にカソード端子が接続され、アノード端子が前記
各ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３のゲート端子
に接続された第４のダイオードＤ４と、前記起動回路の
出力電位とは高電位と低電位が反転している電位にアノ
ード端子が接続され、カソード端子が前記各ＮＭＯＳト
ランジスタＮ１，Ｎ２のゲート端子に接続された第５の
ダイオードＤ５とを設けたことを特徴とするものであ
る。
は、上記の課題を解決するために、図１に示すように、
高電位の電源端子Ｖｄｄに接続された第１及び第２のＰ
ＭＯＳトランジスタＰ１，Ｐ２による第１のカレントミ
ラー回路と、第１のカレントミラー回路に直列に接続さ
れた第１及び第２のＮＭＯＳトランジスタＮ１，Ｎ２に
よる第２のカレントミラー回路を備え、第１のＮＭＯＳ
トランジスタＮ１のソース端子が第１のダイオードＤ１
のアノード・カソード間を介して低電位の電源端子Ｖｓ
ｓに接続され、第２のＮＭＯＳトランジスタＮ２のソー
ス端子が第１の抵抗Ｒと第２のダイオードＤ２のアノー
ド・カソード間を介して低電位の電源端子Ｖｓｓに接続
されて定電流回路を構成し、第１及び第２のＰＭＯＳト
ランジスタＰ１，Ｐ２とゲート端子が共通で、前記定電
流回路に比例した電流を流し、ドレイン端子が第２の抵
抗ｘＲと第３のダイオードＤ３のアノード・カソード間
を介して低電位側の電源端子Ｖｓｓに接続され、第３の
ＰＭＯＳトランジスタＰ３のドレイン端子を出力端子Ｖ
ｏとするバンドギャップ基準電圧回路において、高電位
の電源端子Ｖｄｄの電圧が上昇すると共に出力が低電位
から高電位へと変化する起動回路と、この起動回路の出
力端子にカソード端子が接続され、アノード端子が前記
各ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３のゲート端子
に接続された第４のダイオードＤ４と、前記起動回路の
出力電位とは高電位と低電位が反転している電位にアノ
ード端子が接続され、カソード端子が前記各ＮＭＯＳト
ランジスタＮ１，Ｎ２のゲート端子に接続された第５の
ダイオードＤ５とを設けたことを特徴とするものであ
る。
【０００６】
【作用】本発明の定電圧回路では、上記のように、ＰＭ
ＯＳトランジスタＰ１，Ｐ２，Ｐ３とＮＭＯＳトランジ
スタＮ１，Ｎ２及びダイオードＤ１，Ｄ２，Ｄ３と抵抗
Ｒ，ｘＲから構成されるバンドギャップ基準電圧回路に
おいて、電源投入時に各ＭＯＳトランジスタＰ１，Ｐ
２，Ｐ３，Ｎ１，Ｎ２のゲート端子にダイオードＤ４，
Ｄ５を介して所定の電圧を供給するようにしたので、電
源投入された初期状態から、速やかに安定した出力電圧
Ｖｏが得られるものである。
ＯＳトランジスタＰ１，Ｐ２，Ｐ３とＮＭＯＳトランジ
スタＮ１，Ｎ２及びダイオードＤ１，Ｄ２，Ｄ３と抵抗
Ｒ，ｘＲから構成されるバンドギャップ基準電圧回路に
おいて、電源投入時に各ＭＯＳトランジスタＰ１，Ｐ
２，Ｐ３，Ｎ１，Ｎ２のゲート端子にダイオードＤ４，
Ｄ５を介して所定の電圧を供給するようにしたので、電
源投入された初期状態から、速やかに安定した出力電圧
Ｖｏが得られるものである。
【０００７】
【実施例】図１は本発明の一実施例の回路図である。以
下、その回路構成について説明する。高電位の電源端子
Ｖｄｄには、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３の
各ソース端子が接続されている。各ＰＭＯＳトランジス
タＰ１，Ｐ２，Ｐ３のゲート端子は共通接続されてい
る。第１のＰＭＯＳトランジスタＰ１のドレイン端子
は、第１のＮＭＯＳトランジスタＮ１のドレイン端子に
接続されている。第２のＰＭＯＳトランジスタＰ２のド
レイン端子は、第２のＮＭＯＳトランジスタＮ２のドレ
イン端子に接続されている。各ＮＭＯＳトランジスタＮ
１，Ｎ２のゲート端子は、第１のＰＭＯＳトランジスタ
Ｐ１のドレイン端子に接続されており、各ＰＭＯＳトラ
ンジスタＰ１，Ｐ２，Ｐ３のゲート端子は、第２のＮＭ
ＯＳトランジスタＮ２のドレイン端子に接続されてい
る。第１のＮＭＯＳトランジスタＮ１のソース端子は、
第１のダイオードＤ１のアノード端子に接続されてお
り、第２のＮＭＯＳトランジスタＮ２のソース端子は、
第１の抵抗Ｒを介して第２のダイオードＤ２のアノード
端子に接続されている。第１のダイオードＤ１と第２の
ダイオードＤ２の接合面積比は１：Ｎに設定されてい
る。第１のダイオードＤ１と第２のダイオードＤ２の各
カソード端子は、低電位の電源端子Ｖｓｓに接続されて
いる。第３のＰＭＯＳトランジスタＰ３のドレイン端子
は、第２の抵抗ｘＲを介して、ダイオードＤ３のアノー
ド端子に接続されており、ダイオードＤ３のカソード端
子は低電位の電源端子Ｖｓｓに接続されている。出力端
子には、第３のＰＭＯＳトランジスタＰ３のドレイン端
子と第２の抵抗ｘＲの接続点の電圧Ｖｏが出力電圧とし
て出力される。高電位の電源端子Ｖｄｄと低電位の電源
端子Ｖｓｓの間には、パワーオンリセット回路Ｃが接続
されている。パワーオンリセット回路Ｃの出力ＲＢに
は、第４のダイオードＤ４のカソード端子が接続されて
いる。第４のダイオードＤ４のアノード端子は、各ＰＭ
ＯＳトランジスタＰ１，Ｐ２，Ｐ３のゲート端子に接続
されている。パワーオンリセット回路Ｃの出力には、イ
ンバータ回路Ｈの入力端子が接続されている。インバー
タ回路Ｈの出力端子には、第５のダイオードＤ５のアノ
ード端子が接続されている。第５のダイオードＤ５のカ
ソード端子は、各ＮＭＯＳトランジスタＮ１，Ｎ２のゲ
ート端子に接続されている。
下、その回路構成について説明する。高電位の電源端子
Ｖｄｄには、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３の
各ソース端子が接続されている。各ＰＭＯＳトランジス
タＰ１，Ｐ２，Ｐ３のゲート端子は共通接続されてい
る。第１のＰＭＯＳトランジスタＰ１のドレイン端子
は、第１のＮＭＯＳトランジスタＮ１のドレイン端子に
接続されている。第２のＰＭＯＳトランジスタＰ２のド
レイン端子は、第２のＮＭＯＳトランジスタＮ２のドレ
イン端子に接続されている。各ＮＭＯＳトランジスタＮ
１，Ｎ２のゲート端子は、第１のＰＭＯＳトランジスタ
Ｐ１のドレイン端子に接続されており、各ＰＭＯＳトラ
ンジスタＰ１，Ｐ２，Ｐ３のゲート端子は、第２のＮＭ
ＯＳトランジスタＮ２のドレイン端子に接続されてい
る。第１のＮＭＯＳトランジスタＮ１のソース端子は、
第１のダイオードＤ１のアノード端子に接続されてお
り、第２のＮＭＯＳトランジスタＮ２のソース端子は、
第１の抵抗Ｒを介して第２のダイオードＤ２のアノード
端子に接続されている。第１のダイオードＤ１と第２の
ダイオードＤ２の接合面積比は１：Ｎに設定されてい
る。第１のダイオードＤ１と第２のダイオードＤ２の各
カソード端子は、低電位の電源端子Ｖｓｓに接続されて
いる。第３のＰＭＯＳトランジスタＰ３のドレイン端子
は、第２の抵抗ｘＲを介して、ダイオードＤ３のアノー
ド端子に接続されており、ダイオードＤ３のカソード端
子は低電位の電源端子Ｖｓｓに接続されている。出力端
子には、第３のＰＭＯＳトランジスタＰ３のドレイン端
子と第２の抵抗ｘＲの接続点の電圧Ｖｏが出力電圧とし
て出力される。高電位の電源端子Ｖｄｄと低電位の電源
端子Ｖｓｓの間には、パワーオンリセット回路Ｃが接続
されている。パワーオンリセット回路Ｃの出力ＲＢに
は、第４のダイオードＤ４のカソード端子が接続されて
いる。第４のダイオードＤ４のアノード端子は、各ＰＭ
ＯＳトランジスタＰ１，Ｐ２，Ｐ３のゲート端子に接続
されている。パワーオンリセット回路Ｃの出力には、イ
ンバータ回路Ｈの入力端子が接続されている。インバー
タ回路Ｈの出力端子には、第５のダイオードＤ５のアノ
ード端子が接続されている。第５のダイオードＤ５のカ
ソード端子は、各ＮＭＯＳトランジスタＮ１，Ｎ２のゲ
ート端子に接続されている。
【０００８】図２はパワーオンリセット回路Ｃの構成を
例示している。第４のＰＭＯＳトランジスタＰ４のソー
ス端子は高電位の電源端子Ｖｄｄに接続され、ゲート端
子は抵抗Ｒ１を介して高電位の電源端子Ｖｄｄに接続さ
れ、ソース端子は抵抗Ｒ２を介して低電位の電源端子Ｖ
ｓｓに接続されている。第４のＰＭＯＳトランジスタＰ
４のゲート端子と抵抗Ｒ１の接続点は、ダイオードアレ
イＤａのアノード端子に接続されている。ダイオードア
レイＤａのカソード端子は低電位の電源端子Ｖｓｓに接
続されている。ＰＭＯＳトランジスタＰ４のドレイン端
子は、パワーオンリセット信号ＲＢの出力となってい
る。
例示している。第４のＰＭＯＳトランジスタＰ４のソー
ス端子は高電位の電源端子Ｖｄｄに接続され、ゲート端
子は抵抗Ｒ１を介して高電位の電源端子Ｖｄｄに接続さ
れ、ソース端子は抵抗Ｒ２を介して低電位の電源端子Ｖ
ｓｓに接続されている。第４のＰＭＯＳトランジスタＰ
４のゲート端子と抵抗Ｒ１の接続点は、ダイオードアレ
イＤａのアノード端子に接続されている。ダイオードア
レイＤａのカソード端子は低電位の電源端子Ｖｓｓに接
続されている。ＰＭＯＳトランジスタＰ４のドレイン端
子は、パワーオンリセット信号ＲＢの出力となってい
る。
【０００９】以下、本実施例の動作について説明する。
電源投入時、高電位の電源端子Ｖｄｄの電位がダイオー
ドアレイＤａの電圧降下よりも小さいときには、ダイオ
ードアレイＤａが非導通状態であるので、抵抗Ｒ１によ
る電圧降下は無く、ＰＭＯＳトランジスタＰ４のゲート
端子はソース端子と同一電位であり、ＰＭＯＳトランジ
スタＰ４は非導通状態となる。したがって、抵抗Ｒ２に
は電圧降下は無く、パワーオンリセット信号ＲＢは低電
位の電源端子Ｖｓｓの電位となっている。その後、高電
位の電源端子Ｖｄｄの電位がダイオードアレイＤａの電
圧降下よりも大きくなると、ダイオードアレイＤａが導
通状態となるので、抵抗Ｒ１による電圧降下が生じ、Ｐ
ＭＯＳトランジスタＰ４のゲート端子はソース端子より
も低電位となり、その電位差がＰＭＯＳトランジスタＰ
４のスレショルド電圧を越えると、ＰＭＯＳトランジス
タＰ４は導通状態となる。これにより、抵抗Ｒ２による
電圧降下が生じて、パワーオンリセット信号ＲＢは高電
位の電源端子Ｖｄｄの電位となる。
電源投入時、高電位の電源端子Ｖｄｄの電位がダイオー
ドアレイＤａの電圧降下よりも小さいときには、ダイオ
ードアレイＤａが非導通状態であるので、抵抗Ｒ１によ
る電圧降下は無く、ＰＭＯＳトランジスタＰ４のゲート
端子はソース端子と同一電位であり、ＰＭＯＳトランジ
スタＰ４は非導通状態となる。したがって、抵抗Ｒ２に
は電圧降下は無く、パワーオンリセット信号ＲＢは低電
位の電源端子Ｖｓｓの電位となっている。その後、高電
位の電源端子Ｖｄｄの電位がダイオードアレイＤａの電
圧降下よりも大きくなると、ダイオードアレイＤａが導
通状態となるので、抵抗Ｒ１による電圧降下が生じ、Ｐ
ＭＯＳトランジスタＰ４のゲート端子はソース端子より
も低電位となり、その電位差がＰＭＯＳトランジスタＰ
４のスレショルド電圧を越えると、ＰＭＯＳトランジス
タＰ４は導通状態となる。これにより、抵抗Ｒ２による
電圧降下が生じて、パワーオンリセット信号ＲＢは高電
位の電源端子Ｖｄｄの電位となる。
【００１０】上述のように、電源投入直後には、パワー
オンリセット回路Ｃの出力信号ＲＢはＶｓｓとなり、イ
ンバータ回路Ｈと第５のダイオードＤ５を介してＮＭＯ
ＳトランジスタＮ１，Ｎ２のゲート端子には電圧Ｖｄｄ
が印加され、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３の
ゲート端子には、第４のダイオードＤ４を介して電圧Ｖ
ｓｓが印加され、それぞれのＭＯＳトランジスタのゲー
ト電位が確定する。これにより、バンドギャップ基準電
圧回路は、速やかに起動し、所定の出力電圧Ｖｏが得ら
れる。その後、パワーオンリセット回路Ｃの出力信号Ｒ
ＢはＶｄｄとなり、第４及び第５のダイオードＤ４，Ｄ
５を介してのＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３、
ＮＭＯＳトランジスタＮ１，Ｎ２のゲート端子への電圧
印加は停止されるため、バンドギャップ基準電圧回路へ
の影響は無くなり、定電圧回路として安定な動作が得ら
れる。
オンリセット回路Ｃの出力信号ＲＢはＶｓｓとなり、イ
ンバータ回路Ｈと第５のダイオードＤ５を介してＮＭＯ
ＳトランジスタＮ１，Ｎ２のゲート端子には電圧Ｖｄｄ
が印加され、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３の
ゲート端子には、第４のダイオードＤ４を介して電圧Ｖ
ｓｓが印加され、それぞれのＭＯＳトランジスタのゲー
ト電位が確定する。これにより、バンドギャップ基準電
圧回路は、速やかに起動し、所定の出力電圧Ｖｏが得ら
れる。その後、パワーオンリセット回路Ｃの出力信号Ｒ
ＢはＶｄｄとなり、第４及び第５のダイオードＤ４，Ｄ
５を介してのＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３、
ＮＭＯＳトランジスタＮ１，Ｎ２のゲート端子への電圧
印加は停止されるため、バンドギャップ基準電圧回路へ
の影響は無くなり、定電圧回路として安定な動作が得ら
れる。
【００１１】
【発明の効果】本発明によれば、電源投入時、バンドギ
ャップ基準電圧回路のＭＯＳトランジスタのゲート端子
に電圧を印加し、所定の出力電圧が得られた安定動作後
は、基準電圧回路への影響の無くなるような起動回路を
付加することで、電源投入後、速やかに所定の出力電圧
が得られる定電圧回路を実現できるという効果がある。
ャップ基準電圧回路のＭＯＳトランジスタのゲート端子
に電圧を印加し、所定の出力電圧が得られた安定動作後
は、基準電圧回路への影響の無くなるような起動回路を
付加することで、電源投入後、速やかに所定の出力電圧
が得られる定電圧回路を実現できるという効果がある。
【図１】本発明の一実施例の回路図である。
【図２】本発明の一実施例に用いるパワーオンリセット
回路の回路図である。
回路の回路図である。
【図３】従来例の回路図である。
Ｐ１ ＰＭＯＳトランジスタ Ｐ２ ＰＭＯＳトランジスタ Ｐ３ ＰＭＯＳトランジスタ Ｎ１ ＮＭＯＳトランジスタ Ｎ２ ＮＭＯＳトランジスタ Ｄ１ 第１のダイオード Ｄ２ 第２のダイオード Ｄ３ 第３のダイオード Ｄ４ 第４のダイオード Ｄ５ 第５のダイオード Ｃ パワーオンリセット回路 Ｈ インバータ回路 Ｒ 第１の抵抗 ｘＲ 第２の抵抗
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 雅則 大阪府門真市大字門真1048番地 松下電 工株式会社内 (56)参考文献 特開 平２−12509（ＪＰ，Ａ) 特開 平２−214911（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 3/30
Claims (1)
- 【請求項１】 高電位の電源端子に接続された第１及
び第２のＰＭＯＳトランジスタによる第１のカレントミ
ラー回路と、第１のカレントミラー回路に直列に接続さ
れた第１及び第２のＮＭＯＳトランジスタによる第２の
カレントミラー回路を備え、第１のＮＭＯＳトランジス
タのソース端子が第１のダイオードのアノード・カソー
ド間を介して低電位の電源端子に接続され、第２のＮＭ
ＯＳトランジスタのソース端子が第１の抵抗と第２のダ
イオードのアノード・カソード間を介して低電位の電源
端子に接続されて定電流回路を構成し、第１及び第２の
ＰＭＯＳトランジスタとゲート端子が共通で、前記定電
流回路に比例した電流を流し、ドレイン端子が第２の抵
抗と第３のダイオードのアノード・カソード間を介して
低電位側の電源端子に接続され、第３のＰＭＯＳトラン
ジスタのドレイン端子を出力端子とするバンドギャップ
基準電圧回路において、高電位の電源端子の電圧が上昇
すると共に出力が低電位から高電位へと変化する起動回
路と、起動回路の出力端子にカソード端子が接続され、
アノード端子が前記各ＰＭＯＳトランジスタのゲート端
子に接続された第４のダイオードと、前記起動回路の出
力電位とは高電位と低電位が反転している電位にアノー
ド端子が接続され、カソード端子が前記各ＮＭＯＳトラ
ンジスタのゲート端子に接続された第５のダイオードと
を設けたことを特徴とする定電圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01205892A JP3185035B2 (ja) | 1992-01-27 | 1992-01-27 | 定電圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01205892A JP3185035B2 (ja) | 1992-01-27 | 1992-01-27 | 定電圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05204479A JPH05204479A (ja) | 1993-08-13 |
| JP3185035B2 true JP3185035B2 (ja) | 2001-07-09 |
Family
ID=11795005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01205892A Expired - Fee Related JP3185035B2 (ja) | 1992-01-27 | 1992-01-27 | 定電圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3185035B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3476363B2 (ja) * | 1998-06-05 | 2003-12-10 | 日本電気株式会社 | バンドギャップ型基準電圧発生回路 |
| JP2005128939A (ja) | 2003-10-27 | 2005-05-19 | Fujitsu Ltd | 半導体集積回路 |
| JP2008305150A (ja) * | 2007-06-07 | 2008-12-18 | Nec Electronics Corp | バンドギャップ回路 |
-
1992
- 1992-01-27 JP JP01205892A patent/JP3185035B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05204479A (ja) | 1993-08-13 |
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