JP3185698B2 - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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- G11C—STATIC STORES
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- G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
Description
【０００１】
【発明の属する技術分野】本発明は、基準電圧発生回路
に関し、特に順方向にバイアスされたダイオード接合の
順方向電圧を利用してバンドギャップ電圧の整数倍の電
圧を出力する基準電圧発生回路に関するものである。
に関し、特に順方向にバイアスされたダイオード接合の
順方向電圧を利用してバンドギャップ電圧の整数倍の電
圧を出力する基準電圧発生回路に関するものである。
【０００２】
【従来の技術】通常、３端子レギュレータなどの電源回
路素子では、厳格な温度補償特性を満たすため、順方向
にバイアスされたダイオード接合の順方向電圧を利用し
てバンドギャップ電圧の整数倍の電圧を出力する基準電
圧発生回路、いわゆるバンドギャップ基準電圧発生回路
が用いられる。図８は一般的なバンドギャップ基準電圧
発生回路を示す回路図であり、同図において、１は所定
の正相入力電圧（ＶＩＮ＋）を出力する正相入力電圧発
生部、２は所定の逆相入力電圧（ＶＩＮ−）を出力する
逆相入力電圧発生部である。
路素子では、厳格な温度補償特性を満たすため、順方向
にバイアスされたダイオード接合の順方向電圧を利用し
てバンドギャップ電圧の整数倍の電圧を出力する基準電
圧発生回路、いわゆるバンドギャップ基準電圧発生回路
が用いられる。図８は一般的なバンドギャップ基準電圧
発生回路を示す回路図であり、同図において、１は所定
の正相入力電圧（ＶＩＮ＋）を出力する正相入力電圧発
生部、２は所定の逆相入力電圧（ＶＩＮ−）を出力する
逆相入力電圧発生部である。
【０００３】また、３は正相入力端子および逆相入力端
子にそれぞれ入力された正相入力電圧および逆相入力電
圧に基づいて所定の基準出力電圧ＶＯＵＴを出力するオ
ペアンプ（演算増幅器）ＯＰ１からなる電圧出力部であ
る。Ｒ０は正相入力電圧発生部１および逆相入力電圧発
生部２に対して、常時、電源電圧ＶＤＤを供給する抵抗
である。
子にそれぞれ入力された正相入力電圧および逆相入力電
圧に基づいて所定の基準出力電圧ＶＯＵＴを出力するオ
ペアンプ（演算増幅器）ＯＰ１からなる電圧出力部であ
る。Ｒ０は正相入力電圧発生部１および逆相入力電圧発
生部２に対して、常時、電源電圧ＶＤＤを供給する抵抗
である。
【０００４】正相入力電圧発生部１は、基準出力電圧Ｖ
ＯＵＴと接地電位ＧＮＤとの間に接続されており、基準
出力電圧ＶＯＵＴ側から順に、抵抗Ｒ１、順方向のダイ
オードＤ１，Ｄ２が直列接続され、抵抗Ｒ１とダイオー
ドＤ１のアノードとの接続点から正相入力電圧が出力さ
れる。また逆相入力電圧発生部２は、正相入力電圧発生
部１と並列して、基準出力電圧ＶＯＵＴと接地電位ＧＮ
Ｄとの間に接続されており、基準出力電圧ＶＯＵＴ側か
ら順に、抵抗Ｒ２，Ｒ３、順方向のダイオードＤ３，Ｄ
４が直列接続され、抵抗Ｒ２，Ｒ３の接続点から逆相入
力電圧が出力される。
ＯＵＴと接地電位ＧＮＤとの間に接続されており、基準
出力電圧ＶＯＵＴ側から順に、抵抗Ｒ１、順方向のダイ
オードＤ１，Ｄ２が直列接続され、抵抗Ｒ１とダイオー
ドＤ１のアノードとの接続点から正相入力電圧が出力さ
れる。また逆相入力電圧発生部２は、正相入力電圧発生
部１と並列して、基準出力電圧ＶＯＵＴと接地電位ＧＮ
Ｄとの間に接続されており、基準出力電圧ＶＯＵＴ側か
ら順に、抵抗Ｒ２，Ｒ３、順方向のダイオードＤ３，Ｄ
４が直列接続され、抵抗Ｒ２，Ｒ３の接続点から逆相入
力電圧が出力される。
【０００５】これら正相入力電圧ＶＩＮ＋および逆相入
力電圧ＶＩＮ−はオペアンプＯＰ１の正相入力端子およ
び逆相入力端子にそれぞれ入力され、ダイオードの順方
向電圧ＶＦが有する温度係数（−２ｍＶ／゜Ｃ）と、電
圧ＶＴ＝ｋＴ／ｑ（ｋ：ボルツマン定数，Ｔ＝絶対温
度、ｑ＝電気素量）が有する温度係数（＋０．０８５ｍ
Ｖ／゜Ｃ）とが互いに打ち消され、温度係数がほぼゼロ
のバンドギャップ電圧の整数倍（この場合はダイオード
２個なので２倍分）の基準出力電圧ＶＯＵＴがオペアン
プＯＰ１から出力されるものとなっていた。
力電圧ＶＩＮ−はオペアンプＯＰ１の正相入力端子およ
び逆相入力端子にそれぞれ入力され、ダイオードの順方
向電圧ＶＦが有する温度係数（−２ｍＶ／゜Ｃ）と、電
圧ＶＴ＝ｋＴ／ｑ（ｋ：ボルツマン定数，Ｔ＝絶対温
度、ｑ＝電気素量）が有する温度係数（＋０．０８５ｍ
Ｖ／゜Ｃ）とが互いに打ち消され、温度係数がほぼゼロ
のバンドギャップ電圧の整数倍（この場合はダイオード
２個なので２倍分）の基準出力電圧ＶＯＵＴがオペアン
プＯＰ１から出力されるものとなっていた。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の基準電圧発生回路では、電源電圧ＶＤＤの立
ち上げ時、単に抵抗Ｒ０から正相入力電圧発生部１およ
び逆相入力電圧発生部２に対して電源電圧ＶＤＤを供給
するものとなっているため、電源電圧ＶＤＤの立ち上げ
が緩やかな場合には、電源電圧ＶＤＤが所定値に達する
までの期間において、基準出力電圧ＶＯＵＴが不安定と
なるという問題点があった。図９は従来の基準電圧発生
回路の動作を示す波形図であり、実線は所望の基準出力
電圧、破線は従来の基準出力電圧を示している。
うな従来の基準電圧発生回路では、電源電圧ＶＤＤの立
ち上げ時、単に抵抗Ｒ０から正相入力電圧発生部１およ
び逆相入力電圧発生部２に対して電源電圧ＶＤＤを供給
するものとなっているため、電源電圧ＶＤＤの立ち上げ
が緩やかな場合には、電源電圧ＶＤＤが所定値に達する
までの期間において、基準出力電圧ＶＯＵＴが不安定と
なるという問題点があった。図９は従来の基準電圧発生
回路の動作を示す波形図であり、実線は所望の基準出力
電圧、破線は従来の基準出力電圧を示している。
【０００７】一般に、オペアンプや抵抗などは、その電
気的特性に製造ばらつきを有している。特に、従来の基
準電圧発生回路（図８参照）において、オペアンプＯＰ
１の入力オフセット電圧のばらつき、あるいは正相入力
電圧発生部１および逆相入力電圧発生部２で用いられる
抵抗Ｒ１〜Ｒ３の抵抗値のばらつきが所定方向に偏って
いる場合には、電源電圧ＶＤＤの立ち上げが緩やかなと
き、電源電圧ＶＤＤが所定値に達するまでの期間におい
て、基準出力電圧ＶＯＵＴが電源電圧ＶＤＤに沿って上
昇するという安定した所望の特性（実線）が得られず、
破線に示すように基準出力電圧の発生が電源電圧より遅
れ、不安定となるという問題点があった。本発明はこの
ような課題を解決するためのものであり、電源電圧ＶＤ
Ｄの立ち上げが緩やかな場合でも、安定した基準出力電
圧が得られる基準電圧発生回路を提供することを目的と
している。
気的特性に製造ばらつきを有している。特に、従来の基
準電圧発生回路（図８参照）において、オペアンプＯＰ
１の入力オフセット電圧のばらつき、あるいは正相入力
電圧発生部１および逆相入力電圧発生部２で用いられる
抵抗Ｒ１〜Ｒ３の抵抗値のばらつきが所定方向に偏って
いる場合には、電源電圧ＶＤＤの立ち上げが緩やかなと
き、電源電圧ＶＤＤが所定値に達するまでの期間におい
て、基準出力電圧ＶＯＵＴが電源電圧ＶＤＤに沿って上
昇するという安定した所望の特性（実線）が得られず、
破線に示すように基準出力電圧の発生が電源電圧より遅
れ、不安定となるという問題点があった。本発明はこの
ような課題を解決するためのものであり、電源電圧ＶＤ
Ｄの立ち上げが緩やかな場合でも、安定した基準出力電
圧が得られる基準電圧発生回路を提供することを目的と
している。
【０００８】
【課題を解決するための手段】このような目的を達成す
るために、本発明による基準電圧発生回路は、基準出力
電圧と接地電位の間に設けられ、順方向バイアスにて直
列接続されたｎ個（ｎは２以上の整数）ダイオード接合
を有し所定の正相入力電圧を出力する正相入力電圧発生
部と、基準出力電圧と接地電位の間に設けられ、順方向
バイアスにて直列接続されたｎ個のダイオード接合を有
し所定の逆相入力電圧を出力する逆相入力電圧発生部
と、電源電圧と接地電位との間に設けられ、正相入力端
子および逆相入力端子にそれぞれ正相入力電圧および逆
相入力電圧が入力される演算増幅器を有し、この出力に
基づいて所望の基準出力電圧を出力する電圧出力部と、
基準出力電圧が所定値を下回る場合には、基準出力電圧
を電源電圧にプルアップするとともに、逆相入力電圧を
正相入力電圧より高い電位に制御する低電圧制御部とを
備えるものである。したがって、電源電圧立ち上がり時
において基準出力電圧が所定値を下回る場合には、低電
圧制御部にて、基準出力電圧が電源電圧にプルアップさ
れるとともに、逆相入力電圧が正相入力電圧より高い電
位に保持され、電源電圧とほぼ等しい電位の基準出力電
圧が出力される。
るために、本発明による基準電圧発生回路は、基準出力
電圧と接地電位の間に設けられ、順方向バイアスにて直
列接続されたｎ個（ｎは２以上の整数）ダイオード接合
を有し所定の正相入力電圧を出力する正相入力電圧発生
部と、基準出力電圧と接地電位の間に設けられ、順方向
バイアスにて直列接続されたｎ個のダイオード接合を有
し所定の逆相入力電圧を出力する逆相入力電圧発生部
と、電源電圧と接地電位との間に設けられ、正相入力端
子および逆相入力端子にそれぞれ正相入力電圧および逆
相入力電圧が入力される演算増幅器を有し、この出力に
基づいて所望の基準出力電圧を出力する電圧出力部と、
基準出力電圧が所定値を下回る場合には、基準出力電圧
を電源電圧にプルアップするとともに、逆相入力電圧を
正相入力電圧より高い電位に制御する低電圧制御部とを
備えるものである。したがって、電源電圧立ち上がり時
において基準出力電圧が所定値を下回る場合には、低電
圧制御部にて、基準出力電圧が電源電圧にプルアップさ
れるとともに、逆相入力電圧が正相入力電圧より高い電
位に保持され、電源電圧とほぼ等しい電位の基準出力電
圧が出力される。
【０００９】また、電圧出力部は、電源電圧と基準出力
電圧との間に設けられ、演算増幅器の出力に応じて動作
する第１のＭＯＳトランジスタを有するものである。し
たがって、演算増幅器の出力に応じて第１のＭＯＳトラ
ンジスタが動作し、電源電圧から第１のＭＯＳトランジ
スタを介して所望の基準出力電圧が出力される。また、
電圧出力部は、演算増幅器の出力を所望の基準出力電圧
として直接出力するものである。したがって、演算増幅
器から所望の基準出力電圧が直接出力される。
電圧との間に設けられ、演算増幅器の出力に応じて動作
する第１のＭＯＳトランジスタを有するものである。し
たがって、演算増幅器の出力に応じて第１のＭＯＳトラ
ンジスタが動作し、電源電圧から第１のＭＯＳトランジ
スタを介して所望の基準出力電圧が出力される。また、
電圧出力部は、演算増幅器の出力を所望の基準出力電圧
として直接出力するものである。したがって、演算増幅
器から所望の基準出力電圧が直接出力される。
【００１０】また、低電圧制御部は、電源電圧と基準出
力電圧との間に設けられ、基準出力電圧が所定値を下回
る場合に動作して基準出力電圧を電源電圧にプルアップ
する第２のＭＯＳトランジスタと、基準出力電圧と逆相
入力電圧発生部との間に設けられ、基準出力電圧が所定
値を下回る場合に動作して逆相入力電圧を正相入力電圧
より高い電位に保持する第３のＭＯＳトランジスタとを
有するものである。したがって、基準出力電圧が所定値
を下回る場合には、第２のＭＯＳトランジスタにより基
準出力電圧が電源電圧にプルアップされるとともに、第
３のＭＯＳトランジスタにより逆相入力電圧が正相入力
電圧より高い電位に保持される。
力電圧との間に設けられ、基準出力電圧が所定値を下回
る場合に動作して基準出力電圧を電源電圧にプルアップ
する第２のＭＯＳトランジスタと、基準出力電圧と逆相
入力電圧発生部との間に設けられ、基準出力電圧が所定
値を下回る場合に動作して逆相入力電圧を正相入力電圧
より高い電位に保持する第３のＭＯＳトランジスタとを
有するものである。したがって、基準出力電圧が所定値
を下回る場合には、第２のＭＯＳトランジスタにより基
準出力電圧が電源電圧にプルアップされるとともに、第
３のＭＯＳトランジスタにより逆相入力電圧が正相入力
電圧より高い電位に保持される。
【００１１】また、低電圧制御部は、電源電圧と基準出
力電圧との間に設けられ、基準出力電圧が所定値を下回
る場合に動作して基準出力電圧を電源電圧にプルアップ
する第２のＭＯＳトランジスタと、電源電圧と逆相入力
電圧発生部との間に設けられ、基準出力電圧が所定値を
下回る場合に動作して逆相入力電圧を正相入力電圧より
高い電位に保持する第３のＭＯＳトランジスタとを有す
るものである。したがって、基準出力電圧が所定値を下
回る場合には、第２のＭＯＳトランジスタにより基準出
力電圧が電源電圧にプルアップされるとともに、第３の
ＭＯＳトランジスタにより逆相入力電圧が正相入力電圧
より高い電位に保持される。
力電圧との間に設けられ、基準出力電圧が所定値を下回
る場合に動作して基準出力電圧を電源電圧にプルアップ
する第２のＭＯＳトランジスタと、電源電圧と逆相入力
電圧発生部との間に設けられ、基準出力電圧が所定値を
下回る場合に動作して逆相入力電圧を正相入力電圧より
高い電位に保持する第３のＭＯＳトランジスタとを有す
るものである。したがって、基準出力電圧が所定値を下
回る場合には、第２のＭＯＳトランジスタにより基準出
力電圧が電源電圧にプルアップされるとともに、第３の
ＭＯＳトランジスタにより逆相入力電圧が正相入力電圧
より高い電位に保持される。
【００１２】また、低電圧制御部は、電源電圧と基準出
力電圧との間に設けられ、基準出力電圧が所定値を下回
る場合に動作して基準出力電圧を電源電圧にプルアップ
する第２のＭＯＳトランジスタと、接地電位と正相入力
電圧発生部との間に設けられ、基準出力電圧が所定値を
下回る場合に動作して正相入力電圧を逆相入力電圧より
低い電位に保持する第４のＭＯＳトランジスタとを有す
るものである。したがって、基準出力電圧が所定値を下
回る場合には、第２のＭＯＳトランジスタにより基準出
力電圧が電源電圧にプルアップされるとともに、第４の
ＭＯＳトランジスタにより正相入力電圧が逆相入力電圧
より低い電位に保持される。
力電圧との間に設けられ、基準出力電圧が所定値を下回
る場合に動作して基準出力電圧を電源電圧にプルアップ
する第２のＭＯＳトランジスタと、接地電位と正相入力
電圧発生部との間に設けられ、基準出力電圧が所定値を
下回る場合に動作して正相入力電圧を逆相入力電圧より
低い電位に保持する第４のＭＯＳトランジスタとを有す
るものである。したがって、基準出力電圧が所定値を下
回る場合には、第２のＭＯＳトランジスタにより基準出
力電圧が電源電圧にプルアップされるとともに、第４の
ＭＯＳトランジスタにより正相入力電圧が逆相入力電圧
より低い電位に保持される。
【００１３】また、以上の基準電圧発生回路を、接地電
圧に対して正負反転させ基準電圧を発生させるようにし
たものである。
圧に対して正負反転させ基準電圧を発生させるようにし
たものである。
【００１４】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は本発明の第１の実施の形態である
基準電圧発生回路を示す回路図であり、同図において、
前述の説明（図８参照）と同じまたは同等部分には同一
符号を付してある。図１おいて、（ａ）は基準電圧発生
回路の全体、（ｂ）は電圧監視回路を示しており、１は
所定の正相入力電圧ＶＩＮ＋を出力する正相入力電圧発
生部、２は所定の逆相入力電圧ＶＩＮ−を出力する逆相
入力電圧発生部、３は正相入力端子および逆相入力端子
にそれぞれ入力された正相入力電圧および逆相入力電圧
に基づいて所定の基準出力電圧ＶＯＵＴを出力するオペ
アンプ（演算増幅器）ＯＰ１を有する電圧出力部であ
る。
して説明する。図１は本発明の第１の実施の形態である
基準電圧発生回路を示す回路図であり、同図において、
前述の説明（図８参照）と同じまたは同等部分には同一
符号を付してある。図１おいて、（ａ）は基準電圧発生
回路の全体、（ｂ）は電圧監視回路を示しており、１は
所定の正相入力電圧ＶＩＮ＋を出力する正相入力電圧発
生部、２は所定の逆相入力電圧ＶＩＮ−を出力する逆相
入力電圧発生部、３は正相入力端子および逆相入力端子
にそれぞれ入力された正相入力電圧および逆相入力電圧
に基づいて所定の基準出力電圧ＶＯＵＴを出力するオペ
アンプ（演算増幅器）ＯＰ１を有する電圧出力部であ
る。
【００１５】正相入力電圧発生部１は、基準出力電圧Ｖ
ＯＵＴと接地電位ＧＮＤとの間に接続されており、基準
出力電圧ＶＯＵＴ側から順に、抵抗Ｒ２，Ｒ３、順方向
のダイオードＤ３，Ｄ４が直列接続され、抵抗Ｒ２，Ｒ
３の接続点から正相入力電圧が出力される。また逆相入
力電圧発生部２は、正相入力電圧発生部１と並列して、
基準出力電圧ＶＯＵＴと接地電位ＧＮＤとの間に接続さ
れており、基準出力電圧ＶＯＵＴ側から順に、抵抗Ｒ
１、順方向のダイオードＤ１，Ｄ２が直列接続され、抵
抗Ｒ１とダイオードＤ１のアノードとの接続点から逆相
入力電圧が出力される。
ＯＵＴと接地電位ＧＮＤとの間に接続されており、基準
出力電圧ＶＯＵＴ側から順に、抵抗Ｒ２，Ｒ３、順方向
のダイオードＤ３，Ｄ４が直列接続され、抵抗Ｒ２，Ｒ
３の接続点から正相入力電圧が出力される。また逆相入
力電圧発生部２は、正相入力電圧発生部１と並列して、
基準出力電圧ＶＯＵＴと接地電位ＧＮＤとの間に接続さ
れており、基準出力電圧ＶＯＵＴ側から順に、抵抗Ｒ
１、順方向のダイオードＤ１，Ｄ２が直列接続され、抵
抗Ｒ１とダイオードＤ１のアノードとの接続点から逆相
入力電圧が出力される。
【００１６】この場合、電圧出力部３には、電源電圧Ｖ
ＤＤと基準出力電圧ＶＯＵＴとの間に、オペアンプＯＰ
１の出力に応じて動作するＰチャンネルＭＯＳトランジ
スタＴｒ１（第１のＭＯＳトランジスタ）が設けられて
いる。４は基準出力電圧ＶＯＵＴを常時監視し、基準出
力電圧ＶＯＵＴが所定値を下回る場合には、正相入力電
圧発生部１および逆相入力電圧発生部２に対して電源電
圧ＶＤＤを供給するとともに、逆相入力電圧ＶＩＮ−が
正相入力電圧ＶＩＮ＋を上回るように制御する低電圧制
御部である。
ＤＤと基準出力電圧ＶＯＵＴとの間に、オペアンプＯＰ
１の出力に応じて動作するＰチャンネルＭＯＳトランジ
スタＴｒ１（第１のＭＯＳトランジスタ）が設けられて
いる。４は基準出力電圧ＶＯＵＴを常時監視し、基準出
力電圧ＶＯＵＴが所定値を下回る場合には、正相入力電
圧発生部１および逆相入力電圧発生部２に対して電源電
圧ＶＤＤを供給するとともに、逆相入力電圧ＶＩＮ−が
正相入力電圧ＶＩＮ＋を上回るように制御する低電圧制
御部である。
【００１７】この場合、低電圧制御部４は、基準出力電
圧ＶＯＵＴの電圧を常時監視し、所定値を下回る場合に
は検出出力ＤＥＴ０を出力する電圧監視回路と、電源電
圧ＶＤＤと基準出力電圧ＶＯＵＴとの間に接続され、検
出出力ＤＥＴ０に応じてオンするＰチャンネルＭＯＳト
ランジスタＴｒ２（第２のＭＯＳトランジスタ）と、基
準出力電圧ＶＯＵＴと逆相入力電圧発生部２の出力端す
なわちオペアンプＯＰ１の逆相入力端子との間に接続さ
れ、検出出力ＤＥＴ０に応じてオンするＰチャンネルＭ
ＯＳトランジスタＴｒ３（第３のＭＯＳトランジスタ）
と電流制限用の抵抗Ｒ５との直列接続から構成されてい
る。
圧ＶＯＵＴの電圧を常時監視し、所定値を下回る場合に
は検出出力ＤＥＴ０を出力する電圧監視回路と、電源電
圧ＶＤＤと基準出力電圧ＶＯＵＴとの間に接続され、検
出出力ＤＥＴ０に応じてオンするＰチャンネルＭＯＳト
ランジスタＴｒ２（第２のＭＯＳトランジスタ）と、基
準出力電圧ＶＯＵＴと逆相入力電圧発生部２の出力端す
なわちオペアンプＯＰ１の逆相入力端子との間に接続さ
れ、検出出力ＤＥＴ０に応じてオンするＰチャンネルＭ
ＯＳトランジスタＴｒ３（第３のＭＯＳトランジスタ）
と電流制限用の抵抗Ｒ５との直列接続から構成されてい
る。
【００１８】図１（ｂ）に示す電圧監視回路５におい
て、Ｒ５１，５２は監視する基準出力電圧ＶＯＵＴを分
圧する抵抗、Ｔｒ５１は抵抗Ｒ５１，５２の分圧出力に
基づいて動作するＮチャンネルＭＯＳトランジスタ、Ｒ
５３はトランジスタＴｒ５１の出力ＤＥＴ１を電源電圧
ＶＤＤにプルアップする抵抗、Ｔｒ５２はトランジスタ
Ｔｒ５１の出力ＤＥＴ１に基づいて動作するＰチャンネ
ルＭＯＳトランジスタ、Ｒ５４はトランジスタＴｒ５２
の出力を接地電位にプルダウンする抵抗である。
て、Ｒ５１，５２は監視する基準出力電圧ＶＯＵＴを分
圧する抵抗、Ｔｒ５１は抵抗Ｒ５１，５２の分圧出力に
基づいて動作するＮチャンネルＭＯＳトランジスタ、Ｒ
５３はトランジスタＴｒ５１の出力ＤＥＴ１を電源電圧
ＶＤＤにプルアップする抵抗、Ｔｒ５２はトランジスタ
Ｔｒ５１の出力ＤＥＴ１に基づいて動作するＰチャンネ
ルＭＯＳトランジスタ、Ｒ５４はトランジスタＴｒ５２
の出力を接地電位にプルダウンする抵抗である。
【００１９】したがって、電圧監視回路５で監視する基
準出力電圧の所定値は、抵抗Ｒ５１，５２とトランジス
タＴｒ５１の動作ゲート電圧により決定される。またこ
の所定値として、通常動作時に出力される所望の基準出
力電圧値以下であって、正相入力電圧発生部１，逆相入
力電圧発生部２および電圧出力部３が正常動作可能とな
る電圧が設定される。
準出力電圧の所定値は、抵抗Ｒ５１，５２とトランジス
タＴｒ５１の動作ゲート電圧により決定される。またこ
の所定値として、通常動作時に出力される所望の基準出
力電圧値以下であって、正相入力電圧発生部１，逆相入
力電圧発生部２および電圧出力部３が正常動作可能とな
る電圧が設定される。
【００２０】次に、図２を参照して、本発明の第１の実
施の形態の動作を説明する。図２は本発明の第１の実施
の形態による基準出力電圧回路の動作を示す波形図であ
り、（ａ）は正相入力電圧ＶＩＮ＋、逆相入力電圧ＶＩ
Ｎ−および基準出力電圧ＶＯＵＴを示し、（ｂ）は電圧
監視回路５の検出出力ＤＥＴ０，ＤＥＴ１を示してい
る。この場合、いずれも２．４Ｖを基準出力電圧ＶＯＵ
Ｔの正常値とし、電源電圧ＶＤＤが１ｍｓ当たり１Ｖで
上昇する場合を例に説明する。
施の形態の動作を説明する。図２は本発明の第１の実施
の形態による基準出力電圧回路の動作を示す波形図であ
り、（ａ）は正相入力電圧ＶＩＮ＋、逆相入力電圧ＶＩ
Ｎ−および基準出力電圧ＶＯＵＴを示し、（ｂ）は電圧
監視回路５の検出出力ＤＥＴ０，ＤＥＴ１を示してい
る。この場合、いずれも２．４Ｖを基準出力電圧ＶＯＵ
Ｔの正常値とし、電源電圧ＶＤＤが１ｍｓ当たり１Ｖで
上昇する場合を例に説明する。
【００２１】時刻Ｔ０から電源電圧ＶＤＤの供給が開始
された直後では、電源電圧ＶＤＤが十分上昇しておら
ず、ダイオードＤ１，Ｄ２およびＤ３，Ｄ４の順方向電
圧以下では、正相入力電圧発生部１および逆相入力電圧
発生部２が動作しない。また、電圧監視回路５のトラン
ジスタＴｒ５１のゲートには、トランジスタＴｒ５１が
オンするのに十分な電圧が供給されず、トランジスタＴ
ｒ５１はオフのままとなる。
された直後では、電源電圧ＶＤＤが十分上昇しておら
ず、ダイオードＤ１，Ｄ２およびＤ３，Ｄ４の順方向電
圧以下では、正相入力電圧発生部１および逆相入力電圧
発生部２が動作しない。また、電圧監視回路５のトラン
ジスタＴｒ５１のゲートには、トランジスタＴｒ５１が
オンするのに十分な電圧が供給されず、トランジスタＴ
ｒ５１はオフのままとなる。
【００２２】これにより、検出出力ＤＥＴ１は抵抗Ｒ５
３により電源電圧ＶＤＤとほぼ同じ電位となり、トラン
ジスタＴｒ５２もオフのままとなることから、検出出力
ＤＥＴ０は抵抗Ｒ５４により接地電位ＧＮＤと同じ電位
となる。一方、トランジスタＴｒ２は、この接地電位Ｇ
ＮＤと同じ電位の検出出力ＤＥＴ０に応じてオンし、基
準出力電圧ＶＯＵＴを電源電圧ＶＤＤにプルアップする
が、トランジスタＴｒ２のゲート−ソース間電圧が十分
に印可されていないために、完全にオンすることができ
ない。したがって、基準出力電圧ＶＯＵＴとして、電源
電圧ＶＤＤと接地電位ＧＮＤとのほぼ中間電位が出力さ
れる。
３により電源電圧ＶＤＤとほぼ同じ電位となり、トラン
ジスタＴｒ５２もオフのままとなることから、検出出力
ＤＥＴ０は抵抗Ｒ５４により接地電位ＧＮＤと同じ電位
となる。一方、トランジスタＴｒ２は、この接地電位Ｇ
ＮＤと同じ電位の検出出力ＤＥＴ０に応じてオンし、基
準出力電圧ＶＯＵＴを電源電圧ＶＤＤにプルアップする
が、トランジスタＴｒ２のゲート−ソース間電圧が十分
に印可されていないために、完全にオンすることができ
ない。したがって、基準出力電圧ＶＯＵＴとして、電源
電圧ＶＤＤと接地電位ＧＮＤとのほぼ中間電位が出力さ
れる。
【００２３】その後、時刻Ｔ１において、電源電圧ＶＤ
ＤがダイオードＤ１，Ｄ２およびＤ３，Ｄ４の順方向電
圧以上に上昇して、ダイオードＤ１〜Ｄ４が徐々にオン
し、正相入力電圧発生部１および逆相入力電圧発生部２
が動作可能となる。ここで、基準出力電圧ＶＯＵＴが十
分上昇しておらず、電圧監視回路５のトランジスタＴｒ
５１，Ｔｒ５２がオフのままであることから、検出出力
ＤＥＴ０が接地電位ＧＮＤと同じ電位のままとなり、ト
ランジスタＴｒ２，Ｔｒ３がオン状態に維持される。
ＤがダイオードＤ１，Ｄ２およびＤ３，Ｄ４の順方向電
圧以上に上昇して、ダイオードＤ１〜Ｄ４が徐々にオン
し、正相入力電圧発生部１および逆相入力電圧発生部２
が動作可能となる。ここで、基準出力電圧ＶＯＵＴが十
分上昇しておらず、電圧監視回路５のトランジスタＴｒ
５１，Ｔｒ５２がオフのままであることから、検出出力
ＤＥＴ０が接地電位ＧＮＤと同じ電位のままとなり、ト
ランジスタＴｒ２，Ｔｒ３がオン状態に維持される。
【００２４】これにより、逆相入力電圧発生部２からの
逆相入力電圧ＶＩＮ−が、トランジスタＴｒ３および抵
抗Ｒ５を介して基準出力電圧ＶＯＵＴにプルアップさ
れ、オペアンプＯＰ１に入力される逆相入力電圧ＶＩＮ
−が、正相入力電圧ＶＩＮ＋より高い電位に保持され
る。したがって、オペアンプＯＰ１からの出力が接地電
位ＧＮＤとなり、トランジスタＴｒ１がオンし、基準出
力電圧ＶＯＵＴは電源電圧ＶＤＤとほぼ等しい値で上昇
する。
逆相入力電圧ＶＩＮ−が、トランジスタＴｒ３および抵
抗Ｒ５を介して基準出力電圧ＶＯＵＴにプルアップさ
れ、オペアンプＯＰ１に入力される逆相入力電圧ＶＩＮ
−が、正相入力電圧ＶＩＮ＋より高い電位に保持され
る。したがって、オペアンプＯＰ１からの出力が接地電
位ＧＮＤとなり、トランジスタＴｒ１がオンし、基準出
力電圧ＶＯＵＴは電源電圧ＶＤＤとほぼ等しい値で上昇
する。
【００２５】その後、時刻Ｔ２において、基準出力電圧
ＶＯＵＴが十分上昇して、電圧監視回路５のトランジス
タＴｒ５１，Ｔｒ５２がオンして、検出出力ＤＥＴ０が
電源電圧ＶＤＤと同じ電位となり、トランジスタＴｒ
２，Ｔｒ３がオフとなる。これに応じて、トランジスタ
Ｔｒ２による基準出力電圧ＶＯＵＴのプルアップ、およ
びトランジスタＴｒ３による逆相入力電圧ＶＩＮ−のプ
ルアップが停止されるが、基準出力電圧ＶＯＵＴが所望
値に達していないことから、正相入力電圧発生部１およ
ぴ逆相入力電圧発生部２の動作により、逆相入力電圧Ｖ
ＩＮ−が、正相入力電圧ＶＩＮ＋より高い電位に保持さ
れる。
ＶＯＵＴが十分上昇して、電圧監視回路５のトランジス
タＴｒ５１，Ｔｒ５２がオンして、検出出力ＤＥＴ０が
電源電圧ＶＤＤと同じ電位となり、トランジスタＴｒ
２，Ｔｒ３がオフとなる。これに応じて、トランジスタ
Ｔｒ２による基準出力電圧ＶＯＵＴのプルアップ、およ
びトランジスタＴｒ３による逆相入力電圧ＶＩＮ−のプ
ルアップが停止されるが、基準出力電圧ＶＯＵＴが所望
値に達していないことから、正相入力電圧発生部１およ
ぴ逆相入力電圧発生部２の動作により、逆相入力電圧Ｖ
ＩＮ−が、正相入力電圧ＶＩＮ＋より高い電位に保持さ
れる。
【００２６】したがって、オペアンプＯＰ１からの出力
が接地電位ＧＮＤとなり、トランジスタＴｒ１のオン状
態が維持され、基準出力電圧ＶＯＵＴは電源電圧ＶＤＤ
とほぼ等しい値で上昇する。その後、時刻Ｔ３におい
て、基準出力電圧ＶＯＵＴが所望値（ここでは２．４
Ｖ）まで上昇して、正相入力電圧発生部１およぴ逆相入
力電圧発生部２から出力される正相入力電圧ＶＩＮ＋お
よぴ逆相入力電圧ＶＩＮ−が等しくなり、オペアンプＯ
Ｐ１の出力が所定電圧値に保持され、基準出力電圧ＶＯ
ＵＴが所望値に維持されるものとなる。
が接地電位ＧＮＤとなり、トランジスタＴｒ１のオン状
態が維持され、基準出力電圧ＶＯＵＴは電源電圧ＶＤＤ
とほぼ等しい値で上昇する。その後、時刻Ｔ３におい
て、基準出力電圧ＶＯＵＴが所望値（ここでは２．４
Ｖ）まで上昇して、正相入力電圧発生部１およぴ逆相入
力電圧発生部２から出力される正相入力電圧ＶＩＮ＋お
よぴ逆相入力電圧ＶＩＮ−が等しくなり、オペアンプＯ
Ｐ１の出力が所定電圧値に保持され、基準出力電圧ＶＯ
ＵＴが所望値に維持されるものとなる。
【００２７】このように、低電圧制御部４を設けて、基
準出力電圧ＶＯＵＴを常時監視し、基準出力電圧ＶＯＵ
Ｔが所定値を下回る場合には、正相入力電圧発生部１お
よび逆相入力電圧発生部２に対して電源電圧ＶＤＤを供
給するとともに、逆相入力電圧ＶＩＮ−が正相入力電圧
ＶＩＮ＋を上回るようにしたので、従来（図８参照）の
ように、電源電圧ＶＤＤの立ち上げ時、単に抵抗Ｒ０か
ら正相入力電圧発生部１および逆相入力電圧発生部２に
対して電源電圧ＶＤＤを供給するものと比較して、電源
電圧ＶＤＤの立ち上げが緩やかな場合でも、基準出力電
圧ＶＯＵＴが所望値に達するまで、電源電圧ＶＤＤとほ
ぼ同じ電位で上昇する安定した出力が得られる。
準出力電圧ＶＯＵＴを常時監視し、基準出力電圧ＶＯＵ
Ｔが所定値を下回る場合には、正相入力電圧発生部１お
よび逆相入力電圧発生部２に対して電源電圧ＶＤＤを供
給するとともに、逆相入力電圧ＶＩＮ−が正相入力電圧
ＶＩＮ＋を上回るようにしたので、従来（図８参照）の
ように、電源電圧ＶＤＤの立ち上げ時、単に抵抗Ｒ０か
ら正相入力電圧発生部１および逆相入力電圧発生部２に
対して電源電圧ＶＤＤを供給するものと比較して、電源
電圧ＶＤＤの立ち上げが緩やかな場合でも、基準出力電
圧ＶＯＵＴが所望値に達するまで、電源電圧ＶＤＤとほ
ぼ同じ電位で上昇する安定した出力が得られる。
【００２８】また、電圧出力部３において、電源電圧Ｖ
ＤＤと基準出力電圧ＶＯＵＴとの間にトランジスタＴｒ
１を設けて、オペアンプＯＰ１からの僅かな電流でトラ
ンジスタＴｒ１を駆動して基準出力電圧ＶＯＵＴを出力
するようにしたので、オペアンプＯＰ１の出力段にて消
費される電流を節約することができる。なお、この電圧
出力部の構成は、図３に示すように、オペアンプＯＰ１
の出力をそのまま基準出力電圧ＶＯＵＴとして用いても
良く、少ない回路構成部品で実現することができる。こ
の場合、トランジスタＴｒ１がないことからオペアンプ
ＯＰ１の出力を反転させる必要があり、正相入力電圧発
生部１および逆相入力電圧発生部２の回路構成が、前述
（図１参照）と比べて相互に入れ替っわている。
ＤＤと基準出力電圧ＶＯＵＴとの間にトランジスタＴｒ
１を設けて、オペアンプＯＰ１からの僅かな電流でトラ
ンジスタＴｒ１を駆動して基準出力電圧ＶＯＵＴを出力
するようにしたので、オペアンプＯＰ１の出力段にて消
費される電流を節約することができる。なお、この電圧
出力部の構成は、図３に示すように、オペアンプＯＰ１
の出力をそのまま基準出力電圧ＶＯＵＴとして用いても
良く、少ない回路構成部品で実現することができる。こ
の場合、トランジスタＴｒ１がないことからオペアンプ
ＯＰ１の出力を反転させる必要があり、正相入力電圧発
生部１および逆相入力電圧発生部２の回路構成が、前述
（図１参照）と比べて相互に入れ替っわている。
【００２９】また、低電圧制御部４において、基準出力
電圧ＶＯＵＴと逆相入力電圧発生部２の出力端すなわち
オペアンプＯＰ１の逆相入力端子との間に、トランジス
タＴｒ３および抵抗Ｒ５の直列接続回路を設けて、基準
出力電圧ＶＯＵＴが所定電圧値を下回る場合には、逆相
入力電圧ＶＩＮ−を基準出力電圧ＶＯＵＴにプルアップ
るようにしたので、そのプルアップ電流がトランジスタ
Ｔｒ２，Ｔｒ３および抵抗Ｒ５を介して流れるものとな
り、プルアップ電流を節約することができる。なお、ト
ランジスタＴｒ３および抵抗Ｒ５の直列接続回路は、図
４に示すように、電源電圧ＶＤＤと逆相入力電圧発生部
２の出力端との間に設けても良く、正相入力電圧ＶＩＮ
＋に比較して逆相入力電圧ＶＩＮ−をより高く保持で
き、より安定した制御が可能となる。
電圧ＶＯＵＴと逆相入力電圧発生部２の出力端すなわち
オペアンプＯＰ１の逆相入力端子との間に、トランジス
タＴｒ３および抵抗Ｒ５の直列接続回路を設けて、基準
出力電圧ＶＯＵＴが所定電圧値を下回る場合には、逆相
入力電圧ＶＩＮ−を基準出力電圧ＶＯＵＴにプルアップ
るようにしたので、そのプルアップ電流がトランジスタ
Ｔｒ２，Ｔｒ３および抵抗Ｒ５を介して流れるものとな
り、プルアップ電流を節約することができる。なお、ト
ランジスタＴｒ３および抵抗Ｒ５の直列接続回路は、図
４に示すように、電源電圧ＶＤＤと逆相入力電圧発生部
２の出力端との間に設けても良く、正相入力電圧ＶＩＮ
＋に比較して逆相入力電圧ＶＩＮ−をより高く保持で
き、より安定した制御が可能となる。
【００３０】次に、図５を参照して、本発明の第２の実
施の形態について説明する。図５は、本発明の第２の実
施の形態による基準電圧発生回路を示す回路図であり、
同図において、前述の説明（図１参照）と同じまたは同
等部分には同一符号を付してある。図５おいて、（ａ）
は基準電圧発生回路の全体、（ｂ）は電圧監視回路を示
しており、第１の実施の形態とは、低電圧制御部４の構
成が異なる。
施の形態について説明する。図５は、本発明の第２の実
施の形態による基準電圧発生回路を示す回路図であり、
同図において、前述の説明（図１参照）と同じまたは同
等部分には同一符号を付してある。図５おいて、（ａ）
は基準電圧発生回路の全体、（ｂ）は電圧監視回路を示
しており、第１の実施の形態とは、低電圧制御部４の構
成が異なる。
【００３１】すなわち、第１の実施の形態（図１参照）
では、逆相入力電圧ＶＩＮ−を正相入力電圧ＶＩＮ＋よ
り上回る電位に保持する手段として、基準出力電圧ＶＯ
ＵＴと逆相入力電圧発生部２の出力端すなわちオペアン
プＯＰ１の逆相入力端子との間に、トランジスタＴｒ３
および抵抗Ｒ５の直列接続回路を設けた場合について説
明した。図５に示す第２の実施の形態では、正相入力電
圧発生部２の出力端すなわちオペアンプＯＰ１の正相入
力端子と接地電位ＧＮＤとの間に、トランジスタＴｒ４
（第４のＭＯＳトランジスタ）および電流制限用の抵抗
Ｒ６の直列接続回路を設けて、逆相入力電圧ＶＩＮ−を
正相入力電圧ＶＩＮ＋より上回る電位に保持するように
したものである。
では、逆相入力電圧ＶＩＮ−を正相入力電圧ＶＩＮ＋よ
り上回る電位に保持する手段として、基準出力電圧ＶＯ
ＵＴと逆相入力電圧発生部２の出力端すなわちオペアン
プＯＰ１の逆相入力端子との間に、トランジスタＴｒ３
および抵抗Ｒ５の直列接続回路を設けた場合について説
明した。図５に示す第２の実施の形態では、正相入力電
圧発生部２の出力端すなわちオペアンプＯＰ１の正相入
力端子と接地電位ＧＮＤとの間に、トランジスタＴｒ４
（第４のＭＯＳトランジスタ）および電流制限用の抵抗
Ｒ６の直列接続回路を設けて、逆相入力電圧ＶＩＮ−を
正相入力電圧ＶＩＮ＋より上回る電位に保持するように
したものである。
【００３２】したがって、この場合にはトランジスタＴ
ｒ４としてＮチャンネルのＭＯＳトランジスタが用いら
れる。また、電圧監視回路５からは、トランジスタＴｒ
４を駆動するための検出出力ＤＥＴ１が、トランジスタ
Ｔｒ５１と抵抗Ｒ５３との接続点から供給されている。
なお、この場合の動作については、前述の説明とほぼ同
様であり、ここでの説明は省略するが、前述と同等の作
用効果が得られることは明白である。
ｒ４としてＮチャンネルのＭＯＳトランジスタが用いら
れる。また、電圧監視回路５からは、トランジスタＴｒ
４を駆動するための検出出力ＤＥＴ１が、トランジスタ
Ｔｒ５１と抵抗Ｒ５３との接続点から供給されている。
なお、この場合の動作については、前述の説明とほぼ同
様であり、ここでの説明は省略するが、前述と同等の作
用効果が得られることは明白である。
【００３３】また、以上の説明において、正相入力電圧
発生部１および逆相入力電圧発生部２では、それぞれダ
イオードＤ１，Ｄ２およびＤ３，Ｄ４を、順方向に２つ
直列接続した場合を例に説明したが、これに限定される
ものではなく、３つ以上のダイオードを用いた場合でも
本発明を適用することができ、前述と同様の作用効果が
得られる。さらに、以上の説明において、ダイオード接
合（ｐｎ接合）を有する素子として、ダイオードを例に
説明したが、これに限定されるものではなく、等価的に
ダイオード接合（ｐｎ接合）を有する素子、例えばトラ
ンジスタなどの素子であってもよい。
発生部１および逆相入力電圧発生部２では、それぞれダ
イオードＤ１，Ｄ２およびＤ３，Ｄ４を、順方向に２つ
直列接続した場合を例に説明したが、これに限定される
ものではなく、３つ以上のダイオードを用いた場合でも
本発明を適用することができ、前述と同様の作用効果が
得られる。さらに、以上の説明において、ダイオード接
合（ｐｎ接合）を有する素子として、ダイオードを例に
説明したが、これに限定されるものではなく、等価的に
ダイオード接合（ｐｎ接合）を有する素子、例えばトラ
ンジスタなどの素子であってもよい。
【００３４】また、以上の説明において、低電圧制御部
４では、逆相入力電圧発生部２の出力端すなわちオペア
ンプＯＰ１の逆相入力端子をトランジスタＴｒ３にてプ
ルアップするようにした場合を例に説明したが、これに
限定されるものではなく、逆相入力電圧ＶＩＮ−を正相
入力電圧ＶＩＮ＋に比較して高く保持しうる接続点であ
れば、逆相入力電圧発生部２および正相入力電圧発生部
１のいずれの接続点をプルアップしてもよい。また、こ
のことは、第２の実施の形態において、正相入力電圧発
生部１の出力端すなわちオペアンプＯＰ１の正相入力端
子をトランジスタＴｒ４にてプルダウンする場合も同様
である。
４では、逆相入力電圧発生部２の出力端すなわちオペア
ンプＯＰ１の逆相入力端子をトランジスタＴｒ３にてプ
ルアップするようにした場合を例に説明したが、これに
限定されるものではなく、逆相入力電圧ＶＩＮ−を正相
入力電圧ＶＩＮ＋に比較して高く保持しうる接続点であ
れば、逆相入力電圧発生部２および正相入力電圧発生部
１のいずれの接続点をプルアップしてもよい。また、こ
のことは、第２の実施の形態において、正相入力電圧発
生部１の出力端すなわちオペアンプＯＰ１の正相入力端
子をトランジスタＴｒ４にてプルダウンする場合も同様
である。
【００３５】なお、以上の説明において、接地電位ＧＮ
Ｄに対して正電圧である電源電圧ＶＤＤで動作する場合
を例に説明したが、これに限定されるものではなく、前
述と同様にして、図６，７に示すように、接地電位ＧＮ
Ｄに対して負電圧である電源電圧ＶＳＳで動作させるよ
うにしてもよい。図６，７は、負電源電圧ＶＳＳで動作
する基準電圧発生回路を示す回路図であり、それぞれ前
述の図１，３に対応する。また、図６，７において、前
述の図１，３の回路部と同様の機能を有するものには、
同一符号を付してある。
Ｄに対して正電圧である電源電圧ＶＤＤで動作する場合
を例に説明したが、これに限定されるものではなく、前
述と同様にして、図６，７に示すように、接地電位ＧＮ
Ｄに対して負電圧である電源電圧ＶＳＳで動作させるよ
うにしてもよい。図６，７は、負電源電圧ＶＳＳで動作
する基準電圧発生回路を示す回路図であり、それぞれ前
述の図１，３に対応する。また、図６，７において、前
述の図１，３の回路部と同様の機能を有するものには、
同一符号を付してある。
【００３６】図６では、基準出力電圧ＶＯＵＴと接地電
位ＧＮＤとの差が所定値以下の場合に、低電圧制御部４
から検出出力ＤＥＴ０が出力され、トランジスタＴｒ
２，３がオンする。これにより、逆相入力電圧発生部２
の出力すなわちオペアンプＯＰ１の逆相入力端子ＶＩＮ
−が負電源電圧ＶＳＳ側に引き下げられ、オペアンプＯ
Ｐ１の出力によりトランジスタＴｒ１がオンして、基準
出力電圧ＶＯＵＴとして負電源電圧ＶＳＳとほぼ同じ電
圧が出力される。
位ＧＮＤとの差が所定値以下の場合に、低電圧制御部４
から検出出力ＤＥＴ０が出力され、トランジスタＴｒ
２，３がオンする。これにより、逆相入力電圧発生部２
の出力すなわちオペアンプＯＰ１の逆相入力端子ＶＩＮ
−が負電源電圧ＶＳＳ側に引き下げられ、オペアンプＯ
Ｐ１の出力によりトランジスタＴｒ１がオンして、基準
出力電圧ＶＯＵＴとして負電源電圧ＶＳＳとほぼ同じ電
圧が出力される。
【００３７】また図７では、基準出力電圧ＶＯＵＴと接
地電位ＧＮＤとの差が所定値以下の場合、低電圧制御部
４から検出出力ＤＥＴ１が出力され、トランジスタＴｒ
４がオンする。これにより、正相入力電圧発生部２の出
力すなわちオペアンプＯＰ１の正相入力端子ＶＩＮ＋が
接地電位側に引き下げられ、オペアンプＯＰ１の出力に
よりトランジスタＴｒ１がオンして、基準出力電圧ＶＯ
ＵＴとして負電源電圧ＶＳＳとほぼ同じ電圧が出力され
る。
地電位ＧＮＤとの差が所定値以下の場合、低電圧制御部
４から検出出力ＤＥＴ１が出力され、トランジスタＴｒ
４がオンする。これにより、正相入力電圧発生部２の出
力すなわちオペアンプＯＰ１の正相入力端子ＶＩＮ＋が
接地電位側に引き下げられ、オペアンプＯＰ１の出力に
よりトランジスタＴｒ１がオンして、基準出力電圧ＶＯ
ＵＴとして負電源電圧ＶＳＳとほぼ同じ電圧が出力され
る。
【００３８】
【発明の効果】以上説明したように、本発明は、基準出
力電圧と接地電位の間に設けられ、順方向バイアスにて
直列接続されたｎ個（ｎは２以上の整数）ダイオード接
合を有し所定の正相入力電圧および逆相入力電圧をそれ
ぞれ出力する正相入力電圧発生部および逆相入力電圧発
生部と、電源電圧と接地電位との間に設けられ、正相入
力端子および逆相入力端子にそれぞれ正相入力電圧およ
び逆相入力電圧が入力される演算増幅器を有し、この出
力に基づいて所望の基準出力電圧を出力する電圧出力部
とを設け、基準出力電圧が所定値を下回る場合には、基
準出力電圧を電源電圧にプルアップするとともに、逆相
入力電圧を正相入力電圧より高い電位に制御するように
したものである。したがって、電源電圧立ち上がり時に
おいて基準出力電圧が所定値を下回る場合でも、電源電
圧とほぼ等しい電位の基準出力電圧が出力されるものと
なり、従来のように、電源電圧の立ち上げ時、単に抵抗
から正相入力電圧発生部および逆相入力電圧発生部に対
して電源電圧を供給するものと比較して、電源電圧の立
ち上げが緩やかな場合でも、基準出力電圧が所望値に達
するまで電源電圧とほぼ同じ電位で上昇する安定した出
力が得られる。
力電圧と接地電位の間に設けられ、順方向バイアスにて
直列接続されたｎ個（ｎは２以上の整数）ダイオード接
合を有し所定の正相入力電圧および逆相入力電圧をそれ
ぞれ出力する正相入力電圧発生部および逆相入力電圧発
生部と、電源電圧と接地電位との間に設けられ、正相入
力端子および逆相入力端子にそれぞれ正相入力電圧およ
び逆相入力電圧が入力される演算増幅器を有し、この出
力に基づいて所望の基準出力電圧を出力する電圧出力部
とを設け、基準出力電圧が所定値を下回る場合には、基
準出力電圧を電源電圧にプルアップするとともに、逆相
入力電圧を正相入力電圧より高い電位に制御するように
したものである。したがって、電源電圧立ち上がり時に
おいて基準出力電圧が所定値を下回る場合でも、電源電
圧とほぼ等しい電位の基準出力電圧が出力されるものと
なり、従来のように、電源電圧の立ち上げ時、単に抵抗
から正相入力電圧発生部および逆相入力電圧発生部に対
して電源電圧を供給するものと比較して、電源電圧の立
ち上げが緩やかな場合でも、基準出力電圧が所望値に達
するまで電源電圧とほぼ同じ電位で上昇する安定した出
力が得られる。
【００３９】また、電圧出力部は、電源電圧と基準出力
電圧との間に第１のＭＯＳトランジスタを設けて、演算
増幅器の出力に応じて動作させるようにしたので、演算
増幅器の出力に応じて電源電圧から第１のＭＯＳトラン
ジスタを介して所望の基準出力電圧が出力されるものと
なり、演算増幅器の出力段における消費電流を飛躍的に
節約することができる。また、電圧出力部は、演算増幅
器の出力を所望の基準出力電圧として直接出力するよう
にしたので、少ない回路構成部品で実現することができ
る。また、基準出力電圧が所定値を下回る場合、低電圧
制御部にて、電源電圧と基準出力電圧との間に設けた第
２のＭＯＳトランジスタにより基準出力電圧を電源電圧
にプルアップするとともに、基準出力電圧と逆相入力電
圧発生部との間に設けた第３のＭＯＳトランジスタによ
り逆相入力電圧を正相入力電圧より高い電位に保持する
ようにしたので、この保持電流が第２および第３のＭＯ
Ｓトランジスタを介して流れるものとなり、保持電流を
節約することができる。
電圧との間に第１のＭＯＳトランジスタを設けて、演算
増幅器の出力に応じて動作させるようにしたので、演算
増幅器の出力に応じて電源電圧から第１のＭＯＳトラン
ジスタを介して所望の基準出力電圧が出力されるものと
なり、演算増幅器の出力段における消費電流を飛躍的に
節約することができる。また、電圧出力部は、演算増幅
器の出力を所望の基準出力電圧として直接出力するよう
にしたので、少ない回路構成部品で実現することができ
る。また、基準出力電圧が所定値を下回る場合、低電圧
制御部にて、電源電圧と基準出力電圧との間に設けた第
２のＭＯＳトランジスタにより基準出力電圧を電源電圧
にプルアップするとともに、基準出力電圧と逆相入力電
圧発生部との間に設けた第３のＭＯＳトランジスタによ
り逆相入力電圧を正相入力電圧より高い電位に保持する
ようにしたので、この保持電流が第２および第３のＭＯ
Ｓトランジスタを介して流れるものとなり、保持電流を
節約することができる。
【００４０】また、基準出力電圧が所定値を下回る場
合、低電圧制御部にて、電源電圧と基準出力電圧との間
に設けた第２のＭＯＳトランジスタにより基準出力電圧
を電源電圧にプルアップするとともに、基準出力電圧と
逆相入力電圧発生部との間に設けた第３のＭＯＳトラン
ジスタにより逆相入力電圧を正相入力電圧より高い電位
に保持するようにしたので、正相入力電圧に比較して逆
相入力電圧を確実に高く保持でき、より安定した制御が
可能となる。また、基準出力電圧が所定値を下回る場
合、低電圧制御部にて、電源電圧と基準出力電圧との間
に設けた第２のＭＯＳトランジスタにより基準出力電圧
を電源電圧にプルアップするとともに、接地電位と正相
入力電圧発生部との間に設けた第４のＭＯＳトランジス
タにより正相入力電圧を逆相入力電圧より低い電位に保
持するようにしたので、電源電圧が低い場合でも、正相
入力電圧に比較して逆相入力電圧を確実に高く保持で
き、より安定した制御が可能となる。
合、低電圧制御部にて、電源電圧と基準出力電圧との間
に設けた第２のＭＯＳトランジスタにより基準出力電圧
を電源電圧にプルアップするとともに、基準出力電圧と
逆相入力電圧発生部との間に設けた第３のＭＯＳトラン
ジスタにより逆相入力電圧を正相入力電圧より高い電位
に保持するようにしたので、正相入力電圧に比較して逆
相入力電圧を確実に高く保持でき、より安定した制御が
可能となる。また、基準出力電圧が所定値を下回る場
合、低電圧制御部にて、電源電圧と基準出力電圧との間
に設けた第２のＭＯＳトランジスタにより基準出力電圧
を電源電圧にプルアップするとともに、接地電位と正相
入力電圧発生部との間に設けた第４のＭＯＳトランジス
タにより正相入力電圧を逆相入力電圧より低い電位に保
持するようにしたので、電源電圧が低い場合でも、正相
入力電圧に比較して逆相入力電圧を確実に高く保持で
き、より安定した制御が可能となる。
【図１】 本発明の第１の実施の形態による基準電圧発
生回路を示す回路図である。
生回路を示す回路図である。
【図２】 本発明の第１の実施の形態による基準電圧発
生回路の動作を示す信号波形図である。
生回路の動作を示す信号波形図である。
【図３】 電圧出力部の他の構成例を示す回路図であ
る。
る。
【図４】 低電圧制御部の他の構成例を示す回路図であ
る。
る。
【図５】 本発明の第２の実施の形態による基準電圧発
生回路の回路図である。
生回路の回路図である。
【図６】 負電源で動作する基準電圧発生回路を示す回
路図である。
路図である。
【図７】 負電源で動作する他の基準電圧発生回路を示
す回路図である。
す回路図である。
【図８】 従来の基準電圧発生回路を示す回路図であ
る。
る。
【図９】 従来の基準電圧発生回路の動作を示す信号波
形図である。
形図である。
１…正相入力電圧発生部、２…逆相入力電圧発生部、３
…電圧出力部、４…低電圧制御部、５…電圧監視回路、
ＯＰ１…オペアンプ（演算増幅器）、Ｔｒ１…Ｐチャン
ネルＭＯＳトランジスタ（第１のＭＯＳトランジス
タ）、Ｔｒ２…ＰチャンネルＭＯＳトランジスタ（第２
のＭＯＳトランジスタ）、Ｔｒ３…ＰチャンネルＭＯＳ
トランジスタ（第３のＭＯＳトランジスタ）、Ｔｒ５２
…ＰチャンネルＭＯＳトランジスタ、Ｔｒ４…Ｎチャン
ネルＭＯＳトランジスタ（第４のＭＯＳトランジス
タ）、Ｔｒ５１…ＮチャンネルＭＯＳトランジスタ、Ｒ
０〜Ｒ６，Ｒ５１〜Ｒ５４…抵抗、ＶＤＤ…電源電圧、
ＶＳＳ…負電源電圧、ＧＮＤ…接地電位、ＶＯＵＴ…基
準出力電圧、ＶＩＮ＋…正相入力電圧、ＶＩＮ−…逆相
入力電圧、ＤＥＴ０，ＤＥＴ１…検出出力。
…電圧出力部、４…低電圧制御部、５…電圧監視回路、
ＯＰ１…オペアンプ（演算増幅器）、Ｔｒ１…Ｐチャン
ネルＭＯＳトランジスタ（第１のＭＯＳトランジス
タ）、Ｔｒ２…ＰチャンネルＭＯＳトランジスタ（第２
のＭＯＳトランジスタ）、Ｔｒ３…ＰチャンネルＭＯＳ
トランジスタ（第３のＭＯＳトランジスタ）、Ｔｒ５２
…ＰチャンネルＭＯＳトランジスタ、Ｔｒ４…Ｎチャン
ネルＭＯＳトランジスタ（第４のＭＯＳトランジス
タ）、Ｔｒ５１…ＮチャンネルＭＯＳトランジスタ、Ｒ
０〜Ｒ６，Ｒ５１〜Ｒ５４…抵抗、ＶＤＤ…電源電圧、
ＶＳＳ…負電源電圧、ＧＮＤ…接地電位、ＶＯＵＴ…基
準出力電圧、ＶＩＮ＋…正相入力電圧、ＶＩＮ−…逆相
入力電圧、ＤＥＴ０，ＤＥＴ１…検出出力。
Claims (7)
- 【請求項１】 順方向にバイアスされたダイオード接合
の順方向電圧を利用してバンドギャップ電圧の整数倍の
基準出力電圧を発生する基準電圧発生回路において、 基準出力電圧と接地電位との間に設けられ、順方向バイ
アスにて直列接続されたｎ個（ｎは２以上の整数）のダ
イオード接合を有し所定の正相入力電圧を出力する正相
入力電圧発生部と、 基準出力電圧と接地電位との間に設けられ、順方向バイ
アスにて直列接続されたｎ個のダイオード接合を有し所
定の逆相入力電圧を出力する逆相入力電圧発生部と、 電源電圧と接地電位との間に設けられ、正相入力端子お
よび逆相入力端子にそれぞれ正相入力電圧および逆相入
力電圧が入力される演算増幅器を有し、この出力に基づ
いて所望の基準出力電圧を出力する電圧出力部と、 基準出力電圧が所定値を下回る場合には、基準出力電圧
を電源電圧にプルアップするとともに、逆相入力電圧を
正相入力電圧より高い電位に制御する低電圧制御部とを
備えることを特徴とする基準電圧発生回路。 - 【請求項２】 請求項１記載の基準電圧発生回路におい
て、 電圧出力部は、 電源電圧と基準出力電圧との間に設けられ、前記演算増
幅器の出力に応じて動作する第１のＭＯＳトランジスタ
を有することを特徴とする基準電圧発生回路。 - 【請求項３】 請求項１記載の基準電圧発生回路におい
て、 電圧出力部は、 前記演算増幅器の出力を所望の基準出力電圧として直接
出力することを特徴とする基準電圧発生回路。 - 【請求項４】 請求項１記載の基準電圧発生回路におい
て、 低電圧制御部は、 電源電圧と基準出力電圧との間に設けられ、基準出力電
圧が所定値を下回る場合に動作して基準出力電圧を電源
電圧にプルアップする第２のＭＯＳトランジスタと、 基準出力電圧と逆相入力電圧発生部との間に設けられ、
基準出力電圧が所定値を下回る場合に動作して逆相入力
電圧を正相入力電圧より高い電位に保持する第３のＭＯ
Ｓトランジスタとを有することを特徴とする基準電圧発
生回路。 - 【請求項５】 請求項１記載の基準電圧発生回路におい
て、 低電圧制御部は、 電源電圧と基準出力電圧との間に設けられ、基準出力電
圧が所定値を下回る場合に動作して基準出力電圧を電源
電圧にプルアップする第２のＭＯＳトランジスタと、 電源電圧と逆相入力電圧発生部との間に設けられ、基準
出力電圧が所定値を下回る場合に動作して逆相入力電圧
を正相入力電圧より高い電位に保持する第３のＭＯＳト
ランジスタとを有することを特徴とする基準電圧発生回
路。 - 【請求項６】 請求項１記載の基準電圧発生回路におい
て、 低電圧制御部は、 電源電圧と基準出力電圧との間に設けられ、基準出力電
圧が所定値を下回る場合に動作して基準出力電圧を電源
電圧にプルアップする第２のＭＯＳトランジスタと、 接地電位と正相入力電圧発生部との間に設けられ、基準
出力電圧が所定値を下回る場合に動作して正相入力電圧
を逆相入力電圧より低い電位に保持する第４のＭＯＳト
ランジスタとを有することを特徴とする基準電圧発生回
路。 - 【請求項７】 請求項１〜６記載の基準電圧発生回路
を、接地電圧に対して正負反転させ基準電圧を発生させ
ることを特徴とする基準電圧発生回路。
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