KR100940151B1 - 밴드갭 기준전압 발생회로 - Google Patents

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Abstract

본 발명은 밴드갭 기준전압 발생회로에 관한 것으로, 하한전압에 연결되며, 각각의 에미터와 베이스 전압의 차이를 이용하여 기준전압을 생성하는 적어도 두 개의 바이폴라 트랜지스터와, 바이폴라 트랜지스터로부터 반전 및 비반전되어 입력되는 기준전압에 따라 일정 전압을 출력하는 연산증폭기와, 소스가 상한전압에 연결되어 바이폴라 트랜지스터로 기준전류를 공급하는 제 1 PMOS 트랜지스터와, 소스가 상한전압에 연결되어 바이폴라 트랜지스터로 기준전류를 공급하되, 밴드갭 기준전압 발생회로가 휴면모드일 때 턴-온되어 연산증폭기의 출력이 제 1 설정값으로 차징되도록 하여 제 1 PMOS 트랜지스터를 턴-오프시키는 제 2 PMOS 트랜지스터와, 소스가 상한전압에 연결되는 제 3 PMOS 트랜지스터와, 소스가 상한전압에 연결되며, 게이트가 제 3 PMOS 트랜지스터의 드레인과 연결되어 밴드갭 기준전압 발생회로가 휴먼모드에서 동작모드로 전환시에 턴-온되는 제 4 PMOS 트랜지스터와, 소스가 하한전압에, 드레인이 제 4 PMOS 트랜지스터의 드레인과 연결되며, 제 4 PMOS 트랜지스터의 턴-온 동작에 따라 턴-오프되어 드레인 전압이 제 1 설정값으로 차징되도록 하는 제 1 NMOS 트랜지스터와, 드레인이 연산증폭기에, 게이트가 제 1 NMOS 트랜지스터의 드레인에 연결되며, 제 1 NMOS 트랜지스터의 드레인 전압이 차징됨에 따라 턴-온되어 연산증폭기의 출력이 제 1 설정값에서 제 2 설정값으로 디스차징되도록 하는 제 2 NMOS 트랜지스터를 포함한다. 본 발명에 의하면, 밴드갭 기준전압 발생회로의 휴면모드에서 동작모드로의 전환시 안정된 스타트-업을 수행함으로써 빠른 시간내에 안정된 출력 전압을 얻을 수 있다. 또한, 연산증폭기내의 두 입력 트랜지스터가 1%이상의 미스매치를 가지고 공정상에서 구현되더라도 일정한 밴드갭 출력 전압을 발생시킬 수 있으며, 밴드갭 출력의 안정성을 향상시킬 수 있다. 또한, 연산증폭기 입력단의 저항과 바이폴라 트랜지스터가 30% 미스매치를 가지고 공정상에서 구현되더라도 밴드갭 회로가 휴면모드에서 동작모드로 전환시 빠른 시간 내에 웨이크-업(Wake-up)할 수 있다.
기준전압 발생회로, 스타트-업(start-up) 회로, NMOS, PMOS

Description

밴드갭 기준전압 발생회로{BAND-GAP REFERENCE VOLTAGE GENERATING CIRCUIT}
본 발명은 밴드갭 기준전압 발생회로에 관한 것으로, 특히 휴면(休眠)모드에서 정상모드로의 전환시 빠른 스타트-업(start-up)을 구현함과 동시에 안정된 밴드갭 출력을 얻는데 적합한 밴드갭 기준전압 발생 회로에 관한 것이다.
반도체 집적회로에서 내부 바이어싱(biasing) 기준전압을 안정적으로 유지하는 것은 전체 시스템의 신뢰성을 확보하는데 있어서 대단히 중요하다. 즉, 외부전원전압이나 온도, 공정이 변동하더라도 이것이 집적회로 내부에 영향을 미치지 않도록 하고 안정적으로 각 소자들이 고유의 기능을 발휘할 수 있어야 한다.
이러한 기능을 위해서 안정되고 일정한 기준전압을 만들어 주도록 만들어진 회로가 기준전압 발생회로이다. 그러나 이러한 기준전압 발생회로에 있어서도 자체적인 불안정 요인이 있는데, 예를 들면 온도, 공정조건, 외부 공급전압 등의 변화에를 들 수 있다.
기준전압 발생회로 중에서도 밴드갭 기준전압 발생회로란, 온도, 공급전압, 공정변화에 독립적으로 일정한 전압을 출력하는 회로이다.
이와 같은 기준 전압 발생회로는, 절대온도에 비례하는 PTAT(Proportional To Absolute Temperature)회로에 의해 만들어지는 전압과 음의 온도계수를 가지는 베이스(base)-에미터(emitter) 접합의 전압을 더하여 온도의 변화에 영향을 받지 않는 안정적인 기준전압을 출력한다.
종래의 기준 전압 발생회로는, 연산증폭기 내의 두 입력트랜지스터가 공정상에서 동일한 크기로 구현 되어졌을 때 안정적인 기준전압을 출력한다.
종래의 밴드갭 기준전압 발생회로는, 바이폴라와 저항으로 구성된 온도 보상회로와, 바이어스 기준전류를 안정되게 공급할 수 있도록 도와주는 오피앰프(OP AMP), 그리고 피드백(feed-back) 회로와 공급전압이 턴-온(Turn on)되는 시점과 휴면모드에서 동작모드로 전환될 때 전체 회로의 스타트-업을 도와주는 스타트-업 회로로 구성된다.
이에 대해 구체적으로 살펴보면, 도 1에 도시한 바와 같이 종래의 밴드갭 기준전압 발생회로는, 반전 단자 및 비반전 단자에 입력되는 기준전압에 따라 일정한 전압을 출력하는 연산증폭기(10)와, 컬렉터(collector)가 모두 가장 낮은 전위인 전압(AVSS3)에 연결되는 바이폴라 트랜지스터(Q1, Q2)와, 상기 바이폴라 트랜지스터(Q1, Q2)의 에미터(emitter) 및 연산증폭기(10)의 입력단과 연결되는 저항(R1, R2, R3), 바이폴라 트랜지스터(Q1, Q2)에 기준 전류를 공급하는 PMOS 트랜지스터(MP1, MP2), 휴면모드에서 동작모드 또는 동작모드에서 휴면모드로 전환시 밴드갭 기준전압 발생회로가 안정된 동작점을 잡도록 도와주는 스타트-업 회로(100)로 구성되며, 상기 두 개의 바이폴라 트랜지스터(Q1, Q2) 사이의 에미터-베이스 전압 의 차이를 이용하여 기준전압을 생성한다.
여기서, 스타트-업 회로(100)는 세 개의 PMOS 트랜지스터(MP3, MP4, MP5)와 네 개의 NMOS 트랜지스터(MN1, MN2, MN3, MN4)로 구성된다.
종래의 밴드갭 기준전압발생회로의 출력특성을 도 2를 참조하여 살펴보면, 0.11%(1.1mV) 이상의 연산증폭기(10) 입력단자의 공정 미스매치(miss match)가 발생될 경우에, 휴면모드에서 동작모드로 전환시 요구된 전압인 DC 1.0V이상으로 상승하지 못하고 0.4v에 머무르는 비이상적 특성을 지닌다. 즉, 도 2에서 연산증폭기(10)의 입력 트랜지스터가 0%의 공정 미스매치가 발생된 경우에는, 출력 A와 같이 안정된 밴드갭 특성을 보이나, 연산증폭기(10) 입력 트랜지스터의 공정 미스매치가 0.11% 이상 발생된 경우에는, 출력 B와 같은 비이상적인 특성을 보인다.
이와 같이, 종래의 기준전압 발생회로는 연산증폭기내의 두 입력 트랜지스터가 0.11%이상의 미스매치가 발생되면 0.4v정도의 기준전압을 출력하므로 기준 전압회로는 사용될 수 없는 문제점이 있다.
종래의 밴드갭 회로는 스타트-업 회로가 휴면모드의 상태에 있을 경우, 연산 증폭기의 출력은 하이(high) 상태가 된다. 그리고 휴면모드의 상태에서 정상모드로 상태로 전환시 공정변화로 인해 연산 증폭기 내부의 입력 트랜지스터들이 허용범위를 넘어서는 미스매칭이 발생되거나 스타트-업 회로가 정상적으로 동작되지 않을 경우 밴드갭 내의 출력 전압이 설정되지 않거나 하이 상태에 놓이게 된다.
따라서 종래의 기준전압 발생회로는 휴면모드에서 정상모드로의 전환시 스타트-업 회로에 의한 느린 동작시간에 의해 연산 증폭기가 안정된 동작점을 갖지 못하는 문제점이 있다.
이에 본 발명은, 밴드갭 기준전압발생 회로가 휴면모드에서 정상모드로 전환시 스타트-업 회로의 오동작과 공정 미스매치에 의한 소자들의 변화에도 안정된 회로 동작을 수행함으로써 일정한 밴드갭 기준전압을 발생시키고자 한다.
본 발명의 과제를 해결하기 위한 바람직한 실시예에 따르면, 밴드갭 기준전압 발생회로로서, 컬렉터가, 하한전압에 연결되며, 각각의 에미터와 베이스 전압의 차이를 이용하여 기준전압을 생성하는 적어도 두 개의 바이폴라 트랜지스터와, 상기 바이폴라 트랜지스터로부터 반전 및 비반전되어 입력되는 기준전압에 따라 일정 전압을 출력하는 연산증폭기와, 소스가 상한전압에 연결되어 상기 바이폴라 트랜지스터로 기준전류를 공급하는 제 1 PMOS 트랜지스터와, 소스가 상기 상한전압에 연결되어 상기 바이폴라 트랜지스터로 기준전류를 공급하되, 상기 밴드갭 기준전압 발생회로가 휴면모드일 때 턴-온되어 상기 연산증폭기의 출력이 제 1 설정값으로 차징되도록 하여 상기 제 1 PMOS 트랜지스터를 턴-오프시키는 제 2 PMOS 트랜지스터와, 소스가 상기 상한전압에 연결되는 제 3 PMOS 트랜지스터와, 소스가 상기 상한전압에 연결되며, 게이트가 상기 제 3 PMOS 트랜지스터의 드레인과 연결되어 상기 밴드갭 기준전압 발생회로가 휴먼모드에서 동작모드로 전환시에 턴-온되는 제 4 PMOS 트랜지스터와, 소스가 상기 하한전압에, 드레인이 상기 제 4 PMOS 트랜지스터의 드레인과 연결되며, 상기 제 4 PMOS 트랜지스터의 턴-온 동작에 따라 턴-오프되어 드레인 전압이 상기 제 1 설정값으로 차징되도록 하는 제 1 NMOS 트랜지스터와, 드레인이 상기 연산증폭기에, 게이트가 상기 제 1 NMOS 트랜지스터의 드레인에 연결되며, 상기 제 1 NMOS 트랜지스터의 드레인 전압이 차징됨에 따라 턴-온되어 상기 연산증폭기의 출력이 상기 제 1 설정값에서 제 2 설정값으로 디스차징되도록 하는 제 2 NMOS 트랜지스터를 포함하는 밴드갭 기준전압 발생회로를 제공한다.
본 발명에 의하면, 밴드갭 기준전압 발생회로의 휴면모드에서 동작모드로의 전환시 안정된 스타트-업을 수행함으로써 빠른 시간내에 안정된 출력 전압을 얻을 수 있다. 또한, 연산증폭기내의 두 입력 트랜지스터가 1%이상의 미스매치를 가지고 공정상에서 구현되더라도 일정한 밴드갭 출력 전압을 발생시킬 수 있으며, 밴드갭 출력의 안정성을 향상시킬 수 있다. 또한, 연산증폭기 입력단의 저항과 바이폴라 트랜지스터가 30% 미스매치를 가지고 공정상에서 구현되더라도 밴드갭 회로가 휴면모드에서 동작모드로 전환시 빠른 시간 내에 웨이크-업(Wake-up)할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
도 3은 본 발명의 바람직한 실시예에 따른 밴드갭 기준전압 발생회로에 대한 회로 구성도로서, 바이폴라 트랜지스터(Q1, Q2), 저항(R1, R2, R3), 연산증폭기(30), PMOS 트랜지스터(MP1, MP2, MP3, MP4, MP5, MP6), NMOS 트랜지스터(MN1, MN2, MN3, MN4, MN5)를 포함한다.
바이폴라 트랜지스터(Q1, Q2)는 컬렉터(collector)가 모두 가장 낮은 전위인 하한전압(AVSS3)에 연결되며, 상기 두 개의 바이폴라 트랜지스터(Q1, Q2) 사이의 에미터-베이스 전압의 차이를 이용하여 기준전압을 생성한다.
저항(R1, R2, R3)은 상기 바이폴라 트랜지스터(Q1, Q2)의 에미터(emitter) 및 연산증폭기(30)의 입력단과 연결되며, 연산증폭기(30)는 반전 및 비반전되어 입력되는 기준전압에 따라 일정한 전압을 출력한다.
제 1 및 제 2 PMOS 트랜지스터(MP1, MP2)는, 그 소스가 각각 상한전압(AVDD3)에 연결되어 바이폴라 트랜지스터(Q1. Q2)로 기준전류를 공급하는 역할을 한다. 이때, 제 2 PMOS 트랜지스터(MP2)는, 밴드갭 기준전압 발생회로가 휴면모드일 때 턴-온(turn-on)되어 연산증폭기(30)의 출력이 제 1 설정값, 예를 들면 3.3V로 차징(charging)되도록 하며, 이러한 제 2 PMOS 트랜지스터(MP2)의 동작은 제 1 PMOS 트랜지스터(MP1)를 턴-오프(turn-off)시켜 제 1 PMOS 트랜지스터(MP1)로 흐르는 전류를 차단하게 된다.
제 3 및 제 4 PMOS 트랜지스터(MP3, MP4), 그리고 제 1, 제 2, 제 3, 제 4 NMOS 트랜지스터(MN1, MN2, MN3, MN4)는 휴면모드에서 동작모드 또는 동작모드에서 휴면모드로 전환시 연산증폭기(30)의 출력이 기설정값(기설정 동작점)으로 설정되도록 하는 역할을 한다.
보다 구체적으로, 제 3 PMOS 트랜지스터(MP3)의 소스는 상한전압(AVDD3)에 연결되며, 드레인은 그 소스가 상한전압(AVDD3)에 연결된 제 4 PMOS 트랜지스터(MP4)의 게이트와 연결된다.
이때, 제 4 PMOS 트랜지스터(MP4)는 밴드갭 기준전압 발생회로가 휴먼모드에서 동작모드로 전환시에 턴-온된다.
제 5 PMOS 트랜지스터(MP5)는, 소스가 제 1 PMOS 트랜지스터(MP1)의 드레인에, 게이트가 하한전압(AVSS3)에, 드레인이 출력단에 연결되며, 밴드갭 기준전압 발생회로의 출력단에서 로우 패스 필터(low pass filter)의 기능을 수행하여 고주파 노이즈를 제거하는 역할을 한다.
제 6 PMOS 트랜지스터(MP6)는, 소스가 상한전압(AVDD3)에, 게이트가 출력단에 연결되며, 상기 제 5 PMOS 트랜지스터(MP5)와 마찬가지로 밴드갭 기준전압 발생회로에서 로우 패스 필터의 기능을 수행한다.
제 1 NMOS 트랜지스터(MN1)는, 드레인이 연산증폭기(30)에, 게이트가 제 3 NMOS 트랜지스터(MN3)의 드레인에 연결되며, 제 3 NMOS 트랜지스터(MN3)의 드레인 전압이 차징됨에 따라 턴-온되어 연산증폭기(30)의 출력이 제 1 설정값(3.3V)에서 제 2 설정값, 예를 들면 2.1V로 디스차징(discharging)되도록 한다.
제 2 NMOS 트랜지스터(MN2)는, 드레인이 제 1 NMOS 트랜지스터(MN1)의 소스에, 소스는 하한전압(AVSS3)에 연결되며, 휴면모드 신호(pwdb=high)에 의해 턴-온된다.
제 3 NMOS 트랜지스터(MN3)는, 소스가 하한전압(AVSS3)에, 드레인이 제 4 PMOS 트랜지스터(MP4)의 드레인과 연결되며, 제 4 PMOS 트랜지스터(MP4)의 턴-온 동작에 따라 턴-오프되어, 제 3 NMOS 트랜지스터(MN3)의 드레인 전압이, 예를 들면 3.3V로 차징되도록 한다.
이러한 제 2 NMOS 트랜지스터(MN2) 및 제 3 NMOS 트랜지스터(MN3)는, 휴면모드 신호(pwdb=low)와 0V 밴드갭 출력에 의해 턴-오프됨으로써, 휴먼모드시 밴드갭 기준전압 발생회로의 전체 전류소모는 0uA가 된다.
제 4 NMOS 트랜지스터(MN4)는, 소스가 제 3 PMOS 트랜지스터(MP3)의 드레인 및 제 4 PMOS 트랜지스터(MP4)의 게이트와 병렬로 연결되며, 드레인은 하한전압(AVSS3)에 연결된다.
제 5 NMOS 트랜지스터(MN5)는, 소스가 하한전압(AVSS3)에, 드레인이 출력단에 연결되며, 밴드갭 기준전압 발생회로의 휴면모드시에 밴드갭 출력전압이 0v를 지니게 함으로써 밴드갭 전압을 입력으로 받아 사용하는 기준전압 또는 기준전류 발생회로의 불필요한 전력소모를 방지하는 역할을 한다.
이때, 상기 제 3 PMOS 트랜지스터(MP3), 제 4 PMOS 트랜지스터(MP4), 제 5 PMOS 트랜지스터(MP5), 제 6 PMOS 트랜지스터(MP6), 제 1 NMOS 트랜지스터(MN1), 제 2 NMOS 트랜지스터(MN2), 제 3 NMOS 트랜지스터(MN3), 제 4 NMOS 트랜지스터(MN4), 제 5 NMOS 트랜지스터(MN5)를 통칭하여, 스타트-업(start-up) 회로(300)라 명명한다.
이와 같은 구성을 참조로, 본 발명에 따른 밴드갭 기준전압 발생회로의 동작 과정을 설명하면 다음과 같다.
먼저, 휴먼모드(pwd=high)일 때, 제 2 PMOS 트랜지스터(MP2)의 턴-온 동작에 따라 연산증폭기(30)의 출력이 제 1 설정값(3.3V)으로 차징되고, 이것은 제 1 PMOS 트랜지스터(MP1)를 턴-오프시켜 제 1 PMOS 트랜지스터(MP1)로 흐르는 전류를 차단하게 된다.
또한, 제 2 NMOS 트랜지스터(MN2) 및 제 3 NMOS 트랜지스터(MN3)들도 휴먼모드(pwdb=low) 신호와 0V 밴드갭 출력에 의해 턴-오프됨으로써 휴먼모드시 밴드갭 기준전압 발생회로의 전체 전류소모는 0uA가 된다.
밴드갭 기준전압 발생회로가 휴먼모드 상태를 지나 동작모드로 전환하게 되면, 제 4 PMOS 트랜지스터(MP4)의 턴-온 동작과 제 3 NMOS 트랜지스터(MN3)의 턴- 오프 동작에 따라 제 3 NMOS 트랜지스터(MN3)의 드레인 전압은 제 1 설정값(3.3V)으로 차징되게 된다.
이로 인해 제 1 NMOS 트랜지스터(MN1)와, 휴면모드 신호(pwdb=high)에 의한 제 2 NMOS 트랜지스터(MN2)의 턴-온 동작을 야기하며, 연산증폭기(30)의 출력은 제 1 설정값(3.3V)에서 요구된 동작점인 제 2 설정값(2.1V)으로 디스차징되게 된다.
이러한 동작은 밴드갭 기준전압 발생회로의 출력이 제 3 설정값, 예를 들면 1.2V에 도달할 때까지 지속된다. 이때, 상기 제 3 설정값은, 밴드갭 기준전압 발생회로가 안정된 상태를 갖는 전압값이다.
밴드갭 기준전압 발생회로의 출력이 제 3 설정값(1.2V)이 되면, 제 3 NMOS 트랜지스터(MN3)는 턴-온되며, 이로 인해 제 3 NMOS 트랜지스터(MN3)의 드레인 전압은 0V를 지니게 된다.
따라서 제 1 NMOS 트랜지스터(MN1)는 턴-오프되고, 밴드갭 기준전압 발생회로의 스타트-업 회로는 동작수행을 끝마치게 된다.
본 실시예에 따른 밴드갭 기준전압 발생회로의 출력특성을 살펴보면, 도 4에 예시한 바와 같이, 0%(0mV), 0.11%(1.1mV), 1%(10mV)정도의 연산증폭기 입력단자의 공정 미스매치가 발생되더라도, 휴면모드에서 동작모드로 전환시 요구된 전압인 1.15V로 빠른 시간 안에 정착하며 일정한 전압을 유지함을 알 수 있다.
한편, 지금까지 본 발명의 실시예에 대해 상세히 기술하였으나 본 발명은 이러한 실시예에 국한되는 것은 아니며, 후술하는 청구범위에 기재된 본 발명의 기술적 사상과 범주 내에서 당업자로부터 여러 가지 변형이 가능함은 물론이다.
도 1은 종래의 밴드갭 기준전압 발생회로에 대한 회로도,
도 2는 종래의 밴드갭 기준전압 발생회로의 출력전압 특성 그래프,
도 3은 본 발명의 바람직한 실시예에 따른 밴드갭 기준전압 발생회로에 대한 회로도,
도 4는 본 발명에 따른 밴드갭 기준전압 발생회로의 출력전압 특성 그래프.

Claims (10)

  1. 밴드갭 기준전압 발생회로로서,
    컬렉터가, 하한전압에 연결되며, 각각의 에미터와 베이스 전압의 차이를 이용하여 기준전압을 생성하는 적어도 두 개의 바이폴라 트랜지스터와,
    상기 바이폴라 트랜지스터로부터 반전 및 비반전되어 입력되는 기준전압에 따라 일정 전압을 출력하는 연산증폭기와,
    소스가 상한전압에 연결되어 상기 바이폴라 트랜지스터로 기준전류를 공급하는 제 1 PMOS 트랜지스터와,
    소스가 상기 상한전압에 연결되어 상기 바이폴라 트랜지스터로 기준전류를 공급하되, 상기 밴드갭 기준전압 발생회로가 휴면모드일 때 턴-온되어 상기 연산증폭기의 출력이 제 1 설정값으로 차징되도록 하여 상기 제 1 PMOS 트랜지스터를 턴-오프시키는 제 2 PMOS 트랜지스터와,
    소스가 상기 상한전압에 연결되는 제 3 PMOS 트랜지스터와,
    소스가 상기 상한전압에 연결되며, 게이트가 상기 제 3 PMOS 트랜지스터의 드레인과 연결되어 상기 밴드갭 기준전압 발생회로가 휴먼모드에서 동작모드로 전환시에 턴-온되는 제 4 PMOS 트랜지스터와,
    소스가 상기 하한전압에, 드레인이 상기 제 4 PMOS 트랜지스터의 드레인과 연결되며, 상기 제 4 PMOS 트랜지스터의 턴-온 동작에 따라 턴-오프되어 드레인 전압이 상기 제 1 설정값으로 차징되도록 하는 제 1 NMOS 트랜지스터와,
    드레인이 상기 연산증폭기에, 게이트가 상기 제 1 NMOS 트랜지스터의 드레인에 연결되며, 상기 제 1 NMOS 트랜지스터의 드레인 전압이 차징됨에 따라 턴-온되어 상기 연산증폭기의 출력이 상기 제 1 설정값에서 제 2 설정값으로 디스차징되도록 하는 제 2 NMOS 트랜지스터
    를 포함하는 밴드갭 기준전압 발생회로.
  2. 제 1 항에 있어서,
    상기 밴드갭 기준전압 발생회로는,
    드레인이 상기 제 2 NMOS 트랜지스터의 소스에, 소스는 상기 하한전압에 연결되며, 상기 밴드갭 기준전압 발생회로의 휴면모드 신호에 의해 턴-온되는 제 3 NMOS 트랜지스터를 더 포함하는 밴드갭 기준전압 발생회로.
  3. 제 2 항에 있어서,
    상기 제 1 NMOS 트랜지스터 및 제 3 NMOS 트랜지스터는, 상기 휴면모드 신호와 0V 밴드갭 출력에 의해 턴-오프되는 것을 특징으로 하는 밴드갭 기준전압 발생회로.
  4. 제 1 항에 있어서,
    상기 밴드갭 기준전압 발생회로는,
    소스가 상기 제 1 PMOS 트랜지스터의 드레인에, 게이트가 상기 하한전압에, 드레인이 상기 밴드갭 기준전압 발생회로의 출력단에 연결되는 제 5 PMOS 트랜지스터와,
    소스가 상기 상한전압에, 게이트가 상기 밴드갭 기준전압 발생회로의 출력단에 연결되는 제 6 PMOS 트랜지스터
    를 더 포함하는 밴드갭 기준전압 발생회로.
  5. 제 4 항에 있어서,
    상기 제 5 PMOS 트랜지스터 및 제 6 PMOS 트랜지스터는, 상기 밴드갭 기준전압 발생회로의 출력단에서 로우 패스 필터의 기능을 수행하여 고주파 노이즈를 제거하는 것을 특징으로 하는 밴드갭 기준전압 발생회로.
  6. 제 4 항에 있어서,
    상기 밴드갭 기준전압 발생회로는,
    소스가 상기 제 3 PMOS 트랜지스터의 드레인 및 상기 제 4 PMOS 트랜지스터의 게이트와 병렬로 연결되며, 드레인은 상기 하한전압에 연결되는 제 4 NMOS 트랜지스터와,
    소스가 상기 하한전압에, 드레인이 상기 출력단에 연결되는 제 5 NMOS 트랜지스터
    를 더 포함하는 밴드갭 기준전압 발생회로.
  7. 제 6 항에 있어서,
    상기 제 5 NMOS 트랜지스터는, 상기 밴드갭 기준전압 발생회로의 휴면모드시에 밴드갭 출력전압을 0V로 설정하는 것을 특징으로 하는 밴드갭 기준전압 발생회로.
  8. 제 1 항에 있어서,
    상기 연산증폭기는, 상기 밴드갭 기준전압 발생회로의 출력이 제 3 설정값에 도달할 때까지 상기 제 2 설정값으로 디스차징되는 것을 특징으로 하는 밴드갭 기준전압 발생회로.
  9. 제 8 항에 있어서,
    상기 제 3 설정값은, 상기 밴드갭 기준전압 발생회로의 안정화 상태의 전압값인 것을 특징으로 하는 밴드갭 기준전압 발생회로.
  10. 제 8 항에 있어서,
    상기 밴드갭 기준전압 발생회로의 출력이 상기 제 3 설정값에 도달하면, 상기 제 1 NMOS 트랜지스터가 턴-온되어 상기 제 1 NMOS 트랜지스터의 드레인 전압이 0V로 설정되는 것을 특징으로 하는 밴드갭 기준전압 발생회로.
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