CN111610812B - 一种带隙基准电源产生电路及集成电路 - Google Patents

一种带隙基准电源产生电路及集成电路 Download PDF

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Abstract

本申请公开了一种带隙基准电源产生电路及集成电路，该带隙基准电源产生电路包括偏置电路和带隙基准核心电路，偏置电路用于根据偏置电压而提供启动电流；带隙基准核心电路连接偏置电路以接收启动电流并根据启动电流而进入稳定工作状态以输出预设电压或者预设电流；该集成电路包括带隙基准电源产生电路。通过上述方式，本申请能够简化电路设计，降低功耗。

Description

一种带隙基准电源产生电路及集成电路
技术领域
本申请涉及电子技术领域，具体涉及一种带隙基准电源产生电路及集成电路。
背景技术
几乎所有的电子系统都会用到带隙基准(Bandgap)电路产生基准电压源或电流源，常用的带隙基准电路如图1所示。带隙基准电路通常包括运算放大器(OPAMP，Operational Amplifier)和金氧半场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)组成的电流镜、双极性晶体管(BJT，Bipolar JμnctionTransistor)以及电阻网络。VBG为产生的基准电压，Iout为产生的电流，图1的电路结构产生的基准电压约为1.2V，比较接近硅的带隙。图1中输出电流Iout为与绝对温度成正比(PTAT，Proportional To Absolute Temperature)的电流。
本申请的发明人在长期研发中发现，常见的启动电路思路是检测电路中的某些关键节点电压或者电流，通过负反馈回路在另外的关键节点注入电流来帮助电路启动，启动完成后注入电流关闭，之后启动电路只消耗很小的静态电流，常见的电压检测启动电路大致可以分为四种，如下所示：
第一种电压检测启动电路基于反相器，优点是结构简单，需要器件少，缺点是反相器阈值非常难以控制，在工艺电源温度(PVT，Precess Voltage Temperature)影响下阈值变化很容易达到或超过±50％。对于图1所示的带隙基准电路，输出电压VBG正常输出时为1.2V。如果检测对象是输出电压VBG，那么理想的检测阈值为1.1V。在PVT影响下，实际检测阈值可能是0.6～1.1V，如此宽的检测阈值难以保证启动电路在所有PVT条件下完成启动，实际经验表明输出电压VBG很可能启动到0.6V～0.7V左右。
第二种电压检测启动电路基于比较器，优点是阈值可以通过参考电压控制，缺点是需要额外的电路得到参考电压，电路器件数目较多，静态功耗较大；可以通过电源电阻分压或电流源流过BJT获取参考电压；但电源电阻分压方式精度低，不适合宽电源范围应用，电流源流过BJT方式的精度更高。
第三种的电压检测启动电路也是基于比较器，但不需要参考电压Vref，直接检测输入端VA和VC之间的差分电压，这种启动电路的鲁棒性强的多，可以覆盖PVT的影响，缺点是器件数目较多，静态功耗不能做到很小。
第四种电流检测启动电路的阈值电流可以简单表示为电源电压与电阻之比，对于电源电压变化范围很大的应用，效果不是很好，而且所使用的场效应管的电流等于所使用的三极管的电流，功耗非常大。
发明内容
本申请主要解决的问题是提供一种带隙基准电源产生电路及集成电路，能够简化电路设计，降低功耗。
为解决上述技术问题，本申请采用的技术方案是提供一种带隙基准电源产生电路，该带隙基准电源产生电路包括：偏置电路和带隙基准核心电路，偏置电路用于根据偏置电压而提供启动电流；带隙基准核心电路连接偏置电路以接收启动电流并根据启动电流而进入稳定工作状态以输出预设电压或者预设电流。
为解决上述技术问题，本申请采用的另一技术方案是提供一种集成电路，该集成电路包括上述的带隙基准电源产生电路。
通过上述方案，本申请的有益效果是：本申请提供的带隙基准电源产生电路包括：偏置电路和带隙基准核心电路，偏置电路用于接收偏置电压，在偏置电压的驱动下输出启动电流，并将启动电流提供给带隙基准核心电路，使得带隙基准核心电路在启动电流的作用下，进入稳定工作状态，从而输出稳定的预设电压或者预设电流，偏置电路本身不额外消耗功耗，在启动完成后无需关闭启动电流，能够持续为带隙基准核心电路提供电流，且无需利用检测电路检测电压，大大简化电路设计。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1是现有技术中带隙基准的电路结构示意图；
图2是本申请提供的带隙基准电源产生电路第一实施例的结构示意图；
图3是本申请提供的带隙基准电源产生电路第二实施例的结构示意图；
图4是本申请提供的带隙基准电源产生电路第三实施例的电路结构示意图；
图5是图4中第二偏置单元和驱动电路的电路结构示意图；
图6是图4中第二偏置单元和驱动电路的另一电路结构示意图；
图7是本申请提供的偏置电压提供电路的另一电路结构示意图；
图8是本申请提供的带隙基准电源产生电路第四实施例的电路结构示意图；
图9是本申请提供的集成电路一实施例的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
由于集成电路中存在很多电容，虽然电容在直流分析中被认为开路，但是在时域分析中必须考虑电路节点电容的充放电，一开始上电，各电路节点电容的初始状态往往不是最终状态，需要一个充放电过程，逐渐达到稳态。本申请中的稳定工作状态(稳态)是指直流稳态，电路能长期处在这个状态，满足基尔霍夫电流定律(KCL，Kirchoff's CurrentLaw)和基尔霍夫电压定律(KCL，Kirchoff's Voltage Law)，其为电平衡状态。对于没有启动电路的带隙基准电路，由于多个稳态的存在，可能停留在不希望的稳态。此外有些启动电路并没有把电路稳态数目约束到只有一个，只是在上电过程中驱使带隙基准电路停留在预设的稳态，这种启动电路受PVT和上电速度影响极大。
参阅图2，图2是本申请提供的带隙基准电源产生电路第一实施例的结构示意图，该带隙基准电源产生电路包括：偏置电路21和带隙基准核心电路22。
偏置电路21用于根据偏置电压而提供启动电流，该偏置电路21用于接收偏置电压，根据该偏置电压生成启动电流，并将启动电流提供给带隙基准核心电路22，该偏置电路21本身不额外消耗功耗。
带隙基准核心电路22连接偏置电路21以接收启动电流并根据启动电流而进入稳定工作状态以输出预设电压或者预设电流；该带隙基准核心电路22用于接收启动电流，在该启动电流的驱动下，进入预设的稳定状态，输出预设电流或预设电压。
偏置电路21与带隙基准核心电路22协同工作，在带隙基准核心电路22输出稳定的预设电压或者预设电流时，偏置电路21仍然处于工作状态，持续为带隙基准核心电路22提供启动电流；由于启动完成后不需要关闭启动电流，因而偏置电路21没有反馈环，且不需要检测电路对带隙基准核心电路22中的电压进行检测，大大简化电路设计；预设电压或者预设电流中偏置电路21所提供的电压或电流占据预设比例。
在一具体的实施例中，带隙基准核心电路22输出稳定的预设电流，该预设电流中偏置电路21提供的启动电流所占比重可以为0.05～0.3，例如，当预设电流为20μA时，偏置电路21输出的启动电流可以为1～6μA。
本实施例提供的带隙基准电源产生电路可应用于片上系统(SoC，System onChip)、微控制单元(MCU，Microcontroller Unit)、现场可编程门阵列(FPGA，FieldProgrammable Gate Array)以及电源管理单元(PMU，Power Management Unit)等任何需要带隙基准电路的集成电路系统。
本实施例提供的带隙基准电源产生电路包括：偏置电路21和带隙基准核心电路22，偏置电路21用于接收偏置电压，在偏置电压的驱动下输出启动电流，并将启动电流提供给带隙基准核心电路22，使得带隙基准核心电路22在启动电流的作用下，进入稳定工作状态，从而输出稳定的预设电压或者预设电流，偏置电路21本身不额外消耗功耗，在启动完成后无需关闭启动电流，能够持续为带隙基准核心电路22提供电流，且无需利用检测电路检测电压，大大简化电路设计。
参阅图3，图3是本申请提供的带隙基准电源产生电路第二实施例的结构示意图，该带隙基准电源产生电路包括：偏置电路31、带隙基准核心电路32以及偏置电压提供电路33。
偏置电压提供电路33连接偏置电路31，以提供偏置电压至偏置电路31，该偏置电压提供电路33可以提供偏置电压给偏置电路31，从而使得偏置电路31根据偏置电压输出启动电流给带隙基准核心电路32。
该偏置电路31包括：第一偏置单元311和第二偏置单元312。
第一偏置单元311连接偏置电压提供电路33并连接设置在第一电压与运算放大器321的第一电压端之间；其中，当偏置电压提供电路33提供偏置电压时，第一偏置单元311开启以导通第一电压与运算放大器321的第一电压端之间的通路，从而开启运算放大器321。
第二偏置单元312连接偏置电压提供电路33并连接设置在第一电压与第一支路323和第二支路324之间，其中，当偏置电压提供电路33提供偏置电压时，第二偏置单元312开启以导通第一电压与第一支路323和第二支路324之间的通路，从而提供启动电流至第一支路323和第二支路324。
带隙基准核心电路32连接偏置电路31以接收启动电流并根据启动电流而进入稳定工作状态以输出预设电压或者预设电流；该带隙基准核心电路32包括：运算放大器321、驱动电路322、第一支路323以及第二支路324。
运算放大器321连接偏置电路31以使运算放大器321的第一电压端通过偏置电路31而连接至第一电压，运算放大器321的第二电压端连接第二电压；运算放大器321的第一电压端可以为电源端，运算放大器321的第二电压端可以为接地端；偏置电路31输出的启动电流还可用来提供偏置电流给运算放大器321。
驱动电路322连接运算放大器321的输出端以根据运算放大器321的输出而确定驱动电路322的输出电流的大小。
第一支路323连接驱动电路322和偏置电路31，以接收启动电流并在驱动电路322开启时接收驱动电路322提供的驱动电流；其中，第一支路323进一步连接运算放大器321的第一输入端以提供第一反馈电压至运算放大器321的第一输入端，运算放大器321的第一输入端可以为同相输入端。
第二支路324连接驱动电路322和偏置电路31，以接收启动电流并在驱动电路322开启时接收驱动电路322提供的驱动电流；其中，第二支路324进一步连接运算放大器321的第二输入端以提供第二反馈电压至运算放大器321的第二输入端，运算放大器321的第二输入端可以为反相输入端。
第一支路323和第二支路324分别通过驱动电路322和/或偏置电路31而连接设置在第一电压和第二电压之间，且偏置电路31提供的启动电流驱动第一支路323和/或第二支路324以使运算放大器321根据第一支路323所反馈的第一反馈电压和/或第二支路324所反馈的第二反馈电压而进入稳定工作状态。
本实施例利用偏置电压提供电路33为第一偏置单元311和第二偏置单元312提供偏置电压，第一偏置单元311和第二偏置单元312在偏置电压的驱动下输出启动电流至运算放大器321、第一支路323和/或第二支路324，使得运算放大器321逐渐进入稳定工作状态，从而输出稳定的预设电压或者预设电流，偏置电路31在完成对带隙基准核心电路32的启动后无需关闭，能够持续为运算放大器321、第一支路323和/或第二支路324提供电流，且无需利用检测电路检测电压，大大简化电路设计。
参阅图4，图4是本申请提供的带隙基准电源产生电路第三实施例的电路结构示意图，该带隙基准电源产生电路包括：偏置电路41、带隙基准核心电路42以及偏置电压提供电路43。
偏置电路41包括：第一偏置单元411和第二偏置单元412，第一偏置单元411包括第一晶体管T1，第一晶体管T1包括控制端、第一通路端和第二通路端；第一晶体管T1的控制端连接偏置电压提供电路43以接收偏置电压，第一晶体管T1的第一通路端连接至第一电压VDD，而第一晶体管T1的第二通路端连接至运算放大器421的第一电压端。
带隙基准核心电路42运算放大器421、驱动电路422、第一支路423以及第二支路424。
第一支路423包括：第一电阻R1、第二电阻R2和第一三极管Q1；第一电阻R1和第二电阻R2串联在一起且两者之间的连接处定义为第一节点A，第一节点A连接至运算放大器421的第一输入端以反馈第一反馈电压至运算放大器421的第一输入端，第一电阻R1的非第一节点的一端作为第一支路423的输入端连接至驱动电路422和/或偏置电路41，第二电阻R2的非第一节点的一端连接至第一三极管Q1的发射极，第一三极管Q1的基极和集电极连接至第二电压GND，该第一三极管Q1可以为PNP型三极管。
第二支路424包括：第三电阻R3和第二三极管Q2，第三电阻R3与第二三极管Q2的发射极连接且两者之间的连接处定义为第二节点B，第二节点B连接至运算放大器421的第二输入端以反馈第二反馈电压至运算放大器421的第二输入端，第三电阻R3的非第二节点的一端作为第二支路424的输入端连接至驱动电路422和/或偏置电路41，第二三极管Q2的基极和集电极连接至第二电压GND，该第二三极管Q2可以为PNP型三极管。
偏置电压提供电路43包括：启动电路431和恒定跨导电路432。
恒定跨导电路432用于提供偏置电压，启动电路431连接恒定跨导电路432以在上电时启动恒定跨导电路432，以使恒定跨导电路432提供偏置电压至偏置电路41。
启动电路431包括：第六晶体管T6、第七晶体管T7以及第八晶体管T8。
第六晶体管T6包括控制端、第一通路端和第二通路端，第六晶体管T6的控制端连接至第二电压GND，第六晶体管T6的第一通路端连接至第一电压VDD，该第六晶体管T6可以为P沟道MOS管(PMOS，Positive Channel Metal Oxide Semiconductor)。
第七晶体管T7包括控制端、第一通路端和第二通路端，第七晶体管T7的控制端连接至第六晶体管T6的第二通路端，第七晶体管T7的第一通路端连接至第二电压GND，而第七晶体管T7的第二通路端连接至第六晶体管T6的第二通路端，该第七晶体管T7可以为N沟道MOS管(NMOS，Negative Channel Metal Oxide Semiconductor)。
第八晶体管T8包括控制端、第一通路端和第二通路端，第八晶体管T8的控制端连接至第六晶体管T6的第二通路端，第八晶体管T8的第一通路端作为启动电路431的输出端以连接恒定跨导电路432，而第八晶体管T8的第二通路端连接至第一电压VDD，该第八晶体管T8可以为NMOS管。
恒定跨导电路432包括：第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12以及第四电阻R4。
第九晶体管T9包括控制端、第一通路端和第二通路端，第九晶体管T9的第一通路端连接第一电压VDD，第九晶体管T9的第二通路端连接第八晶体管T8的第一通路端，该第九晶体管T9可以为PMOS管。
第十晶体管T10包括控制端、第一通路端和第二通路端，第十晶体管T10的第一通路端连接第一电压VDD，第十晶体管T10的控制端、第十晶体管T10的第二通路端和第九晶体管T9的控制端连接在一起且其连接点定义为第三节点C，第三节点C作为恒定跨导电路432的输出端以输出偏置电压，该第十晶体管T10可以为PMOS管。
第十一晶体管T11包括控制端、第一通路端和第二通路端，第十一晶体管T11的第一通路端连接至第二电压GND，第十一晶体管T11的控制端和第十一晶体管T11的第二通路端连接在一起并连接至第九晶体管T9的第二通路端，其连接点定义为第四节点D，且第四节点D作为恒定跨导电路432的输入端连接启动电路431的输出端，该第十一晶体管T11可以为NMOS管。
第十二晶体管T12包括控制端、第一通路端和第二通路端，第十二晶体管T12的控制端连接至第四节点D，第十二晶体管T12的第二通路端连接至第三节点C，该第十二晶体管T12可以为NMOS管。
第四电阻R4包括第一端和第二端，第四电阻R4的第一端与第十二晶体管T12的第一通路端连接，第四电阻R4的第二端连接至第二电压GND。
在本实施例中晶体管(第一晶体管T1至第十三晶体管T12)的控制端、第一通路端和第二通路端可以分别为栅极、源极和漏极。
在一具体的实施例中，如图5所示，第二偏置单元412包括：第二晶体管T2以及第三晶体管T3，驱动电路422包括：第四晶体管T4和第五晶体管T5，第二晶体管T2、第三晶体管T3、第四晶体管T4以及第五晶体管T5可以为PMOS管。
第二晶体管T2包括控制端、第一通路端和第二通路端，第二晶体管T2的控制端连接偏置电压提供电路43以接收偏置电压，第二晶体管T2的第一通路端连接至第一电压VDD，而第二晶体管T2的第二通路端连接至第一支路423。
第三晶体管T3包括控制端、第一通路端和第二通路端，第三晶体管T3的控制端连接偏置电压提供电路43以接收偏置电压，第三晶体管T3的第一通路端连接至第一电压VDD，而第三晶体管T3的第二通路端连接至第二支路424。
第四晶体管T4包括控制端、第一通路端和第二通路端，第四晶体管T4的控制端连接至运算放大器421的输出端，第四晶体管T4的第一通路端连接第一电压VDD，而第四晶体管T4的第二通路端连接第一支路423。
第五晶体管T5包括控制端、第一通路端和第二通路端，第五晶体管T5的控制端连接运算放大器421的输出端，第五晶体管T5的第一通路端连接第一电压VDD，而第五晶体管T5的第二通路端连接第二支路424。
启动电路431在完成对恒定跨导电路432的启动后，第八晶体管T8关闭，不再影响恒定跨导电路432，第六晶体管T6和第七晶体管T7仍然导通，不影响其他电路。
第一支路423和第二支路424分别被两个晶体管驱动，具体地，第一支路423被第二晶体管T2和第四晶体管T4驱动，第二支路424被第三晶体管T3和第五晶体管T5驱动。
本实施例提供的用来启动带隙基准核心电路42的偏置电路41，在输出电流IB里包含一路固定偏置或自偏置启动电流，典型情况下取其值为输出电流IB设计值的0.05～0.2倍，即使一开始启动电流VBP等于VDD，也有足够大的电流驱动三极管Q1和Q2，使得VB-VA大于10mV，触发正反馈环路完成启动。
第四晶体管T4和第五晶体管T5的栅极被运算放大器421输出电压VF驱动，处在反馈环路中；第二晶体管T2和第三晶体管T3被来自恒定跨导电路432输出电压的VC驱动，不在反馈环路中。第二晶体管T2的参数与第四晶体管T4的参数相同，第三晶体管T3的参数与第五晶体管T5的参数相同，第四晶体管T4和第二晶体管T2的电流之比或第五晶体管T5和第三晶体管T3的电流之比理论上可以取0.01～1之间的任何数值，实际设计中为了留有足够余量，优选的设计值为0.1～0.2。
第一电压VDD被上电后，偏置电路41先启动，在最恶劣情况下，一开始第一节点A的电压VA等于第二节点B的电压VB，其值为0V，节点F的电压VF等于第一电压VDD，第四晶体管T4和第五晶体管T5关闭，第二晶体管T2和第三晶体管T3输出电流驱动第一三极管Q1和第二三极管Q2，促使第一节点A的电压VA和第二节点B的电压VB上升。
由于第二晶体管T2和第三晶体管T3的电流被设计到足以保证VB-VA>10mV>VOS，VOS为输入失调电压，会触发正反馈环路，当第二节点B的电压VB升高时，运算放大器421的第二输入端的电压升高，运算放大器421的输出电压VF降低，由于第五晶体管T5为PMOS管，则第五晶体管T5的输出电压升高，从而使得第二节点B的电压VB升高，形成正反馈环路。此时运算放大器421处在非线性区或饱和状态，增益很小，负反馈环路几乎不起作用；正反馈环路促使第一节点A的电压VA和第二节点B的电压VB持续升高，使得第一节点A的电压VA和第二节点B的电压VB的差值逐渐减小，运算放大器421逐渐从非线性区过渡到线性区，负反馈环路逐渐开始起作用；第一节点A的电压VA的电压升高，使得运算放大器421的第一输入端的电压升高，从而运算放大器421的输出端的电压VF升高，第四晶体管T4和第五晶体管T5的输出电压降低，使得第一节点A的电压VA的电压降低，形成负反馈环路；最终达到第一节点A的电压VA大致等于第二节点B的电压VB，负反馈环路和正反馈环路同时工作，由于第一支路423和第二支路424的非对称特性，负反馈环路增益大于正反馈环路增益，使得净反馈为负反馈，电路工作在稳态，完成启动。
在另一具体的实施例中，如图6所示，第二偏置单元412包括：第三晶体管T3，驱动电路422包括：第四晶体管T4。
第三晶体管T3包括控制端、第一通路端和第二通路端，第三晶体管T3的控制端连接偏置电压提供电路43以接收偏置电压，第三晶体管T3的第一通路端连接至第一电压VDD，而第三晶体管T3的第二通路端连接至第一支路423和第二支路424；在其他实施例中，第三晶体管T3可以替换成一个电阻。
第四晶体管T4包括控制端、第一通路端和第二通路端，第四晶体管T4的控制端连接至运算放大器421的输出端，第四晶体管T4的第一通路端连接第一电压VDD，而第四晶体管T4的第二通路端连接第一支路423和第二支路424。
第一三极管Q1和第二三极管Q2的驱动电流由第四晶体管T4和第三晶体管T3提供；第四晶体管T4的栅极被运算放大器421的输出电压VF驱动，处在反馈环路中，第三晶体管T3的栅极被恒定跨导电路432输出电压VC偏置，未在反馈环路中，启动过程和上述实施例类似，在此不再赘述。
可以理解地，在其他实施例中，偏置电压提供电路43还可以为如图7所示的电路结构，其包括第十三晶体管T13和第四电阻R4，第十三晶体管T13包括控制端、第一通路端和第二通路端，第十三晶体管T13的第一通路端连接至第一电压VDD，第十三晶体管T13的控制端与第十三晶体管T13的第二通路端连接在一起，且连接点作为偏置电压提供电路43的输出端以输出偏置电压；第四电阻R4包括第一端和第二端，第四电阻R4的第一端连接第十三晶体管T13的第二通路端，第四电阻R4的第二端连接至第二电压GND。
虽然图7所示的电路中第四电阻R4会比图4所使用的电阻大，但是由于图7所示的电路中第四电阻R4不要求匹配，可以采用最小尺寸设计；另外此电路比图4所示的偏置电压提供电路43的电流范围会大一些，但由于运算放大器421和启动电流对电流源的精度要求不高，因而影响也不大。
本实施例将输出电流拆开成两部分，一部分为不受环路控制的固定电流源，其为恒定跨导电路432所提供的电流；另一部分由运算放大器421组成的环路控制，根据电压或温度变化自动调整。固定电流源驱动带隙基准核心电路42的第一支路423和第二支路424完成启动，启动电流在启动完成后不需要关闭，固定电流源占输出电流的比列根据偏置电压提供电路43的电路结构的不同而有所不同。
由于启动完成后不需要关闭启动电流，所以启动电路431没有反馈环，不需要检测电路，大大简化设计；启动电流的可选范围非常宽，实现比较容易，且鲁棒性非常强，几乎在各种PVT条件下都能工作，偏置电路41没有额外功耗，因为启动电流本身就是输出电流的一部分。
因而本实施例所提供的带隙基准电源产生电路可以大大简化设计，不需要设计比较器或反相器检测电路，无需考虑检测阈值问题，鲁棒性非常强，几乎不受PVT影响，偏置电路41本身不额外消耗功耗。
参阅图8，图8是本申请提供的带隙基准电源产生电路第四实施例的电路结构示意图，在本实施例中，该带隙基准电源产生电路包括：偏置电路81和带隙基准核心电路82。
偏置电路81包括：第一偏置单元811和第二偏置单元812。
第一偏置单元811连接设置在第一电压VDD和运算放大器821的第一电压端之间；当第一偏置单元811根据偏置电路81的偏置电压而开启时，第一偏置单元811导通第一电压与运算放大器821的第一电压端之间的通路，从而开启运算放大器821。
进一步地，第一偏置单元811包括：第一晶体管T1，第一晶体管T1包括控制端、第一通路端和第二通路端；第一晶体管T1的第一通路端连接至第一电压VDD，而第一晶体管T1的第二通路端连接至运算放大器821的第一电压端。
第二偏置单元812为自偏置电路，第二偏置单元812连接设置在第一电压VDD与第一支路823和第二支路824之间；当第二偏置单元812根据偏置电路81的偏置电压而开启时，第二偏置单元812导通第一电压VDD与第一支路823和第二支路824之间的通路，从而提供启动电流至第一支路823和第二支路824。
进一步地，第二偏置单元812包括：自偏置晶体管T和第四电阻R4，自偏置晶体管T包括控制端、第一通路端和第二通路端；自偏置晶体管T的第一通路端连接至第一电压VDD。
第四电阻R4包括第一端和第二端，第四电阻R4的第一端、自偏置晶体管T的控制端、自偏置晶体管T的第二通路端和第一晶体管T1的控制端连接在一起，且其连接处定义为第五节点E，第五节点E为偏置电压点以在上电时生成偏置电压，第四电阻R4的第二端作为偏置电路81的输出端以连接第一支路823和第二支路824。
第一三极管Q1和第二三极管Q2的驱动电流由第四晶体管T4和自偏置晶体管T提供，第四晶体管T4的栅极被运算放大器822驱动，处在反馈环路中，自偏置晶体管T为自偏置结构，其输出电流可以为(VDD-VE-VGS)/R4，其中，VGS为自偏置晶体管T的栅源电压差；自偏置晶体管T还可以作为运算放大器822的偏置源，不再需要独立的电流源电路。
本实施例的电路结构中第一电压VDD的电压值需满足一定条件，在一具体的实施例中，第一电压VDD大于1.8V，其变化范围在±15％以内。当第一电压VDD比较小时，可以降低第四电阻R4的电阻值或去掉第四电阻R4，否则自偏置晶体管T无法导通。当第一电压VDD比较大时，可以升高第四电阻R4的电阻值，以降低自偏置晶体管T的输出电流；实现了不借助任何外接信号的零电流启动电路。
本实施例提供的带隙基准电源产生电路适用于第一电压VDD为较大值的电路，利用第二偏置单元812提供启动电流，直接作为运算放大器821的偏置电流，实现零电流启动电路，无需额外设置偏置电路，进一步节省了功耗。
参阅图9，图9是本申请提供的集成电路一实施例的结构示意图，该集成电路90包括上述实施例中的带隙基准电源产生电路91。
进一步地，该集成电路90还包括电源管理单元92、模数转换器(ADC，Analog-to-Digital Converter)93、数模转换器(DAC，Digital-to-Analog Converter)94和上电复位电路(POR，Power-on Reset)95中的至少之一，且电源管理单元92、模数转换器93、数模转换器94和上电复位电路95中的至少之一连接带隙基准电源产生电路91以藉由带隙基准电源产生电路91输出的预设电压或者预设电流驱动电源管理单元92、模数转换器93、数模转换器94和上电复位电路95中的至少之一。
以上仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (9)

1.一种带隙基准电源产生电路，其特征在于，包括：
偏置电路，用于根据偏置电压而提供启动电流；
带隙基准核心电路，连接所述偏置电路以接收所述启动电流并根据所述启动电流而进入稳定工作状态以输出预设电压或者预设电流；
所述带隙基准核心电路包括：
第一支路，连接所述偏置电路，以接收所述启动电流；
第二支路，连接所述偏置电路，以接收所述启动电流；
其中，所述偏置电路包括第二偏置单元，所述第二偏置单元连接所述偏置电压提供电路并连接设置在第一电压与所述第一支路和所述第二支路之间；
所述第二偏置单元包括第三晶体管，所述第三晶体管包括控制端、第一通路端和第二通路端，其中，所述第三晶体管的控制端连接所述偏置电压提供电路以接收所述偏置电压，所述第三晶体管的第一通路端连接至所述第一电压，而所述第三晶体管的第二通路端连接至所述第一支路和所述第二支路。
2.根据权利要求1所述的带隙基准电源产生电路，其特征在于，
所述带隙基准核心电路还包括运算放大器与驱动电路，所述运算放大器连接所述偏置电路以使所述运算放大器的第一电压端通过所述偏置电路而连接至第一电压，所述运算放大器的第二电压端连接第二电压；所述驱动电路连接所述运算放大器的输出端和所述第一支路，以根据所述运算放大器的输出而确定所述驱动电路的输出电流的大小；
所述第一支路还连接所述驱动电路，以在所述驱动电路开启时接收所述驱动电路提供的驱动电流；所述第二支路还连接所述驱动电路，以在所述驱动电路开启时接收所述驱动电路提供的驱动电流；
其中，所述第一支路和所述第二支路分别通过所述驱动电路和/或所述偏置电路而连接设置在所述第一电压和所述第二电压之间。
3.根据权利要求2所述的带隙基准电源产生电路，其特征在于，所述偏置电路包括：
第一偏置单元，连接所述偏置电压提供电路并连接设置在所述第一电压与所述运算放大器的第一电压端之间。
4.根据权利要求3所述的带隙基准电源产生电路，其特征在于，进一步包括：
偏置电压提供电路，连接所述偏置电路以提供所述偏置电压至所述偏置电路。
5.根据权利要求4所述的带隙基准电源产生电路，其特征在于，
所述驱动电路包括：
第四晶体管，其包括控制端、第一通路端和第二通路端，其中，所述第四晶体管的控制端连接至所述运算放大器的输出端，所述第四晶体管的第一通路端连接所述第一电压，而所述第四晶体管的第二通路端连接所述第一支路和所述第二支路。
6.根据权利要求4所述的带隙基准电源产生电路，其特征在于，所述偏置电压提供电路包括：
第十三晶体管，其包括控制端、第一通路端和第二通路端，其中，所述第一通路端连接至所述第一电压，所述第十三晶体管的控制端与所述第二通路端连接在一起，且连接点作为所述偏置电压提供电路的输出端以输出所述偏置电压；
第四电阻，其包括第一端和第二端，所述第四电阻的第一端连接所述第十三晶体管的第二通路端，所述第四电阻的第二端连接至所述第二电压。
7.根据权利要求3所述的带隙基准电源产生电路，其特征在于，所述第二偏置单元为自偏置电路，其包括：
自偏置晶体管，其包括控制端、第一通路端和第二通路端，其中，所述自偏置晶体管的第一通路端连接至所述第一电压；
第四电阻，其包括第一端和第二端，其中，所述第四电阻的第一端、所述自偏置晶体管的控制端、所述自偏置晶体管的第二通路端连接在一起，且其连接处定义为第五节点，所述第五节点为偏置电压点以在上电时生成所述偏置电压，所述第四电阻的第二端作为所述自偏置电路的输出端以连接所述第一支路和所述第二支路。
8.一种集成电路，其特征在于，包括如权利要求1-7任意一项所述的带隙基准电源产生电路。
9.根据权利要求8所述的集成电路，其特征在于，进一步包括电源管理单元、模数转换器、数模转换器和上电复位电路中的至少之一，且所述电源管理单元、所述模数转换器、所述数模转换器和所述上电复位电路中的至少之一连接所述带隙基准电源产生电路以藉由所述带隙基准电源产生电路输出的预设电压或者预设电流驱动所述电源管理单元、所述模数转换器、所述数模转换器和所述上电复位电路中的至少之一。
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