JP5040397B2 - 基準電圧回路 - Google Patents
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Description
電流の生成方法が重要となる。すなわち、バイアス電流以外の電流をできるだけ削減してバイアス電流を生成する必要があるが、特許文献1にはこれについて何ら開示されていない。
なお、上記電流源回路は、差動入力段が発生させる電圧を印加する第1のトランジスタ、該第1のトランジスタがオンすることによって動作する、ダイオード接続させた第2のトランジスタ、及び該第2のトランジスタに流れる電流に等しい、もしくは比例する電流を流す複数の他のトランジスタ、を有する構成である、ことが望ましい。
図1は、本発明の実施の形態による基準電圧回路(バンドギャップ基準電圧回路)の回路図である。その基準電圧回路は、図1に示すように、カレントミラー回路1、増幅回路2、起動回路3、及び出力段4を備えた構成となっている。図1において、R0〜R2及びR6は抵抗、D1及びD2はダイオード、C1及びC2はコンデンサ、M0〜M11はトランジスタ、より具体的には例えばMOS FET(以降「MOSトランジスタ」。Pチャネル及びNチャネルのものはそれぞれ「PMOSトランジスタ」及び「NMOSトランジスタ」と表記)、Vddは電源電圧、及びVrefは発生させた基準電圧、をそれぞれ示している。M0〜M11のなかで、M1、M2、及びM6〜M11はPMOSトランジスタ、残りはNMOSトランジスタである。
圧回路の回路図を図3に示す。
起動回路3’は抵抗R7,NMOSトランジスタM0’およびダイオードD3を備えている。抵抗R7の一端には電源電圧Vddが印加され、他端にはNMOSトランジスタM0’のドレインおよびダイオードD3のアノードが接続されている。NMOSトランジスタM0’のソースはグランドに接続され、ゲートには出力段4より出力される電圧Vrefが入力されている。また、ダイオードD3のカソードは増幅回路2のNMOSトランジスタM5のゲートに接続されている。以下、起動回路3’の動作について説明する。
2 増幅回路
3 起動回路
4 出力段
21 差動入力段
M0〜M11 トランジスタ(MOS FET)
R0〜R2 抵抗
Claims (5)
- 基準電圧を発生させる基準電圧回路において、
前記基準電圧を発生させる第1のノードと、第2のノードとの間に2つの電流が流れる第1および第2の経路を有する出力段と、
前記第1の経路上の第3のノードと前記第2の経路上の第4のノードとの間の電位差を増幅した電圧を発生させる差動入力段と、
前記差動入力段が発生させる電圧により動作し、該差動入力段、及び前記出力段の前記第1のノードに対して電流を供給する電流源回路と、
を具備することを特徴とする基準電圧回路。 - 前記基準電圧回路を起動するための起動回路、を更に具備し、
前記起動回路は、前記基準電圧回路の起動時に前記基準電圧回路に起動電流を供給し、
前記基準電圧回路の起動後に前記起動電流の供給を停止する、
ことを特徴とする請求項1記載の基準電圧回路。 - 前記起動電流は、前記電流源回路を起動させるものである
ことを特徴とする請求項2に記載の基準電圧回路。 - 前記電流源回路は、前記差動入力段が発生させる電圧を印加する第1のトランジスタ、該第1のトランジスタがオンすることによって動作する、ダイオード接続させた第2のトランジスタ、及び該第2のトランジスタに流れる電流に等しい、もしくは比例する電流を流す複数の他のトランジスタ、を有する構成である、
ことを特徴とする請求項1ないし3のいずれか1項に記載の基準電圧回路。 - 前記電流源回路は、前記差動入力段が発生させる電圧を印加する第1のトランジスタ、該第1のトランジスタがオンすることによって動作する、ダイオード接続させた第2のトランジスタ、及び該第2のトランジスタに流れる電流に等しい、もしくは比例する電流を流す複数の他のトランジスタ、を有し、
前記起動回路が、前記複数の他のトランジスタのうちの1つから電流を供給されること、
を特徴とする請求項2または3に記載の基準電圧回路。
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