JP2002151653A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 動作の安定化と動作電圧範囲の拡大化とを実
現した基準電圧発生回路を備えた半導体集積回路装置を
提供する。 【解決手段】 第１の一方向性素子と、それに比べて小
さな第２の電流密度の電流が流れる第２の一方向性素子
とに出力ノードから第１抵抗と第２と第３の直列抵抗と
によりそれぞれ電流を供給し、上記第１の一方向性素子
と第１の抵抗の接続点の第１電圧と、上記第２と第３の
抵抗の接続点の第２電圧とが等しくなるように差動アン
プから上記出力ノードに電流を供給し、上記出力ノード
から上記第１と第２の一方向性素子の順方向電圧の差分
を基準にして上記第２と第３の抵抗値の比に対応した基
準電圧を形成する基準電圧発生回路に、上記基準電圧に
対応された定電圧を形成する定電圧素子に電源電圧を抵
抗を介して供給し、上記抵抗を介して供給された電源電
圧に応答して上記出力ノードに起動電流を供給するＭＯ
Ｓトランジスタを設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、特に外部端子から供給された電源電圧を降
圧して内部電圧を形成する基準電圧発生回路を備えたも
のに利用して有効な技術に関するものである。

【０００２】

【従来の技術】近年、ＭＯＳトランジスタで構成された
メモリ製品では外部電源電圧仕様の多様化や低電圧化が
行われている。また、プロセスも高性能化のためにゲー
ト薄膜化が進み、多様化する外部電源電圧に対応するた
めと、高性能デバイスを適用するために外部電圧を降圧
して内部電源を形成することが行われている。

【０００３】

【発明が解決しようとする課題】上記のような降圧回路
を構成する内部電源発生回路に用いられる基準電圧発生
回路として、図５に示したように電源電圧特性で優れて
いる差動アンプを用いた基準電圧発生回路を先に検討し
た。この差動アンプ型基準電圧発生回路では、外部電源
立ち上り時に、デバイスの仕上がりによっては所望の電
位が得られない場合があることが判明した。この原因を
検討した結果、差動アンプ型基準電圧発生回路の内部の
バイポーラトランジスタ回路部分に電源立ち上り時に充
分な電流が流れない場合があり、差動アンプ入力電圧の
電位差が得られないことが本願発明者等の研究によって
明らかになった。

【０００４】図５に示した基準電圧発生回路は、外部電
源ＶＤＤの立ち上り時にＰチャンネル型ＭＯＳトランジ
スタＭＰＳを用いて起動電流をＩ１，Ｉ２を形成してい
る。このＭＯＳトランジスタＭＰＳは、ゲートとソース
に電源電圧ＶＤＤと回路の接地電位ＶＳＳが印加されて
おり常時オン状態になる。起動電流は、電源電圧ＶＤＤ
の立ち上がり時に必要とされるものであるにもかかわら
ず、上記の回路では電源電圧ＶＤＤが最も大きくなった
時点で最も大きな電流を流すようになってしまう。電源
電圧ＶＤＤが安定した時には、差動アンプからの制御電
流によって基準電圧ＶＲＥＦが形成されるようにする必
要があるため、ＭＯＳトランジスタＭＰＳはゲート長を
太くする等して電流を小さくする必要があり、外部電源
立ち上り時以外は差動アンプ型基準電発生回路動作に影
響を及ぼさないように最小にすることが必要である。

【０００５】しかし、このように電源電圧ＶＤＤが十分
高くなったときの電流を小さくすると、電源電圧ＶＤＤ
の立ち上がりの起動時において、トランジスタＱ１とＱ
２に流れる電流Ｉ１，Ｉ２が小さくなり、図６の特性図
に示すように外部電源ＶＤＤの低い領域で出力電圧が所
望の電圧を得られない出力電圧異常となる場合があり、
プロセスばらつきまで考慮した場合の設計が困難とな
る。

【０００６】図５の回路では、ＭＯＳトランジスタＭＰ
Ｓのゲート−バルク（ソース）間電位差がこの差動アン
プ型基準電圧回路では最大（ＶＤＤ−ＶＳＳ）であり、
ゲート耐圧の面では外部電源の上限を決定する素子とな
る。これは外部電圧が多様化している現状に対し、製品
展開の範囲を狭めることになるという問題も含んでい
る。

【０００７】この発明の目的は、動作の安定化と動作電
圧範囲の拡大化とを実現した基準電圧発生回路を備えた
半導体集積回路装置を提供することにある。この発明の
前記ならびにそのほかの目的と新規な特徴は、本明細書
の記述および添付図面から明らかになるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、第１の一方向性素子と、そ
れに比べて小さな第２の電流密度の電流が流れる第２の
一方向性素子とに出力ノードから第１抵抗と第２と第３
の直列抵抗とによりそれぞれ電流を供給し、上記第１の
一方向性素子と第１の抵抗の接続点の第１電圧と、上記
第２と第３の抵抗の接続点の第２電圧とが等しくなるよ
うに差動アンプから上記出力ノードに電流を供給し、上
記出力ノードから上記第１と第２の一方向性素子の順方
向電圧の差分を基準にして上記第２と第３の抵抗値の比
に対応した基準電圧を形成する基準電圧発生回路に、上
記基準電圧に対応された定電圧を形成する定電圧素子に
電源電圧を抵抗を介して供給し、上記抵抗を介して供給
された電源電圧に応答して上記出力ノードに起動電流を
供給するＭＯＳＦＥＴを設ける。

【０００９】

【発明の実施の形態】図１には、この発明に係る半導体
集積回路装置に搭載される基準電圧発生回路の一実施例
の回路図が示されている。この実施例では、シリコンバ
ンドギャップ方式で構成される。つまり、エミッタ電流
密度の異なる２つのバイポーラ型トランジスタＱ１とＱ
２のベース、エミッタ間電圧差が、シリコンバンドギャ
ップに対応した定電圧となることを利用して基準の定電
圧発生させるものである。

【００１０】バイポーラ型トランジスタＱ１とＱ２は、
ＰＮＰトランジスタから構成されて、ベースとコレクタ
とが共通接続されてダイオード形態とされる。これらの
ベースとコレクタは、回路の接地電位点ＶＳＳに接続さ
れる。上記トランジスタＱ１は、そのエミッタ面積Ｓ１
が、他方のトランジスタＱ２のエミッタ面積Ｓ２比べて
小さくされる。上記２つのトランジスタＱ１とＱ２に同
じ電流を流すようにすることによって、上記トランジス
タＱ１のエミッタでの電流密度は、上記トランジスタＱ
２よりも大きくされる。

【００１１】この結果、エミッタ電流密度の小さなトラ
ンジスタＱ２のベース，エミッタ間電圧ＶＢＥ２は、上
記トランジスタＱ１のベース，エミッタ間電圧ＶＢＥ１
よりも小さくされる。このような電流密度比に対応して
形成されたベース，エミッタ間電圧の差分ΔＶは、シリ
コンバンドギャップに対応された高安定の定電圧とされ
る。

【００１２】上記トランジスタＱ１のエミッタには、抵
抗Ｒ２を介して電流Ｉ１が供給される。上記トランジス
タＱ２のエミッタには、抵抗Ｒ３と抵抗Ｒ１の直列回路
を介して電流Ｉ２が供給される。上記抵抗Ｒ２と抵抗Ｒ
３の一端を共通に出力ノード（ＶＲＥＦ）に接続する。
上記抵抗Ｒ２とＲ３の抵抗値を等しくして、上記抵抗Ｒ
２とトランジスタＱ１のエミッタとの接続点（ノード）
Ｎ２の電圧と、上記抵抗Ｒ３とＲ１の接続点（ノード）
Ｎ１の電圧差を差動アンプに入力し、その出力電流を上
記出力ノードに供給する。

【００１３】差動アンプは、上記ノードＮ１とＮ２の電
圧が等しくなるように電流を形成する。つまり、差動ア
ンプでは、抵抗Ｒ１に流れる電流Ｉ２での電圧降下分
が、上記ΔＶに等しくなるような出力電流を形成する。
この結果、出力ノードから得られる基準電圧ＶＲＥＦ
は、次式（１）により求められる。 ＶＲＥＦ＝（Ｒ２／Ｒ１）×（ＫＴ／ｑ） ×Ｌｎ（Ｓ１／Ｓ２）＋ＶＢＥ ……（１） Ｋはボルツマン定数、ｑは電子の電荷量、Ｔは温度、Ｓ
１はトランジスタＱ１のエミッタ面積、Ｓ２はトランジ
スタＱ２のエミッタ面積、ＶＢＥはバイポーラ型トラン
ジスタのベース，エミッタ間電圧である。式（１）で示
すように本回路はＲ１，Ｒ２（＝Ｒ３）の抵抗部分でＶ
ＢＥの温度依存性をキャンセルし、温度変動があっても
ＶＲＥＦを一定電圧にすることができる回路である。

【００１４】差動アンプは、次の各回路素子により構成
される。Ｐチャンネル型の差動ＭＯＳトランジスタＭＰ
６とＭＰ７のゲートには、上記ノードＮ１とＮ２の電圧
が供給される。この差動トランジスタＭＰ６とＭＰ７の
共通接続されたソースと電源電圧ＶＤＤの間には、動作
電流を流す定電流ＭＯＳトランジスタＭＰ５が設けられ
る。上記差動ＭＯＳトランジスタＭＰ６とＭＰ７のドレ
インと回路の接地電位点ＶＳＳとの間には、ダイオード
形態のＮチャンネル型のＭＯＳトランジスタＭＮ２とＭ
Ｎ３が設けられる。これらのトランジスタＭＭ２とＭＮ
３には、それぞれ電流ミラー形態にされたＮチャンネル
型のＭＯＳトランジスタＭＮ１とＭＮ４が設けられる。
このような電流ミラー回路により、上記ＭＯＳトランジ
スタＭＮ１とＭＮ４には、上記差動ＭＯＳトランジスタ
ＭＰ６とＭＰ７のドレイン電流に対応した出力電流が流
れるようにされる。この差動アンプでは、電源電圧の変
動の影響を受けにくく、優れた電源電圧特性を実現する
ことができる。

【００１５】上記ＭＯＳトランジスタＭＮ１とＭＮ４の
ドレインには、電流ミラー形態にされたＰチャンネル型
のＭＯＳトランジスタＭＰ２とＭＰ３が設けられる。か
かる電流ミラー回路の出力側のＭＯＳトランジスタＭＰ
２のドレインから、上記差動ＭＯＳトランジスタＱ６と
Ｑ７のドレイン電流の差分、言い換えると、上記ノード
Ｎ１とＮ２の電圧差に対応した電流が形成されて、上記
出力ノード（ＶＲＥＦ）に負帰還される。

【００１６】電源電圧ＶＤＤと回路の接地電位点ＶＳＳ
との間に設けられた抵抗Ｒ４とダイオード形態のＮチャ
ンネル型のＭＯＳトランジスタＭＮ６の直列回路は、バ
イアアス電流回路を構成する。上記ＭＯＳトランジスタ
ＭＮ６に対して電流ミラー形態にせされたＮチャンネル
型のＭＯＳトランジスタＭＮ５が設けられる。このＭＯ
ＳトランジスタＭＮ５のドレイン電流は、ダイオード形
態のＰチャンネル型ＭＯＳトランジスタＭＰ３に供給さ
れる。このＭＯＳトランジスタＭＰ３と、上記差動アン
プの動作電流を形成するＰチャンネル型ＭＯＳトランジ
スタＭＰ５とが電流ミラー形態に接続されることによっ
て、上記抵抗Ｒ４で形成された電流が上記差動アンプの
バイアス電流を決定する。

【００１７】この実施例では、上記のような基準電圧発
生回路の起動回路として、抵抗Ｒ５と直列接続のダイオ
ードＤ１とＤ２とＮチャンネル型のＭＯＳトランジスタ
ＭＮＳが用いられる。つまり、電源電圧ＶＤＤの出力ノ
ード（ＶＲＥＦ）との間にＮチャンネル型のＭＯＳトラ
ンジスタＭＮＳが設けられる。このＭＯＳトランジスタ
ＭＮＳのゲートには、電源電圧ＶＤＤと回路の接地電位
点ＶＳＳとの間に設けられた上記抵抗Ｒ５とダイオード
Ｄ１とＤ２の直列回路のノードＮ４の電圧が供給され
る。ノードＮ４は、上記抵抗Ｒ５と上記ダイオードＤ１
との接続点である。

【００１８】上記ダイオードＤ１とＤ２は、定電圧素子
として作用し電源電圧ＶＤＤがその順方向電圧ＶＦ１＋
ＶＦ２以下のときには、オフ状態であり電流を流さない
が、電源電圧ＶＤＤが順方向電圧ＶＦ１＋ＶＦ２になる
とオン状態となり、かかる順方向電圧ＶＦ１＋ＶＦ２に
対応した定電圧を形成する。

【００１９】この発明に係る半導体集積回路装置は、特
に制限されないが、ＣＭＯＳ回路から構成される。半導
体基板は、特に制限されないが、Ｐ型基板から構成され
る。かかるＰ型基板の表面にはＮチャンネル型ＭＯＳト
ランジスタを形成するＰ型ウェルと、Ｐチャンネル型Ｍ
ＯＳトランジスタを形成するＮ型ウェル領域が形成され
る。上記Ｎチャンネル型ＭＯＳトランジスタを形成する
Ｐ型ウェルをＰ型基板から電気的に分離する場合、その
周囲がＮ型ウェル領域により囲まれ、その下層に深い層
のＮ型ウェル領域が形成される。例えば、半導体基板か
ら電気的に分離して、負の基板バックバイアス電圧ＶＢ
Ｂを印加する場合には、上記のような深い層のＮ型ウェ
ル領域が形成される。

【００２０】Ｐチャンネル型ＭＯＳトランジスタは、Ｎ
型ウェル領域に形成される。Ｎチャンネル型ＭＯＳトラ
ンジスタは、Ｐ型ウェル領域に形成される。このＰ型ウ
ェル領域ＰＷには、基板から回路の接地電位ＶＳＳが与
えられる。このようなＰチャンネル型ＭＯＳトランジス
タの構造を利用して、上記バイポーラ型トランジスタが
形成される。トランジスタＱ１とＱ２のエミッタは、同
じＮ型ウェル領域内に形成されたＰチャンネル型ＭＯＳ
トランジスタのソース，ドレイン領域を利用して形成さ
れ、その面積Ｓ１とＳ２が前記のように異なるようにさ
れる。Ｎ型ウェル領域はベース領域とされ、基板がコレ
クタとして用られる。これらのＮ型ウェル領域及び基板
には回路の接地電位ＶＳＳが供給される。これにより、
図１の実施例のようにベース、コレクタが共通接続され
た２つのトランジスタＱ１とＱ２を形成することができ
る。

【００２１】前記のように図１の実施例回路では、Ｎチ
ャンネル型のＭＯＳトランジスタＭＮＳを基準電圧ＶＲ
ＥＦを出力するノードに接読する。また、このＭＯＳト
ランジスタＭＮＳのゲートは、抵抗Ｒ５とダイオードＤ
１，Ｄ２によって構成される回路のノードＮ４に接続さ
れる。本実施例の差動アンプ型基準電圧発生回路の出力
電位は、前記式（１）から効果的な温度キャンセルが可
能となるＲ１，Ｒ２の抵抗比を決めると約１．２Ｖとな
る。また、ノードＮ４の電位は、図４に示すダイオード
Ｄ１，Ｄ２の順方向電圧ＶＦ１とＶＦ２を０．６Ｖとす
ると、ＶＤＤ＝１．２Ｖまでは電源電圧ＶＤＤに追従し
てＶＤＤ＝Ｎ４のように変化する。ＶＤＤ＞１．２Ｖ以
上では、１．２Ｖの一定電圧を維持する。

【００２２】このため、このため電源電圧ＶＤＤの立ち
上り時、ＭＯＳトランジスタのＶＧＳ（ゲート，ソース
間電圧）は、次式（２）により求められる。 ＶＧＳ＝ＶＮ４−ＶＲＥＦ ……（２） ＶＧＳ＞Ｖｔｈのときに上記ＭＯＳトランジスタＭＮＳ
がオン状態にされる。ＶＮ４はノードＮ４の電圧であ
る。ＶｔｈはＭＯＳトランジスタＭＮＳのしきい値電
圧、ＶＲＥＦは出力基準電圧である。

【００２３】基準電圧ＶＲＥＦが所望の電圧に上昇しな
い場合、ＭＯＳトランジスタＭＮＳのゲート，ソース間
電圧ＶＧＳがＶＧＳ＞Ｖｔｈとなって、このＭＯＳトラ
ンジスタＭＮＳがオン状態となって比較的大きな起動電
流Ｉ１，Ｉ２を形成する。基準電圧ＶＲＥＦの上昇によ
り、ＶＧＳ＜Ｖｔｈ、つまりＶＮ４−ＶＲＥＦ＜Ｖｔｈ
になると、ＭＯＳトランジスタＭＮＳがオフ状態にな
る。基準電圧ＶＲＥＦが所望の電圧（１．２Ｖ）になる
と、上記ＭＯＳトランジスタＭＮＳのゲート，ソース間
電圧ＶＧＳは０Ｖとなって、ＭＯＳトランジスタＭＮＳ
はオフ状態にさせる。この結果、ＶＤＤ立ち上り時、Ｍ
ＯＳトランジスタＭＮＳは、最初比較的大きな起動電流
Ｉ１，Ｉ２を流し、基準電圧ＶＲＥＦが所望の電位に近
づくに従い電流が小さくなり最終的にはオフ状態となる
ので、図３の特性図に示すように安定した基準電圧出力
動作を行うようにすることができる。

【００２４】上記のように外部電源電圧ＶＤＤ立ち上り
時、ＭＯＳトランジスタＭＮＳのゲート，ソース間電圧
ＶＧＳは、ゲート電圧がノードＮ４の電位上昇に対応し
て高くなるのに対して、基準電圧ＶＲＥＦの電位は、差
動アンプが十分に動作しないためにほぼ接地電位ＶＳＳ
のままとなる。このため、外部電源電圧ＶＤＤがＭＯＳ
トランジスタＭＮＳのしきい値電圧Ｖｔｈよりも高くな
ると、ＭＯＳトランジスタＭＮＳがオン状態となって、
抵抗Ｒ２とバイポーラ型トランジスタＱ１、抵抗Ｒ３と
Ｒ１とバイポーラ型トランジスタＱ２に対して、起動電
流Ｉ１，Ｉ２をそれぞれ供給する。

【００２５】この起動電流Ｉ１，Ｉ２によりノードＮ１
とＮ２に電圧差が生じ、差動アンプがこれに応答してノ
ードＮ３に電位を発生させる。このようにノードＮ３の
電位が上記ノードＮ１とＮ２の電圧差に対応して変動す
ることにより、ＭＯＳトランジスタＭＰ１に電流が流
れ、基準電圧ＶＲＥＦが所望の電位（＝約１．２Ｖ）に
なるまで電位が上昇する。

【００２６】この実施例の起動回路では、前記のように
電源電圧ＶＤＤが小さい領域では必要な起動電流Ｉ１と
Ｉ２を形成しつつ、差動アンプの動作が有効となって安
定化動作を行うようになるような電源電圧ＶＤＤの上昇
に伴い上記起動電流を小さくし、基準電圧ＶＲＥＦが所
望の電圧値に到達する前にオフ状態になり、差動アンプ
型基準電圧回路の帰還動作を阻害することはなくなる。
さらに、ＭＯＳトランジスタＭＮＳのゲート−バルク間
電位はダイオードＤ１，Ｄ２の順方向電圧で決まり、前
記図５の回路のように外部電源ＶＤＤ−ＶＳＳがそのま
ま印加されることがないので、上記起動用のＭＯＳトラ
ンジスタＭＮＳが差動アンプ型基準電圧発生回路の外部
電源の上限を決定する素子とはならない。つまりは、こ
の発明に係る基準電圧発生回路の動作電圧範囲を高電圧
領域まで広げることができる。

【００２７】図２には、上記基準電圧ＶＲＥＦを用いた
降圧電源回路の一実施例の回路図が示されている。この
実施例は、Ｎチャンネル型の差動ＭＯＳトランジスタＭ
Ｎ７、その動作電流を流すＮチャンネル型ＭＯＳトラン
ジスタＭＮ９、負荷回路を構成する電流ミラー形態のＰ
チャンネル型ＭＯＳトランジスタＭＰ８とＭＰ９及び出
力回路を構成するＰチャンネル型の出力ＭＯＳトランジ
スタＭＰ１０とその負荷手段としてのＰチャンネル型Ｍ
ＯＳトランジスタＭＮ１０から構成された差動増幅回路
をボルテージフォロワ動作させるものである。この出力
電圧ＶＤＬが内部回路ＬＯＧに動作電圧として供給され
る。

【００２８】上記のようなボルテージホォロワ回路で
は、上記基準電圧ＶＲＥＦに対応された降圧電圧ＶＤＬ
を出力するものとなる。上記基準電圧ＶＲＥＦ（１．２
Ｖ）よりも高い１．８Ｖや２Ｖのような降圧電圧に設定
する場合には、上記出力端子ＯＵＴの電圧を分圧して、
上記帰還用の入力ＩＮ（＋）に供給すればよい。このと
きには、分圧電圧と上記基準電圧ＶＲＥＦとを等しくす
るように差動増幅回路が動作するので、上記分圧比の逆
比に対応した出力電圧ＶＤＬを得ることができるものと
なる。

【００２９】図４には、この発明が適用されるダイナミ
ック型ＲＡＭの一実施例の概略ブロック図が示されてい
る。同図においては、この発明が適用されるダイナミッ
ク型ＲＡＭを構成する各回路ブロックのうち、その主要
部が代表として例示的に示されており、それが公知の半
導体集積回路の製造技術により、単結晶シリコンのよう
な１個の半導体基板上において形成される。

【００３０】アドレス端子Ａｉから時分割的に入力され
たアドレス信号は、アドレスバッファ１に取り込まれ
る。アドレスバッファ１は、Ｘアドレスバッファ（X AD
DRESSBUFFER) とＹアドレスバッファ（Y ADDRESS BUFFE
R) から構成され、時分割的にアドレス端子Ａｉから入
力されたそれぞれのアドレス信号を取り込むようにす
る。上記Ｘアドレスバッファに取り込まれたＸアドレス
信号は、Ｘラッチ（XLATCH) とプリデコーダ(PRE-DEC)
２に伝えられる。

【００３１】上記Ｙアドレスバッファに取り込まれたＹ
アドレス信号は、Ｙラッチ（YLATCH) とプリデコーダ(P
RE-DEC) ３を介してＹデコーダ(YDEC)４に供給される。
上記Ｙアドレスの一部の信号は、ワード線選択回路５に
含まれるマット制御回路(MATCONTROL) や、増幅回路（W
A/MA)１４、リードライト制御回路(R/W CONTROL) １０
にも供給される。上記ワード線選択回路５は、上記マッ
ト制御回路とＸデコーダ(XDEC)から構成される。メモリ
部は、メモリマット(MAT) ６と、センスアンプ(SA)７か
ら構成される。

【００３２】上記メモリマット６は、ワード線とビット
線の交点にアドレス選択ＭＯＳＦＥＴと記憶キャパシタ
からなるダイナミック型メモリセルがマトリックス配置
されてなるものであり、例えば２５６Ｍビットのような
大記憶容量を持つものでは、メモリ部には多数のメモリ
マット６が設けられる。ワード線選択回路５に含まれる
Ｘデコーダにより、多数のメモリマットの中からアドレ
ス信号により指定されたメモリマットのワード線が選択
され、Ｙデコーダ４によりアドレス信号により上記指定
されたメモリマットの中のビット線が選択される。

【００３３】読み出し動作のときには、リードライト制
御回路１０により増幅回路１４のメインアンプＭＡが動
作して、上記メモリ部からの読み出し信号を増幅して、
データ出力回路(DOUT BUFFER) １１を通してデータ端子
ＤＱから出力させる。書き込み動作のときには、リード
ライト制御回路１０により増幅回路１４のライトアンプ
ＷＡが動作して、データ端子ＤＱから入力された書き込
み信号がデータ入力回路(DIN BUFFER)と上記ライトアン
プＷＡを通して上記メモリ部の選択されたメモリセルに
書き込まれる。クロックバッファ(CLOCK BUF) ８は、ロ
ウアドレスストローブ信号／ＲＡＳ、カラムアドレスス
トローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及
び出力イネーブル信号／ＯＥを受けて、クロックコント
ロール回路（CLOCK CONTROL)９に伝えて内部動作に必要
な各種制御信号を形成する。

【００３４】この実施例では、メモリ回路の動作電圧を
形成する内部電圧発生回路１３が設けられる。この内部
電圧発生回路１３には、昇圧回路ＶＰＰ−ＧＥＮ、降圧
回路ＶＤＬ−ＧＥＮ及び負電圧発生回路ＶＢＢ−ＧＥＮ
が含まれる。上記降圧回路ＶＤＬ−ＧＥＮは、低消費電
力や微細化されたＭＯＳＦＥＴのゲート耐圧保護のため
等に、電源電圧ＶＤＤを降圧した内部電圧ＶＤＬを形成
する。この内部電圧ＶＤＬは、特に制限されないが、セ
ンスアンプ７の動作電圧として用いられる。これによ
り、メモリセルが接続されたビット線のハイレベルは、
上記内部電圧ＶＤＬに対応された降圧電圧とされる。上
記電源電圧ＶＤＤが３．３Ｖのとき、内部降圧電圧ＶＤ
Ｌは例えば２．０Ｖにされる。

【００３５】メモリセルが接続されたワード線は、上記
ビット線のハイレベルに対応した内部降圧電圧ＶＤＬに
対して、アドレス選択ＭＯＳＦＥＴのしきい値電圧以上
に高くする必要がある。このような高電圧を形成するた
めに、チャージポンプ回路を利用した昇圧回路ＶＰＰ−
ＧＥＮが設けられる。上記昇圧回路ＶＰＰ−ＧＥＮは、
上記電源電圧ＶＤＤで動作する発振回路等で形成された
パルス信号を用いて、約３．６Ｖのような昇圧電圧を形
成する。上記メモリセルが形成される半導体領域又は基
板には、−１．０Ｖのような負電圧ＶＢＢが供給され
る。このような負電圧ＶＢＢの供給によって、上記アド
レス選択ＭＯＳＦＥＴのしきい値電圧が高くされて、オ
フ状態のときのリーク電流を低減して記憶キャパシタの
情報保持時間を長くできるものである。

【００３６】内部電圧発生回路１３には、アドレス選択
回路等の周辺回路用の内部回路に供給する第１の降圧電
圧と、上記センスアンプ等に供給する第２の降圧電圧を
形成する２種類の回路設けるものであってもよい。例え
ば、外部電源電圧ＶＤＤが３．３Ｖのとき、２．５Ｖに
降圧した第１の降圧電圧を形成し、アドレス選択回路等
の動作電圧として用いることにより低消費電力化と高速
化とを図り、センスアンプの動作電圧を２．０Ｖにする
ものであってもよい。外部端子を介して信号の授受を行
うアドレスバッファ１やデータ出力回路１１やデータ入
力回路１２等の入出力回路では、外部からの信号入力に
対応させて電源電圧ＶＤＤにより動作させられる。

【００３７】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 第１の一方向性素子と、それに比べて小さな第
２の電流密度の電流が流れる第２の一方向性素子とに出
力ノードから第１抵抗と第２と第３の直列抵抗とにより
それぞれ電流を供給し、上記第１の一方向性素子と第１
の抵抗の接続点の第１電圧と、上記第２と第３の抵抗の
接続点の第２電圧とが等しくなるように差動アンプから
上記出力ノードに電流を供給し、上記出力ノードから上
記第１と第２の一方向性素子の順方向電圧の差分を基準
にして上記第２と第３の抵抗値の比に対応した基準電圧
を形成する基準電圧発生回路に、上記基準電圧に対応さ
れた定電圧を形成する定電圧素子に電源電圧を抵抗を介
して供給し、上記抵抗を介して供給された電源電圧に応
答して上記出力ノードに起動電流を供給するＭＯＳＦＥ
Ｔを設けるることにより、動作の安定化と動作電圧範囲
の拡大を図ることができるという効果が得られる。

【００３８】（２） 上記に加えて、上記第１と第２の
一方向素子をダイオード形態に接続されたトランジスタ
を用い、上記第１と第２の電流密度を上記両トランジス
タに同じ電流を流し、そのエミッタ面積を異ならせるこ
とにより、エミッタ面積比に対応した高安定の基準電圧
を得ることができるという効果が得られる。

【００３９】（３） 上記に加えて、上記差動アンプと
して、上記第１電圧と第２電圧とをそれぞれゲートに受
ける第１導電型の第１と第２の差動ＭＯＳトランジスタ
のドレイン側にダイオード形態にされた第２導電型の第
１と第２ＭＯＳトランジスタを設け、かかる第２導電型
の上記第１と第２のＭＯＳトランジスタに電流ミラー形
態にされた第２導電型の第３と第４のＭＯＳトランジス
タを設け、上記第３と第４のＭＯＳトランジスタのドレ
インに電流ミラー回路を構成する第１導電型の第３と第
４のＭＯＳトランジスタを設けて、上記差動ＭＯＳトラ
ンジスタに流れる電流の差分に対応した出力電流を上記
出力ノードに流すようにすることによって、すぐれた電
源電圧特性を得ることができるという効果が得られる。

【００４０】（４） 上記定電圧素子を、直列形態に接
続されたダイオードとし、定電圧を順方向電圧により設
定することにより、起動用のＭＯＳトランジスタの動作
に好適な定電圧を得ることができるという効果が得られ
る。

【００４１】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、差動
アンプの構成は、種々の実施形態を採ることができる。
上記ダイオードＤ１，Ｄ２は、ダイオード接続のＭＯＳ
トランジスタを用いるものであってもよい。この場合、
直列接続されるＭＯＳトランジスタはＮ個とし、そのし
きい値電圧ＶｔｈをＮ倍にした電圧が上記約１．２Ｖ程
度の基準電圧ＶＥＲＦに対応するようにすればよい。上
記基準電圧ＶＲＥＦは、外部電源電圧を降圧するための
基準電圧の他、例えばＡ／Ｄ変換やＤ／Ａ変換回路等の
ように高い精度での定電圧を必要とする各種半導体集積
回路装置に広く利用することができる。

【００４２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、第１の一方向性素子と、そ
れに比べて小さな第２の電流密度の電流が流れる第２の
一方向性素子とに出力ノードから第１抵抗と第２と第３
の直列抵抗とによりそれぞれ電流を供給し、上記第１の
一方向性素子と第１の抵抗の接続点の第１電圧と、上記
第２と第３の抵抗の接続点の第２電圧とが等しくなるよ
うに差動アンプから上記出力ノードに電流を供給し、上
記出力ノードから上記第１と第２の一方向性素子の順方
向電圧の差分を基準にして上記第２と第３の抵抗値の比
に対応した基準電圧を形成する基準電圧発生回路に、上
記基準電圧に対応された定電圧を形成する定電圧素子に
電源電圧を抵抗を介して供給し、上記抵抗を介して供給
された電源電圧に応答して上記出力ノードに起動電流を
供給するＭＯＳトランジスタを設けるることにより、動
作の安定化と動作電圧範囲の拡大を図ることができる。

【図面の簡単な説明】

【図１】この発明に係る半導体集積回路装置に搭載され
る基準電圧発生回路の一実施例を示す回路図である。

【図２】上記図１の基準電圧発生回路で形成された基準
電圧を用いた降圧電源回路の一実施例を示す回路図であ
る。

【図３】図１の基準電圧発生回路の動作を説明するため
の特性図である。

【図４】この発明が適用されるダイナミック型ＲＡＭの
一実施例を示す概略ブロック図である。

【図５】この発明に先立って検討された基準電圧発生回
路の一例を示す回路図である。

【図６】図５の基準電圧発生回路の動作を説明するため
の特性図である。

【符号の説明】

ＭＰ１〜ＭＰ１０，ＭＰＳ…Ｐチャンネル型ＭＯＳトラ
ンジスタ、ＭＮ１〜ＭＮ１０，ＭＮＳ…Ｎチャンネル型
ＭＯＳトランジスタ、Ｄ１，Ｄ２…ダイオード、Ｑ１，
Ｑ２…バイポーラトランジスタ、ＬＯＧ…内部回路、１
…アドレスバッファ、２…Ｘラッチとプリデコーダ、３
…Ｙラッチとプリデコーダ、４…Ｙデコーダ、５…ワー
ド線選択回路、６…メモリマット、７…センスアンプ、
８…コントロールバッファ、９…クロックコントロール
回路、１０…リードライト制御回路、１１…データ出力
回路、１２…データ入力回路、１３…内部電圧発生回
路、１４…増幅回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 秋岡 隆志 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5F038 AR28 AV04 AV05 AV06 BB02 BB04 BB08 BB10 BG03 BG05 BG09 DF05 EZ20 5H420 BB02 BB12 CC02 DD02 EA11 EA14 EA24 EA42 EA48 EB15 EB37 FF03 FF23 LL09 NA17 NA28 NB02 NB12 NB20 NB22 NB24 NC02 NC03 NC26 NC32 NE03 5J056 AA00 BB01 CC00 CC02 CC03 DD02 DD13 DD34 DD39 DD55 5M024 AA90 BB29 BB40 FF02 FF22 FF25 HH04 HH09 HH14 PP01 PP03 PP07

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１の電流密度の電流が流れる第１の一
   方向性素子と、 上記第１の一方向性素子に比べて小さな第２の電流密度
   の電流が流れるようにされた第２の一方向性素子と、 出力ノードから供給された第１の電流密度に対応した電
   流を上記第１の一方向性素子に供給する第１抵抗と、 上記出力ノードから第２の電流密度に対応した電流を上
   記第２の一方向性素子に供給する第２と第３の直列抵抗
   と、 上記第１の一方向性素子と第１の抵抗の接続点の第１電
   圧と、上記第２と第３の抵抗の接続点の第２電圧とが等
   しくなるように、上記出力点に電流を供給する差動アン
   プとを含み、 上記出力ノードから上記第１と第２の一方向性素子の順
   方向電圧の差分を基準にして上記第２と第３の抵抗値の
   比に対応した基準電圧を形成する基準電圧発生回路を備
   え、 上記抵抗を介して上記基準電圧に対応された定電圧を形
   成する定電圧素子に電源電圧を供給する第１回路と上記
   抵抗を介して供給された電源電圧に応答して上記出力ノ
   ードに起動電流を供給するＭＯＳトランジスタからなる
   起動回路を設けてなることを特徴とする半導体集積回路
   装置。
2. 【請求項２】 請求項１において、 上記第１と第２の一方向素子はダイオード形態に接続さ
   れたトランジスタであり、 上記第１と第２の電流密度は、同じ電流を流し、そのエ
   ミッタ面積を異ならせることにより設定されることを特
   徴とする半導体集積回路装置。
3. 【請求項３】 請求項１又は２において、 上記差動アンプは、 上記第１電圧と第２電圧とをそれぞれゲートに受ける第
   １導電型の第１と第２のＭＯＳトランジスタと、 上記第１導電型の第１と第２のＭＯＳトランジスタのド
   レイン側に設けられ、ダイオード形態にされた第２導電
   型の第１と第２ＭＯＳトランジスタと、 上記第２導電型の第１と第２のＭＯＳトランジスタと電
   流ミラー形態にされた第２導電型の第３と第４のＭＯＳ
   トランジスタと、 上記第２導電型の第３と第４のＭＯＳトランジスタのド
   レイン電流の差分の電流を上記出力ノードに流すように
   された電流ミラー形態の第１導電型の第３と第４のＭＯ
   Ｓトランジスタと、 上記第１導電型の第１と第２のＭＯＳトランジスタの共
   通化されたソースに動作電流を流す第１導電型の第５の
   ＭＯＳトランジスタを含むことを特徴とする半導体集積
   回路装置。
4. 【請求項４】 請求項３において、 上記第１導電型はＰチャンネル型であり、上記第２導電
   型はＮチャンネル型であり、 上記起動電流を流すＭＯＳトランジスタは、Ｎチャンネ
   ル型であることを特徴とする半導体集積回路装置。
5. 【請求項５】 請求項２ないし４のいずれかにおいて、 上記定電圧素子は、直列形態に接続されたダイオードで
   あり、定電圧はその順方向電圧が用いられるものである
   ことを特徴とする半導体集積回路装置。