JP2012216034A - 定電流源回路 - Google Patents

Abstract

【課題】動作の信頼性の向上を図る。
【解決手段】定電流源回路は、複数のＰＭＯＳトランジスタを含む第１カレントミラー回路１１、複数のＮＭＯＳトランジスタを含む第２カレントミラー回路１２を備え、正の温度特性を有する第１電流を発生する第１電流発生回路１０と、前記複数のＮＭＯＳトランジスタの閾値電圧に依存し、負の温度特性を有する第１電圧が入力され、前記第１電圧と等しい第２電圧を出力するフィードバック回路２１を備え、前記第２電圧に基づいて負の温度特性を有する第２電流を発生する第２電流発生回路２０と、前記第１電流と前記第２電流とを加算することで、任意の温度特性を有する定電流を発生する電流合成回路３０と、を具備する。
【選択図】 図１

Description

本発明の実施形態は、定電流源回路に関する。

近年、携帯電話等のモバイル機器が普及されていくにつれ、それらに使用されるメモリにおいて高速動作／低消費電流化などが求められている。このようなメモリとして、ＮＡＮＤフラッシュメモリが広く使用されている。

上記ＮＡＮＤフラッシュメモリを含む半導体集積回路では、定電流源および定電圧源を用いることで、回路のパフォーマンス向上を実現している。このため、精度の高い定電流源および定電圧源を実現することが要求されている。この定電流源は、例えばある遅延時間を精度良く生成したり、各種電圧を精度良く生成したりするときに用いる。

特開２００１−３５１７７号公報

本実施形態は、動作の信頼性の向上を図る定電流源回路を提供する。

本実施形態による定電流源回路は、複数のＰＭＯＳトランジスタを含む第１カレントミラー回路１１、複数のＮＭＯＳトランジスタを含む第２カレントミラー回路１２を備え、正の温度特性を有する第１電流を発生する第１電流発生回路１０と、前記複数のＮＭＯＳトランジスタの閾値電圧に依存し、負の温度特性を有する第１電圧が入力され、前記第１電圧と等しい第２電圧を出力するフィードバック回路２１を備え、前記第２電圧に基づいて負の温度特性を有する第２電流を発生する第２電流発生回路２０と、前記第１電流と前記第２電流とを加算することで、任意の温度特性を有する定電流を発生する電流合成回路３０と、を具備する。

第１の実施形態に係る定電流源回路の構成例を示す図。 図２（ａ）は、比較例に係る定電流源回路における定電流値と温度特性との関係を示すグラフであり、図２（ｂ）は、第１の実施形態に係る定電流源回路における定電流値と温度特性との関係を示すグラフ。 第１の実施形態に係る定電流源回路の応用例を示す図。 第２の実施形態に係る定電流源回路の構成例を示す図。 第２の実施形態に係る定電流源回路の応用例を示す図。 第３の実施形態に係る定電流源回路の構成例を示す図。 第４の実施形態に係る定電流源回路の構成例を示す図。 各実施形態に係る定電流源を使用する遅延回路の構成を示す図。 各実施形態に係る定電流源を使用する充電回路の構成を示す図。

本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。なお、ノードＶＣ，ＶＣ２，ＶＩＲＥＦ，ＶＩＰ，ＶＩＣ，ＶＡ，ＶＢの電圧をそれぞれ適宜、電圧ＶＣ，ＶＣ２，ＶＩＲＥＦ，ＶＩＰ，ＶＩＣ，ＶＡ，ＶＢと称して説明する場合がある。

＜第１の実施形態＞
以下に図１乃至図３を用いて、第１の実施形態に係る半導体集積回路について説明する。

［第１の実施形態の回路構成および動作］
図１は、第１の実施形態に係る定電流源回路の構成例を示す図である。

図１に示すように、定電流源回路は、第１電流発生回路１０、第２電流発生回路２０および電流合成回路３０を備えている。

第１電流発生回路１０は、第１カレントミラー回路１１、第２カレントミラー回路１２および可変抵抗Ｒ１を有する。

第１カレントミラー回路１１は、ＰＭＯＳトランジスタＭＰ１およびＰＭＯＳトランジスタＭＰ２を有する。より具体的には、ＰＭＯＳトランジスタＭＰ１およびＰＭＯＳトランジスタＭＰ２のソースは、電源に接続される。また、ＰＭＯＳトランジスタＭＰ１およびＰＭＯＳトランジスタＭＰ２のゲートは、ノードＢＩＡＳＰに共通接続される。また、ＰＭＯＳトランジスタＭＰ１のドレインは、後述するノードＶＣに接続される。一方、ＰＭＯＳトランジスタＭＰ２のドレインは、ノードＢＩＡＳＰに接続されて、ダイオード接続される。すなわち、ＰＭＯＳトランジスタＭＰ２の電流経路の一端（ソース）と他端（ドレイン）との電位差と、ＰＭＯＳトランジスタＭＰ２の電流経路の一端（ソース）とゲートとの電位差とが同値となる。このため、ＰＭＯＳトランジスタＭＰ２は５極管動作をする。

第２カレントミラー回路１２は、カレントミラーを構成するＮＭＯＳトランジスタＭＮ１およびＮＭＯＳトランジスタＭＮ２を有する。より具体的には、ＮＭＯＳトランジスタＭＮ１のソースは接地電位に接続される。一方、ＮＭＯＳトランジスタＭＮ２のソースはノードＶＢを介して、可変抵抗Ｒ１の一端に接続される。可変抵抗Ｒ１の他端は接地電位に接続される。また、ＮＭＯＳトランジスタＭＮ１およびＮＭＯＳトランジスタＭＮ２のゲートは、ノードＶＣに共通接続される。また、ＮＭＯＳトランジスタＭＮ２のドレインは、ノードＢＩＡＳＰに接続される。一方、ＮＭＯＳトランジスタＭＮ１のドレインは、ノードＶＣに接続されて、ダイオード接続される。すなわち、ＮＭＯＳトランジスタＭＮ１の電流経路の一端（ソース）と他端（ドレイン）との電位差と、ＮＭＯＳトランジスタＭＮ１の電流経路の一端（ソース）とゲートとの電位差とが同値となる。このため、ＮＭＯＳトランジスタＭＮ１は５極管動作をする。また、ＮＭＯＳトランジスタＭＮ２の数は、ＮＭＯＳトランジスタＭＮ１の数のＮ倍であり、それらＮＭＯＳトランジスタＭＮ２は並列に接続されている。言い換えると、ＮＭＯＳトランジスタＭＮ２のサイズは、ＮＭＯＳトランジスタＭＮ１のサイズのＮ倍である。

このように、第１電流発生回路１０では、電源と接地電位との間に、ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１の電流経路が直列に接続され、ＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ２の電流経路と可変抵抗Ｒ１が直列に接続されている。

第１電流発生回路１０は、ノードＢＩＡＳＰの電圧が閾値電圧を越えるとき、ＰＭＯＳトランジスタＭＰ１およびＰＭＯＳトランジスタＭＰ２はオン状態になり、ノードＶＣに電流が流れる。その結果、ノードＶＣは、電源からＰＭＯＳトランジスタＭＰ１およびＰＭＯＳトランジスタＭＰ２を介して昇圧される。このノードＶＣの電圧が閾値電圧を越えるときに、ＮＭＯＳトランジスタＭＮ１およびＮＭＯＳトランジスタＭＮ２がオン状態になる。このようにして、各トランジスタおよび各ノードに電流が流れる。

このとき、上述したように、ＰＭＯＳトランジスタＭＰ１とＰＭＯＳトランジスタＭＰ２、およびＮＭＯＳトランジスタＭＮ１とＮＭＯＳトランジスタＭＮ２はそれぞれ、カレントミラーを構成している。このため、ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１には、ＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ２と等しい電流Ｉｐが流れる。この電流Ｉｐは、以下のように生成される。

ＮＭＯＳトランジスタＭＮ２の数をＮＭＯＳトランジスタＭＮ１の数のＮ倍にすることで、ＮＭＯＳトランジスタＭＮ１のゲート・ソース間電位とＮＭＯＳトランジスタＭＮ２のゲート・ソース間電位との間に電位差が生じる。この電位差からノードＶＢの電圧ＶＢが生成される。この電圧ＶＢを可変抵抗Ｒ１に印加することで、電流Ｉｐが生成される。このとき、電流Ｉｐの値は、可変抵抗Ｒ１およびＮＭＯＳトランジスタＭＮ２の数（サイズ）によって制御される。また、チップ毎に、プロセスばらつき（電源電位や各トランジスタの抵抗および閾値）に応じて可変抵抗Ｒ１を調整する。これにより、チップ毎に、電流Ｉｐをプロセスばらつきに依存しない定電流にすることができる。このように生成される電流Ｉｐは、以下の（１）式で表わされる。

ここで、βは、電荷の移動度を示している。βは、負の温度特性（温度が低くなるほど増加する特性）を有するため、電流Ｉｐは、正の温度特性（温度が高くなるほど増加する特性）を有する。このように、第１電流発生回路１０によって、正の温度特性を有する電流Ｉｐが生成される。

第２電流発生回路２０は、差動アンプ２１、ＰＭＯＳトランジスタＭＰ５および可変抵抗Ｒ２を有している。

差動アンプ２１は、カレントミラーを構成するＰＭＯＳトランジスタＭＰ６とＰＭＯＳトランジスタＭＰ７、ＮＭＯＳトランジスタＭＮ４、ＮＭＯＳトランジスタＭＮ５、およびＮＭＯＳトランジスタＭＮ６を有する。

より具体的には、ＰＭＯＳトランジスタＭＰ６およびＰＭＯＳトランジスタＭＰ７のソースは、電源に接続される。また、ＰＭＯＳトランジスタＭＰ６およびＰＭＯＳトランジスタＭＰ７のゲートは、同ノードに共通接続される。また、ＰＭＯＳトランジスタＭＰ６のドレインは、差動アンプ２１の出力ノードであるノードＢＩＡＳＣに接続される。一方、ＰＭＯＳトランジスタＭＰ７ドレインは、ゲートと同ノードに共通接続され、ダイオード接続される。すなわち、ＰＭＯＳトランジスタＭＰ７の電流経路の一端（ソース）と他端（ドレイン）との電位差と、ＰＭＯＳトランジスタＭＰ７の電流経路の一端（ソース）とゲートとの電位差とが同値となる。このため、ＰＭＯＳトランジスタＭＰ７は５極管動作をする。

ＮＭＯＳトランジスタＭＮ４およびＮＭＯＳトランジスタＭＮ５のソースはＮＭＯＳトランジスタＭＮ６のドレインと同ノードに共通接続され、ＮＭＯＳトランジスタＭＮ６のソースは接地される。ＮＭＯＳトランジスタＭＮ４のゲートは差動アンプ２１の第１入力ノードである第１電流発生回路１０のノードＶＣに接続される。一方、ＮＭＯＳトランジスタＭＮ５のゲートは差動アンプ２１の第２入力ノードであるノードＶＣ２に接続される。また、ＮＭＯＳトランジスタＭＮ４のドレインは、ノードＢＩＡＳＣに接続され、ＮＭＯＳトランジスタＭＮ５のドレインは、ＰＭＯＳトランジスタＭＰ７のドレインおよびゲートと同ノードに共通接続される。

ＰＭＯＳトランジスタＭＰ５のソースは、電源に接続される。また、ＰＭＯＳトランジスタＭＰ５のゲートは、ノードＢＩＡＳＣに接続されている。また、ＰＭＯＳトランジスタＭＰ５のドレインは、ノードＶＣ２に接続され、可変抵抗Ｒ２を介して接地される。言い換えると、可変抵抗Ｒ２は、ノードＶＣ２と接地電位との間に接続される。すなわち、可変抵抗Ｒ２の一端はノードＶＣ２に接続され、他端は接地される。

第２電流発生回路２０は、ノードＶＣおよび後述するノードＶＩＲＥＦの電圧が閾値電圧を越えるとき、動作状態となる。このとき、ＮＭＯＳトランジスタＭＮ６のゲートにノードＶＩＲＥＦの電圧ＶＩＲＥＦを入力することにより、差動アンプ２１の動作電流を決めている。ノードＶＣおよびノードＶＩＲＥＦの電圧が閾値電圧を越えるとき、ＮＭＯＳトランジスタＭＮ４およびＮＭＯＳトランジスタＭＮ６がオン状態になる。これにより、ノードＢＩＡＳＣの電圧が閾値電圧を越え、ＰＭＯＳトランジスタＭＰ５がオン状態になる。また、ノードＶＣ２に電流Ｉｃが流れることで電位が上昇し、閾値電圧を越えると、ＮＭＯＳトランジスタＭＮ５がオン状態になる。さらに、ＰＭＯＳトランジスタＭＰ６およびＰＭＯＳトランジスタＭＰ７のゲートが降圧されて閾値電圧を越えると、オン状態になる。このようにして、各トランジスタおよび各ノードに電流が流れる。

ここで、ＰＭＯＳトランジスタＭＰ５および可変抵抗Ｒ２には電流Ｉｃが流れる。この電流Ｉｃは、以下のように生成される。

上述したように、ＮＭＯＳトランジスタＭＮ４のゲートには、第１電流発生回路１０のノードＶＣが入力される。また、ＰＭＯＳトランジスタＭＰ６およびＰＭＯＳトランジスタＭＰ７はカレントミラーを構成している。このとき、ＰＭＯＳトランジスタＭＰ６とＰＭＯＳトランジスタＭＰ７、ＮＭＯＳトランジスタＭＮ４とＮＭＯＳトランジスタＭＮ５をそれぞれ同じサイズ（数）に構成し、ノードＢＩＡＳＣを制御する。これにより、ノードＶＣの電圧ＶＣと等しい電圧ＶＣ２が発生する。すなわち、差動アンプ２１は、入力された電圧と同電圧を出力するフィードバック回路として機能する。言い換えると、差動アンプ２１はゲイン１のアンプとして機能する。

ここで、ノードＶＣは、ＮＭＯＳトランジスタＮＭ１のダイオード接続されたノードであり、その電圧ＶＣは以下の（２）式で表わされる。

ここで、Ｖｔｈは、ＮＭＯＳトランジスタＮＭ１の閾値電圧を示している。この閾値電圧Ｖｔｈは、負の温度特性を有する。このため、ノードＶＣの電圧ＶＣおよびノードＶＣ２の電圧ＶＣ２は、負の温度特性を有する値となる。

この電圧ＶＣ２を可変抵抗Ｒ２に印加することで、電流Ｉｃが生成される。このとき、電流Ｉｃの値は、可変抵抗Ｒ２によって制御される。これにより、チップ毎に、電流Ｉｃをプロセスばらつきに依存しない定電流とすることができる。このように生成される電流Ｉｃは、以下の（３）式で表わされる。

ここで、ｘは、可変抵抗Ｒ１と可変抵抗Ｒ２との比である（Ｒ２＝ｘＲ１）。上述したように、閾値電圧Ｖｔｈは、負の温度特性を有する。このため、第２電流発生回路２０により生成される電流Ｉｃは、負の温度特性を有する値である。このように、第２電流発生回路２０によって、負の温度特性を有する電流Ｉｃが生成される。

電流合成回路３０は、ＰＭＯＳトランジスタＭＰ３、ＰＭＯＳトランジスタＭＰ４およびＮＭＯＳトランジスタＭＮ３を有する。

ＰＭＯＳトランジスタＭＰ３のソースは、電源に接続される。また、ＰＭＯＳトランジスタＭＰ３のゲートは、ＰＭＯＳトランジスタＭＰ１およびＰＭＯＳトランジスタＭＰ２のゲートとノードＢＩＡＳＰに共通接続される。すなわち、ＰＭＯＳトランジスタＭＰ３は、ＰＭＯＳトランジスタＭＰ２とカレントミラーを構成している。一方、ＰＭＯＳトランジスタＭＰ４のソースは、電源電位に接続されている。また、ＰＭＯＳトランジスタＭＰ４のゲートは、ＰＭＯＳトランジスタＭＰ５のゲートとノードＢＩＡＳＣに共通接続される。さらに、ＰＭＯＳトランジスタＭＰ３およびＰＭＯＳトランジスタＭＰ４のドレインは、出力ノードであるノードＶＩＲＥＦに共通接続されている。ＮＭＯＳトランジスタＮＭ３のソースは、接地電位に接続されている。また、ＮＭＯＳトランジスタＭＮ３のドレインは、ゲートとノードＶＩＲＥＦに共通接続され、ダイオード接続されている。

電流合成回路３０は、ノードＢＩＡＳＰの電圧が閾値電圧を越えるとき、動作状態となる。すなわち、ノードＢＩＡＳＰの電圧が閾値電圧を越えるとき、ＰＭＯＳトランジスタＭＰ３がオン状態になる。これにより、ノードＶＩＲＥＦに電流が流れることで電位が上昇し、閾値電圧を超えると、ＮＭＯＳトランジスタＭＮ３がオン状態になる。このとき、上述したように、ノードＶＩＲＥＦの電圧が閾値電圧を越えることで、第２電流発生回路２０が動作状態になり、ノードＢＩＡＳＣの電圧が閾値電圧を越える。これにより、ＰＭＯＳトランジスタＭＰ４がオン状態になる。このようにして、各トランジスタおよび各ノードに電流が流れる。

このとき、上述したように、ＰＭＯＳトランジスタＭＰ３は、ＰＭＯＳトランジスタＭＰ２とカレントミラーを構成している。このため、ＰＭＯＳトランジスタＭＰ３には、ＰＭＯＳトランジスタＭＰ２と等しい電流Ｉｐが流れる。なお、図１において、ＰＭＯＳトランジスタＭＰ３の数（並列に接続される数）は、ＰＭＯＳトランジスタＭＰ１およびＰＭＯＳトランジスタＭＰ２の数と等しいとしているが、必ずしも等しくする必要はなく、後述する電流Ｉｃとの加算割合に応じて適宜変更される。

一方、ＰＭＯＳトランジスタＭＰ４は、ゲートがＰＭＯＳトランジスタＭＰ５のゲートと共通にノードＢＩＡＳＣに接続されている。このため、ＰＭＯＳトランジスタＭＰ４には、ＰＭＯＳトランジスタＭＰ５と等しい電流Ｉｃが流れる。このＰＭＯＳトランジスタＭＰ４に流れる電流Ｉｃについて、以下で詳細に説明する。

差動アンプ２１において、ＰＭＯＳトランジスタＭＰ６およびＰＭＯＳトランジスタＭＰ７はカレントミラーを構成している。このため、ＰＭＯＳトランジスタＭＰ６およびＮＭＯＳトランジスタＭＮ４と、ＰＭＯＳトランジスタＭＰ７およびＮＭＯＳトランジスタＭＮ５とには等しい電流が流れている。このため、ＰＭＯＳトランジスタＭＰ６とＰＭＯＳトランジスタＭＰ７が同じサイズであれば、平衡状態におけるＰＭＯＳトランジスタＭＰ６とＰＭＯＳトランジスタＭＰ７とのゲート・ソース間電位およびドレイン・ソース間電位はそれぞれ等しくなる。

すなわち、ＰＭＯＳトランジスタＭＰ６のゲートおよびドレイン、ＰＭＯＳトランジスタＭＰ７のゲートおよびドレイン、ＰＭＯＳトランジスタＭＰ５のゲート、およびＰＭＯＳトランジスタＭＰ４のゲートは全て、同電圧である。これにより、ＰＭＯＳトランジスタＭＰ４、ＰＭＯＳトランジスタＭＰ５、ＰＭＯＳトランジスタＭＰ６、およびＰＭＯＳトランジスタＭＰ７は、擬似的にカレントミラーを構成している。上記構成のようにすることで、ＰＭＯＳトランジスタＭＰ５に生成された電流ＩｃをＰＭＯＳトランジスタＭＰ４に流す（ミラーする）ことができる。

なお、図１において、ＰＭＯＳトランジスタＭＰ４の数は、ＰＭＯＳトランジスタＭＰ５の数と等しいとしているが、必ずしも等しくする必要はなく、電流Ｉｐとの加算割合に応じて適宜変更される。

これらＰＭＯＳトランジスタＭＰ３およびＰＭＯＳトランジスタＭＰ４のドレインを共通にＮＭＯＳトランジスタＭＮ３のドレインに接続させることで、ＮＭＯＳトランジスタＭＮ３に電流Ｉｐと電流Ｉｃとを加算させた電流ＩＲＥＦを流すことができ、電圧ＶＩＲＥＦを出力することができる。このように生成される電流ＩＲＥＦは、以下の（４）式で表わされる。

（４）式で表わされるように、電流ＩＲＥＦは、正の温度特性を有する項と負の温度特性を有する項とで構成される。このとき、上述したように、ＰＭＯＳトランジスタＭＰ３およびＰＭＯＳトランジスタＭＰ４の数（サイズ）の比を調整（ミラー電流比を調整）することで、電流Ｉｐと電流Ｉｃとの加算割合を可変にすることができる。また、電流ＩｐはＮＭＯＳトランジスタＭＮ２の数（ＮＭＯＳトランジスタＭＮ１の数に対する比）および可変抵抗Ｒ１によって、電流Ｉｃは可変抵抗Ｒ２によって、その値を制御することができる。すなわち、抵抗比ｘ、ＮＭＯＳトランジスタＭＮ２の数、またはミラー電流比を適切に調整することによって、電流ＩＲＥＦの温度特性をゼロにすることができる（温度依存をなくすことができる）。

［第１の実施形態の効果］
上記第１の実施形態によれば、定電流源回路は、正の温度特性を有する定電流Ｉｐを発生する第１電流発生回路１０と、負の温度特性を有する定電流Ｉｃを発生する第２電流発生回路２０と、これら２つの定電流を加算して温度特性がゼロである（温度に依存しない）定電流ＩＲＥＦを発生する電流合成回路３０とを備えている。これにより、以下の効果を得ることができる。

図２（ａ）は、比較例に係る定電流源回路における定電流値と温度特性との関係を示すグラフであり、図２（ｂ）は、第１の実施形態に係る定電流源回路における定電流値と温度特性との関係を示すグラフである。図２（ａ）および（ｂ）において、横軸は温度、縦軸は定電流値を示し、複数のプロットはトリミングによる電流値の変化（絶対値シフト）を示している。

図２（ａ）に示すように、比較例に係る定電流源回路による定電流は、温度が高いほど電流が増える正の温度特性を有している。このため、定電流の値をチップ毎にトリミングしても温度依存性が残ってしまう。したがって、その定電流を使用するアナログ回路の特性に温度依存性が現れて回路特性を劣化させてしまう。この比較例に係る定電流回路は、例えば図１に示す第１電流発生回路１０と同様の構成を有する回路である。

これに対し、図２（ｂ）に示すように、第１の実施形態に係る定電流源回路による定電流ＩＲＥＦは、温度によらず一定である。これは、正の温度特性を有する電流Ｉｐと負の温度特性を有する電流Ｉｃとをそれぞれ適宜調整して加算することで、正の温度特性と負の温度特性とを相殺したからである。このように、第１の実施形態では、温度に依存しない定電流ＩＲＥＦを生成する定電流源回路を種々のアナログ回路に用いることで、その回路における温度特性を改善し、それらのパフォーマンスを向上させることができる。

なお、図２（ａ）および（ｂ）の例では、電流ＩＲＥＦの温度特性がゼロになるようにＮＭＯＳトランジスタＭＮ２の数および可変抵抗Ｒ１、Ｒ２を設定している。しかし、これに限らず、電流ＩＲＥＦとしてはこれらの値を変化させることで正／負のどちらの温度特性にも調整することが可能である。

なお、電流ＩＲＥＦの温度特性は、ＰＭＯＳトランジスタＭＰ２とＰＭＯＳトランジスタＭＰ３との数の比、およびＰＭＯＳトランジスタＭＰ４とＰＭＯＳトランジスタＭＰ５の数の比（ミラー電流比）を変えることによっても任意に調整され得る。

また、第１の実施形態に係る定電流源回路は、従来の定電流源回路（第１電流発生回路１０のみの構成）に、カレントミラー回路を有する差動アンプ２１を接続させ、かつ、ＰＭＯＳトランジスタＭＰ５および可変抵抗Ｒ２を接続させることで温度特性を可変にしている。すなわち、最小限の素子数の増加によって構成されているため、回路面積の増加も最小限に抑えることができる。

［応用例］
図３は、第１の実施形態に係る定電流源回路の応用例を示す図である。なお、応用例において、上記第１の実施形態と同様の点については説明を省略し、異なる点について説明する。

図３に示すように、応用例において、上記第１の実施形態と異なる点は、ＰＭＯＳトランジスタＭＰ１乃至ＰＭＯＳトランジスタＭＰ５のドレイン側のそれぞれに、ＰＭＯＳトランジスタＭＰ１’乃至ＰＭＯＳトランジスタＭＰ５’が直列に接続されている点である。

より具体的には、ＰＭＯＳトランジスタＭＰ１’乃至ＰＭＯＳトランジスタＭＰ５’のソースはそれぞれ、ＰＭＯＳトランジスタＭＰ１乃至ＰＭＯＳトランジスタＭＰ５のドレインに接続される。また、ＰＭＯＳトランジスタＭＰ１’乃至ＰＭＯＳトランジスタＭＰ３’のゲートはＮＭＯＳトランジスタＭＮ２のドレインと同ノードに共通接続され、ＰＭＯＳトランジスタＭＰ４’およびＰＭＯＳトランジスタＭＰ５’のゲートはノードＶＣ２に共通接続される。

また、ＰＭＯＳトランジスタＭＰ１’のドレインはノードＶＣに接続され、ＰＭＯＳトランジスタＭＰ３’およびＰＭＯＳトランジスタＭＰ４’のドレインはノードＶＩＲＥＦに共通接続される。

一方、ＰＭＯＳトランジスタＭＰ２’のドレインは、ゲートと同ノードに接続されて、ダイオード接続される。すなわち、ＰＭＯＳトランジスタＭＰ２’の電流経路の一端（ソース）と他端（ドレイン）との電位差と、ＰＭＯＳトランジスタＭＰ２’の電流経路の一端（ソース）とゲートとの電位差とが同値となる。このため、ＰＭＯＳトランジスタＭＰ２’は５極管動作をする。同様に、ＰＭＯＳトランジスタＭＰ５’のドレインは、ゲートと同ノード（ノードＶＣ２）に接続されて、ダイオード接続される。すなわち、ＰＭＯＳトランジスタＭＰ５’の電流経路の一端（ソース）と他端（ドレイン）との電位差と、ＰＭＯＳトランジスタＭＰ５’の電流経路の一端（ソース）とゲートとの電位差とが同値となる。このため、ＰＭＯＳトランジスタＭＰ５’は５極管動作をする。

ＰＭＯＳトランジスタＭＰ１’乃至ＰＭＯＳトランジスタＭＰ３’は、ゲートに共通に接続されたノードの電位が閾値電圧を越えたとき、オン状態となる。一方、ＰＭＯＳトランジスタＭＰ４’およびＰＭＯＳトランジスタＭＰ５’は、ノードＶＣ２の電圧が閾値電圧を越えたとき、オン状態となる。このとき、同時にＮＭＯＳトランジスタＭＮ５もオン状態となる。

これらＰＭＯＳトランジスタＭＰ１’乃至ＰＭＯＳトランジスタＭＰ５’をそれぞれＰＭＯＳトランジスタＭＰ１乃至ＰＭＯＳトランジスタＭＰ５に直列に接続することで、回路全体の電源電圧依存を抑制することができ、回路動作の信頼性を向上させることができる。

＜第２の実施形態＞
以下に図４および図５を用いて、第２の実施形態に係る半導体集積回路について説明する。第２の実施形態は、第１の実施形態の変形例であり、差動アンプ２１を構成するＮＭＯＳトランジスタＭＮ６のゲートに第１の実施形態と異なる信号を入力することで差動アンプ２１の動作電流を決める例である。なお、第２の実施形態において、上記第１の実施形態と同様の点については説明を省略し、異なる点について説明する。

［回路構成および動作］
図４は、第２の実施形態に係る定電流源回路の構成例を示す図である。

図４に示すように、第２の実施形態において、上記第１の実施形態と異なる点は、第２電流発生回路２０がＰＭＯＳトランジスタＭＰ８およびＮＭＯＳトランジスタＭＮ７を有する点である。

より具体的には、ＰＭＯＳトランジスタＭＰ８のソースは電源に接続され、ゲートはノードＢＩＡＳＣに接続される。また、ＰＭＯＳトランジスタＭＰ８のドレインは、ノードＶＡに接続される。ＮＭＯＳトランジスタＭＮ７のドレインは、ゲートとノードＶＡに共通接続されて、ダイオード接続される。また、ＮＭＯＳトランジスタＭＮ７のソースは接地されている。すなわち、電源電位と接地電位との間に、ＰＭＯＳトランジスタＭＰ８およびＮＭＯＳトランジスタＭＮ７の電流経路が直列に接続されている。一方、ＮＭＯＳトランジスタＭＮ６のゲートは、ＮＭＯＳトランジスタＭＮ７のゲート（およびドレイン）と共通にノードＶＡに接続されている。

差動アンプ２１は、ノードＶＣの電圧が閾値電圧を越えるとき、動作状態となる。すなわち、ノードＶＣの電圧が閾値電圧を越えるとき、差動アンプ２１の各トランジスタおよび各ノードに電流が流れる。このとき、ＮＭＯＳトランジスタＭＮ６のゲートにノードＶＡの電圧ＶＡを入力することにより、差動アンプ２１の動作電流を決めている。また、ノードＶＡは、ゲートがノードＢＩＡＳＣに接続されたＰＭＯＳトランジスタＭＰ８をオン状態にすることによってバイアスされる。

［第２の実施形態の効果］
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。

［応用例］
図５は、第２の実施形態に係る定電流源回路の応用例を示す図である。なお、応用例において、上記第２の実施形態と同様の点については説明を省略し、異なる点について説明する。

図５に示すように、応用例において、上記第２の実施形態と異なる点は、ＰＭＯＳトランジスタＭＰ１乃至ＰＭＯＳトランジスタＭＰ５、ＰＭＯＳトランジスタＭＰ８のドレイン側のそれぞれに、ＰＭＯＳトランジスタＭＰ１’乃至ＰＭＯＳトランジスタＭＰ５’、ＰＭＯＳトランジスタＭＰ８’が直列に接続されている点である。

より具体的には、ＰＭＯＳトランジスタＭＰ１’乃至ＰＭＯＳトランジスタＭＰ５’、ＰＭＯＳトランジスタＭＰ８’のソースはそれぞれ、ＰＭＯＳトランジスタＭＰ１乃至ＰＭＯＳトランジスタＭＰ５、ＰＭＯＳトランジスタＭＰ８のドレインに接続される。また、ＰＭＯＳトランジスタＭＰ１’乃至ＰＭＯＳトランジスタＭＰ３’のゲートはＮＭＯＳトランジスタＭＮ２のドレインと同ノードに共通接続され、ＰＭＯＳトランジスタＭＰ４’、ＰＭＯＳトランジスタＭＰ５’およびＰＭＯＳトランジスタＭＰ８’のゲートはノードＶＡに共通接続される。

また、ＰＭＯＳトランジスタＭＰ１’のドレインはノードＶＣに接続され、ＰＭＯＳトランジスタＭＰ３’およびＰＭＯＳトランジスタＭＰ４’のドレインはノードＶＩＲＥＦに共通接続され、ＰＭＯＳトランジスタＭＰ５’のドレインはノードＶＣ２に接続される。

一方、ＰＭＯＳトランジスタＭＰ２’のドレインは、ゲートと同ノードに接続されて、ダイオード接続される。同様に、ＰＭＯＳトランジスタＭＰ８’のドレインは、ゲートと同ノード（ノードＶＡ）に接続されて、ダイオード接続される。すなわち、ＰＭＯＳトランジスタＭＰ８’の電流経路の一端（ソース）と他端（ドレイン）との電位差と、ＰＭＯＳトランジスタＭＰ５’の電流経路の一端（ソース）とゲートとの電位差とが同値となる。このため、ＰＭＯＳトランジスタＭＰ８’は５極管動作をする。

ＰＭＯＳトランジスタＭＰ１’乃至ＰＭＯＳトランジスタＭＰ３’は、ゲートに共通に接続されたノードの電圧が閾値電圧を越えたとき、オン状態となる。一方、ＰＭＯＳトランジスタＭＰ４’、ＰＭＯＳトランジスタＭＰ５’およびＰＭＯＳトランジスタＭＰ８’は、ノードＶＡの電圧が閾値電圧を越えたとき、オン状態となる。このとき、同時にＮＭＯＳトランジスタＭＮ６およびＮＭＯＳトランジスタＭＮ７もオン状態となる。

これらＰＭＯＳトランジスタＭＰ１’乃至ＰＭＯＳトランジスタＭＰ５’、ＰＭＯＳトランジスタＭＰ８’をそれぞれＰＭＯＳトランジスタＭＰ１乃至ＰＭＯＳトランジスタＭＰ５、ＰＭＯＳトランジスタＭＰ８に直列に接続することで、回路全体の電源電圧依存を抑制することができ、回路動作の信頼性を向上させることができる。

＜第３の実施形態＞
以下に図６を用いて、第３の実施形態に係る半導体集積回路について説明する。第３の実施形態は、第１の実施形態の変形例であり、差動アンプ２１を構成するＮＭＯＳトランジスタＭＮ６のゲートに第１の実施形態と異なる信号を入力することで差動アンプ２１の動作電流を決める例である。なお、第３の実施形態において、上記第１の実施形態と同様の点については説明を省略し、異なる点について説明する。

［回路構成および動作］
図６は、第３の実施形態に係る定電流源回路の構成例を示す図である。

図６に示すように、第３の実施形態において、上記第１の実施形態と異なる点は、第２電流発生回路２０がＰＭＯＳトランジスタＭＰ９およびＮＭＯＳトランジスタＭＮ８を有する点である。

より具体的には、ＰＭＯＳトランジスタＭＰ９のソースは電源に接続され、ゲートはノードＢＩＡＳＰに接続される。また、ＰＭＯＳトランジスタＭＰ９のドレインは、ノードＶＡに接続される。ＮＭＯＳトランジスタＭＮ８のドレインは、ゲートとノードＶＡに共通接続されて、ダイオード接続される。また、ＮＭＯＳトランジスタＭＮ８のソースは接地されている。すなわち、電源電位と接地電位との間に、ＰＭＯＳトランジスタＭＰ９およびＮＭＯＳトランジスタＭＮ８の電流経路が直列に接続されている。一方、ＮＭＯＳトランジスタＭＮ６のゲートは、ＮＭＯＳトランジスタＭＮ８のゲート（およびドレイン）と共通にノードＶＡに接続されている。

差動アンプ２１は、ノードＶＣの電圧が閾値電圧を越えるとき、動作状態となる。すなわち、ノードＶＣの電圧が閾値電圧を越えるとき、差動アンプ２１の各トランジスタおよび各ノードに電流が流れる。このとき、ＮＭＯＳトランジスタＭＮ６のゲートにノードＶＡの電圧ＶＡを入力することにより、差動アンプ２１の動作電流を決めている。また、ノードＶＡは、ゲートがノードＢＩＡＳＰに接続されたＰＭＯＳトランジスタＭＰ８をオン状態にすることによってバイアスされる。

［第３の実施形態の効果］
上記第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。

＜第４の実施形態＞
以下に図７を用いて、第４の実施形態に係る半導体集積回路について説明する。第４の実施形態は、第１の実施形態の変形例であり、第３電流発生回路４０および第４電流発生回路５０が設けられている例である。なお、第４の実施形態において、上記第１の実施形態と同様の点については説明を省略し、異なる点について説明する。

［回路構成および動作］
図７は、第４の実施形態に係る定電流源回路の構成例を示す図である。

図７に示すように、第４の実施形態において、上記第１の実施形態と異なる点は、定電流Ｉｐ２を発生する第３電流発生回路４０、および定電流Ｉｃ２を発生する第４電流発生回路５０が設けられている点である。

第３電流発生回路４０は、ＰＭＯＳトランジスタＭＰ１０およびＮＭＯＳトランジスタＭＮ９を有する。より具体的には、ＰＭＯＳトランジスタＭＰ１０のソースは電源に接続され、ゲートはＰＭＯＳトランジスタＭＰ１およびＰＭＯＳトランジスタＭＰ２のゲートとノードＢＩＡＳＰに共通接続される。すなわち、ＰＭＯＳトランジスタＭＰ３は、ＰＭＯＳトランジスタＭＰ２とカレントミラーを構成している。また、ＰＭＯＳトランジスタＭＰ１０のドレインは、出力ノードであるノードＶＩＰに接続される。ＮＭＯＳトランジスタＭＮ９のドレインは、ゲートとノードＶＩＰに共通接続されて、ダイオード接続されている。また、ＮＭＯＳトランジスタＭＮ９のソースは接地電位に接続されている。すなわち、電源電位と接地電位との間に、ＰＭＯＳトランジスタＭＰ１０およびＮＭＯＳトランジスタＭＮ９の電流経路が直列に接続される。

第３電流発生回路４０は、ノードＢＩＡＳＰの電圧が閾値電圧を越えるとき、動作状態となる。すなわち、ノードＢＩＡＳＰの電圧が閾値電圧を越えるとき、ＰＭＯＳトランジスタＭＰ１０がオン状態になる。これにより、ノードＶＩＰがバイアスされて、ＮＭＯＳトランジスタＭＮ９がオン状態になる。このようにして、各トランジスタおよび各ノードに電流が流れる。

このとき、上述したように、ＰＭＯＳトランジスタＭＰ１０は、ＰＭＯＳトランジスタＭＰ２とカレントミラーを構成している。このため、ＰＭＯＳトランジスタＭＰ１０には、ＰＭＯＳトランジスタＭＰ２の電流Ｉｐと等しい定電流Ｉｐ２が流れ、電圧ＶＩＰが出力される。すなわち、電流Ｉｐ２は、電流Ｉｐと同様に正の温度特性を有する。このとき、ＮＭＯＳトランジスタＭＮ９の数（サイズ）を調整することにより、電流Ｉｐ２の値を調整することができる。

第４電流発生回路５０は、ＰＭＯＳトランジスタＭＰ１１およびＮＭＯＳトランジスタＭＮ１０を有する。より具体的には、ＰＭＯＳトランジスタＭＰ１１のソースは電源に接続され、ゲートはＰＭＯＳトランジスタＭＰ５のゲートとノードＢＩＡＳＣに共通接続される。また、ＰＭＯＳトランジスタＭＰ１１のドレインは、出力ノードであるノードＶＩＣに接続される。ＮＭＯＳトランジスタＭＮ１０のドレインは、ゲートとノードＶＩＣに共通接続されて、ダイオード接続される。また、ＮＭＯＳトランジスタＭＮ１０のソースは接地されている。すなわち、電源電位と接地電位との間に、ＰＭＯＳトランジスタＭＰ１１およびＮＭＯＳトランジスタＭＮ１０の電流経路が直列に接続されている。

第４電流発生回路５０は、ノードＢＩＡＳＣの電圧が閾値電圧を越えるとき、動作状態となる。すなわち、ノードＢＩＡＳＣの電圧が閾値電圧を越えるとき、ＰＭＯＳトランジスタＭＰ１１がオン状態になる。これにより、ノードＶＩＣがバイアスされて、ＮＭＯＳトランジスタＭＮ１０がオン状態になる。このようにして、各トランジスタおよび各ノードに電流が流れる。

ＰＭＯＳトランジスタＭＰ１１は、ゲートがＰＭＯＳトランジスタＭＰ５のゲートと共通にノードＢＩＡＳＣに接続されている。このため、ＰＭＯＳトランジスタＭＰ１１には、ＰＭＯＳトランジスタＭＰ５の電流Ｉｃと等しい電流Ｉｃ２が流れ、電圧ＶＩＣが出力される。すなわち、電流Ｉｃ２は、電流Ｉｃと同様に負の温度特性を有する。このとき、ＮＭＯＳトランジスタＭＮ１０の数（サイズ）を調整することにより、電流Ｉｃ２の値を調整することができる。

［第４の実施形態の効果］
上記第４の実施形態によれば、第１の実施形態と同様の効果を得ることができる。

さらに、第４の実施形態では、正の温度特性を有する電流Ｉｐ２を発生する第３電流発生回路４０と、負の温度特性を有する電流Ｉｃ２を発生する第４電流発生回路５０とが、それぞれ独立して設けられている。これにより、温度特性がゼロである電流ＩＲＥＦに限らず、正の温度特性を有する定電流の電流Ｉｐ２や負の温度特性を有する定電流の電流Ｉｃ２を同時に用いることができる。すなわち、その定電流源回路が用いられるアナログ回路の各部の温度特性に応じて、これらの定電流を使い分けることができる。

なお、電流Ｉｐ２および電流Ｉｃ２の温度特性を適宜可変にすることも可能である。例えば、第３電流発生回路４０において、図示せぬＰＭＯＳトランジスタＭＰ８’を配置する。このＰＭＯＳトランジスタは、ソースが電源電位、ゲートがノードＢＩＡＳＣ、ドレインがＰＭＯＳトランジスタＭＰ８のドレインと共通に接続される。すなわち、ゲートがノードＢＩＡＳＣに接続されているため、ＰＭＯＳトランジスタＭＰ８’には負の温度特性を有する電流が流れる。ＰＭＯＳトランジスタＭＰ８とＰＭＯＳトランジスタＭＰ８’との数の比を調整することで、定電流Ｉｐ２の温度特性を適宜設定することができる。

＜アナログ回路＞
以下に、上記各実施形態に係る定電流源を使用するアナログ回路について説明する。

図８（ａ）は、上記各実施形態に係る定電流源を使用する遅延回路の構成を示す図である。

図８（ａ）に示すように、遅延回路は、ＰＭＯＳトランジスタＭＰ８１、ＮＭＯＳトランジスタＭＮ８１、ＮＭＯＳトランジスタＭＮ８２、キャパシタＣ１、およびインバータＩＮＶで構成されている。ここで、ＮＭＯＳトランジスタＭＮ８２のゲートに定電流源回路からのＶＩＲＥＦが入力される。すなわち、ＮＭＯＳトランジスタＭＮ８２は、ＮＭＯＳトランジスタＭＮ３とでカレントミラーを構成している。

入力信号ＩＮが“Ｌ”のとき、ＰＭＯＳトランジスタＭＰ８１がオン状態となりノードｎ１が電源電位に充電（昇圧）される。充電（昇圧）された電荷は、キャパシタＣ１に蓄えられる。このとき、ＮＭＯＳトランジスタＭＮ８１は、オフ状態である。

次に、入力信号ＩＮが“Ｈ”になると、ＮＭＯＳトランジスタＭＮ８１はオフ状態になり、ＰＭＯＳトランジスタＭＰ８１がオン状態になる。このとき、ノードｎ１に充電されている電荷をＮＭＯＳトランジスタＭＮ８２の定電流で放電することにより、入力の立ち上がりを一定時間遅延させた出力信号を作ることができる。

ただし、従来の定電流源回路のように定電流に温度特性がある場合、同様に遅延回路による遅延時間も温度依存をもってしまう。例えば、図８（ｂ）に示すように、遅延回路による遅延時間は、低温である場合、高温である場合に比べて遅延時間が延びてしまう。

これに対し、本実施形態に係る定電流源回路による温度依存がない定電流（定電圧）を用いることで上記問題を解決することができる。

図９は、上記各実施形態に係る定電流源を使用する充電回路の構成を示す図である。

図９に示すように、充電回路は、ＰＭＯＳトランジスタＭＰ９１、ＰＭＯＳトランジスタＭＰ９２、ＰＭＯＳトランジスタＭＰ９３、ＰＭＯＳトランジスタＭＰ９４、ＮＭＯＳトランジスタＭＮ９１、ＮＭＯＳトランジスタＭＮ９２、およびキャパシタＣ１で構成されている。ここで、ＮＭＯＳトランジスタＭＮ９１のゲートに定電流源回路からのＶＩＲＥＦが入力される。すなわち、ＮＭＯＳトランジスタＭＮ９１は、ＮＭＯＳトランジスタＭＮ３とでカレントミラーを構成している。この充電回路は、特定ノード（例えば、ＮＡＮＤフラッシュメモリのビット線ＢＬ等）を充電する。

充電回路は、ＥＮＢ信号により制御される。ＥＮＢ信号が“Ｌ”のとき、ＰＭＯＳトランジスタＭＰ９４がオン状態になり、ＮＭＯＳトランジスタＭＮ９２およびＰＭＯＳトランジスタＭＰ９３はオフ状態になる。したがって、ノードＰが充電されるため、ＰＭＯＳトランジスタＭＰ９２もオフ状態になり、回路動作は停止している。

次に、ＥＮＢ信号が“Ｈ”になると、ＰＭＯＳトランジスタＭＰ９４がオフ状態になり、ＮＭＯＳトランジスタＭＮ９２およびＰＭＯＳトランジスタＭＰ９３はオン状態になる。これにより、ＰＭＯＳトランジスタＭＰ９１に定電流が流れ、その電流をＰＭＯＳトランジスタＭＰ９１からＰＭＯＳトランジスタＭＰ９２へカレントミラーすることでキャパシタＣ１を定電流で充電する。定電流で充電することで充電時間を一定にすることが可能であり、またピーク電流も抑制することができる。

ただし、このアナログ回路例でも定電流が温度特性を持ってしまう場合には、充電スピード／ピーク電流値にも温度依存がでてしまう。

これに対し、本実施形態に係る定電流源回路による温度依存がない定電流（定電圧）を用いることで上記問題を解決することができる。

また、図示はしないが、クロック発生回路または差動アンプといったアナログ回路においても上記各実施形態に係る定電流源が使用され得る。

クロック発生回路では、定電流と定電圧を使用することで一定の周期を有するクロックを発生させることできるが、使用する定電流および定電圧が温度依存を有する場合、クロック周期に温度依存が現れてしまう。

また、差動アンプでは、バイアス電流として定電流源からの出力である定電圧を入力して動作させることでアンプの動作電流を常に一定にし、動作速度／動作マージンを一定にすることができる。しかし、この場合でも、入力される定電圧が温度によって変動してしまうとアンプに流れる電流も温度特性を持ってしまうため、低温動作時にアンプの動作スピードが劣化する(遅くなる)などの問題が生じてしまう。

これに対し、これらクロック発生回路または差動アンプにおいても本実施形態に係る定電流源回路による温度依存がない定電流（定電圧）を用いることで、温度依存による動作不備を解消することができる。

その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

ＭＰ１〜ＭＰ１１…ＰＭＯＳトランジスタ、ＭＮ１〜ＭＮ１０…ＮＭＯＳトランジスタ、１０…第１電流発生回路、２０…第２電流発生回路、２１…差動アンプ、３０…電流合成回路、４０…第３電流発生回路、５０…第４電流発生回路。

Claims (6)

1. 複数のＰＭＯＳトランジスタを含む第１カレントミラー回路、複数のＮＭＯＳトランジスタを含む第２カレントミラー回路を備え、正の温度特性を有する第１電流を発生する第１電流発生回路と、
   前記複数のＮＭＯＳトランジスタの閾値電圧に依存し、負の温度特性を有する第１電圧が入力され、前記第１電圧と等しい第２電圧を出力するフィードバック回路を備え、前記第２電圧に基づいて負の温度特性を有する第２電流を発生する第２電流発生回路と、
   前記第１電流と前記第２電流とを加算することで、任意の温度特性を有する定電流を発生する電流合成回路と、
   を具備することを特徴とする定電流源回路。
2. 前記フィードバック回路は、
   複数のＰＭＯＳトランジスタを含む第３カレントミラー回路と、
   前記第１電圧がゲートに入力される第１ＮＭＯＳトランジスタと、
   電流経路の一端が前記第１ＮＭＯＳトランジスタの電流経路の一端に接続され、他端が前記第１ＮＭＯＳトランジスタの電流経路の他端に前記第３カレントミラー回路を介して接続され、前記第２電圧がゲートに入力される第２ＮＭＯＳトランジスタと、
   を備えることを特徴とする請求項１に記載の定電流源回路。
3. 前記第１カレントミラー回路は、
   ソースが電源に接続され、ゲートが第１ノードに接続され、ドレインが第２ノードに接続される第１ＰＭＯＳトランジスタと、
   ソースが前記電源に接続され、ゲートおよびドレインが前記第１ノードに接続される第２ＰＭＯＳトランジスタと、
   を有し、
   前記第２カレントミラー回路は、
   ドレインおよびゲートが前記第２ノードに接続され、ソースが接地電位に接続された第３ＮＭＯＳトランジスタと、
   ドレインが前記第１ノードに接続され、ゲートが前記第２ノードに接続され、ソースが第３ノードに接続される第４ＮＭＯＳトランジスタと、
   を有し、
   第１電流発生回路は、
   前記第３ノードと前記接地電位との間に接続された第１抵抗素子をさらに備え、
   前記フィードバック回路に入力される前記第１電圧は、前記第２ノードの電圧であることを特徴とする請求項１または請求項２に記載の定電流源回路。
4. 前記第３カレントミラー回路は、
   ソースが前記電源に接続され、ゲートが第４ノードに接続され、ドレインが第５ノードに接続された第３ＰＭＯＳトランジスタと、
   ソースが前記電源に接続され、ゲートおよびドレインが前記第４ノードに接続された第４ＰＭＯＳトランジスタと、
   を有し、
   前記第１ＮＭＯＳトランジスタは、ドレインが前記第５ノードに接続され、ゲートが前記第２ノードに接続され、ソースが第６ノードに接続され、
   前記第２ＮＭＯＳトランジスタは、ドレインが前記第４ノードに接続され、ゲートが前記第２ノードと同電圧である第７ノードに接続され、ソースが前記第６ノードに接続されることを特徴とする請求項３に記載の定電流源回路。
5. 前記フィードバック回路は、
   ドレインが前記第６ノードに接続され、ゲートが入力ノードである第８ノードに接続され、ソースが前記接地電位に接続された第５ＮＭＯＳトランジスタ
   をさらに備え、
   前記第２電流発生回路は、
   ソースが前記電源に接続され、ゲートが前記第５ノードに接続され、ドレインが前記第７ノードに接続された第５ＰＭＯＳトランジスタと、
   前記第７ノードと前記接地電位との間に接続された第２抵抗素子と、
   をさらに備え、
   前記電流合成回路は、第１電流発生回路とカレントミラーを構成するとともに、第２電流発生回路とカレントミラーを構成することにより、前記第１定電流と前記第２定電流とを加算して前記第３定電流を発生する
   ことを特徴とする請求項４に記載の定電流源回路。
6. ソースが前記電源に接続され、ゲートが前記第１ノードに接続され、ドレインが第９のノードに接続された第６ＰＭＯＳトランジスタと、ソースが接地電位に接続され、ゲートとドレインが前記第９のノードに接続された第６ＮＭＯＳトランジスタと、を備え、正の温度特性を有する定電流を発生する第３電流発生回路と、
   ソースが前記電源に接続され、ゲートが前記第５ノードに接続され、ドレインが第１０のノードに接続された第７ＰＭＯＳトランジスタと、ソースが接地電位に接続され、ゲートとドレインが前記第１０のノードに接続された第７ＮＭＯＳトランジスタと、を備え、負の温度特性を有する定電流を発生する第４電流発生回路と、
   をさらに具備することを特徴とする請求項４または請求項５に記載の定電流源回路。

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