KR101483941B1 - 온도 독립형 기준 전류 발생 장치 - Google Patents

온도 독립형 기준 전류 발생 장치 Download PDF

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Abstract

본 발명은 온도 독립형 기준 전류 발생 장치를 제공하는 데 있다. 이 장치는, 제1 바이폴라 트랜지스터와 제1 부하를 이용하여, 온도에 따라 감소하는 제1 성분을 갖는 제1 기준 전류를 생성하는 제1 기준 전류 생성부와, 온도에 따라 증가하는 제2 성분을 갖는 제2 기준 전류를 생성하고 제2 기준 전류를 미러하여 출력하는 제2 기준 전류 생성부와, 제1 기준 전류를 미러한 제1 기준 전류를 출력하는 제1 전류 미러 및 미러된 제1 기준 전류와 미러된 제2 기준 전류들을 합하고, 합한 결과를 미러하여 출력 기준 전류로서 발생하는 제2 전류 미러를 구비하는 것을 특징으로 한다. 그러므로, 바이폴라 트랜지스터와 부하를 이용하여 기준 전류를 생성할 때, 기준 전압의 도움없이 온도와 공급 전원의 변화에 영향을 받지 않고 독립적으로 기준 전류를 생성할 수 있는 효과를 갖는다.
온도, 기준 전압, 전류원, PTAT(Proportional To Absolute Temperature) 전류

Description

온도 독립형 기준 전류 발생 장치{Apparatus for generating the reference current independant of temperature}
본 발명은 전자 회로에 관한 것으로서, 특히 온도 독립형 기준 전류 발생 장치에 관한 것이다.
기준 전류 발생 장치(또는, 전류원)는 전원 및 온도에 영향을 받지 않는 기준 전류를 공급한다. 여기서 생성된 기준 전류는 복사되어 각 회로의 바이어스(bias) 전압으로 공급된다.
도 1 및 도 2는 일반적인 전류원의 회로도들이다.
도 1에 도시된 전류원은 바이폴라 트랜지스터(Q1)의 베이스-이미터간 전압(VBE)과 저항(R1)을 이용하여 기준 전류(IREF1)를 생성한다. 이 전류원은 공급 전원(VDD)에 대하여 영향을 받지 않는 전류(IREF=VBE1/R1)을 생성한다. 그러나, VBE1는 온도에 따라 영향을 받으므로, 도 1의 전류에서 발생되는 기준 전류(IREF1)도 온도에 따라 그 값이 변하게 된다.
도 2에 도시된 전류원은 온도에 영향을 받지 않는 기준 전압을 사용한다. 즉 기준 전압(Vbg)과 바이폴라 트랜지스터(Q')와 저항(R')을 이용하여 기준 전류(IREF2)([Vbg-VBE1]/R')를 생성한다. 그러나, VBE1가 온도에 영향을 받으므로 이를 보상하기 위해 도 2의 온도 보상 부분(5)을 추가시킨다. 따라서, 도 2에 도시된 전류원은 전원 및 온도에 영향을 받지 않는 기준 전류(IREF2)를 생성할 수 있다. 그러나, 도 2에 도시된 전류원은 기준 전류(IREF2)를 생성하기 위해 기준 접압(Vbg)을 생성하는 기준 전압원 회로(미도시)를 별도로 요구하는 문제점이 있다.
전술한 바와 같이 일반적인 전류원은 온도 변화에 영향을 받거나 그렇지 않으면 기준 전압을 발생하는 기준 전압원 회로를 요구하는 문제점들을 갖는다.
본 발명이 이루고자 하는 기술적 과제는, 기준 전압의 도움없이 온도와 공급 전원에 의해 영향을 받지 않는 기준 전류를 발생할 수 있는 온도 독립형 기준 전류 발생 장치를 제공하는 데 있다.
상기 과제를 이루기 위한 본 발명에 의한 온도 독립형 기준 전류 발생 장치는, 제1 바이폴라 트랜지스터와 제1 부하를 이용하여, 온도에 따라 감소하는 제1 성분을 갖는 제1 기준 전류를 생성하는 제1 기준 전류 생성부와, 상기 온도에 따라 증가하는 제2 성분을 갖는 제2 기준 전류를 생성하고 상기 제2 기준 전류를 미러하여 출력하는 제2 기준 전류 생성부와, 상기 제1 기준 전류를 미러하고, 상기 미러된 제1 기준 전류를 출력하는 제1 전류 미러 및 상기 미러된 제1 기준 전류와 상기 미러된 제2 기준 전류들을 합하고, 합한 결과를 미러하여 출력 기준 전류로서 발생하는 제2 전류 미러로 구성되는 것이 바람직하다.
본 발명에 의한 온도 독립형 기준 전류 발생 장치는 바이폴라 트랜지스터와 부하를 이용하여 기준 전류를 생성할 때, 기준 전압의 도움없이 온도와 공급 전원의 변화에 영향을 받지 않고 독립적으로 기준 전류를 생성할 수 있는 효과를 갖는다.
이하, 본 발명의 실시예에 의한 온도 독립형 기준 전류 발생 장치를 첨부한 도면을 참조하여 다음과 같이 설명한다.
도 3은 본 발명의 실시예에 의한 온도 독립형 기준 전류 발생 장치의 회로도이다.
도 3에 도시된 기준 전류 발생 장치는 제1 및 제2 기준 전류 생성부들(10 및 20), 제1 및 제2 전류 미러들(30 및 40)로 구성된다.
먼저, 제1 기준 전류 생성부(10)는 제1 바이폴라 트랜지스터(Q1)와 제1 부하를 이용하여, 온도에 따라 감소하는 제1 성분을 갖는 제1 기준 전류(I1)를 생성한다.
이를 위해, 제1 기준 전류 생성부(10)는 제1 내지 제4 PMOS 트랜지스터들(MP1, MP2, MP3 및 MP4), 제1 내지 제4 NMOS 트랜지스터들(MN1, MN2, MN3 및 MN4), 제1 바이폴라 트랜지스터(Q1) 및 제1 부하의 역할을 하는 저항(R1)으로 구성된다. 각 소자의 구성을 살펴보면 다음과 같다.
제1 PMOS 트랜지스터(MP1)는 공급 전압(VDD)과 연결되는 소스를 갖는다. 제2 PMOS 트랜지스터(MP2)는 공급 전압(VDD)과 연결되는 소스, 제1 PMOS 형 트랜지스터(MP1)의 게이트와 연결되는 게이트 및 드레인을 갖는다. 제3 PMOS 트랜지스터(MP3)는 제1 PMOS 트랜지스터(MP1)의 드레인과 연결되는 소스를 갖는다. 제4 PMOS 트랜지스터(MP4)는 제2 PMOS 트랜지스터(MP2)의 드레인과 연결되는 소스 및 서로 연결되는 게이트와 드레인을 갖는다.
제1 NMOS 트랜지스터(MN1)는 제3 PMOS 트랜지스터(MP3)의 드레인과 연결되는 소스 및 게이트를 갖는다. 제2 NMOS 트랜지스터(MN2)는 제4 PMOS 트랜지스터(MP4)의 드레인과 연결되는 소스를 갖고, 제1 NMOS 트랜지스터(MN1)의 게이트과 연결되는 게이트를 갖는다. 제3 NMOS 트랜지스터(MN3)는 제1 NMOS 트랜지스터(MN1)의 드레인과 연결된 소스 및 게이트를 갖는다. 제4 NMOS 트랜지스터(MN4)는 제2 NMOS 트랜지스터(MN2)의 드레인과 연결되는 소스를 갖고 제3 NMOS 트랜지스터(MN3)의 게이트와 연결되는 게이트를 갖는다.
제1 바이폴라 트랜지스터(Q1)는 제3 NMOS 트랜지스터(MN3)의 드레인과 연결되는 베이스 및 컬렉터를 갖고, 접지와 연결되는 이미터를 갖는다. 제1 부하인 저항(R1)은 제4 NMOS 트랜지스터(MN4)의 드레인과 접지 사이에 연결되며 제1 기준 전류(I1)가 흐른다.
도 3에 도시된 제1 기준 전류 생성부(10)의 전술한 구성 및 동작은 도 1에 도시된 바와 동일하다. 제1 기준 전류 생성부(10)의 회로 구성은 범용으로 사용되는 일반 전류원의 회로이므로 여기서는 그의 상세한 동작 설명을 생략한다.
제1 기준 전류 생성부(10)가 전술한 바와 같은 구성을 갖는 경우 발생되는 제1 기준 전류(I1)는 다음 수학식 1과 같다.
Figure 112008088612715-pat00001
여기서 VBE1은 제1 바이폴라 트랜지스터(Q1)의 베이스-이미터간 전압으로서, 온도에 따라 감소하는 제1 성분이다.
한편, 제2 기준 전류 생성부(20)는 온도에 따라 증가하는 제2 성분을 갖는 제2 기준 전류(I2)를 생성하고, 제2 기준 전류(I2)를 미러(mirror)하고, 미러된 제2 기준 전류(I2')를 출력한다. 여기서, 미러한다는 의미는, 일반적인 전류 미러(current mirror)에서 전류를 복사한다는 것을 의미한다.
이를 위해, 제2 기준 전류 생성부(20)는 제5 및 제6 PMOS 트랜지스터들(MP9 및 MP11), 제2 바이폴라 트랜지스터(Q2) 및 제2 부하에 해당하는 저항(R2)로 구성된다. 각 소자의 구성을 살펴보면 다음과 같다.
제5 PMOS 트랜지스터(MP9)는 공급 전압(VDD)과 연결되는 소스를 갖는다. 제2 바이폴라 트랜지스터(Q2)는 제5 PMOS 트랜지스터(MP5)의 게이트 및 드레인과 연결되는 컬렉터를 갖고, 제1 바이폴라 트랜지스터(Q1)의 베이스와 연결되는 베이스를 갖는다. 제2 부하인 저항(R2)은 제2 바이폴라 트랜지스터(Q1)의 이미터와 접지 사이에 연결된다. 제6 PMOS 트랜지스터(MP11)는 공급 전압(VDD)과 연결되는 소스를 갖고, 제5 PMOS 트랜지스터(MP9)의 게이트 및 드레인과 연결되는 게이트를 갖고, 상기 제2 전류 미러(40)와 연결되는 드레인을 갖는다.
제2 기준 전류 발생부(20)가 전술한 구성을 갖는 경우, 제2 바이폴라 트랜지스터(Q2)의 컬렉터를 통해 흐르는 제2 기준 전류(I2)는 다음 수학식 2와 같이 표현된다.
Figure 112008088612715-pat00002
여기서, VBE2는 제2 바이폴라 트랜지스터(Q2)의 베이스-이미터간 전압이다. 또한, 제6 PMOS 트랜지스터(MP11)의 드레인을 통해 미러된 제2 기준 전류(I2')가 흐른다. 여기서, 미러된 제2 기준 전류(I2')는 PTAT(proportional to absolute temperature) 전류(IPTAT)이다. 제2 기준 전류(I2)에서 온도에 따라 증가하는 제2 성분은 (VBE1-VBE2)이다.
한편, 제1 전류 미러(30)는 제1 기준 전류(I1)를 미러하고, 미러된 제1 기준 전류(I1')를 제2 전류 미러(40)로 출력한다. 이를 위해, 제1 전류 미러(30)는 제7 및 제8 PMOS 트랜지스터들(MP10 및 MP12)로 구성된다. 각 소자의 구성을 살펴보면 다음과 같다.
제7 PMOS 트랜지스터(MP10)는 제2 PMOS 트랜지스터(MP2)의 드레인과 연결되는 게이트 및 공급 전압(VDD)과 연결되는 소스를 갖는다. 제8 PMOS 트랜지스터(MP12)는 제7 PMOS 트랜지스터(MP10)의 드레인과 연결되는 소스를 갖고, 제4 PMOS 트랜지스터(MP4)의 드레인과 연결되는 게이트를 갖고, 제2 전류 미러(40)와 연결되는 드레인을 갖는다.
제8 PMOS 트랜지스트(MP12)의 드레인을 통해 미러된 제1 기준 전류(I1')가 흐른다.
한편, 제2 전류 미러(40)는 미러된 제1 기준 전류(I1')와 미러된 제2 기준 전류(I2')들을 합하고, 합한 결과를 미러하여 출력 기준 전류(IREF)로서 발생한다. 이를 위해, 제2 전류 미러(40)는 제5 NMOS 트랜지스터(MN7) 및 제6 NMOS 트랜지스터(MN7 및 MN8)로 구성된다. 각 소자의 구성을 살펴보면 다음과 같다.
제5 NMOS 트랜지스터(MN7)는 미러된 제1 기준 전류(I1')와 미러된 제2 기준 전류(I2')들을 합한 결과와 연결되는 소스 및 게이트를 갖고, 접지와 연결되는 드레인을 갖는다. 제6 NMOS 트랜지스터(MN8)는 제5 NMOS 트랜지스터(MN7)의 게이트와 연결되는 게이트, 출력 기준 전류(IREF)가 흐르는 소스 및 접지와 연결되는 드레인을 갖는다.
제6 NMOS 트랜지스터(MN8)의 소스를 통해 흐르는 출력 기준 전류는 다음 수학식 3과 같이 표현된다.
Figure 112008088612715-pat00003
여기서, 수학식 3을 다시 정리하면 다음 수학식 4와 같다.
Figure 112008088612715-pat00004
여기서, IREF는 다음 수학식 5와 같이 표현되는 IPTAT를 포함하고 있음을 알 수 있다.
Figure 112008088612715-pat00005
수학식 4를 통해, 미러된 제2 기준 전류(I2')의 제2 성분(VBE2-VBE1)과 미러된 제1 기준 전류(I1')의 제1 성분(VBE1)이 상쇄되도록, 제2 성분(VBE2-VBE1)의 레벨을 R2/R1에 의해 조정할 수 있음을 알 수 있다. 따라서, 제2 부하(R2)의 값을 조정하여 제1 성분과 제2 성분을 서로 상쇄할 수 있음을 알 수 있다.
전술한 본 발명에 의한 온도 독립형 기준 전류 발생 장치는 도 2에 도시된 일반적인 기준 전류 발생 장치와 비교해 볼 때 기준 전압(Vbg)의 도움없이 기준 전류(IREF)를 발생할 수 있다. 또한, 도 1에 도시된 일반적인 기준 전류 발생 장치와 비교해 볼 때, 본 발명의 경우 제2 기준 전류 생성부(20)를 이용하여 발생한 전류(IPTAT)에 포함된 제2 성분(VBE2-VBE1)과 제1 바이폴라 트랜지스터(Q1)와 저항(R1)을 이용하여 생성한 제1 기준 전류(I1)에 포함된 제1 성분(VBE1)을 서로 상쇄시켜, VBE1이 온도에 따라 받는 영향을 보상함을 알 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1 및 도 2는 일반적인 전류원의 회로도들이다.
도 3은 본 발명의 실시예에 의한 온도 독립형 기준 전류 발생 장치의 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 제1 기준 전류 발생부 20 : 제2 기준 전류 발생부
30 : 제1 전류 미러 40 : 제2 전류 미러

Claims (7)

  1. 제1 바이폴라 트랜지스터와 제1 부하를 이용하여, 온도에 따라 감소하는 제1 성분을 갖는 제1 기준 전류를 생성하는 제1 기준 전류 생성부;
    상기 온도에 따라 증가하는 제2 성분을 갖는 제2 기준 전류를 생성하고 상기 제2 기준 전류를 미러하여 출력하는 제2 기준 전류 생성부;
    상기 제1 기준 전류를 미러하고, 상기 미러된 제1 기준 전류를 출력하는 제1 전류 미러; 및
    상기 미러된 제1 기준 전류와 상기 미러된 제2 기준 전류들을 합하고, 합한 결과를 미러하여 출력 기준 전류로서 발생하는 제2 전류 미러를 구비하는 것을 특징으로 하는 온도 독립형 기준 전류 발생 장치.
  2. 제1 항에 있어서, 상기 제2 기준 전류 생성부는
    상기 미러된 제2 기준 전류의 상기 제2 성분과 상기 미러된 제1 기준 전류의 상기 제1 성분이 상쇄되도록, 상기 제2 성분의 레벨을 조정하는 것을 특징으로 하는 온도 독립형 기준 전류 발생 장치.
  3. 제1 항에 있어서, 상기 제1 기준 전류 생성부는
    공급 전압과 연결되는 소스를 갖는 제1 PMOS 형 트랜지스터;
    상기 공급 전압과 연결되는 소스, 상기 제1 PMOS 형 트랜지스터의 게이트와 연결되는 게이트 및 드레인을 갖는 제2 PMOS 트랜지스터;
    상기 제1 PMOS 트랜지스터의 드레인과 연결되는 소스를 갖는 제3 PMOS 트랜지스터;
    상기 제2 PMOS 트랜지스터의 드레인과 연결되는 소스 및 서로 연결되는 게이트와 드레인을 갖는 제4 PMOS 트랜지스터;
    상기 제3 PMOS 트랜지스터의 드레인과 연결되는 소스 및 게이트를 갖는 제1 NMOS 트랜지스터;
    상기 제4 PMOS 트랜지스터의 드레인과 연결되는 소스를 갖고, 상기 제1 NMOS 트랜지스터의 게이트와 연결되는 게이트를 갖는 제2 NMOS 트랜지스터;
    상기 제1 NMOS 트랜지스터의 드레인과 연결된 소스 및 게이트를 갖는 제3 NMOS 트랜지스터;
    상기 제2 NMOS 트랜지스터의 드레인과 연결되는 소스를 갖고 상기 제3 NMOS 트랜지스터의 게이트와 연결되는 게이트를 갖는 제4 NMOS 트랜지스터;
    상기 제3 NMOS 트랜지스터의 드레인와 연결되는 베이스 및 컬렉터를 갖고, 접지와 연결되는 이미터를 갖는 상기 제1 바아폴라 트랜지스터; 및
    상기 제4 NMOS 트랜지스터의 드레인과 상기 접지 사이에 연결되며 상기 제1 기준 전류가 흐르는 상기 제1 부하를 구비하는 것을 특징으로 하는 온도 독립형 기준 전류 발생 장치.
  4. 제2 항 또는 제3 항에 있어서, 상기 제2 기준 전류 생성부는
    상기 공급 전압과 연결되는 소스를 갖는 제5 PMOS 트랜지스터;
    상기 제5 PMOS 트랜지스터의 게이트 및 드레인과 연결되며 상기 제2 기준 전류가 흐르는 컬렉터를 갖고, 상기 제1 바이폴라 트랜지스터의 베이스와 연결되는 베이스를 갖는 제2 바이폴라 트랜지스터;
    상기 제2 바이폴라 트랜지스터의 이미터와 상기 접지 사이에 연결되는 제2 부하; 및
    상기 공급 전압과 연결되는 소스, 상기 제5 PMOS 트랜지스터의 게이트와 연결되는 게이트 및 상기 제2 전류 미러와 연결된 드레인을 갖는 제6 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 온도 독립형 기준 전류 발생 장치.
  5. 제4 항에 있어서, 상기 제1 전류 미러는
    상기 제2 PMOS 트랜지스터의 드레인과 연결되는 게이트 및 상기 공급 전압과 연결되는 소스를 갖는 제7 PMOS 트랜지스터; 및
    상기 제7 PMOS 트랜지스터의 드레인과 연결되는 소스를 갖고, 상기 제4 PMOS 트랜지스터의 드레인과 연결되는 게이트를 갖고, 상기 미러된 제1 기준 전류가 흐르며 상기 제2 전류 미러와 연결되는 드레인을 갖는 제8 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 온도 독립형 기준 전류 발생 장치.
  6. 제5 항에 있어서, 상기 제2 전류 미러는
    상기 미러된 제1 기준 전류와 상기 미러된 제2 기준 전류들을 합한 결과와 연결되는 소스 및 게이트를 갖고, 상기 접지와 연결되는 드레인을 갖는 제5 NMOS 트랜지스터; 및
    상기 제5 NMOS 트랜지스터의 게이트와 연결되는 게이트, 상기 출력 기준 전류가 흐르는 소스 및 상기 접지와 연결되는 드레인을 갖는 제6 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 온도 독립형 기준 전류 발생 장치.
  7. 제4 항에 있어서, 상기 미러된 제2 기준 전류의 상기 제2 성분과 상기 미러된 제1 기준 전류의 상기 제1 성분이 상쇄되도록, 상기 제2 부하의 값을 조정하는 것을 특징으로 하는 온도 독립형 기준 전류 발생 장치.
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