JP2006244228A - 電源回路 - Google Patents
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Abstract
【課題】 デバイス特性のバラツキによる出力電圧への影響を低減した電源回路を提供する。
【解決手段】 電源回路は、カレントミラーを有する構成であり、基準電圧を発生させる。複数のトランジスタMP1〜MP3がカレントミラーを構成する。複数のバラツキ緩和用素子r1〜r3がトランジスタMP1〜MP3の各々に直列に接続されており、トランジスタMP1〜MP3の特性バラツキの影響を低減する。それにより、デバイス特性のバラツキによる電源回路の出力電圧への影響が低減される。
【選択図】 図1
【解決手段】 電源回路は、カレントミラーを有する構成であり、基準電圧を発生させる。複数のトランジスタMP1〜MP3がカレントミラーを構成する。複数のバラツキ緩和用素子r1〜r3がトランジスタMP1〜MP3の各々に直列に接続されており、トランジスタMP1〜MP3の特性バラツキの影響を低減する。それにより、デバイス特性のバラツキによる電源回路の出力電圧への影響が低減される。
【選択図】 図1
Description
本発明は、カレントミラー部を有する電源回路に関する。
基準電源電圧を発生させる回路として、カレントミラー部を有するバンドギャップ電源回路が用いられている(例えば、特許文献1参照)。
図2は、従来のバンドギャップ電源回路の構成を示す概略回路図である。図2を参照すると、従来のバンドギャップ電源回路は、トランジスタMP1〜MP3、トランジスタMN1、MN2、トランジスタB1〜B3、および抵抗R1、R2を有している。
計算の簡便のため、トランジスタMP1〜MP3は互いに同じサイズのPMOSトランジスタ、トランジスタMN1、MN2は互いに同じサイズのNMOSトランジスタとする。トランジスタB1〜B3はPNP型バイポーラトランジスタである。トランジスタB1とトランジスタB3はエミッタサイズが同じであり、トランジスタB2はトランジスタB1よりエミッタサイズが大きいものとする。
外部から与えられる電源Vccから順に、トランジスタMP1、トランジスタMN1、トランジスタB1が直列接続されている。同様に、電源Vccから順に、トランジスタMP2、トランジスタMN2、抵抗R1、トランジスタB2が直列接続されている。また、電源Vccから順に、トランジスタMP3、抵抗R2、トランジスタB3が直列接続されている。また、トランジスタMP1〜MP3はカレントミラー部を構成している。そして、トランジスタMP3と抵抗R2の接続点から出力電圧BGREFが出力されている。
ここでは、トランジスタMP1,MP2,MP3に流れる電流をそれぞれI1,I2,I3とする。抵抗R1の両端の電位差をΔVBEとする。
また、抵抗R1,R2はBGREFの温度依存性が最小となるように適切な値に設定されているものとする。
さらにトランジスタB1,B2,B3のベース・エミッタ間電圧をそれぞれVBE1,VBE2,VBEとする。
以上のような構成を有する従来のバンドギャップ電源回路は、電源Vccを与えることにより出力電圧として基準電源電圧を発生させる。この出力電圧BGREFは式(1)により示される。
一方、抵抗R1の両端の電位差ΔVBEは式(2)により示され、トランジスタMP3に流れる電流I3は式(3)により示される。
式(2)および式(3)から式(4)が得られる。
この式(4)を式(1)に代入すると式(5)が得られる。
一方、ここでPMOSトランジスタの特性バラツキがないものとし、トランジスタMP2の閾値電圧VthにおいてトランジスタMP1に対するオフセットがないものとすれば、トランジスタMP1とトランジスタMP2を流れる電流I2、I1は、式(6)に示すように、等しくなる。
また、式(7)が成り立ち、さらに、トランジスタB1のエミッタ面積をA1とし、トランジスタB2のエミッタ面積をA2とし、素電荷をqとし、ボルツマン定数をkとし、PN接合の絶対温度をTとすると式(8)が成り立つ。
式(8)を変形すると式(9)が得られる。
この式(9)に式(6)および式(7)を代入すると式(10)となる。
式(5)および式(10)より、出力電圧BGREFは、
と表される。なお、VBEは負の温度依存性を持つが、R2/R1を調節することにより温度依存性をキャンセルできることが分かる。
特開2001−202147号公報
上述では、トランジスタMP2の閾値電圧Vthにオフセットがない場合を示したが、実際には、PMOSトランジスタの特性のバラツキによりオフセットが生じる場合がある。そして、その結果、バンドギャップ電源回路の出力電圧にはズレが生じる。
まず、トランジスタMP2の閾値電圧VthにおけるトランジスタMP1に対するオフセットがΔVpだけある場合を想定する。トランジスタMP1の閾値電圧VthをVpとすると、トランジスタMP2の閾値電圧VthはVp+ΔVpとなる。
ここでトランジスタMP1,MP2のSパラメータをSとすると、上述した式(6)は成立せず、その代わりに、トランジスタMP1、MP2に流れる電流I2′、I1′の関係は式(6′)により示される。
このため上述した式(10)は式(10′)となる。
式(5)によれば、出力電圧BGREFに生じるズレΔBGREF(=BGREF´−BGREF)は式(12)により示される。
式(12)に式(10)および式(10′)を代入すると、式(13)が得られる。
ここで、具体的な一例として、R2/R1=8、T=27℃、S=90mV/Kであるとすると、出力電圧のズレΔBGREFは、
となり、これだけのズレを生じることが分かる。
次に、トランジスタMP3の閾値電圧VthにおけるトランジスタMP2に対するオフセットがΔVpだけある場合を想定する。トランジスタMP2の閾値電圧VthをVpとすると、トランジスタMP3の閾値電圧VthはVp+ΔVpとなる。
ここでトランジスタMP2,MP3のSパラメータをSとすると、上述した式(3)は成立せず、その代わりに、トランジスタMP2、MP3に流れる電流I3′、I2′の関係は式(3′)により示される。
このため上述した式(4)は式(4′)となる。
この式(4′)を式(1)に代入すると、
となる。そして、式(5′)および式(5)より、出力電圧のズレΔBGREFは、
と示される。この式(14)に式(10)を代入すると、
となる。
ここで、具体的な一例として、R2/R1=8、A2/A1=8、T=27℃、S=90mV/Kであるとすると、出力電圧のズレΔBGREFは、
となり、これだけのズレを生じることが分かる。
次に、トランジスタMN2の閾値電圧VthにおけるトランジスタMN1に対するオフセットがΔVnだけある場合を想定する。トランジスタMN1の閾値電圧VthをVnとすると、トランジスタMN2の閾値電圧VthはVn+ΔVnとなる。
その場合、上述した式(5)におけるΔVBEに−ΔVnが加算されることとなる。そのため、出力電圧のズレΔBGREFは、
となる。ここで、具体的な一例として、R2/R1=8であるとすると、出力電圧のズレΔBGREFは、
となり、これだけのズレを生じることが分かる。
図3は、3つの具体例における閾値電圧Vthのオフセットと出力電圧のズレΔBGREFとの関係を示すグラフである。図3において、式(13′)、式(15′)、式(16′)によって示された出力電力のズレΔBGREFがそれぞれ91、92、93に示されている。閾値電圧Vthに20mV程度のオフセットが生じることにより、出力電圧BGREFには最大300mV程度のズレが生じることが分かる。つまり、閾値電圧Vthに生じたオフセットの10倍以上のズレが出力電圧に生じる可能性がある。
また、ここでは計算の簡便のため、トランジスタMP1〜MP2、MN1とMN2は同一サイズ、トランジスタB1とB3は同一サイズとしたが、そうでない場合も同様に閾値電圧Vthの影響で出力電圧BGREFに大きなズレが生じる。
以上説明したように、従来のバンドギャップ電源回路においては、デバイス特性の微小なバラツキが出力電圧に大きな影響を与える可能性があるという問題があった。
実際のLSIでは異方性・レイアウト形状依存などにより特性にバラツキが生じるが、ある程度のバラツキは許容範囲内とされる。しかし、バンドギャップ電源回路では、LSIの低電圧化が進むに従って、カレントミラー部を飽和領域で動作させることが困難になってきている。そのため、通常の回路では許容される程度の微小なバラツキがバンドギャップ電源回路では大きな出力電圧のズレとなって現れ、許容できないものとなっていた。
本発明の目的は、デバイス特性のバラツキによる出力電圧への影響を低減した電源回路を提供することである。
上記目的を達成するために、本発明の電源回路は、
基準電圧を発生させる電源回路であって、
カレントミラーを構成し、前記基準電圧を発生させる複数のMOSトランジスタと、
前記トランジスタの各々に直列に接続された複数のバラツキ緩和用素子とを有している。
基準電圧を発生させる電源回路であって、
カレントミラーを構成し、前記基準電圧を発生させる複数のMOSトランジスタと、
前記トランジスタの各々に直列に接続された複数のバラツキ緩和用素子とを有している。
したがって、本発明によれば、カレントミラーを構成する複数のトランジスタに、それらの特性バラツキの影響を低減するバラツキ緩和用素子が直列に接続されているので、デバイス特性のバラツキによる出力電圧への影響が低減される。
また、前記バラツキ緩和用素子は、前記トランジスタの各々と外部電源の間に接続された抵抗であるとしてもよい。
これによれば、バラツキ緩和用素子は、トランジスタの各々と電源との間に接続されているので、トランジスタの閾値電圧のバラツキによる出力電圧への影響を低減することができる。
また、前記バラツキ緩和用素子は、前記トランジスタのソースと前記外部電源の間に接続された抵抗であるとしてもよい。
また、前記バラツキ緩和用素子は、デバイスのバラツキで生じる複数の前記トランジスタ間の閾値電圧の差による前記基準電圧のズレを所定範囲内に低減する抵抗値を有する抵抗であるとしてもよい。
また、前記バラツキ緩和用素子は、前記基準電圧を所定マージンの範囲内で発生可能な範囲における最大の抵抗値を有する抵抗であるとしてもよい。
また、複数の前記トランジスタのS係数をSとし、いずれか1つのトランジスタを流れる電流値をI1とし、該トランジスタと他のトランジスタとの閾値電圧の差をΔVtとし、複数の前記バラツキ緩和用素子の抵抗値をRとしたとき、−ΔVt/(R+(S/(ln10・I1)))で近似される電流差ΔIが所定値となるように該抵抗値Rを選択することとしてもよい。
本発明によれば、カレントミラーを構成する複数のトランジスタに、それらの特性バラツキの影響を低減するバラツキ緩和用素子が直列に接続されているので、デバイス特性のバラツキによる出力電圧への影響が低減される。
本発明を実施するための形態について図面を参照して詳細に説明する。
図1は、本実施形態のバンドギャップ電源回路の構成を示す概略回路図である。図1を参照すると、本実施形態のバンドギャップ電源回路は、トランジスタMP1〜MP3、トランジスタMN1、MN2、ダイオードD1〜D3、抵抗R1、R2、および抵抗r1〜r3を有している。
計算の簡便のため、トランジスタMP1〜MP3は互いに同じサイズのPMOSトランジスタ、トランジスタMN1、MN2は互いに同じサイズのNMOSトランジスタとする。ダイオードD1〜D3は一例としてダイオードであるとするが、ダイオードと同様のI−V特性および温度依存性を有する素子であれば他のものであってもよい。例えば、ダイオードD1〜D3としてバイポーラトランジスタあるいはMOSトランジスタを用いてもよい。ダイオードD1とダイオードD3はPN接合面積が同じとする。また、ダイオードD2はダイオードD1よりPN接合面積が大きいものとする。
電源Vccから順に、抵抗r1、トランジスタMP1、トランジスタMN1、ダイオードD1が直列接続されている。同様に、電源Vccから順に、抵抗r2、トランジスタMP2、トランジスタMN2、抵抗R1、ダイオードD2が直列接続されている。また、電源Vccから順に、抵抗r3、トランジスタMP3、抵抗R2、ダイオードD3が直列接続されている。また、トランジスタMP1〜MP3はカレントミラー部を構成している。そして、トランジスタMP3と抵抗R2の接続点から出力電圧BGREFが出力されている。
ここでは、トランジスタMP1,MP2,MP3に流れる電流をそれぞれI1,I2,I3とする。抵抗R1の両端の電位差をΔVBEとする。
また、抵抗R1,R2はBGREFの温度依存性が最小となるように適切な値に設定されているものとする。
ただし、トランジスタMP1とトランジスタMP2には閾値電圧Vthに微小な差(オフセット)ΔVtpがあるものとする。この差により、トランジスタMP1に流れる電流I1と、トランジスタMP2に流れる電流I2とには電流誤差ΔIが生じるものとする。また、MOSトランジスタであるトランジスタMP1〜MP3およびトランジスタMN1、MN2のS係数をSとする。
本実施形態のバンドギャップ電源回路は、トランジスタMP1のソースと電源Vccの間に抵抗r1が、トランジスタMP2のソースと電源Vccの間に抵抗r2が、トランジスタMP3のソースと電源Vccの間に抵抗r3が挿入されている点を特徴の1つとしている。
トランジスタMP1とトランジスタMP2には閾値電圧Vthに微小な差ΔVtpがあるので、トランジスタMP1のゲート・ソース電圧Vgs1とトランジスタMP2のゲート・ソース電圧Vgs2の間には式(17)の関係がある。
また、トランジスタMP1に流れる電流I1とトランジスタMP2に流れる電流I2の各々は式(18)と式(19)によって示すことができる。
したがって、式(17)〜式(19)より式(20)が得られる。
式(20)を変形すると、
となり、さらに、一次近似(ln(1+x)≒x)を用いれば、
となる。
一方、本実施形態では、抵抗r1と抵抗r2は同一の抵抗値を有している。その抵抗値をRとすると、
が成り立つので、電流I1と電流I2の電流差をΔIとして、これを変形すると、
が得られる。式(22)および式(24)よりΔIとRの関係は、
となる。これより、電流差ΔIは式(26)により近似される。
ここで具体的な一例として、S=90mVであるとすると、式(26)より電流差ΔIは、
となる。
したがって、以上説明したように、本実施形態の電源回路によれば、カレントミラー部を構成する複数のトランジスタMP1〜MP3に、それらの特性バラツキの影響を低減する抵抗値Rの抵抗r1〜r3が直列に接続されているので、抵抗値Rがゼロの場合と比べて電流差ΔIが低減され、デバイス特性のバラツキによる出力電圧への影響を低減することができる。
また、抵抗r1〜r3は、トランジスタMP1〜MP3の各々と電源Vccとの間に接続されているので、トランジスタの閾値電圧Vthのバラツキによる出力電圧への影響を低減することができる。
また、式(26)より、抵抗値Rを選択することにより、この閾値電圧Vthの差ΔVtpに対する電流差ΔIを小さく抑えることができ、特性バラツキの補正効果を上げることができる。特性バラツキによる出力電圧の変化は、できるだけ少ないことが望ましいが、出力電圧あるいは電流差の許容範囲は、電源回路を適用する対象の回路構成などにより要求条件として定まる。電流差ΔIで表される特性バラツキの影響を、その要求条件として定まる所定の範囲内に抑えるために適当な抵抗値Rを選択することにより、出力電圧の変化を良好に低減することができる。
また、式(26)より、抵抗値Rが大きいほどバラツキ補正の効果は大きいといえる。しかし、抵抗値Rが大きくなれば、それだけ電圧降下が生じることとなる。その結果、電源回路を適用する回路の電源動作マージンが削られることとなる。許容可能な電源動作マージンは電源回路を適用する回路により異なるので、その電源動作マージンの範囲内で抵抗値Rを最大とすればよい。それにより、本実施形態の電源回路は、電源動作マージン内の出力電圧を出力し、かつ特性バラツキによる出力電圧への影響を低減することができる。
具体的な一例として、I1=1μA、ΔVtp=10mV、R=100kオームとすると式(27)より、電流差ΔI≒0.07μA(誤差7%)となる。抵抗r1〜r3を用いない場合、すなわち抵抗値R=0オームの場合には、ΔI≒0.26μA(誤差26%)なので、電流誤差が26%から7%に低減されているといえる。
また、ここでは計算の簡便のため、トランジスタMP1〜MP3、MN1とMN2は同一サイズ、ダイオードD1とダイオードD3も同一サイズとしたが、そうでない場合も同様に抵抗値Rの効果で出力電圧BGREFの変化を低減することができる。
(バイポーラトランジスタを用いた回路との差異)
なお、上記のように抵抗を挿入した構成は、例えばソースノードをエミッタ、ドレインノードをコレクタ、ゲートノードをベースに置き換え、PNP型バイポーラトランジスタを用いた回路において採用された例が既に開示されている(例えば、特開平06−062531号公報、特開平02−165212号公報参照)。
(バイポーラトランジスタを用いた回路との差異)
なお、上記のように抵抗を挿入した構成は、例えばソースノードをエミッタ、ドレインノードをコレクタ、ゲートノードをベースに置き換え、PNP型バイポーラトランジスタを用いた回路において採用された例が既に開示されている(例えば、特開平06−062531号公報、特開平02−165212号公報参照)。
バイポーラトランジスタを用いた回路においては、バイポーラトランジスタに特有なベース電流に起因するカレントミラー特性の改善、バイポーラトランジスタに特有なアーリー電圧による電圧依存性に起因する回路特性改善のために必要な構成である。したがって、バイポーラトランジスタを用いた回路においては、デバイスバラツキとは無関係に抵抗素子の挿入が必要とされる。
これに対して、MOSトランジスタを用いた回路においては、バイポーラトランジスタに見られるベース電流はほぼ存在せず、またバイポーラトランジスタに見られるアーリー電圧による電圧依存性は小さく通常問題とならない。そのため、従来、バイポーラトランジスタを用いた回路では、電圧動作マージンを低下させないために抵抗が挿入されることはなかった。
本実施形態において、MOSトランジスタを用いた回路において抵抗を挿入した構成は、バラツキ対策としてカレントミラー電流の変化を低減するという技術的な要請に対応するものであり、バイポーラトランジスタにおける構成とは思想が異なる。
MP1〜MP3 トランジスタ
MN1、MN2 トランジスタ
D1〜D3 ダイオード
R1、R2、r1〜r3 抵抗
MN1、MN2 トランジスタ
D1〜D3 ダイオード
R1、R2、r1〜r3 抵抗
Claims (6)
- 基準電圧を発生させる電源回路であって、
カレントミラーを構成し、前記基準電圧を発生させる複数のMOSトランジスタと、
前記トランジスタの各々に直列に接続された複数のバラツキ緩和用素子とを有する電源回路。 - 前記バラツキ緩和用素子は、前記トランジスタの各々と外部電源の間に接続された抵抗である、請求項1記載の電源回路。
- 前記バラツキ緩和用素子は、前記トランジスタのソースと前記外部電源の間に接続された抵抗である、請求項1または2に記載の電源回路。
- 前記バラツキ緩和用素子は、デバイスのバラツキで生じる複数の前記トランジスタ間の閾値電圧の差による前記基準電圧のズレを所定範囲内に低減する抵抗値を有する抵抗である、請求項1〜3のいずれか1項に記載の電源回路。
- 前記バラツキ緩和用素子は、前記基準電圧を所定マージンの範囲内で発生可能な範囲における最大の抵抗値を有する抵抗である、請求項1〜4のいずれか1項に記載の電源回路。
- 複数の前記トランジスタのS係数をSとし、いずれか1つのトランジスタを流れる電流値をI1とし、該トランジスタと他のトランジスタとの閾値電圧の差をΔVtとし、複数の前記バラツキ緩和用素子の抵抗値をRとしたとき、−ΔVt/(R+(S/(ln10・I1)))で近似される電流差ΔIが所定値となるように該抵抗値Rを選択する、請求項1〜5のいずれか1項に記載の電源回路。
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