TWI792988B - 電壓生成電路及半導體裝置 - Google Patents

Abstract

本發明提供一種電壓生成電路及半導體裝置，可在不使 用深度省電模式的情況下抑制漏電流。本發明的電壓生成電路包含：參考電壓生成部，生成參考電壓；漏電流監視部，生成與周邊電路的漏電流相對應的漏電流；輸出電壓控制部，根據漏電流來控制參考電壓，並輸出控制後的參考電壓；待命電壓生成部，根據控制後的參考電壓對周邊電路供給內部供給電壓；以及電壓降檢測部，檢測控制後的參考電壓已下降到一定準位這一情況。輸出電壓控制部根據電壓降檢測部的檢測結果對控制後的參考電壓進行控制。

Description

電壓生成電路及半導體裝置

本發明涉及一種電壓生成電路及半導體裝置，尤其涉及一種抑制漏電流的電壓生成電路及半導體裝置。

在半導體裝置中，通常生成與操作溫度相對應的經溫度補償後的電壓，使電路運行，以維持電路的可靠性。例如在記憶體中，在資料讀出時，若因溫度變化導致讀出電流降低，則讀出裕度降低，無法再進行準確的資料讀出。因此，藉由使用經溫度補償後的電壓來進行資料的讀出而防止讀出電流的降低。例如日本專利特開2021-82094號公報公開了一種不需要片上(on chip)溫度感測器或者用於根據其結果來算出溫度補償電壓的邏輯的、削減了電路規模的電壓生成電路。

電阻變化型記憶體等半導體器件能在低電壓及定電流下操作，適合用於物聯網(Internet of Things，IoT)等的行動設備。當在行動設備等的運用範圍擴大時，操作環境下的溫度範圍也同時擴大。因此，半導體器件中通常搭載的電壓生成電路可生成經溫度 補償後的電壓。

圖1為習知的經溫度補償後的電壓生成電路的一例的圖。電壓生成電路10包含：帶差參考電路(BGR(Bandgap reference)電路)20，生成不相關於外部電源電壓的變動的參考電壓Vref；以及內部電壓生成電路30，根據從BGR電路20輸出的參考電壓Vref來生成內部供給電壓INTVDD。

內部電壓生成電路30包含運算放大器OP、正通道金屬氧化物半導體(Positive Channel Metal Oxide Semiconductor，PMOS)電晶體Q1。參考電壓Vref輸入至運算放大器OP的反相輸入端子(-)，節點N的電壓VN藉由負回饋輸入至非反相輸入端子(+)。運算放大器OP的輸出連接於電晶體Q1的閘極，周邊電路40的負載連接於節點N。運算放大器OP控制電晶體Q1的閘極電壓以使節點N的電壓VN變得與參考電壓Vref相等(VN=Vref)。如此，流過電晶體Q1的電流成為不相關於供給電壓VDD的變動的定電流，從而對周邊電路40供給定電流的內部供給電壓INTVDD(INTVDD=VN)。

如快閃記憶體在待命(stand by)模式下待機時，若操作溫度變為高溫，則流至周邊電路40的漏電流增加。周邊電路40中形成有使用互補金屬氧化物半導體(Complementary Metal Oxide Semiconductor，CMOS)電晶體等的各種積體電路，這些電路的正負接面(Positive-Negative junction，PN junction)漏電流和電晶體的閾值漏電流隨著溫度的上升而增加。另外，漏電流相關於電 壓，所以，當外因導致內部供給電壓INTVDD增加時，漏電流也增加。

為了抑制漏電流，有的半導體器件採用深度省電模式(Deep Power Down模式，DPD模式)，相較於待命模式可進一步削減耗電。在DPD模式下，停止內部電壓生成電路30的操作，例如在供給電壓VDD與電晶體Q1之間設置開關，Q1在內部電壓生成電路30的操作停止階段關閉，由此來切斷供給電壓VDD的電力供給。

然而，DPD模式存在如下的問題：當藉由DPD模式來切斷供給電壓VDD時，周邊電路40變為浮置(floating)，在從DPD模式恢復時，必須對周邊電路40的電路元件、線路等的電容進行充電，導致耗時而無法迅速進行下一動作。

為解決上述問題，本發明提供一種可在不使用DPD模式的情況下抑制漏電流的電壓生成電路。

本發明的電壓生成電路包含：參考電壓生成部，生成參考電壓；漏電流監視部，生成與半導體裝置的內部電路的漏電流相對應的監視用漏電流；控制部，根據所述監視用漏電流來控制所述參考電壓；以及內部電壓生成部，接收經所述控制部控制後的參考電壓，根據所述控制後的參考電壓對所述內部電路供給內部電壓。

本發明的半導體裝置可包含本發明任一實施例的電壓生 成電路，且包含在低耗電下操作，可在待命模式時對內部電路供給內部電壓。

根據本發明，根據監視內部電路的漏電流的監視用漏電流來控制參考電壓，並根據所述控制後的參考電壓對內部電路供給內部電壓，因此能自主生成經溫度補償後的參考電壓，從而能將內部電路的漏電流抑制在最小限度。

10:電壓生成電路

100、200、200A、400、500:電壓生成電路

110:參考電壓生成電路(BGR電路)/參考電壓生成部

112:運算放大器

20:帶差參考電路(BGR電路)

210、210A:參考電壓生成部

220:漏電流監視部

230、310、310A、310B、410:輸出電壓控制部

240:待命電壓生成部

250:周邊電路

260:有功電壓生成部

30、120:內部電壓生成電路

300:電壓降檢測部

320:電壓偏移部

40:周邊電路

BP1、BP2:雙極電晶體(PNP雙極電晶體)

IA、IB、IC、IN:漏電流

iBGR:在BGR電路中流通的電流

I_LEAK:漏電流

IN:反相器

INTVDD:內部供給電壓

IPMOS、INMOS:斷態漏電流(漏電流)

N、N1、N2、N3、N4、N5:節點

OP:運算放大器

OP1:單位增益緩衝器

Q1、Q3、Q5、Q10、Q20:電晶體(PMOS電晶體)

Q2:電晶體

Q4:電晶體(NMOS電晶體)

R1、R2、R3、R4、Rf:電阻

Trim:修整訊號

VDD:供給電壓/電源電壓/外部電源電壓/外部供給電壓

Vref、Vref_NTc:參考電壓

Vref_C:控制後的參考電壓

圖1為習知的電壓生成電路的示意圖。

圖2為本發明第一實施例的電壓生成電路的示意圖。

圖3為本發明第二實施例的電壓生成電路的結構的方塊圖。

圖4A的(A)、圖4A的(B)、圖4A的(C)、圖4A的(D)為本發明實施例的漏電流監視部的示意圖。

圖4B的(A)、圖4B的(B)為本發明實施例的漏電流監視部的示意圖。

圖5為本發明第二實施例的電壓生成電路的示意圖。

圖6為本發明第三實施例的電壓生成電路的結構的方塊圖。

圖7為本發明第三實施例的電壓生成電路的第一例的示意圖。

圖8為本發明第三實施例的電壓生成電路的第二例的示意圖。

圖9為本發明第三實施例的電壓生成電路的第三例的示意 圖。

圖10為本發明第四實施例的電壓生成電路的示意圖。

圖11為本發明第五實施例的電壓生成電路的示意圖。

本發明的電壓生成電路搭載於快閃記憶體、動態記憶體、靜態記憶體、電阻變化型記憶體、磁記憶體等半導體記憶體或者邏輯電路、訊號處理等的半導體器件中。

參照圖2，本實施例的電壓生成電路100包含參考電壓生成電路(BGR電路)110和內部電壓生成電路120。電壓生成電路100例如搭載於快閃記憶體中，在快閃記憶體處於待命狀態時對周邊電路40供給內部供給電壓INTVDD。在此期間，周邊電路40變為低耗電模式，但在從外部輸入指令等情況下，將響應指令而運行。

BGR電路110利用半導體材料矽的物性即帶差電壓來生成對於溫度和電源電壓的變動相關性低的穩定的參考電壓。BGR電路110在電源電壓VDD與接地(Ground，GND)之間包含第一及第二電流路徑。第一電流路徑包含串聯的PMOS電晶體Q10、電阻R1、正負正(Positive-Negative-Positive，PNP)雙極電晶體BP1。第二電流路徑包含串聯的PMOS電晶體Q11(與電晶體Q10相同結構)、電阻R2(與電阻R1相同的電阻值)、電阻Rf、PNP雙極電晶體BP2。BGR電路110還包含運算放大器112，其中電阻R1與雙極電晶體BP1的連接節點N1連接至運算放大器112的 反相輸入端子(-)，電阻R2與電阻Rf的連接節點N2連接至運算放大器112的非反相輸入端子(+)，而運算放大器112的輸出端子共通連接至電晶體Q10、電晶體Q11的閘極。

雙極電晶體BP1與BP2的射極面積比為1：n(n為大於1的數)，雙極電晶體BP1的電流密度為雙極電晶體BP2的n倍。再者，雖然此處例示雙極電晶體，也可使用面積比為1：n的二極體代替雙極電晶體。

運算放大器112控制電晶體Q10、電晶體Q11的閘極電壓以使節點N1的電壓與節點N2的電壓變得相等，由此在第一電流路徑及第二電流路徑中流通相等的電流I_B。電阻Rf的端子間電壓V_Rf由下式表示。

V_Rf=kT/qIn(n)

k為波茲曼常數，T為絕對溫度，q為電子的電荷量。

電阻Rf中流通的電流I_B由下式表示。

I_B=V_Rf/Rf=T/Rf×k/qln(n)

相關於溫度的因數為T/Rf，電流I_B具有正溫度係數。

另外，若將電阻R2的所選擇的接頭位置的電阻設為電阻R2'，則參考電壓Vref_NTc由下式表示。

Vref_NTc=V_N2+I_BR2'

V_N2為節點N2的電壓。

在優選實施例中，電阻R2包含具有負溫度係數的半導體材料。即，隨著溫度的上升而電阻降低，反之，隨著溫度的降低 而電阻升高。電阻R2例如由摻雜有高濃度摻質的導電多晶矽層、N+的擴散區域構成。可藉由適當選擇電阻R2的接頭位置而使參考電壓Vref_NTc具有期望的負溫度係數。接頭位置或負溫度係數是根據在預想的最大溫度時對內部電壓生成電路120供給多大的參考電壓來決定。

內部電壓生成電路120與圖1所示的內部電壓生成電路30有相同構成。參照圖2，由BGR電路110生成的參考電壓Vref_NTc輸入至內部電壓生成電路120的運算放大器OP的反相輸入端子(-)，節點N的電壓VN藉由負回饋輸入至非反相輸入端子(+)。內部電壓生成電路120將根據參考電壓Vref_NTc生成的內部供給電壓INTVDD從節點N供給至周邊電路40。

在本實施例中，快閃記憶體不採用DPD模式，即，不會從待命模式轉變為DPD模式，而是在待命模式時將周邊電路40中產生的漏電流抑制在最小限度。在待命模式下待機時，當操作溫度變為高溫時，BGR電路110中生成的參考電壓Vref_NTc因具有負溫度係數所以降低。參考電壓Vref_NTc降低使得由內部電壓生成電路120生成的內部供給電壓INTVDD也同樣降低。周邊電路40的PN接面洩漏、電晶體的斷態洩漏等所產生的漏電流隨著操作溫度的上升而增加，但這些漏電流相關於內部供給電壓INTVDD，若內部供給電壓INTVDD降低，則漏電流也相應地降低。

在本實施例中，由於參考電壓Vref_NTc具有負溫度係 數，因此，若溫度上升，則參考電壓Vref_NTc降低，抵消周邊電路40增加的漏電流。另外，由於不採用DPD模式，因此可在不考慮從DPD模式恢復的延遲時間的情況下實施下一有功動作。

在第一實施例中，必須在製造或出廠時對電阻R2進行修整，以便在操作溫度上升時使得參考電壓Vref_NTc落在一定的電壓範圍內。但實際上，漏電流的增加不是線性的，而是以某一溫度為界而呈指數函數增加，因此其修整極為繁複。另外，在操作溫度超過了設想溫度的情況下，參考電壓Vref_NTc會脫離所述一定的電壓範圍，結果，例如當參考電壓Vref_NTc低於周邊電路40的CMOS電晶體的最低操作電壓時，周邊電路40無法再響應待命狀態下輸入的指令等而運行。因此，第二實施例提供一種可在不進行參考電壓生成部110的修整的情況下自主生成經溫度補償後的參考電壓Vref的電壓生成電路。

參照圖3，第二實施例的電壓生成電路200包含：參考電壓生成部210，生成參考電壓Vref；漏電流監視部220，監視待命狀態的周邊電路250的漏電流I_{LEAK_PERI}而生成對應的漏電流I_LEAK；輸出電壓控制部230，接收參考電壓Vref，並輸出根據由漏電流監視部220生成的漏電流I_LEAK加以控制後的參考電壓Vref_C；以及待命電壓生成部240，根據控制後的參考電壓Vref_C來生成內部供給電壓INTVDD。周邊電路250在待命狀態時藉由以待命電壓生成部240生成的內部供給電壓INTVDD而在低耗電下操作，在有功狀態時藉由以有功電壓生成部260生成的內部供 給電壓INTVDD來操作。

參考電壓生成部210例如包含圖2所示的BGR電路，將參考電壓Vref提供給輸出電壓控制部230。漏電流監視部220生成與待命狀態的周邊電路250中產生的漏電流I_{LEAK_PERI}具有一定的比(ratio)的漏電流I_LEAK。周邊電路250包含使用CMOS電晶體等的各種電路，在快閃記憶體為待命模式時，這些電路處於可藉由來自待命電壓生成部240的內部供給電壓INTVDD來運行的狀態。另一方面，電晶體的閾值電壓的降低以及電晶體的微型化使得在電晶體的源極/汲極間流通的斷態漏電流(off-state leakage current)(也包括PN接面洩漏和閘極洩漏)增加，因此須將待命狀態的周邊電路250的漏電流抑制在最小限度。

在一實施例中，漏電流監視部220包含將至少1個PMOS電晶體與NMOS電晶體串聯而成的CMOS電晶體，以監視周邊電路250的漏電流。PMOS電晶體和NMOS電晶體各自的通道寬度相對於周邊電路250的整體CMOS電晶體的PMOS電晶體與NMOS電晶體的合計的通道寬度具有一定的比R。換言之，漏電流監視部220的CMOS電晶體的斷態漏電流I_LEAK×R近似於周邊電路250的斷態漏電流I_{LEAK_PERI}。

為了進一步提高漏電流監視部220所生成的漏電流I_LEAK的精度，也可考慮周邊電路250的CMOS電晶體的結構。即，CMOS電晶體的斷態洩漏中，有如圖4A的(A)所示在輸入訊號為高(High，H)準位時，PMOS電晶體斷開、NMOS電晶體導通的情 況下的斷態漏電流I_PMOS，以及如圖4A的(B)所示在輸入訊號為低(Low，L)準位時，PMOS電晶體導通、NMOS電晶體斷開的情況下的斷態漏電流I_NMOS。斷態漏電流I_PMOS與斷態漏電流I_NMOS大小不同，因此算出周邊電路250的PMOS電晶體斷開的CMOS電晶體的總數S_P和NMOS電晶體斷開的CMOS電晶體的總數S_N。漏電流監視部220包含洩漏電路A和洩漏電路B，所述洩漏電路A中，相對於如圖4A的(C)所示的總數S_P的PMOS電晶體的通道寬度的合計而成一定的比，PMOS電晶體成為斷態洩漏電晶體，所述洩漏電路B中，相對於如圖4A的(D)所示的總數S_N的NMOS電晶體的通道寬度的合計而成一定的比，NMOS電晶體成為斷態洩漏電晶體。將洩漏電路A與洩漏電路B並聯，漏電流I_PMOS與漏電流I_NMOS的合計成為漏電流I_LEAK。

漏電流監視部220也可包含多種洩漏電路，以生成考慮了周邊電路250的更多洩漏特性的漏電流I_LEAK。周邊電路250中形成有利用CMOS電晶體的各種邏輯電路(反相器、及閘(AND Gate)、反及閘(NAND Gate)等)，各邏輯電路使得漏電流的大小不一樣。因此，如圖4B(A)所示，可準備洩漏特性不同的各種洩漏電路A、洩漏電路B、洩漏電路C~洩漏電路N，並根據周邊電路250的結構使藉由修整訊號Trim來選擇的洩漏電路運行。

例如，洩漏電路A生成PMOS電晶體的斷態漏電流，洩漏電路B生成NMOS電晶體的斷態漏電流，洩漏電路C生成PMOS電晶體和NMOS電晶體的斷態漏電流，洩漏電路N生成反及閘的 PMOS電晶體的斷態漏電流。修整訊號Trim例如使藉由熔斷保險絲來選擇的洩漏電路A~洩漏電路N運行。

另外，洩漏電路A、洩漏電路B、洩漏電路C、…、洩漏電路N各者對周邊電路250的對應的邏輯電路的漏電流的比進行尺度轉換(scaling)，因此包含多組CMOS電晶體，使從多組CMOS電晶體中選擇的數量的CMOS電晶體運行。所述選擇由修整訊號Trim進行。例如，在有P組並聯的洩漏電路A的情況下，為了相對於周邊電路250的對應的CMOS反相器的漏電流而獲得一定的比，使藉由修整訊號Trim從P組中選擇的數量的洩漏電路A運行。例如，使藉由修整訊號Trim使保險絲熔斷來選擇的數量的洩漏電路A運行。

洩漏電路A、洩漏電路B、洩漏電路C、…、洩漏電路N並聯，由各洩漏電路生成的漏電流I_A、漏電流I_B、漏電流I_C、…、漏電流I_N的合計成為漏電流I_LEAK。當操作溫度增加時，漏電流I_LEAK增加，當操作溫度降低時，漏電流I_LEAK降低。

如此，漏電流監視部220生成對待命狀態時的周邊電路250的漏電流I_{LEAK_PERI}進行監視得到的漏電流I_LEAK，並將生成的漏電流I_LEAK提供給輸出電壓控制部230。

輸出電壓控制部230根據漏電流I_LEAK來控制參考電壓Vref。具體而言，當漏電流I_LEAK增加時，輸出電壓控制部230使參考電壓Vref_C降低，當漏電流I_LEAK減少時，輸出電壓控制部230使參考電壓Vref_C增加。經輸出電壓控制部230控制後的參 考電壓Vref_C提供給待命電壓生成部240。

待命電壓生成部240例如與圖2所示的內部電壓生成電路120有相同構成。待命電壓生成部240接收參考電壓Vref_C，並將變得與參考電壓Vref_C相等的內部供給電壓INTVDD提供給周邊電路250。當周邊電路250的操作溫度上升時，參考電壓Vref_C降低，伴隨於此，內部供給電壓INTVDD降低，因此周邊電路250的漏電流I_{LEAK_PERI}得到抑制，從而達到省電。當從待命狀態轉變為有功狀態時，內部供給電壓INTVDD從有功電壓生成部260供給至周邊電路250。

圖5為第二實施例的電壓生成電路200的詳細電路示意圖。參考電壓生成部210使用BGR電路來生成參考電壓Vref，並將所述參考電壓Vref提供給輸出電壓控制部230。再者，不同於第一實施例的參考電壓Vref_NTc，參考電壓Vref具有正溫度係數。

與待命電壓生成部240一樣，輸出電壓控制部230包含定電流電路(單位增益緩衝器OP1、電晶體Q2)，並在節點N3上生成不相關於外部電源電壓VDD的變動的電壓Vref。電阻R3連接於節點N3與節點N4之間，在節點N4上生成定電流I_C。定電流I_C相對於由待命電壓生成部240生成的定電流I_{C_PERI}具有一定的比(I_{LEAK_PERI}：I_LEAK=I_{C_PERI}：I_C)。即，電晶體Q2的通道寬度相對於電晶體Q1的通道寬度而被調整為一定的比。

漏電流監視部220連接於輸出電壓控制部230的節點N4。此處示出了漏電流監視部220包含洩漏電路A的例子。節點 N4上生成的定電流I_C因由漏電流監視部220生成的漏電流I_LEAK而流至GND，結果，在節點N4上生成被定電流I_C與漏電流I_LEAK的差(I_C-I_LEAK)控制的參考電壓Vref_C。即，當因溫度上升而使得漏電流I_LEAK增加時，參考電壓Vref_C降低，當因溫度減少而使得漏電流I_LEAK減少時，參考電壓Vref_C增加，從而自主生成與溫度變化相應的控制後的參考電壓Vref_C。

第二實施例中是根據溫度變化來自主改變參考電壓Vref_C，但由於漏電流會以某一溫度為界而急劇增大，因此有參考電壓Vref_C低於周邊電路250的CMOS的最低操作電壓之虞。因此，在第三實施例中進行避免參考電壓Vref_C低於CMOS的最低操作電壓這樣的回饋控制。

參照圖6，第三實施例的電壓生成電路200A包含電壓降檢測部300和輸出電壓控制部310，除此以外的參考電壓生成部210、漏電流監視部220、待命電壓生成部240與第二實施例相同。

電壓降檢測部300對輸出電壓控制部310所輸出的經溫度補償後的參考電壓Vref_C進行監視，檢測參考電壓Vref_C下降到CMOS的最低操作電壓Vmin附近的閾值電壓Vth這一情況(Vref_C-Vmin≦閾值電壓Vth)，並將所述檢測結果提供給輸出電壓控制部310。

與第二實施例一樣，輸出電壓控制部310輸出與漏電流監視部220的漏電流I_LEAK相應的參考電壓Vref_C，但在檢測到參考電壓Vref_C已下降到閾值電壓Vth這一情況時，控制參考電壓 Vref_C以使所述參考電壓Vref_C變得大於閾值電壓Vth。在某一實施例中，輸出電壓控制部310藉由增加從外部電源電壓VDD流至節點N3的定電流I_C來抵消漏電流I_LEAK，從而增加參考電壓Vref_C。在另一實施例中，輸出電壓控制部310藉由使直流(Direct Current，DC)電壓偏移來增加參考電壓Vref_C。由此，防止待命電壓生成部240的內部供給電壓INTVDD低於CMOS的最低操作電壓，保證周邊電路250的運行。

圖7為表示本發明的第三實施例的電壓生成電路200A的第一結構例的圖，對與圖5的結構相同的結構標注有同一參照符號。電壓降檢測部300對節點N4的經溫度補償後的參考電壓Vref_C進行監視。電壓降檢測部300包含源極連接於節點N4的PMOS電晶體Q3、連接於電晶體Q3與接地之間的流通定電流的電阻R4、以及連接於電晶體Q3與電阻R4之間的節點N5的反相器IN。電晶體Q3的閘極接地，電晶體Q3為導通狀態。

在參考電壓Vref_C相較於CMOS的最低操作電壓而言足夠高時，電晶體Q3強導通，由此使得節點N5變為H準位、反相器IN的輸出變為L準位。當參考電壓Vref_C降低而變為Vref_C-Vmin≦Vth時，電晶體Q3的閘極-源極間電壓V_GS減小、電晶體Q3的汲極電流減小、節點N5變為L準位、反相器IN的輸出變為H準位。

輸出電壓控制部310包含與電晶體Q2並聯於外部供給電壓VDD與節點N3之間的NMOS電晶體Q4，電晶體Q4的閘極連 接於電壓降檢測部300的反相器IN的輸出。當參考電壓Vref_C降低、反相器IN的輸出變為H時，電晶體Q4導通，對節點N3供給電流I_ADD。電晶體Q4的尺寸以如下方式加以調整：電流I_ADD抵消隨著溫度上升而急劇增加的漏電流I_LEAK，而且參考電壓Vref_C變得高於由電壓降檢測部300檢測到的準位。

當參考電壓Vref_C相較於CMOS的最低操作電壓而言充分增加時，電壓降檢測部300的反相器IN的輸出變為L準位，停止電流I_ADD的供給。再者，電流I_ADD的供給方法不限於所述方法，也可藉由其他方法來進行。

圖8為表示本發明的第三實施例的電壓生成電路200A的第二結構例的圖，對與圖7的結構相同的結構標注有同一參照符號。在第二結構例中，輸出電壓控制部310A包含電壓偏移部320，所述電壓偏移部320根據電壓降檢測部300的反相器IN的輸出使參考電壓Vref_C的電壓朝正方向增加。電壓偏移部320例如包含用於將參考電壓Vref_C連接至外部電源電壓VDD的上拉用的電晶體，所述電晶體響應於反相器IN的H準位的輸出而導通，使參考電壓Vref_C朝正方向偏移。

當參考電壓Vref_C相較於CMOS的最低操作電壓而言充分增加時，電壓降檢測部300的反相器IN的輸出變為L準位，並停止電壓偏移部320進行的電壓偏移。再者，電壓偏移的方法不限於所述方法，也可藉由其他方法來進行。

圖9為表示本發明的第三實施例的電壓生成電路200A的 第三結構例的圖，對與圖7及圖8的結構相同的結構標注有同一參照符號。在第三結構例中，輸出電壓控制部310B分別包含圖7所示的用於供給電流I_ADD的電晶體Q4和圖8所示的用於使參考電壓Vref_C朝正方向偏移的電壓偏移部320。電晶體Q4及電壓偏移部320響應於由電壓降檢測部300檢測到參考電壓Vref_C的下降這一情況而增加參考電壓Vref_C，以避免低於CMOS的最低操作電壓。根據第三結構例，與第一結構例及第二結構例相比，可在短時間內提升參考電壓Vref_C。

接著，對本發明的第四實施例進行說明。圖10為表示第四實施例的電壓生成電路的示意圖，對與圖9的結構相同的結構標注有同一參照符號。在本實施例的電壓生成電路400中，輸出電壓生成部410包含參考電壓生成部210的BGR電路的電晶體Q10、與電晶體Q20構成電流鏡的PMOS電晶體Q5。電晶體Q5連接於外部電源電壓VDD與電晶體Q2之間，電晶體Q5的閘極共通地連接於電晶體Q10、電晶體Q20的閘極。

電晶體Q5構成為相對於電晶體Q10/Q20而成一定的電流鏡比K的尺寸，流至輸出電壓控制部410的電流I_C為iBGR的K倍(K為1以上的值)。另外，在BGR電路中流通的電流(iBGR)具有正溫度係數，因此流至輸出電壓控制部410的電流I_C也具有正溫度係數。因此，當溫度上升時，電流I_C增加，同時，由漏電流監視部220生成的漏電流I_LEAK也增加，結果，防止參考電壓Vref_C急劇降低。再者，雖然輸出電壓控制部410包含響應於電 壓降檢測部300的檢測結果而附加電流I_ADD的電晶體Q4及電壓偏移部320，但也可為包含任一者的結構。

接著，對本發明的第五實施例進行說明。圖11為表示第五實施例的電壓生成電路的示意圖，對與圖10的結構相同的結構標注有同一參照符號。在本實施例的電壓生成電路500中，參考電壓生成部210A與第一實施例有相同構成。即，參考電壓生成部210A將具有負溫度係數的參考電壓Vref_NTc提供給輸出電壓控制部410。

在本實施例中，當溫度上升時，參考電壓Vref_NTc降低，另一方面，電流I_C增加，漏電流I_LEAK也增加。若電流I_C的增加被漏電流I_LEAK抵消，則參考電壓Vref_C因參考電壓Vref_NTc的降低而降低，周邊電路250的漏電流得到抑制。再者，雖然輸出電壓控制部410包含響應於電壓降檢測部300的檢測結果而附加電流I_ADD的電晶體Q4及電壓偏移部320，但也可為包含任一者的結構。

將本實施例的電壓生成電路的特徵歸納如下。

1.待命電壓生成部240的內部供給電壓INTVDD在進行溫度補償的整個範圍內保證CMOS的最小操作電壓。

2.在進行溫度補償的範圍的最高溫度下，待命電壓生成部240的內部供給電壓INTVDD被控制在最小的DC準位。

3.藉由使用更低的內部供給電壓INTVDD，可將周邊電路250內的積體電路的接面漏電流、閘極漏電流、電晶體的斷態漏電流 抑制在最小限度。

4.藉由維持更低準位的內部供給電壓INTVDD來代替深度省電模式(DPD)下的電力供給的切斷，與深度省電模式時相比，可縮短恢復到有功動作的時間。

再者，本實施例的電壓生成電路運用於快閃記憶體的待命狀態，但這是一例，本發明可以與待命狀態無關地運用於對內部電路的電壓供給。進而，本發明可以運用於對快閃記憶體以外的其他半導體器件的內部電路提供期望的內部電壓的電壓生成電路。

對本發明的優選實施方式進行了詳細敘述，但本發明並不限定於特定實施方式，可以在權利要求書中記載的本發明的主旨的範圍內進行各種變形、變更。

200A:電壓生成電路

210:參考電壓生成部

220:漏電流監視部

240:待命電壓生成部

250:周邊電路

300:電壓降檢測部

310:輸出電壓控制部

I_LEAK:漏電流

INTVDD:內部供給電壓

Vref:參考電壓

Vref_C:控制後的參考電壓

Claims (17)

1. 一種電壓生成電路，包含：參考電壓生成部，生成參考電壓；漏電流監視部，生成與半導體裝置的內部電路的漏電流相對應的監視用漏電流；控制部，根據所述監視用漏電流來控制所述參考電壓；以及內部電壓生成部，接收經所述控制部控制後的參考電壓，根據所述控制後的參考電壓對所述內部電路供給內部電壓。
2. 如請求項1所述的電壓生成電路，還包含檢測部，所述檢測部檢測所述控制後的參考電壓已下降到一定準位這一情況，所述控制部根據所述檢測部的檢測結果對所述控制後的參考電壓進行控制。
3. 如請求項2所述的電壓生成電路，其中，所述一定準位是比所述內部電路的互補金屬氧化物半導體電晶體的最低操作電壓高的電壓。
4. 如請求項1或2所述的電壓生成電路，其中，漏電流監視部包含用於生成監視用漏電流的、進行斷態洩漏的監視用電晶體，所述監視用電晶體的通道寬度構成為相對於內部電路的進行斷態洩漏的電晶體的總數的通道寬度而具有一定的比。
5. 如請求項1或2所述的電壓生成電路，其中，漏電流監視部包含多種進行斷態洩漏的監視用電晶體，各監視用電晶體 的通道寬度構成為相對於內部電路的對應的進行斷態洩漏的電晶體的總數的通道寬度而具有一定的比。
6. 如請求項4所述的電壓生成電路，其中，所述監視用電晶體是將正通道金屬氧化物半導體電晶體與負通道金屬氧化物半導體電晶體串聯連接而成的互補金屬氧化物半導體電晶體。
7. 如請求項1或2所述的電壓生成電路，其中，漏電流監視部包含多種洩漏電路，使從多種洩漏電路中選擇的洩漏電路運行而生成監視用漏電流。
8. 如請求項7所述的電壓生成電路，其中，所述漏電流監視部根據從外部輸入的修整訊號來選擇洩漏電路。
9. 如請求項1或2所述的電壓生成電路，其中，所述控制部包含生成定電流的定電流電路，所述定電流電路的輸出節點連接於漏電流監視部，從所述輸出節點輸出所述控制後的參考電壓。
10. 如請求項9所述的電壓生成電路，其中，當監視用漏電流增加時，所述控制後的參考電壓降低，當監視用漏電流降低時，所述控制後的參考電壓增加。
11. 如請求項9所述的電壓生成電路，其中，所述定電流電路根據具有負溫度係數的參考電壓來生成所述定電流。
12. 如請求項9所述的電壓生成電路，其中，所述定電流電路根據具有正溫度係數的參考電壓來生成所述定電流。
13. 如請求項2所述的電壓生成電路，其中，在由所述檢測部檢測到所述控制後的電壓已下降到一定準位這一情況時，所述控制部使所述控制後的電壓上升。
14. 如請求項13所述的電壓生成電路，其中，所述控制部根據所述檢測部的檢測結果對定電流附加追加的電流。
15. 如請求項13所述的電壓生成電路，其中，所述控制部根據所述檢測部的檢測結果使所述控制後的參考電壓朝正方向上升。
16. 一種半導體裝置，包含如請求項1至15中任一項所述的電壓生成電路。
17. 如請求項16所述的半導體裝置，包含在低耗電下操作的待命模式，所述電壓生成電路在所述待命模式時對內部電路供給內部電壓。

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