KR101015543B1 - 기준전압발생기 회로 - Google Patents

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Abstract

본 발명은 기준전압발생기 회로에 관한 것으로, 보다 상세하게는 도 2와 같은 회로배치를 갖는 기준전압발생기 회로에 관한 것으로, 본 발명의 기준전압발생기 회로는 종래의 기준전압발생기 대비 레이아웃 면적을 50% 정도 절약할 수 있고, 또한 종래 기준전압발생기 회로 대비 대략 30% 정도의 전력 소비를 줄일 수 있다.
기준전압발생기, 면적, 전력소모

Description

기준전압발생기 회로{REFERENCE VOLTAGE GENERATOR CIRCUIT}
본 발명은 기준전압발생기 회로에 관한 것으로, 보다 상세하게는 전원전압(VDD)과 접지전압(VSS)과, 제1 전류 패스 (Path1)와 제2 전류 패스 (Path2)와 제3 전류 패스 (Path3)로 구성되며 제1 전류 패스 (Path1)와 제2 전류 패스 (Path2)와 제3 전류 패스 (Path3)를 흐르는 각각의 전류를 서로 미러링 (mirroring)해주는 전류 미러 (current mirror)와, 제1 바이폴라 트랜지스터 (Q1)과 제2 바이폴라 트랜지스터 (Q2)와 제1 저항 (R1)으로 이루어진 기준전류를 만들어주는 부분과 출력노드 전압 (VOUTPUT) 및 그에 연결된 제2 저항 (R2)과 제1 NMOSFET (MN1)을 포함하되, 상기 전류 미러 (current mirror)의 제1 전류 패스 (Path1)가 제1 바이폴라 트랜지스터의 에미터에 연결되고, 전류 미러 (current mirror)의 제2 전류 패스 (Path2)가 제1 저항의 일측 터미널에 연결되고, 제1 저항의 타측 터미널은 제2 바이폴라 트랜지스터의 에미터에 연결되고, 전류 미러 (current mirror)의 제3 전류 패스 (Path3)는 제2 저항의 일측 터미널에 연결되고, 제2 저항의 타측 터미널은 제1 NMOSFET의 드레인 에 연결되고, 출력노드 전압 (VOUTPUT)은 전류 미러 (current mirror)의 제3 전류 패스 (Path3)와 제2 저항의 일측 터미널이 연결되는 노드에서 나오며, 제1 바이폴라 트랜지스터의 에미터 면적과 제2 바이폴라 트랜지스터의 에미터 면적의 비가 1 : A 이며, 제1 저항의 양단에 제 1 바이폴라 트랜지스터의 에미터-베이스 전압과 제2 바이폴라 트랜지스터의 에미터-베이스 전압의 차이 (VEB1-VEB2)가 인가되고, 두 개의 바이폴라 트랜지스터의 에미터-베이스 전압 간의 차이인 (VEB1-VEB2)를 제1 저항으로 나눈 값만큼의 제1 저항 전류 (IR1)이 제1 저항에 흐르며, 제1 저항 전류 (IR1)이 전류 미러 (current mirror)를 통해서 제 2 저항에 흘러 제2 저항 양단에 전압 (ΔVR2)를 생성하며, 그 생성된 전압 (ΔVR2)이 제 1 NMOSFET의 게이트-소스 전압인 (VGS1)과 합쳐져서 출력노드 전압 (VOUTPUT)을 만들어내는 것을 특징으로 하는 기준전압발생기 회로에 관한 것이다.
기준전압발생기는 외부의 전원전압 및 온도 변화에 상관없는 일정한 전압을 지속적으로 만들어주는 회로로서 아날로그 회로와 메모리 회로 등에서 많이 사용되는 회로이다. 도1에 종래의 기준전압발생기 회로의 일례를 보였다. 도 1의 기준전압발생기 회로에서 VDD는 전원전압을 나타내며 MP1′과 MP2′와 MP3′는 함께 전류 미러 (current mirror)를 구성하는 제1′PMOSFET, 제2′PMOSFET, 제3′PMOSFET을 나타낸다. 또한 V′SS는 접지전압을 나타내며 Q1′과 Q2′는 각각 제1′바이폴 라 트랜지스터, 제2′바이폴라 트랜지스터를 나타낸다. Q1′과 Q2′ 사이의 1:A′라는 표시는 Q1′의 에미터 면적에 비해서 Q2′의 에미터 면적이 A′배 만큼 더 크다는 것을 의미한다. R1′, R2′, R3′, R4′는 각각 제1′ 저항, 제2′저항, 제3′저항, 제4′ 저항을 나타낸다. 여기에서 제2′저항과 제3′저항은 같은 값을 사용한다. 그리고 OP1′은 VEB1′ 노드와 VEB2′ 노드의 전압을 서로 같게 만들도록 음의 피드백 역할을 하는 OP 앰프를 의미한다. V′OUTPUT은 출력노드 전압을 나타내고 IR1′은 제1′저항에 흐르는 전류를 나타낸다. 도 1에서 보듯이 제1′ PMOSFET의 드레인은 은 제1′바이폴라 트랜지스터 에미터와 제2′저항에 연결되어 있다. 또한 제2′PMOSFET의 드레인은 제1′저항의 터미널에 연결되어 있고 제1′저항의 다른 터미널은 제2′바이폴라 트랜지스터의 에미터와 제3′저항에 연결되어 있다. OP1′이 음의 피드백을 동작시켜서 VEB1′과 VEB2′의 노드의 전압을 서로 갖게 만들기 때문에 제1′저항에는 제1′바이폴라 트랜지스터의 에미터-베이스 전압과 제2′바이폴라 트랜지스터의 에미터-베이스 전압의 차이만큼의 전압이 인가되게 된다. 제1′PMOFET과 제2′ PMOSFET의 사이즈가 같다고 가정하면 두 개의 PMOSFET에는 같은 양의 전류가 흐르게 되고 제2′ PMOSFET에 흐르는 전류 IMP2′를 계산하면 식 1과 같다.
Figure 112009039213708-pat00001
(식 1)
위의 식에서 k는 볼쯔만 상수를 의미하고, A′는 제1′바이폴라 트랜지스터 와 제2′바이폴라 트랜지스터의 에미터 면적비, T은 외부의 절대 온도, q는 Coulomb 상수를 나타낸다. 또한 Ln은 자연로그 함수를 의미한다. 위의 식의 의해서 출력노드의 전압(VOUTPUT)을 계산하면 식 2와 같다.
Figure 112009039213708-pat00002
(식 2)
위의 식은 전압전압의 값의 함수가 안되므로 V′OUTPUT 전압이 전원전압의 변화에 둔감하다는 것을 알 수 있고 또한 제 1 저항, 제 2 저항, 제 3 저항, 제 4 저항 값을 잘 조절함으로써 온도변화에 따른 V′OUTPUT 값의 변화를 보상할 수 있게 된다. 도 1의 회로의 문제는 제2′저항과 제3′저항을 만들기 위해서 많은 면적이 필요하다는 것에 있다. 제2′저항과 제3′저항의 값이 크면 큰 값의 저항을 칩 위에서 구현하기 위해서 많은 면적이 필요하며 그 면적은 기준전압발생기 회로의 전체 면적에서 상당히 많은 부분을 차지하게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 기존의 회로와 비슷한 성능을 발휘할 있으면서도 소면적과 저전력 소비를 달성할 수 있는 새로운 기준전압발생기 회로를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 전원전압(VDD)과 접지전 압(VSS)과, 제1 전류 패스 (Path1)와 제2 전류 패스 (Path2)와 제3 전류 패스 (Path3)로 구성되며 제1 전류 패스 (Path1)와 제2 전류 패스 (Path2)와 제3 전류 패스 (Path3)를 흐르는 각각의 전류를 서로 미러링 (mirroring)해주는 전류 미러 (current mirror)와, 제1 바이폴라 트랜지스터 (Q1)과 제2 바이폴라 트랜지스터 (Q2)와 제1 저항 (R1)으로 이루어진 기준전류를 만들어주는 부분과 출력노드 전압 (VOUTPUT) 및 그에 연결된 제2 저항 (R2)과 제1 NMOSFET (MN1)을 포함하되, 상기 전류 미러 (current mirror)의 제1 전류 패스 (Path1)가 제1 바이폴라 트랜지스터의 에미터에 연결되고, 전류 미러 (current mirror)의 제2 전류 패스 (Path2)가 제1 저항의 일측 터미널에 연결되고, 제1 저항의 타측 터미널은 제2 바이폴라 트랜지스터의 에미터에 연결되고, 전류 미러 (current mirror)의 제3 전류 패스 (Path3)는 제2 저항의 일측 터미널에 연결되고, 제2 저항의 타측 터미널은 제1 NMOSFET의 드레인에 연결되고, 출력노드 전압 (VOUTPUT)은 전류 미러 (current mirror)의 제3 전류 패스 (Path3)와 제2 저항의 일측 터미널이 연결되는 노드에서 나오며, 제1 바이폴라 트랜지스터의 에미터 면적과 제2 바이폴라 트랜지스터의 에미터 면적의 비가 1 : A 이며, 제1 저항의 양단에 제 1 바이폴라 트랜지스터의 에미터-베이스 전압과 제2 바이폴라 트랜지스터의 에미터-베이스 전압의 차이 (VEB1-VEB2)가 인가되고, 두 개의 바 이폴라 트랜지스터의 에미터-베이스 전압 간의 차이인 (VEB1-VEB2)를 제1 저항으로 나눈 값만큼의 제1 저항 전류 (IR1)이 제1 저항에 흐르며, 제1 저항 전류 (IR1)이 전류 미러 (current mirror)를 통해서 제 2 저항에 흘러 제2 저항 양단에 전압 (ΔVR2)를 생성하며, 그 생성된 전압 (ΔVR2)이 제 1 NMOSFET의 게이트-소스 전압인 (VGS1)과 합쳐져서 출력노드 전압 (VOUTPUT)을 만들어내는 것을 특징으로 하는 기준전압발생기 회로를 제공한다.
또한, 본 발명은 상기 전류 미러 (current mirror)의 제1 전류 패스 (Path1)는 제1 PMOSFET (MP1)으로 이루어지고 제2 전류 패스 (Path2)는 제2 PMOSFET (MP2)로 이루어지고, 제3 전류 패스 (Path3)는 제3 PMOSFET (MP3)로 이루어진 것을 특징으로 하는 기준접압발생기 회로를 제공한다.
본 발명에서 제안하는 기준전압발생기 회로는 종래의 기준전압발생기 회로와 비교하여, 종래의 기준전압발생기에서 사용했던 저항을 사용하지 않기 때문에 저항에 의한 레이아웃 면적 소비를 50% 정도 감소시킬 수 있다. 또한, 종래의 기준전압발생기에서 사용했던 저항을 사용하지 않기 때문에 전류 소비도 줄어 종래의 기준전압발생기 회로 대비 전체 전력 소비 중에서 대략 30% 정도의 전력 소비를 줄일 수 있었다.
이하에서 본 명세서에 첨부된 도면을 참조하여 본 발명에 대해 보다 상세히 설명한다.
본 발명의 기준전압발생기 회로는 전원전압(VDD)과 접지전압(VSS)과, 제1 전류 패스 (Path1)와 제2 전류 패스 (Path2)와 제3 전류 패스 (Path3)로 구성되며 제1 전류 패스 (Path1)와 제2 전류 패스 (Path2)와 제3 전류 패스 (Path3)를 흐르는 각각의 전류를 서로 미러링 (mirroring)해주는 전류 미러 (current mirror)와, 제1 바이폴라 트랜지스터 (Q1)과 제2 바이폴라 트랜지스터 (Q2)와 제1 저항 (R1)으로 이루어진 기준전류를 만들어주는 부분과 출력노드 전압 (VOUTPUT) 및 그에 연결된 제2 저항 (R2)과 제1 NMOSFET (MN1)을 포함하되, 상기 전류 미러 (current mirror)의 제1 전류 패스 (Path1)가 제1 바이폴라 트랜지스터의 에미터에 연결되고, 전류 미러 (current mirror)의 제2 전류 패스 (Path2)가 제1 저항의 일측 터미널에 연결되고, 제1 저항의 타측 터미널은 제2 바이폴라 트랜지스터의 에미터에 연결되고, 전류 미러 (current mirror)의 제3 전류 패스 (Path3)는 제2 저항의 일측 터미널에 연결되고, 제2 저항의 타측 터미널은 제1 NMOSFET의 드레인에 연결되고, 출력노드 전압 (VOUTPUT)은 전류 미러 (current mirror)의 제3 전류 패스 (Path3)와 제2 저항의 일측 터미널이 연결되는 노드에서 나오며, 제1 바이폴라 트랜지스터의 에미터 면적과 제2 바이폴라 트랜지스터의 에미터 면적의 비가 1 : A 이며, 제1 저항의 양단에 제 1 바이폴라 트랜지스터의 에미터-베이스 전압과 제2 바이폴라 트랜지스터의 에미터-베이스 전압의 차이 (VEB1-VEB2)가 인가되고, 두 개의 바이폴라 트랜지스터의 에미터-베이스 전압 간의 차이인 (VEB1-VEB2)를 제1 저항으로 나눈 값만큼의 제1 저항 전류 (IR1)이 제1 저항에 흐르며, 제1 저항 전류 (IR1)이 전류 미러 (current mirror)를 통해서 제 2 저항에 흘러 제2 저항 양단에 전압 (ΔVR2)를 생성하며, 그 생성된 전압 (ΔVR2)이 제 1 NMOSFET의 게이트-소스 전압인 (VGS1)과 합쳐져서 출력노드 전압 (VOUTPUT)을 만들어내는 것을 특징으로 한다. 본 발명의 회로에서 제 1 저항에 흐르는 전류 (IR1)은 다음과 같은 식 3과 같이 표현될 수 있다.
Figure 112009039213708-pat00003
(식 3)
여기에서 k는 볼쯔만 상수를 나타내며, q는 Coulomb 상수, Ln은 자연 로그를 나타낸다. 또한 A는 제 1 바이폴라 트랜지스터와 제 2 바이폴라 트랜지스터의 에미터 면적 비를 나타내고 R1은 제 1 저항의 저항 값을 나타내고 T는 절대온도를 나타낸다.
또한, 본 발명에 있어서 상기 전류 미러 (current mirror)는 상호 전류 미러링을 할 수 있으면 되고, 특별히 제한되는 것은 아니다. 본 발명의 일실시예와 같이, 상기 전류 미러의 제1 전류 패스 (Path1)는 제1 PMOSFET (MP1)으로 이루어지고 제2 전류 패스 (Path2)는 제2 PMOSFET (MP2)로 이루어지고, 제3 전류 패스 (Path3) 는 제3 PMOSFET (MP3)로 이루어질 수 있으나, 본 발명의 범위가 이로 제한되는 것은 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 실시예와 동일한 효과를 나타내는 다른 전류 미러를 구성할 수 있을 것이다.
제1 저항의 전류 (IR1)은 전류미러를 통해서 제 3 PMOSFET으로 전달되고 그 전류가 제2 저항에 흐르게 되어서 제2 저항 양단에 전압을 만들어내고 그 전압이 제 1 NMOSFET의 게이트-소스 전압과 더해져서 최종 출력 노드의 전압이 생성되게 된다. 식 (3)에서 보듯이 제2 저항의 양단에서 발생하는 전압은 온도의 증가에 따라서 늘어나는 성질을 갖고 있는 전압이다. 기준전압발생기의 출력노드 전압은 외부 온도의 변화에 무관하게 일정한 출력 값을 내보내야 하므로, 온도에 따라서 증가 의존성을 갖고 있는 제2 저항의 양단 전압을 보상할 수 있는, 온도에 대한 감소 의존성이 있는 어떤 전압을 만들어서 그것을 제2 저항의 양단 전압과 합해 주어여 한다. 이러한 감소 의존성이 있는 전압으로서, 본 발명에서는 포화영역에서 동작하는 제 1 NMOSFET의 게이트-소스 전압이 선택되었다. 도 2에서 보듯이, 본 발명의 기준전압발생기 회로는 제 1 NMOSFER의 게이트-소스 전압이 제 2 저항 양단의 전압과 합해져서, 각각의 온도에 대한 전압 변화의 증가 의존성과 감소 의존성이 서로 상쇄되어서, 외부의 온도 변화에 무관하게 일정한 출력노드 전압을 가질 수 있다. 도 3은 종래의 기준전압발생기 회로(상)와 본 발명의 기준전압발생기 회로(하)의 면적을 비교한 그래프이고, 도4는 종래의 기준전압발생기 회로(상)와 본 발명의 기준전압발생기 회로(하)의 전류 소비를 비교한 그래프이다. 도 3 및 도 4에 서 볼 수 있는 바와 같이, 본 발명의 기준전압발생기 회로는 종래의 기준전압발생기 회로에 비해 레이아웃 면적을 50% 정도 절약할 수 있고, 또한 종래 기준전압발생기 회로 대비 대략 30% 정도의 전력 소비를 줄일 수 있으면서도 온도변화에도 전압변화가 적음을 알 수 있다.
앞에서 설명된 본 발명의 일실시 예는 본 발명의 기술적 사상을 한정하는 것으로 해석되어서는 안 된다. 본 발명의 보호 범위는 청구범위에 기재된 사항에 의하여만 제한되고, 본 발명의 기술 분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상을 다양한 형태로 개량 변경하는 것이 가능하다. 따라서 이러한 개량 및 변경은 통상의 지식을 가진 자에게 자명한 것인 한 본 발명의 보호범위에 속하게 될 것이다.
도 1은 종래의 기준전압발생기 회로의 회로도
도 2는 본 발명에 따른 기준전압발생기 회로의 회로도
도3는 종래의 기준전압발생기 회로(상)와 본 발명의 기준전압발생기 회로(하)의 면적을 비교한 그래프
도4는 종래의 기준전압발생기회로(상)와 본 발명의 기준전압발생기회로(하)의 전류 소비를 비교한 그래프

Claims (2)

  1. 전원전압(VDD)과 접지전압(VSS)과, 제1 전류 패스 (Path1)와 제2 전류 패스 (Path2)와 제3 전류 패스 (Path3)로 구성되며 제1 전류 패스 (Path1)와 제2 전류 패스 (Path2)와 제3 전류 패스 (Path3)를 흐르는 각각의 전류를 서로 미러링 (mirroring)해주는 전류 미러 (current mirror)와, 제1 바이폴라 트랜지스터 (Q1)과 제2 바이폴라 트랜지스터 (Q2)와 제1 저항 (R1)으로 이루어진 기준전류를 만들어주는 부분과 출력노드 전압 (VOUTPUT) 및 그에 연결된 제2 저항 (R2)과 제1 NMOSFET (MN1)을 포함하되,
    상기 전류 미러 (current mirror)의 제1 전류 패스 (Path1)가 제1 바이폴라 트랜지스터의 에미터에 연결되고, 전류 미러 (current mirror)의 제2 전류 패스 (Path2)가 제1 저항의 일측 터미널에 연결되고, 제1 저항의 타측 터미널은 제2 바이폴라 트랜지스터의 에미터에 연결되고, 전류 미러 (current mirror)의 제3 전류 패스 (Path3)는 제2 저항의 일측 터미널에 연결되고, 제2 저항의 타측 터미널은 제1 NMOSFET의 드레인에 연결되고, 출력노드 전압 (VOUTPUT)은 전류 미러 (current mirror)의 제3 전류 패스 (Path3)와 제2 저항의 일측 터미널이 연결되는 노드에서 나오며, 제1 바이폴라 트랜지스터의 에미터 면적과 제2 바이폴라 트랜지스터의 에미터 면적의 비가 1 : A 이며, 제1 저항의 양단에 제 1 바이폴라 트랜지스터의 에미터-베이스 전압과 제2 바이폴라 트랜지스터의 에미터-베이스 전압의 차이 (VEB1-VEB2)가 인가되고, 두 개의 바이폴라 트랜지스터의 에미터-베이스 전압 간의 차이인 (VEB1-VEB2)를 제1 저항으로 나눈 값만큼의 제1 저항 전류 (IR1)이 제1 저항에 흐르며, 제1 저항 전류 (IR1)이 전류 미러 (current mirror)를 통해서 제 2 저항에 흘러 제2 저항 양단에 전압 (ΔVR2)를 생성하며, 그 생성된 전압 (ΔVR2)이 제 1 NMOSFET의 게이트-소스 전압인 (VGS1)과 합쳐져서 출력노드 전압 (VOUTPUT)을 만들어내는 것을 특징으로 하는 기준전압발생기 회로.
  2. 제1항에 있어서,
    상기 전류 미러 (current mirror)의 제1 전류 패스 (Path1)는 제1 PMOSFET (MP1)으로 이루어지고 제2 전류 패스 (Path2)는 제2 PMOSFET (MP2)로 이루어지고, 제3 전류 패스 (Path3)는 제3 PMOSFET (MP3)로 이루어진 것을 특징으로 하는 기준접압발생기 회로.
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