JP2007095031A - 低電圧用バンドギャップ基準電圧発生回路 - Google Patents
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Abstract
【課題】本発明に係るバンドギャップ基準電圧発生回路は、低い動作電源下でも動作を可能にすると同時に、面積比を減少させ、電流消費の低減効果を満足させるBGR回路を提供する。
【解決手段】本発明は、第1電圧と第2電圧を入力として演算増幅信号を出力する演算増幅器と、演算増幅信号に応答して、第1電圧を出力するための第1電圧生成部と、演算増幅信号に応答して、第2電圧を出力するための第2電圧生成部と、第1電圧の出力ノードと第2電圧の出力ノードに接続され、第1電圧及び第2電圧の共通電圧レベルに応じる電流パスを生成する共通電流パス部と、演算増幅器に応答して、基準電圧を出力するための基準電圧生成部とを備える。
【選択図】図3
【解決手段】本発明は、第1電圧と第2電圧を入力として演算増幅信号を出力する演算増幅器と、演算増幅信号に応答して、第1電圧を出力するための第1電圧生成部と、演算増幅信号に応答して、第2電圧を出力するための第2電圧生成部と、第1電圧の出力ノードと第2電圧の出力ノードに接続され、第1電圧及び第2電圧の共通電圧レベルに応じる電流パスを生成する共通電流パス部と、演算増幅器に応答して、基準電圧を出力するための基準電圧生成部とを備える。
【選択図】図3
Description
本発明は半導体集積回路に関し、さらに詳細には、低電圧用DDR SDRAMのように低電圧用集積回路に適した基準電圧を発生させる低電圧用バンドギャップ基準電圧発生回路に関する。
バンドギャップ基準電圧回路(Band Gap Reference Voltage Generation Circuit:以下BGR回路と称する)は、半導体集積回路に採用され、安定したバイアスを供給する。BGR回路は、主にアナログ・デジタル変換部(Analog Digital Converter:ADC)又はデジタル・アナログ変換部(Digital Analog Converter:DAC)の基準電圧を提供し、温度や工程変化に安定的である。このBGR回路は、通常、バイポーラトランジスタのジャンクション電圧の特性(Q1とQ2のエミッターベース間のジャンクション電圧)及び熱電圧特性(VT=kT/q)を用いて工程変化及び温度変化を問わず一定レベルの基準電圧VREFを出力する。
図1は、従来のBGR回路の回路図である。
同図に示すように、BGR回路は、演算増幅器OP_AMP1、1つのMOSトランジスタMP1、2つのダイオード接続されたバイポーラトランジスタQ1,Q2、そして抵抗R1、R2,R3からなっている。
BGR回路について説明すると、前記演算増幅器OP_AMP1の出力電圧に応じて、MOSトランジスタMP1のターンオン程度は変化し、MOSトランジスタMP1を介して抵抗に供給される電流量が調整される。この動作は、演算増幅器OP_AMP1の2つの入力端VA、VBに同じレベルの電圧レベルが印加されるときまで継続され、演算増幅器OP_AMP1の2つの入力端VA,VBに同じ電圧レベルが印加されると、一定レベルの電圧が抵抗R1,R2の共通ノードに印加され基準電圧VREFが生成される。以下、基準電圧VREFが有する電圧レベルにつき数式に基づいて説明する。
ここで、VTは熱電圧であり、絶対温度に比例する電圧としてkT/qを示す。qは電荷量であり、kはボルツマン定数(Boltzman’s constant)である。
一方、N:1のサイズ比率を有するダイオード接続されたバイポーラトランジスタQ1,Q2に流れる電流量は。それぞれ下記数式の通りである。
なお、数3とIQ1/IQ2=R2/R1(演算増幅器OP_AMP1の2つの入力端VA、VBが同じ電圧レベルであることを利用)を用いると、2つのダイオード接続されたバイポーラトランジスタ間のベース‐エミッター電圧差dVfは、下記数4の通りであり、基準電圧VREFは、数5の通りである。
基準電圧VREFを表す数5に基づくと、ダイオード接続されたバイポーラトランジスタのQ1のベース−エミッター電圧VBE1は、温度に対する変化率が約−1.5mV/K程度の負の値を有し、VTの温度に対する変化率が約0.087mV/K程度の正の値を有していることから、(R2/R3)×ln(NR2/R1)を調整することにより、温度変化に鈍感な基準電圧VREFを生成できる。しかしながら、この基準電圧VREFは、シリコンのバンドギャップに該当し、約1.25Vであるためバンドギャップ回路の動作電圧を1.25V以下に低下させるのは困難である。
図2は、低い電圧で動作可能な従来のバンドギャップ回路を改善した回路に対する回路図である。
同図に示すように、改善されたBGR回路は、演算増幅器OP_AMP2、実質的にディメンション(dimension)の同じ第1〜第3PMOSトランジスタMP1_1,MP1_2,MP1_3、実質的に同じ抵抗値を有する第1抵抗、第2抵抗R4,R5、第1及び第2ダイオード接続されたバイポーラトランジスタQ3,Q4、第3抵抗R6、及び第4抵抗R7を含む。
第1PMOSトランジスタMP1_1は、電源電圧と第1電圧VAとの間に接続され、演算増幅器OP_AMP2の出力にそのゲートが接続される。第2PMOSトランジスタMP1_2は、電源電圧と第2電圧との間VBに接続され、演算増幅器OP_AMP2の出力にそのゲートが接続される。第3PMOSトランジスタP3は、電源電圧と基準電圧VREFとの間に接続され、演算増幅器OP_AMP2の出力にそのゲートが接続される。
第1抵抗R4及び第1ダイオード接続されたバイポーラトランジスタQ3は、それぞれ並列に第1電圧VAと接地電圧との間に接続される。第3抵抗R6及び第2ダイオード接続されたバイポーラトランジスタQ4は、直列接続され、第2電圧VBと接地電圧との間に接続される。第2抵抗R5は、第2電圧VBと接地電圧との間に接続される。最後に、第4抵抗R7は、基準電圧VREFと接地電圧との間に接続される。
このようなBGR回路の動作は次の通りである。第1〜第3PMOSトランジスタMP1_1,MP1_2,MP1_3のゲートが演算増幅器OP_AMP2の出力電圧に共通に接続され、第1〜第3電流I1,I2,I3の電流はほぼ同じである。第1電圧VAと第2電圧VBは、演算増幅器OP_AMP2によって同じである。第1抵抗R4と第2抵抗R5が同じであれば、第2及び第4サブ電流I1B,I2Bは同じになり、第1及び第2ダイオード接続されたバイポーラトランジスタQ3,Q4との間の電圧差dVfは、次のように定義される。
数8に基づくと、図1に示した従来におけるBGR回路の係数とは相違しているが、(R5/R6)ln(N)という係数値を調整して温度に鈍感な基準電圧VREFを生成することができ、さらに従来のBGR回路の基準電圧VREFの数式には記載されていない(R7/R5)の項を加えることで抵抗値R5,R7を調整し基準電圧を低下させる効果をもたらす。
しかし、前記2つの基準電圧VREFの数5及び数8を参照すると、図2に図示された改善された従来におけるBGR回路は基準電圧の係数項はln(N)であり、従来のBGR回路の基準電圧の係数項がln(N×R2/R1)である。従って、基準電圧を大きく生成するためには、従来のBGR回路のN値に比べて改善されたBGR回路のN値が一層大きくなければならない。さらに、第2及び第4サブ電流I1BとI2Bを適切に調整するために、第1抵抗R4と第2抵抗R5の抵抗値は大きくなければならない。N値が大きくなり、第1抵抗R4と第2抵抗R5の抵抗値が大きくなるというのは、すべて面積増加の要因になる。そして、第2及び第4サブ電流I1BとI2Bの2つのパス(path)に継続的電流が流れるべきであるため、無駄な電流消費が増加してしまうという問題を抱えている。
特開2005―227954
本発明は前述の問題点を解決するために案出されたもので、本発明の目的は、低い動作電源下でも動作を可能にすると同時に面積比を減少させ、電流消費の低減効果を満足させるBGR回路を提供することにある。
前述した技術的な課題を達成するため、第1電圧と第2電圧を入力にして演算増幅信号を出力する演算増幅器と、前記演算増幅信号に応答して前記第1電圧を出力するための第1電圧生成部と、前記演算増幅信号に応答して前記第2電圧を出力するための第2電圧生成部と、前記第1電圧の出力ノードと前記第2電圧の出力ノードに接続され、前記第1電圧及び第2電圧の共通電圧レベルによる電流パスを生成する共通電流パス部と、前記演算増幅器に応答して基準電圧を出力するための基準電圧生成部とを含むことを特徴とするバンドギャップ基準電圧発生回路を提供する。
本発明によると、低い電圧で動作可能なバンドギャップ回路を具現することができる。消費電力、発熱などを低減するために低い電圧動作に対する要求がより一層増加していることから、本発明の適用された基準電圧を必要とするいずれの場所でも使用可能である。
以上、本発明の好適な実施形態を添付図面に基づいて説明する。
<実施形態>
<実施形態>
図3は、本発明の技術に係るバンドギャップ基準電源発生回路である。
同図に示すように、バンドギャップ基準電源発生回路は、第1電圧と第2電圧を入力として演算増幅信号OP_SIGを出力する演算増幅器OP_AMP3、前記演算増幅信号OP_SIGに応答して前記第1電圧VAを出力するための第1電圧生成部100、前記演算増幅信号OP_SIGに応答して前記第2電圧VBを出力するための第2電圧生成部200、前記第1電圧VAの出力ノードN1と前記第2電圧VBの出力ノードN2に接続され、前記第1電圧及び第2電圧の共通電圧レベルに応じる電流パスを生成する共通電流パス部300、及び前記演算増幅信号OP_SIGに応答して基準電圧VREFを出力するための基準電圧生成部400を備える。
第1電圧生成部100は、電源電圧端と第1電圧の出力ノードN1との間にソースドレイン経路が接続され、前記演算増幅信号OP_SIGの出力がゲートを介して入力される第1PMOSトランジスタMP1及び第1電圧端N1と接地端との間に接続される第1ダイオードD1を備える。また、第1ダイオードは、ベースとコレクタとが共通接続されたBJTである。
第2電圧生成部200は、前記電源電圧端と前記第2電圧端N2との間にソースドレイン経路が接続され、前記演算増幅信号OP_SIGがゲートを介して入力される第2PMOSトランジスタMP2、一方が接地端に接続された第2ダイオードD2、及び一方が前記第2ダイオードD2の他方に接続され、他方が前記第2電圧端N2に接続された第1抵抗R8を含む。また、第2ダイオードは、ベースとコレクタとが共通接続されたBJTである。
共通電流パス部300は、一方が前記第1電圧端N1に接続された第2抵抗R9、一方が前記第2抵抗R9の他方に接続され他方が前記第2電圧端N2に接続された第3抵抗R10、一方が接地端に接続され他方が前記第2抵抗と第3抵抗の共通ノードに接続された第4抵抗R11を含む。
基準電圧生成部400は、前記電源電圧端と前記基準電圧VREFの出力ノードN3との間にソースドレイン経路が接続され、前記演算増幅信号がゲートを介して入力される第3PMOSトランジスタMP3、接地端と前記基準電圧出力ノードN3との間に接続された第5抵抗R12を含む。
図3に示すように、本発明は第1電圧VAと第2電圧VBの共通電圧レベルを生成し、図2の第2及び第4サブ電流I1B,I2Bに該当する電流を1つのパスを介してサブ電流1Bに流すことによって、電流パスの数を減らし、無駄な電流消費を防止する。
以下、本発明の一実施の形態に係るBGR回路の基準電圧VREFが有する電圧レベルを数式に基づいて説明する。
本発明において、第2抵抗R9と第3抵抗R10は、実質的に同じ抵抗値を有し、第1及び第2電圧VA、VBも演算増幅器OP_AMP3の入力電圧であって、その電圧レベルが実質的に同じである。従って、第2抵抗R9と第3抵抗R10の共通ノードVCは、第1電圧VA及び第2電圧VBと同じ電圧値を有する。さらに、本発明の第4抵抗R11に流れるサブ電流IBは、図2に図示された従来の改善されたバンドギャップ基準電圧発生回路の第2及び第4サブ電流及びI1B及びI2Bの電流値と同じである。従って、サブ電流IBは、第1PMOSトランジスタMP1と第2PMOSトランジスタMP2を介してそれぞれ1/2ずつ流れる。第2PMOSトランジスタMP2に流れる電流I2は、数10に定義された通りである。
第1PMOSトランジスタMP1、第2PMOSトランジスタMP2、第3PMOSトランジスタMP3は、実質的に同じディメンションを有することから、I1,I2、及びI3電流値は同じ電流値を有し、本発明の基準電圧を次のように定義することができる。
前記の2つの数式に示すように、従来の改善されたバンドギャップ基準電圧発生回路に関する数8の熱電圧VTの係数部分が(R5/R6)である一方、本発明の一実施の形態に係る基準電圧発生回路に関する数11の熱電圧VTの係数部分は2×(R11/R8)である。従って、同じ基準電圧を生成すると仮定すれば、数8に比べて本発明に係る数11の第4抵抗R11の値を減らしたり、ダイオードの面積比を減らすことができる。
即ち、本発明は第1電圧VAと第2電圧VBの共通電圧レベルを生成し、図2の第2及び第4サブ電流I1B、I2Bに該当する電流を1つのパスを介してサブ電流1Bに流すことによって、電流パスの数を減らして電流消費を低減させる。低くなった電流値により図1の(R2/R3)抵抗係数又は図2の(R5/R6)抵抗係数に該当する本発明の2×(R11/R8)が増加することによって、第4抵抗(R11)又はln(N)値を減らすことが可能である。従って、全体的な面積増加の要因を低減できると共に無駄な電流消費を防止できる。
図4は、本発明に係るバンドギャップ基準電圧発生回路のシミュレーション結果である。
同図に示すように、本発明のバンドギャップ基準電圧発生回路は、温度と供給電圧の変化にかかわらず基準電圧を発生する。
なお、本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
Claims (8)
- 第1電圧と第2電圧を入力として、演算増幅信号を出力する演算増幅器と、
前記演算増幅信号に応答して、前記第1電圧を出力するための第1電圧生成部と、
前記演算増幅信号に応答して、前記第2電圧を出力するための第2電圧生成部と、
前記第1電圧の出力ノードと前記第2電圧の出力ノードに接続され、前記第1電圧及び第2電圧の共通電圧レベルに応じる電流パスを生成する共通電流パス部と、
前記演算増幅器に応答して、基準電圧を出力するための基準電圧生成部と
を備えたことを特徴とするバンドギャップ基準電圧発生回路。 - 前記第1電圧生成部が、
電源電圧端と前記第1電圧の出力ノードとの間にソースドレイン経路が接続され、前記演算増幅信号の出力がゲートを介して入力される第1PMOSトランジスタと、
前記第1電圧の出力ノードと接地端との間に接続される第1ダイオードと
を備えたことを特徴とする請求項1に記載のバンドギャップ基準電圧発生回路。 - 前記第2電圧生成部が、
前記電源電圧端と前記第2電圧の出力ノードとの間にソースドレイン経路が接続され、前記演算増幅信号がゲートを介して入力される第2PMOSトランジスタと、
一方が前記第2電圧の出力ノードに接続された第1抵抗と、
前記接地端と前記第1抵抗との間に接続された第2ダイオードと
を備えたことを特徴とする請求項2に記載のバンドギャップ基準電圧発生回路。 - 前記第1及び第2ダイオードが、ベースとコレクタとが共通接続されたBJTであることを特徴とする請求項3に記載のバンドギャップ基準電圧発生回路。
- 前記共通電流パス部が、
一方が前記第1電圧端に接続された第2抵抗と、
一方が前記第1電圧の他方に接続され、他方が前記第2電圧に接続された第3抵抗と、
一方が接地端に接続され、他方が前記第2抵抗と第3抵抗の共通ノードに接続された第4抵抗と
を含むことことを特徴とする請求項3に記載のバンドギャップ基準電圧発生回路。 - 前記基準電圧生成部が、
前記電源電圧端と前記基準電圧の出力ノードとの間にソースドレイン経路が接続され、前記演算増幅信号がゲートを介して入力される第3PMOSトランジスタと、
前記接地端と基準電圧の出力ノードとの間に接続された第5抵抗と
を含むことを特徴とする請求項5に記載のバンドギャップ基準電圧発生回路。 - 前記第1PMOSトランジスタ、第2PMOSトランジスタ、第3PMOSトランジスタが実質的に同じディメンションを有することを特徴とする請求項6に記載のバンドギャップ基準電圧発生回路。
- 前記第2抵抗と前記第3抵抗が実質的に同じ抵抗値を有することを特徴とする請求項6に記載のバンドギャップ基準電圧発生回路。
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