JP2011181045A - 電圧発生回路 - Google Patents

Abstract

【課題】低電源電圧で動作するバンドギャップ基準電圧発生回路は、分流パスを設けるため消費電流が多くなってしまう。公知技術の消費電流は、従来の低電源電圧動作のバンドギャップ回路から電流を削減したとはいえ、未だ多い。本発明では、低電源電圧で動作し、かつ、消費電流のさらに少ないバンドギャップ基準電圧発生回路を提供する。
【解決手段】本発明の基準電圧発生回路では、低電源電圧動作の本質を維持したまま、さらに分流パスを共通化することで、消費電流を削減する。
【選択図】図２

Description

本発明は、電圧発生回路に係り、特に、半導体装置のバンドギャップ基準電圧として用いられる所定の電圧を発生する電圧発生回路に係る。

近年、世界規模で温暖化対策が取り上げられている。ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）に関しても、低消費電力の需要が増してきている。ロジック回路では、電源電圧を下げることで、低消費電力を実現している。しかし、バンドギャップ基準電圧発生回路のようなアナログ回路では、この電源電圧の低下によって、回路動作自体が厳しい現状となっている。そのため、低電源電圧で動作可能であり、かつ、低消費電力であるアナログ回路の需要が増してきている。

図１は、特許文献１（特開２００７−９５０３１号公報）に記載された低電圧用バンドギャップ基準電圧発生回路の構成を示す回路図である。ただし、図１の素子番号は便宜上改めているため、上記公報に記載のものと一致しない。

特許文献１に記載の低電圧用バンドギャップ基準電圧発生回路では、接点Ｎ_Ａ、Ｎ_Ｂを各々抵抗Ｒ_Ｃで接点Ｎ_Ｃに接続し、共通の抵抗Ｒ_Ｂでグランドに接続されている。これにより、電流分流パスを共通化して、低電源電圧動作を実現している。基準電圧Ｖ_ＲＥＦは、以下の式１に与えられる電圧となる。
Ｖ_ＲＥＦ＝（Ｒ_Ｄ／（Ｒ_Ｃ＋２Ｒ_Ｂ））（（（Ｒ_Ｃ＋２Ｒ_Ｂ）・Ｖ_Ｔ・ｌｎ（ｍ）／Ｒ_Ａ）＋Ｖ_Ｆ） ……（式１）
ここで、Ｖ_Ｔは熱電圧であり、ダイオードの面積比はＤ_Ａ：Ｄ_Ｂ＝１：ｍであり、Ｖ_Ｆはダイオードの順方向電圧（＝Ｖ_Ａ）である。

次に、消費電流を、数式展開によって明らかにする。なお、演算増幅器で消費される電流は含めない。演算増幅器によって、非反転側入力電圧Ｖ_Ａ＝反転側入力電圧Ｖ_Ｂに制御されているから、電流Ｉ_Ａは次の式２で与えられる。
Ｉ_Ａ＝Ｖ_Ｔ・ｌｎ（ｍ）／Ｒ_Ａ ……（式２）

Ｉ_Ｂは共通の接点Ｎ_Ａ及びＮ_Ｂから共通の非反転側入力電圧Ｖ_Ａと抵抗Ｒ_Ｃを並列に接点Ｎ_Ｃと接続し、接点Ｎ_Ｃからグランドに抵抗Ｒ_Ｂで接続したものとして計算できる。よって、電流Ｉ_Ｂは次の式３で与えられる。
Ｉ_Ｂ＝Ｖ_Ａ／（（Ｒ_Ｃ／２）＋Ｒ_Ｂ）＝２Ｖ_Ｆ／（Ｒ_Ｃ＋２Ｒ_Ｂ） ……（式３）

トランジスタＭＰ_Ａ、ＭＰ_Ｂ、ＭＰ_Ｃはサイズが共通であるため、消費電流は電流Ｉ_Ｄの３倍となり、次の式４で与えられる。
３Ｉ_Ｄ＝３（Ｉ_Ａ＋（Ｉ_Ｂ／２））
＝（３Ｖ_Ｔ・ｌｎ（ｍ）／Ｒ_Ａ）＋（３Ｖ_Ｆ／（Ｒ_Ｃ＋２Ｒ_Ｂ）） ……（式４）

特開２００７−９５０３１号公報

低電源電圧で動作するバンドギャップ基準電圧発生回路は、分流パスを設けるため消費電流が多くなってしまう。低電源電圧で動作しない、いわゆる１．２Ｖ近傍の基準電圧Ｖ_ＲＥＦを出力するバンドギャップ基準電圧発生回路では、式４におけるＩ_Ｂ／２の項は無い。つまり、Ｉ_Ｂ／２の項は、低電源電圧動作のために追加された消費電流の項である。よって、この公知技術の消費電流は、従来の低電源電圧動作のバンドギャップ回路から電流を削減したとはいえ、未だ多いことが分かる。

以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明による基準電圧発生回路は、演算増幅器（ＯＡ_０）と、第一電圧生成部（ＭＰ_１、Ｎ_１、Ｄ_１）と、第二電圧生成部（ＭＰ_２、Ｎ_０、Ｒ_０、Ｄ_２）と、第三電圧生成部（ＭＰ_３、Ｎ_Ｒ、Ｒ_２）と、第一抵抗（Ｒ_１Ａ）と、第二抵抗（Ｒ_１Ｂ）とを具備する。ここで、演算増幅器（ＯＡ_０）は、第一電圧（Ｖ_１）および第二電圧（Ｖ_０）を入力して演算増幅信号を出力する。第一電圧生成部（ＭＰ_１、Ｎ_１、Ｄ_１）は、演算増幅信号に応じて第一電圧（Ｖ_１）を出力する。第二電圧生成部（ＭＰ_２、Ｎ_０、Ｒ_０、Ｄ_２）は、演算増幅信号に応じて第二電圧（Ｖ_０）を出力する。第三電圧生成部（ＭＰ_３、Ｎ_Ｒ、Ｒ_２）は、演算増幅信号に応じて基準電圧としての第三電圧（Ｖ_ＲＥＦ）を出力する。第一抵抗（Ｒ_１Ａ）は、第一電圧生成部（ＭＰ_１、Ｎ_１、Ｄ_１）において第一の電圧（Ｖ_１）を出力する第一電圧出力ノード（Ｎ_１）および演算増幅器において第三電圧（Ｖ_ＲＥＦ）を出力する基準電圧出力ノード（Ｎ_Ｒ）との間に接続されている。第二抵抗（Ｒ_１Ｂ）は、第二電圧生成部（ＭＰ_２、Ｎ_０、Ｒ_０、Ｄ_２）において第二の電圧（Ｖ_０）を出力する第二電圧出力ノード（Ｎ_０）および基準電圧出力ノード（Ｎ_Ｒ）との間に接続されている。

本発明の電圧発生回路は、低電源電圧動作の本質を維持したまま、さらに分流パスを共通化することで、消費電流を削減することが出来る。

図１は、特許文献１に記載された低電圧用バンドギャップ基準電圧発生回路の構成を示す回路図である。 図２は、本発明の実施形態による電圧発生回路の構成を示す回路図である。

添付図面を参照して、本発明による電圧発生回路を実施するための形態を以下に説明する。

（実施形態）
図２は、本発明の実施形態による電圧発生回路の構成を示す回路図である。

図２の電圧発生回路の構成要素について説明する。図２の電圧発生回路は、同じ特性を有する第１〜第３のＰＭＯＳ（Ｐｏｓｉｔｉｖｅ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＭＰ_１、ＭＰ_２、ＭＰ_３と、抵抗Ｒ_０、Ｒ_１Ａ、Ｒ_１Ｂ、Ｒ_２と、面積比が１：ｍであるダイオードＤ_１、Ｄ_２と、演算増幅器ＯＡ_０とを具備している。なお、ダイオードＤ_１、Ｄ_２は、ダイオード接続されたバイポーラトランジスタに置き換えることも可能である。

図２の電圧発生回路の構成要素同士の接続関係について説明する。

第１のＰＭＯＳトランジスタＭＰ_１のソースは、電源電圧供給部に接続されている。第１のＰＭＯＳトランジスタＭＰ_１のドレインは、抵抗Ｒ_１Ａの一方の端部と、演算増幅器ＯＡ_０の反転側入力部と、第１のダイオードＤ_１のアノードとに接続されている。第１のダイオードＤ_１のカソードは、グランドに接続されている。ここで、第１のＰＭＯＳトランジスタＭＰ_１と、第１のダイオードＤ_１とをまとめて、第一電圧生成部と呼んでも良い。

第２のＰＭＯＳトランジスタＭＰ_２のソースは、電源電圧供給部に接続されている。第２のＰＭＯＳトランジスタＭＰ_２のドレインは、演算増幅器ＯＡ_０の非反転側入力部と、抵抗Ｒ_１Ｂの一方の端部と、抵抗Ｒ_０の一方の端部とに接続されている。抵抗Ｒ_０の他方の端部は、第２のダイオードＤ_２のアノードに接続されている。第２のダイオードＤ_２のカソードは、グランドに接続されている。ここで、第２のＰＭＯＳトランジスタＭＰ_２と、抵抗Ｒ_０と、第２のダイオードＤ_２とをまとめて、第二電圧生成部と呼んでも良い。

第３のＰＭＯＳトランジスタＭＰ_３のソースは、電源電圧供給部に接続されている。第３のＰＭＯＳトランジスタＭＰ_３のドレインは、基準電圧出力部を出力する接点Ｎ_Ｒと、抵抗Ｒ_１Ａの他方の端部と、抵抗Ｒ_１Ｂの他方の端部と、抵抗Ｒ_２の一方の端部とに接続されている。抵抗Ｒ_２の他方の端部は、グランドに接続されている。演算増幅器ＯＡ_０の出力部は、第１〜第３のＰＭＯＳトランジスタＭＰ_１、ＭＰ_２、ＭＰ_３のそれぞれにおけるゲートに接続されている。ここで、第３のＰＭＯＳトランジスタＭＰ_３と、抵抗Ｒ_２とをまとめて、第三電圧生成部と呼んでも良い。

図２の電圧発生回路の動作について説明する。第１のＰＭＯＳトランジスタＭＰ_１のドレインからダイオードＤ_１に掛かる第１のパス、第２のＰＭＯＳトランジスタＭＰ_２のドレインから抵抗Ｒ_０及びダイオードＤ_２に掛かる第２のパス、第３のＰＭＯＳトランジスタＭＰ_３のドレインから抵抗Ｒ_２に掛かる第３のパス、さらに、第３のパスの接点Ｎ_Ｒより第１のパスの接点Ｎ_０への抵抗Ｒ_１Ａと、第３のパスの同接点より第２のパスの接点Ｎ_１への抵抗Ｒ_１Ｂ、そして、接点Ｎ_０と接点Ｎ_１を同電圧にフィードバックさせるための演算増幅器ＯＡ_０を入力対接点Ｎ_０、Ｎ_１として構成し、各ＰＭＯＳトランジスタのゲートを制御する構成となっている。

次に、基準電圧Ｖ_ＲＥＦを数式展開によって説明する。ここで、本発明による電圧発生回路では、抵抗Ｒ_１Ａと抵抗Ｒ_１Ｂとが実質的に同じ抵抗値を有するので、Ｒ_１の抵抗値＝Ｒ_１Ａの抵抗値＝Ｒ_１Ｂの抵抗値として取り扱う。まず、接点Ｎ_０およびＮ_１が同電圧に制御されていることから、非反転側入力電圧Ｖ_０＝反転側入力電圧Ｖ_１＝電圧Ｖ_Ｆとなる。ここで、電圧Ｖ_Ｆは、ダイオードの順方向電圧を示す。このとき、接点Ｎ_０に接続されている第２のＰＭＯＳトランジスタＭＰ_２および抵抗Ｒ_１Ｂに対し、接点Ｎ_１に接続されている第１のＰＭＯＳトランジスタＭＰ_１および抵抗Ｒ_１Ａは実質的に同一の電流経路を形成していることから、ダイオードＤ_１およびＤ_２にそれぞれ流れる電流は等しくなる。これを電流Ｉ_０として計算すると、次の式５が得られる。
Ｉ_０＝Ｖ_Ｔ・ｌｎ（ｍ）／Ｒ_０ ……（式５）

一方、抵抗Ｒ_１Ａ（＝Ｒ_１Ｂ＝Ｒ_１）に流れる電流Ｉ_２を、接点Ｎ_Ｒから接点Ｎ_１（接点Ｎ_Ｒから接点Ｎ_０）の方向に流れるものと定義すると、次の式６が得られる。
Ｉ_２＝（Ｖ_ＲＥＦ−Ｖ_Ｆ）／Ｒ_１ ……（式６）

さらに、電流Ｉ_３および電流Ｉ_１については、次の式７および式８が得られる。
Ｉ_３＝Ｉ_０−Ｉ_２＝（Ｖ_Ｔ・ｌｎ（ｍ）／Ｒ_０）−（（Ｖ_ＲＥＦ−Ｖ_Ｆ）／Ｒ_１） ……（式７）
Ｉ_１＝Ｖ_ＲＥＦ／Ｒ_２ ……（式８）

以上より、接点Ｎ_Ｒに対してキルヒホッフの電流則を適用すると、次の式９が得られる。
Ｉ_３＝Ｉ_１＋２Ｉ_２ ……（式９）

したがって、式６〜式８を式９に代入することにより、次の式１０が得られる。
Ｖ_ＲＥＦ＝（３Ｒ_２／（Ｒ_１＋３Ｒ_２））（（Ｒ_１Ｖ_Ｔ・ｌｎ（ｍ）／３Ｒ_０）＋Ｖ_Ｆ） ……（式１０）

次に、本発明における消費電流を数式展開によって明らかにする。なお、演算増幅器で消費される電流は含めない。第１〜第３のＰＭＯＳトランジスタＭＰ_１、ＭＰ_２、ＭＰ_３に流れる電流は同一であるから、全電流は電流Ｉ_３の３倍に等しい。これを式９、式６、式８、式１０によって計算すると、次の式１１が得られる。
３Ｉ_３＝３（Ｉ_１＋２Ｉ_２）＝３（（Ｖ_ＲＥＦ／Ｒ_２）＋２（Ｖ_ＲＥＦ−Ｖ_Ｆ）／Ｒ_１）＝（（３／Ｒ_０）（（Ｒ_１＋２Ｒ_２）／（Ｒ_１＋３Ｒ_２））Ｖ_Ｔ・ｌｎ（ｍ））＋（３Ｖ_Ｆ／（Ｒ_１＋３Ｒ_２）） ……（式１１）

次に、公知発明と本発明の電流値を比較する。比較のため、同じ基準電圧、同じ温度係数に設定するとして、以下の代表値を定める。公知発明における式１の各係数として、次の式１２ａ〜１２ｃを用いる場合を考える。
Ｒ_Ａ＝Ｒ ……（式１２ａ）
Ｒ_Ｄ／（Ｒ_Ｃ＋２Ｒ_Ｂ）＝１／２ ……（式１２ｂ）
（Ｒ_Ｃ＋２Ｒ_Ｂ）／Ｒ_Ａ＝１０ ……（式１２ｃ）

式１２ａ〜１２ｃから、解の例として、次の式１３ａ〜１３ｃが得られる。
Ｒ_Ｂ＝３Ｒ ……（式１３ａ）
Ｒ_Ｃ＝４Ｒ ……（式１３ｂ）
Ｒ_Ｄ＝５Ｒ ……（式１３ｃ）

これらの式１３ａ〜１３ｃを、前述の式４に代入すると、公知発明の消費電流Ｉ_{ｔｏｔａｌ}として、次の式１４が得られる。
Ｉ_{ｔｏｔａｌ}＝（３Ｖ_Ｔ・ｌｎ（ｍ）／Ｒ）＋（３Ｖ_Ｆ／１０Ｒ） ……（式１４）

公知発明における式１の各係数と同じ条件を満たすように、本発明における式１０の各係数として、次の式１５ａ〜１５ｃを用いる場合を考える。
Ｒ_０＝Ｒ ……（式１５ａ）
３Ｒ_２／（Ｒ_１＋３Ｒ_２）＝１／２ ……（式１５ｂ）
Ｒ_１／３Ｒ_０＝１０ ……（式１５ｃ）

式１５ａ〜１５ｃから、次の式１６ａ、１６ｂが得られる。
Ｒ_１＝３０Ｒ ……（式１６ａ）
Ｒ_２＝１０Ｒ ……（式１６ｂ）

式１６ａ、１６ｂを式１１に代入すると、本発明の消費電流Ｉ_{ｔｏｔａｌ}’として、次の式１７が得られる。
Ｉ_{ｔｏｔａｌ}’＝（５Ｖ_Ｔ・ｌｎ（ｍ）／２Ｒ）＋（Ｖ_Ｆ／２０Ｒ） ……（式１７）

ここで、公知発明の消費電流Ｉ_{ｔｏｔａｌ}と、本発明の消費電流Ｉ_{ｔｏｔａｌ}’とを比較する。具体的には、式１４と、式１７とで、Ｖ_Ｔ・ｌｎ（ｍ）の係数およびＶ_Ｆの係数をそれぞれ比較すると、次の式１８ａ、１８ｂが得られる。
３／Ｒ＞５／２Ｒ ……（式１８ａ）
３／１０Ｒ＞１／２０Ｒ ……（式１８ｂ）

すなわち、本発明の消費電流Ｉ_{ｔｏｔａｌ}’が、公知発明の消費電流Ｉ_{ｔｏｔａｌ}よりも小さくなることが分かる。例えば、一般的な値として、Ｒ＝１０ＫΩ、ＶＴ＝２６ｍＶ、ＶＦ＝０．７Ｖ、ｍ＝８を用いると、次の式１９ａ、１９ｂが得られる。
Ｉ_{ｔｏｔａｌ}≒３７μＡ ……（式１９ａ）
Ｉ_{ｔｏｔａｌ}’≒１７μＡ ……（式１９ｂ）

また、低電源電圧のアプリケーションでは、バンドギャップ基準電圧発生回路が動作しないため、昇圧回路を用いて動作させる場合がある。このとき、昇圧電源には電力損失が発生することから、本発明における低消費電流のバンドギャップ基準電圧発生回路は特に有用となる。

以上説明したように、本発明によれば、以下の効果がもたらされる。
１．消費電流を少なくすることができる。
２．昇圧電源と組み合わせて実施した場合、さらに大きな消費電力削減効果が得られる。

Ｄ_Ａ、Ｄ_Ｂ、Ｄ_１、Ｄ_２ ダイオード
Ｉ_Ａ、Ｉ_Ｂ、Ｉ_Ｃ、Ｉ_Ｄ、Ｉ_０、Ｉ_１、Ｉ_２、Ｉ_３ 電流
ＭＰ_Ａ、ＭＰ_Ｂ、ＭＰ_Ｃ、ＭＰ_１、ＭＰ_２、ＭＰ_３ ＰＭＯＳトランジスタ
Ｎ_Ａ、Ｎ_Ｂ、Ｎ_Ｃ、Ｎ_０、Ｎ_１、Ｎ_２、Ｎ_Ｒ 接点
ＯＡ_０ 演算増幅器
Ｒ_Ａ、Ｒ_Ｂ、Ｒ_Ｃ、Ｒ_Ｄ、Ｒ_０、Ｒ_１Ａ、Ｒ_１Ｂ、Ｒ_２ 抵抗
Ｖ_Ａ、Ｖ_０ 非反転側入力電圧
Ｖ_Ｂ、Ｖ_１ 反転側入力電圧
Ｖ_ＲＥＦ 基準電圧

Claims (6)

1. 第一電圧および第二電圧を入力して演算増幅信号を出力する演算増幅器と、
   前記演算増幅信号に応じて前記第一電圧を出力する第一電圧生成部と、
   前記演算増幅信号に応じて前記第二電圧を出力する第二電圧生成部と、
   前記演算増幅信号に応じて基準電圧としての第三電圧を出力する第三電圧生成部と、
   前記第一電圧生成部において前記第一の電圧を出力する第一電圧出力ノードおよび前記演算増幅器において前記第三電圧を出力する基準電圧出力ノードとの間に接続された第一抵抗と、
   前記第二電圧生成部において前記第二の電圧を出力する第二電圧出力ノードおよび前記基準電圧出力ノードとの間に接続された第二抵抗と
   を具備する
   基準電圧発生回路。
2. 請求項１に記載の基準電圧発生回路において、
   前記第一電圧生成部は、
   電源電圧供給部および前記第一電圧出力ノードの間にソースおよびドレインが接続されて、前記演算増幅信号をゲートに入力する第一ＰＭＯＳトランジスタと、
   前記第一電圧出力ノードおよびグランドの間に接続された第一ダイオードと
   を具備する
   基準電圧発生回路。
3. 請求項２に記載の基準電圧発生回路において、
   前記第二電圧生成部は、
   前記電源電圧供給部および前記第二電圧出力ノードの間にソースおよびドレインが接続されて、前記演算増幅信号をゲートに入力する第二ＰＭＯＳトランジスタと、
   前記第二電圧出力ノードに一方の端部が接続された第三抵抗と、
   前記第三抵抗の他方の端部および前記グランドの間に接続された第二ダイオードと
   を具備する
   基準電圧発生回路。
4. 請求項３に記載の基準電圧発生回路において、
   前記第三電圧生成部は、
   前記電源電圧供給部および前記基準電圧出力ノードの間にソースおよびドレインが接続されて、前記演算増幅信号をゲートに入力する第三ＰＭＯＳトランジスタと、
   前記基準電圧出力ノードおよび前記グランドの間に接続された第四抵抗と
   を具備する
   基準電圧発生回路。
5. 請求項４に記載の基準電圧発生回路において、
   前記第一ＰＭＯＳトランジスタ、前記第二ＰＭＯＳトランジスタおよび前記第三ＰＭＯＳトランジスタは、
   同じ特性
   を具備する
   基準電圧発生回路。
6. 請求項４または５に記載の基準電圧発生回路において、
   前記第一抵抗および前記第二抵抗は、
   同じ抵抗値
   を具備する
   基準電圧発生回路。

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