JP4704860B2 - 基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路 - Google Patents
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Description
図11において、トランジスタ105はデプレッション型のn型電界効果トランジスタであり、トランジスタ107はエンハンスメント型のn型電界効果トランジスタである。
電界効果トランジスタは飽和状態では、ドレイン電流idは、下記(a)式のようになる。
id=K×(Vgs−Vth)2………………(a)
但し、前記(a)式において、Kは導電係数を、Vgsはゲート‐ソース間電圧をそれぞれ示している。
Vgs7=Vth7−(K5/K7)1/2×Vth5………………(b)
但し、前記(b)式において、K5はトランジスタ105の導電係数を、K7はトランジスタ107の導電係数を、Vth5はトランジスタ105のしきい値電圧を、Vth7はトランジスタ107のしきい値電圧をそれぞれ示している。
ここで、導電係数K5とK7が等しくなるようにすると、前記(b)式は下記(c)式のようになる。
Vgs7=Vth7−Vth5………………(c)
このように、ノード108の電圧Vgs7は、トランジスタ105と107の各しきい値電圧の差になって基準電圧Vrefをなし、その様子を図12に示す。
図13では、導電係数Kがほぼ等しいn型ゲートを持つトランジスタT1とp型ゲートを持つトランジスタT2にそれぞれ定電流Ioを流すことにより、定電流Ioは、下記(d)式で示すことができる。
Io=K×(V1−Vth1)2=K×(V2−Vth2)2………(d)
但し、前記(d)式において、V1はトランジスタT1のドレイン‐ソース間電圧を、Vth1はトランジスタT1のしきい値電圧を、V2はトランジスタT2のドレイン‐ソース間電圧を、Vth2はトランジスタT2のしきい値電圧をそれぞれ示している。
V2−V1=Vth2−Vth1
となり、トランジスタT1及びT2のドレイン電圧の差を取り出すことにより、トランジスタT1及びT2のしきい値電圧の差を取り出すことができる。
図14に、ドレインの電圧差を取り出す回路図を示す(例えば、特許文献2参照。)。図14の回路では、デプレッション型とエンハンスメント型の2種類のトランジスタを使用するのではなく、トランジスタのゲート電極の組成を変えることにより、トランジスタT1とT2のしきい値電圧を異なる値にしている。
第1の課題は、デプレッション型とエンハンスメント型の2種類のトランジスタを使用しているため、プロセス変動により、各トランジスタのしきい値電圧Vthはそれぞれ独立して変動してしまい、基準電圧Vrefの初期精度が悪くなってしまうということである。図15に示すように、各トランジスタのしきい値電圧VthのばらつきをΔVth5とΔVth7とすると、基準電圧Vrefの変動は、−(ΔVth5+ΔVth7)から(ΔVth5+ΔVth7)まで変動することになる。例えば、Vth5=−0.5V、Vth7=0.5V、ΔVth5=ΔVth7=0.15Vとすると、基準電圧Vrefは、0.7V〜1.3V(±30%)まで変動することになり、基準電圧Vrefの変動が大きいという問題があった。
Vds5=VCC−Vg7
Vds7=Vg7
となる。このため、電源電圧VCCが変動すると、トランジスタ105のソース‐ドレイン間電圧Vds5も変動してしまい、基準電圧Vrefが電源電圧VCCの変動に応じて変動することである。図16に示すように、電源電圧VCCが大きくなると、トランジスタ105のゲート‐ソース間電圧Vgsとドレイン電流idとの関係を示した曲線がずれてしまい、基準電圧VrefがΔVrefだけ大きくなるという問題があった。
一端が所定の電源電圧に接続された、デプレッション型のnチャネル型電界効果トランジスタである第1の電界効果トランジスタと、
一端が該第1の電界効果トランジスタの他端に接続された、高濃度n型ゲートを有する第2の電界効果トランジスタと、
一端が該第2の電界効果トランジスタの他端に接続され、他端が接地電圧に接続された、高濃度p型ゲートを有する第3の電界効果トランジスタと、
を備え、
前記第1の電界効果トランジスタのゲートは、該第1の電界効果トランジスタと前記第2の電界効果トランジスタとの接続部に接続されると共に、前記第1及び第3の各電界効果トランジスタのサブストレートゲートは、それぞれ接地電圧に接続され、前記第2の電界効果トランジスタのゲート及びサブストレートゲート、並びに前記第3の電界効果トランジスタのゲートは、前記第2及び第3の各電界効果トランジスタの接続部にそれぞれ接続され、該接続部から前記基準電圧が出力され、
前記第3の電界効果トランジスタは、チャネル幅とチャネル長との比S3が、第2の電界効果トランジスタのチャネル幅とチャネル長との比S2未満であるものである。
一端が所定の電源電圧に接続された、デプレッション型のnチャネル型電界効果トランジスタである第1の電界効果トランジスタと、
一端が該第1の電界効果トランジスタの他端に接続された、高濃度n型ゲートを有する第2の電界効果トランジスタと、
一端が該第2の電界効果トランジスタの他端に接続され、他端が接地電圧に接続された、高濃度p型ゲートを有する第3の電界効果トランジスタと、
を備え、
前記第1の電界効果トランジスタのゲートは、該第1の電界効果トランジスタと前記第2の電界効果トランジスタとの接続部に接続されると共に、前記第1から第3の各電界効果トランジスタのサブストレートゲートは、それぞれ接地電圧に接続され、前記第2及び第3の各電界効果トランジスタのゲートは、前記第2及び第3の各電界効果トランジスタの接続部にそれぞれ接続され、該接続部から前記基準電圧が出力され、
前記第3の電界効果トランジスタは、チャネル幅とチャネル長との比S3が、第2の電界効果トランジスタのチャネル幅とチャネル長との比S2未満であるようにした。
前記基準電圧発生回路は、
一端が所定の電源電圧に接続された、デプレッション型のnチャネル型電界効果トランジスタである第1の電界効果トランジスタと、
一端が該第1の電界効果トランジスタの他端に接続された、高濃度n型ゲートを有する第2の電界効果トランジスタと、
一端が該第2の電界効果トランジスタの他端に接続され、他端が接地電圧に接続された、高濃度p型ゲートを有する第3の電界効果トランジスタと、
を備え、
前記第1の電界効果トランジスタのゲートは、該第1の電界効果トランジスタと前記第2の電界効果トランジスタとの接続部に接続されると共に、前記第1及び第3の各電界効果トランジスタのサブストレートゲートは、それぞれ接地電圧に接続され、前記第2の電界効果トランジスタのゲート及びサブストレートゲート、並びに前記第3の電界効果トランジスタのゲートは、前記第2及び第3の各電界効果トランジスタの接続部にそれぞれ接続され、該接続部から前記基準電圧が出力され、
前記第3の電界効果トランジスタは、チャネル幅とチャネル長との比S3が、第2の電界効果トランジスタのチャネル幅とチャネル長との比S2未満であるようにした。
前記基準電圧発生回路は、
一端が所定の電源電圧に接続された、デプレッション型のnチャネル型電界効果トランジスタである第1の電界効果トランジスタと、
一端が該第1の電界効果トランジスタの他端に接続された、高濃度n型ゲートを有する第2の電界効果トランジスタと、
一端が該第2の電界効果トランジスタの他端に接続され、他端が接地電圧に接続された、高濃度p型ゲートを有する第3の電界効果トランジスタと、
を備え、
前記第1の電界効果トランジスタのゲートは、該第1の電界効果トランジスタと前記第2の電界効果トランジスタとの接続部に接続されると共に、前記第1から第3の各電界効果トランジスタのサブストレートゲートは、それぞれ接地電圧に接続され、前記第2及び第3の各電界効果トランジスタのゲートは、前記第2及び第3の各電界効果トランジスタの接続部にそれぞれ接続され、該接続部から前記基準電圧が出力され、
前記第3の電界効果トランジスタは、チャネル幅とチャネル長との比S3が、第2の電界効果トランジスタのチャネル幅とチャネル長との比S2未満であるようにした。
第1の実施の形態.
図1は、本発明の第1の実施の形態における基準電圧発生回路の例を示した回路図である。
図1において、基準電圧発生回路1は、nチャネル型の電界効果トランジスタM1〜M3で構成され、電源電圧VCCと接地電圧GNDとの間に、電界効果トランジスタM1〜M3が直列に接続されている。なお、電界効果トランジスタM1は第1の電界効果トランジスタを、電界効果トランジスタM2は第2の電界効果トランジスタを、電界効果トランジスタM3は第3の電界効果トランジスタをそれぞれなす。
Vref=VthM3−(KM2/KM3)1/2×VthM2………(1)
但し、前記(1)式において、KM2は電界効果トランジスタM2の導電係数 、KM3は電界効果トランジスタM3の導電係数、VthM2は電界効果トランジスタM2のしきい値電圧、VthM3は電界効果トランジスタM3のしきい値電圧をそれぞれ示している。
電界効果トランジスタM2及びM3の導電係数が等しくなるようにすると、前記(1)式は下記(2)式のようになる。
Vref=VthM3−VthM2………………(2)
前記(2)式から、基準電圧Vrefは電界効果トランジスタM2とM3の各しきい値電圧の電圧差になる。
図2において、電界効果トランジスタM2は、ソースとゲートが接続されているため、id2のドレイン電流が流れる。電界効果トランジスタM3は、電界効果トランジスタM2と直列に接続されていることから、同様にid2の電流が流れ、このときの電界効果トランジスタM2及びM3のゲート‐ソース間電圧Vgsの電圧差が基準電圧Vrefになる。
図4は、S3/S2の比を変えたときの基準電圧Vrefの温度特性の実験データを示した図であり、図4では、25℃をセンターにしたときの実験データを示している。
図4において、実線はS3/S2=1.00のときを示しており、このときの基準電圧Vrefの温度特性は負を示し−545ppm/℃である。また、図4の破線はS3/S2=0.67のときを示しており、このときの基準電圧Vrefの温度特性は負を示し−191ppm/℃である。
図5では、電源電圧VCCの電圧をVA、VB、VCと変化させ、電界効果トランジスタM1において、ソース電圧Vsを上昇させたときに流れるソース電流isを示している。例えば、電源電圧VCCがVAのときは、ソース電圧VsがVAに近づくとソース電流isが急激に減少し、Vs=VAでソース電流isは0になる。図2で示したように、定電流源をなす電界効果トランジスタM2にはid2のドレイン電流が流れ、同じ電流パス上にある電界効果トランジスタM1にも同じid2の電流が流れる。
VdsM2=VCC2−Vref
VdsM3=Vref
となるため、電源電圧VCCが変動しても、電界効果トランジスタM2及びM3の各ソース‐ドレイン間電圧はそれぞれ影響を受けなくなり、基準電圧Vrefの変動が起こらない。
図6は、電界効果トランジスタM1がある場合とない場合における、基準電圧Vrefの電源電圧依存性を示した実験データである。
図6から分かるように、電界効果トランジスタM1がある場合の基準電圧Vrefの電圧変動は、電界効果トランジスタM1がない場合の1/10以下である0.4mVである。このように、電界効果トランジスタM1を設けることにより、電源電圧VCCの変動に対する基準電圧Vrefの変動を減少させることができる。
図7において、シリーズレギュレータ10は、所定の基準電圧Vrefを生成して出力する基準電圧発生回路1と、誤差増幅回路A11と、PMOSトランジスタからなる出力トランジスタM11と、出力電圧検出用の抵抗R11,R12とで構成されている。
入力端子INと出力端子OUTとの間に出力トランジスタM11が接続され、出力端子OUTと接地電圧GNDとの間に抵抗R11及びR12が直列に接続されている。抵抗R11及びR12は、出力電圧Voutを分圧して分圧電圧Vfbを生成し、誤差増幅回路A11の非反転入力端に出力する。誤差増幅回路A11の反転入力端には基準電圧Vrefが入力され、誤差増幅回路A11は、分圧電圧Vfbが基準電圧Vrefになるように出力トランジスタM11の動作制御を行う。また、出力端子OUTと接地電圧GNDとの間には、負荷11が接続されている。
図8において、スイッチングレギュレータ20は、入力電圧Vinの出力制御を行うためのスイッチング動作を行うPMOSトランジスタからなる第1のスイッチング素子M21と、NMOSトランジスタからなる同期整流用のスイッチング素子M22と、平滑回路を構成するインダクタL1及びコンデンサC1と、出力電圧Voを分圧して分圧電圧VFBを生成し出力する出力電圧検出用の抵抗R21,R22とを備えている。
一方、PWM制御回路22は、誤差増幅回路21の出力信号Errと発振回路OSCからの三角波信号TWからPWM制御を行うためのパルス信号Spwを生成して出力するPWM回路25と、該PWM回路25からのパルス信号Spwに応じて、第1のスイッチング素子M21のスイッチング制御を行うための制御信号PDと同期整流用のスイッチング素子M22のスイッチング制御を行うための制御信号NDをそれぞれ生成して駆動するドライブ回路26とを備えている。
前記第1の実施の形態では、電界効果トランジスタM2のサブストレートゲートは、電界効果トランジスタM2のソースに接続されていたが、電界効果トランジスタM2のサブストレートゲートを接地電圧GNDに接続するようにしてもよく、このようにしたものを本発明の第2の実施の形態とする。
図9は、本発明の第2の実施の形態における基準電圧発生回路の例を示した回路図である。なお、図9では、図1と同じものは同じ符号で示し、ここではその説明を省略すると共に図1との相違点のみ説明する。
図9における図1との相違点は、電界効果トランジスタM2のサブストレートゲートを接地電圧GNDに接続したことにある。
また、電界効果トランジスタM2に基板バイアス効果が発生するため、前記第1の実施の形態と比較して、チャネル領域のポテンシャル差が若干温度特性を持つようになるが、従来よりも温度特性は小さい。
VdsM2=Vcc2−Vref
VdsM3=Vref
となるため、電源電圧VCCが変動しても、電界効果トランジスタM2及びM3のソース‐ドレイン間電圧はそれぞれ影響を受けなくなり、基準電圧Vrefの変動が起こらない。
M1〜M3 電界効果トランジスタ
10 シリーズレギュレータ
A1,21 誤差増幅回路
M10 出力トランジスタ
R1,R2,R21,R22 抵抗
20 スイッチングレギュレータ
M21 第1のスイッチング素子
M22 同期整流用のスイッチング素子
L1 インダクタ
C1 コンデンサ
22 PWM制御回路
25 PWM回路
26 ドライブ回路
OSC 発振回路
Claims (12)
- 所定の基準電圧を生成して出力する基準電圧発生回路において、
一端が所定の電源電圧に接続された、デプレッション型のnチャネル型電界効果トランジスタである第1の電界効果トランジスタと、
一端が該第1の電界効果トランジスタの他端に接続された、高濃度n型ゲートを有する第2の電界効果トランジスタと、
一端が該第2の電界効果トランジスタの他端に接続され、他端が接地電圧に接続された、高濃度p型ゲートを有する第3の電界効果トランジスタと、
を備え、
前記第1の電界効果トランジスタのゲートは、該第1の電界効果トランジスタと前記第2の電界効果トランジスタとの接続部に接続されると共に、前記第1及び第3の各電界効果トランジスタのサブストレートゲートは、それぞれ接地電圧に接続され、前記第2の電界効果トランジスタのゲート及びサブストレートゲート、並びに前記第3の電界効果トランジスタのゲートは、前記第2及び第3の各電界効果トランジスタの接続部にそれぞれ接続され、該接続部から前記基準電圧が出力され、
前記第3の電界効果トランジスタは、チャネル幅とチャネル長との比S3が、第2の電界効果トランジスタのチャネル幅とチャネル長との比S2未満であることを特徴とする基準電圧発生回路。 - 前記第2及び第3の各電界効果トランジスタは、チャネル幅とチャネル長との比S3とS2との比S3/S2が0.5〜0.67になるようにそれぞれ形成されることを特徴とする請求項1記載の基準電圧発生回路。
- 前記第2及び第3の各電界効果トランジスタは、チャネル幅とチャネル長との比S3とS2との比S3/S2が0.54〜0.58になるようにそれぞれ形成されることを特徴とする請求項2記載の基準電圧発生回路。
- 所定の基準電圧を生成して出力する基準電圧発生回路において、
一端が所定の電源電圧に接続された、デプレッション型のnチャネル型電界効果トランジスタである第1の電界効果トランジスタと、
一端が該第1の電界効果トランジスタの他端に接続された、高濃度n型ゲートを有する第2の電界効果トランジスタと、
一端が該第2の電界効果トランジスタの他端に接続され、他端が接地電圧に接続された、高濃度p型ゲートを有する第3の電界効果トランジスタと、
を備え、
前記第1の電界効果トランジスタのゲートは、該第1の電界効果トランジスタと前記第2の電界効果トランジスタとの接続部に接続されると共に、前記第1から第3の各電界効果トランジスタのサブストレートゲートは、それぞれ接地電圧に接続され、前記第2及び第3の各電界効果トランジスタのゲートは、前記第2及び第3の各電界効果トランジスタの接続部にそれぞれ接続され、該接続部から前記基準電圧が出力され、
前記第3の電界効果トランジスタは、チャネル幅とチャネル長との比S3が、第2の電界効果トランジスタのチャネル幅とチャネル長との比S2未満であることを特徴とする基準電圧発生回路。 - 前記第2及び第3の各電界効果トランジスタは、チャネル幅とチャネル長との比S3とS2との比S3/S2が0.35〜0.45になるようにそれぞれ形成されることを特徴とする請求項4記載の基準電圧発生回路。
- 前記第2及び第3の各電界効果トランジスタは、チャネル幅とチャネル長との比S3とS2との比S3/S2が0.37〜0.41になるようにそれぞれ形成されることを特徴とする請求項5記載の基準電圧発生回路。
- 基準電圧発生回路で生成された所定の基準電圧を基準にして、入力電圧から所定の定電圧を生成して出力する定電圧回路において、
前記基準電圧発生回路は、
一端が所定の電源電圧に接続された、デプレッション型のnチャネル型電界効果トランジスタである第1の電界効果トランジスタと、
一端が該第1の電界効果トランジスタの他端に接続された、高濃度n型ゲートを有する第2の電界効果トランジスタと、
一端が該第2の電界効果トランジスタの他端に接続され、他端が接地電圧に接続された、高濃度p型ゲートを有する第3の電界効果トランジスタと、
を備え、
前記第1の電界効果トランジスタのゲートは、該第1の電界効果トランジスタと前記第2の電界効果トランジスタとの接続部に接続されると共に、前記第1及び第3の各電界効果トランジスタのサブストレートゲートは、それぞれ接地電圧に接続され、前記第2の電界効果トランジスタのゲート及びサブストレートゲート、並びに前記第3の電界効果トランジスタのゲートは、前記第2及び第3の各電界効果トランジスタの接続部にそれぞれ接続され、該接続部から前記基準電圧が出力され、
前記第3の電界効果トランジスタは、チャネル幅とチャネル長との比S3が、第2の電界効果トランジスタのチャネル幅とチャネル長との比S2未満であることを特徴とする定電圧回路。 - 前記第2及び第3の各電界効果トランジスタは、チャネル幅とチャネル長との比S3とS2との比S3/S2が0.5〜0.67になるようにそれぞれ形成されることを特徴とする請求項7記載の定電圧回路。
- 前記第2及び第3の各電界効果トランジスタは、チャネル幅とチャネル長との比S3とS2との比S3/S2が0.54〜0.58になるようにそれぞれ形成されることを特徴とする請求項8記載の定電圧回路。
- 基準電圧発生回路で生成された所定の基準電圧を基準にして、入力電圧から所定の定電圧を生成して出力する定電圧回路において、
前記基準電圧発生回路は、
一端が所定の電源電圧に接続された、デプレッション型のnチャネル型電界効果トランジスタである第1の電界効果トランジスタと、
一端が該第1の電界効果トランジスタの他端に接続された、高濃度n型ゲートを有する第2の電界効果トランジスタと、
一端が該第2の電界効果トランジスタの他端に接続され、他端が接地電圧に接続された、高濃度p型ゲートを有する第3の電界効果トランジスタと、
を備え、
前記第1の電界効果トランジスタのゲートは、該第1の電界効果トランジスタと前記第2の電界効果トランジスタとの接続部に接続されると共に、前記第1から第3の各電界効果トランジスタのサブストレートゲートは、それぞれ接地電圧に接続され、前記第2及び第3の各電界効果トランジスタのゲートは、前記第2及び第3の各電界効果トランジスタの接続部にそれぞれ接続され、該接続部から前記基準電圧が出力され、
前記第3の電界効果トランジスタは、チャネル幅とチャネル長との比S3が、第2の電界効果トランジスタのチャネル幅とチャネル長との比S2未満であることを特徴とする定電圧回路。 - 前記第2及び第3の各電界効果トランジスタは、チャネル幅とチャネル長との比S3とS2との比S3/S2が0.35〜0.45になるようにそれぞれ形成されることを特徴とする請求項10記載の定電圧回路。
- 前記第2及び第3の各電界効果トランジスタは、チャネル幅とチャネル長との比S3とS2との比S3/S2が0.37〜0.41になるようにそれぞれ形成されることを特徴とする請求項11記載の定電圧回路。
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