JP2007066046A - 基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路 - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 34
- 230000005669 field effect Effects 0.000 claims description 278
- 238000000034 method Methods 0.000 abstract description 8
- 239000012535 impurity Substances 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 20
- 230000001360 synchronised effect Effects 0.000 description 12
- 230000007423 decrease Effects 0.000 description 6
- 230000010355 oscillation Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 206010037660 Pyrexia Diseases 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
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Abstract
【課題】 プロセス変動、温度変動及び電源電圧変動による基準電圧のばらつきを低減させることができる基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路を得る。
【解決手段】 トランジスタＭ１は、ｎ型基板のｐウエル内に形成されたデプレッション型トランジスタであり、ゲートとソースが接続されサブストレートゲートは接地電圧に接続されている。トランジスタＭ２及びＭ３は、基板やチャネルドープの不純物濃度は等しくｎ型基板のｐウエル内にそれぞれ形成され、トランジスタＭ２は高濃度ｎ型ゲートを持ち、トランジスタＭ３は高濃度ｐ型ゲートを持つ。トランジスタＭ２及びＭ３の接続部にトランジスタＭ２及びＭ３の各ゲート並びにトランジスタＭ２のサブストレートゲートがそれぞれ接続され、トランジスタＭ３のサブストレートゲートは接地電圧に接続されるようにした。
【選択図】 図１
【解決手段】 トランジスタＭ１は、ｎ型基板のｐウエル内に形成されたデプレッション型トランジスタであり、ゲートとソースが接続されサブストレートゲートは接地電圧に接続されている。トランジスタＭ２及びＭ３は、基板やチャネルドープの不純物濃度は等しくｎ型基板のｐウエル内にそれぞれ形成され、トランジスタＭ２は高濃度ｎ型ゲートを持ち、トランジスタＭ３は高濃度ｐ型ゲートを持つ。トランジスタＭ２及びＭ３の接続部にトランジスタＭ２及びＭ３の各ゲート並びにトランジスタＭ２のサブストレートゲートがそれぞれ接続され、トランジスタＭ３のサブストレートゲートは接地電圧に接続されるようにした。
【選択図】 図１
Description
本発明は、基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路に関し、特に、２つの電界効果トランジスタのゲート電極の仕事関数差の原理を用いた基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路に関する。
従来、図１９で示すように、デプレッション型の電界効果トランジスタとエンハンスメント型の電界効果トランジスタを直列に接続し、これらの電界効果トランジスタのしきい値電圧Ｖｔｈの差を基準電圧Ｖｒｅｆとして取り出すようにした基準電圧発生回路があった（例えば、特許文献１参照。）。
図１９において、トランジスタ１０５はデプレッション型のｎ型電界効果トランジスタであり、トランジスタ１０７はエンハンスメント型のｎ型電界効果トランジスタである。
電界効果トランジスタは飽和状態では、ドレイン電流ｉｄは、下記（ａ）式のようになる。
ｉｄ＝Ｋ×（Ｖｇｓ−Ｖｔｈ）２………………（ａ）
但し、前記（ａ）式において、Ｋは導電係数を、Ｖｇｓはゲート‐ソース間電圧をそれぞれ示している。
図１９において、トランジスタ１０５はデプレッション型のｎ型電界効果トランジスタであり、トランジスタ１０７はエンハンスメント型のｎ型電界効果トランジスタである。
電界効果トランジスタは飽和状態では、ドレイン電流ｉｄは、下記（ａ）式のようになる。
ｉｄ＝Ｋ×（Ｖｇｓ−Ｖｔｈ）２………………（ａ）
但し、前記（ａ）式において、Ｋは導電係数を、Ｖｇｓはゲート‐ソース間電圧をそれぞれ示している。
トランジスタ１０５と１０７には同じ電流が流れることから、ノード１０８の電圧Ｖｇｓ７は、下記（ｂ）式のようになる。
Ｖｇｓ７＝Ｖｔｈ７−（Ｋ５／Ｋ７）１／２×Ｖｔｈ５………………（ｂ）
但し、前記（ｂ）式において、Ｋ５はトランジスタ１０５の導電係数を、Ｋ７はトランジスタ１０７の導電係数を、Ｖｔｈ５はトランジスタ１０５のしきい値電圧を、Ｖｔｈ７はトランジスタ１０７のしきい値電圧をそれぞれ示している。
ここで、導電係数Ｋ５とＫ７が等しくなるようにすると、前記（ｂ）式は下記（ｃ）式のようになる。
Ｖｇｓ７＝Ｖｔｈ７−Ｖｔｈ５………………（ｃ）
このように、ノード１０８の電圧Ｖｇｓ７は、トランジスタ１０５と１０７の各しきい値電圧の差になって基準電圧Ｖｒｅｆをなし、その様子を図２０に示す。
Ｖｇｓ７＝Ｖｔｈ７−（Ｋ５／Ｋ７）１／２×Ｖｔｈ５………………（ｂ）
但し、前記（ｂ）式において、Ｋ５はトランジスタ１０５の導電係数を、Ｋ７はトランジスタ１０７の導電係数を、Ｖｔｈ５はトランジスタ１０５のしきい値電圧を、Ｖｔｈ７はトランジスタ１０７のしきい値電圧をそれぞれ示している。
ここで、導電係数Ｋ５とＫ７が等しくなるようにすると、前記（ｂ）式は下記（ｃ）式のようになる。
Ｖｇｓ７＝Ｖｔｈ７−Ｖｔｈ５………………（ｃ）
このように、ノード１０８の電圧Ｖｇｓ７は、トランジスタ１０５と１０７の各しきい値電圧の差になって基準電圧Ｖｒｅｆをなし、その様子を図２０に示す。
一方、図２１に示すように、ｎ型ゲートを持つトランジスタとｐ型ゲートを持つトランジスタにそれぞれ定電流を流して、これらトランジスタのしきい値電圧の差を基準電圧Ｖｒｅｆとして取り出す基準電圧発生回路があった（例えば、特許文献２参照。）。
図２１では、導電係数Ｋがほぼ等しいｎ型ゲートを持つトランジスタＴ１とｐ型ゲートを持つトランジスタＴ２にそれぞれ定電流Ｉｏを流すことにより、定電流Ｉｏは、下記（ｄ）式で示すことができる。
Ｉｏ＝Ｋ×（Ｖ１−Ｖｔｈ１）２＝Ｋ×（Ｖ２−Ｖｔｈ２）２………（ｄ）
但し、前記（ｄ）式において、Ｖ１はトランジスタＴ１のドレイン‐ソース間電圧を、Ｖｔｈ１はトランジスタＴ１のしきい値電圧を、Ｖ２はトランジスタＴ２のドレイン‐ソース間電圧を、Ｖｔｈ２はトランジスタＴ２のしきい値電圧をそれぞれ示している。
図２１では、導電係数Ｋがほぼ等しいｎ型ゲートを持つトランジスタＴ１とｐ型ゲートを持つトランジスタＴ２にそれぞれ定電流Ｉｏを流すことにより、定電流Ｉｏは、下記（ｄ）式で示すことができる。
Ｉｏ＝Ｋ×（Ｖ１−Ｖｔｈ１）２＝Ｋ×（Ｖ２−Ｖｔｈ２）２………（ｄ）
但し、前記（ｄ）式において、Ｖ１はトランジスタＴ１のドレイン‐ソース間電圧を、Ｖｔｈ１はトランジスタＴ１のしきい値電圧を、Ｖ２はトランジスタＴ２のドレイン‐ソース間電圧を、Ｖｔｈ２はトランジスタＴ２のしきい値電圧をそれぞれ示している。
前記（ｄ）式より、
Ｖ２−Ｖ１＝Ｖｔｈ２−Ｖｔｈ１
となり、トランジスタＴ１及びＴ２のドレイン電圧の差を取り出すことにより、トランジスタＴ１及びＴ２のしきい値電圧の差を取り出すことができる。
図２２に、ドレインの電圧差を取り出す回路図を示す（例えば、特許文献２参照。）。図２２の回路では、デプレッション型とエンハンスメント型の２種類のトランジスタを使用するのではなく、トランジスタのゲート電極の組成を変えることにより、トランジスタＴ１とＴ２のしきい値電圧を異なる値にしている。
特公平４−６５５４６号公報
特開昭５４−１３２７５３号公報
Ｖ２−Ｖ１＝Ｖｔｈ２−Ｖｔｈ１
となり、トランジスタＴ１及びＴ２のドレイン電圧の差を取り出すことにより、トランジスタＴ１及びＴ２のしきい値電圧の差を取り出すことができる。
図２２に、ドレインの電圧差を取り出す回路図を示す（例えば、特許文献２参照。）。図２２の回路では、デプレッション型とエンハンスメント型の２種類のトランジスタを使用するのではなく、トランジスタのゲート電極の組成を変えることにより、トランジスタＴ１とＴ２のしきい値電圧を異なる値にしている。
しかし、図２１の回路には次のような３つの課題があった。
第１の課題は、デプレッション型とエンハンスメント型の２種類のトランジスタを使用しているため、プロセス変動により、各トランジスタのしきい値電圧Ｖｔｈはそれぞれ独立して変動してしまい、基準電圧Ｖｒｅｆの初期精度が悪くなってしまうということである。図２３に示すように、各トランジスタのしきい値電圧ＶｔｈのばらつきをΔＶｔｈ５とΔＶｔｈ７とすると、基準電圧Ｖｒｅｆの変動は、−（ΔＶｔｈ５＋ΔＶｔｈ７）から（ΔＶｔｈ５＋ΔＶｔｈ７）まで変動することになる。例えば、Ｖｔｈ５＝−０.５Ｖ、Ｖｔｈ７＝０.５Ｖ、ΔＶｔｈ５＝ΔＶｔｈ７＝０.１５Ｖとすると、基準電圧Ｖｒｅｆは、０.７Ｖ〜１.３Ｖ（±３０％）まで変動することになり、基準電圧Ｖｒｅｆの変動が大きいという問題があった。
第１の課題は、デプレッション型とエンハンスメント型の２種類のトランジスタを使用しているため、プロセス変動により、各トランジスタのしきい値電圧Ｖｔｈはそれぞれ独立して変動してしまい、基準電圧Ｖｒｅｆの初期精度が悪くなってしまうということである。図２３に示すように、各トランジスタのしきい値電圧ＶｔｈのばらつきをΔＶｔｈ５とΔＶｔｈ７とすると、基準電圧Ｖｒｅｆの変動は、−（ΔＶｔｈ５＋ΔＶｔｈ７）から（ΔＶｔｈ５＋ΔＶｔｈ７）まで変動することになる。例えば、Ｖｔｈ５＝−０.５Ｖ、Ｖｔｈ７＝０.５Ｖ、ΔＶｔｈ５＝ΔＶｔｈ７＝０.１５Ｖとすると、基準電圧Ｖｒｅｆは、０.７Ｖ〜１.３Ｖ（±３０％）まで変動することになり、基準電圧Ｖｒｅｆの変動が大きいという問題があった。
第２の課題は、デプレッション型とエンハンスメント型の２種類のトランジスタを使用していることから、これらトランジスタのチャネル領域のポテンシャル差の温度特性が同一でないため、温度特性が悪くなってしまうということである。そこで、温度特性を改善するために、トランジスタ１０５のチャネル幅Ｗとチャネル長Ｌの比Ｓ５（＝Ｗ／Ｌ）とトランジスタ１０７のチャネル幅Ｗとチャネル長Ｌの比Ｓ７（＝Ｗ／Ｌ）の比（Ｓ５／Ｓ７）を調整してもせいぜい約３００ｐｐｍ／℃にしかならなかった。このように、基準電圧Ｖｒｅｆの温度特性が大きいという問題があった。
第３の課題は、各トランジスタ１０５及び１０７のソース‐ドレイン間電圧Ｖｄｓ５及びＶｄｓ７が、
Ｖｄｓ５＝ＶＣＣ−Ｖｇ７
Ｖｄｓ７＝Ｖｇ７
となる。このため、電源電圧ＶＣＣが変動すると、トランジスタ１０５のソース‐ドレイン間電圧Ｖｄｓ５も変動してしまい、基準電圧Ｖｒｅｆが電源電圧ＶＣＣの変動に応じて変動することである。図２４に示すように、電源電圧ＶＣＣが大きくなると、トランジスタ１０５のゲート‐ソース間電圧Ｖｇｓとドレイン電流ｉｄとの関係を示した曲線がずれてしまい、基準電圧ＶｒｅｆがΔＶｒｅｆだけ大きくなるという問題があった。
Ｖｄｓ５＝ＶＣＣ−Ｖｇ７
Ｖｄｓ７＝Ｖｇ７
となる。このため、電源電圧ＶＣＣが変動すると、トランジスタ１０５のソース‐ドレイン間電圧Ｖｄｓ５も変動してしまい、基準電圧Ｖｒｅｆが電源電圧ＶＣＣの変動に応じて変動することである。図２４に示すように、電源電圧ＶＣＣが大きくなると、トランジスタ１０５のゲート‐ソース間電圧Ｖｇｓとドレイン電流ｉｄとの関係を示した曲線がずれてしまい、基準電圧ＶｒｅｆがΔＶｒｅｆだけ大きくなるという問題があった。
一方、図２２の回路では、前記第１及び第２の各課題を解決することができるが、定電流源として抵抗を使用していることから、前記第３の課題を解決することができなかった。
本発明は、上記のような問題を解決するためになされたものであり、プロセス変動、温度変動及び電源電圧変動による基準電圧のばらつきを低減させることができる基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路を得ることを目的とする。
この発明に係る基準電圧発生回路は、所定の基準電圧を生成して出力端から出力する基準電圧発生回路において、
一端が所定の電源電圧に接続された、デプレッション型のｎチャネル型電界効果トランジスタである第１の電界効果トランジスタと、
一端が該第１の電界効果トランジスタの他端に接続された、高濃度ｎ型ゲートを有する第２の電界効果トランジスタと、
一端が該第２の電界効果トランジスタの他端に接続され、他端が接地電圧に接続された、高濃度ｐ型ゲートを有する第３の電界効果トランジスタと、
を備え、
前記第１の電界効果トランジスタのゲートは、該第１の電界効果トランジスタと前記第２の電界効果トランジスタとの接続部に接続されると共に、前記第１及び第３の各電界効果トランジスタのサブストレートゲートは、それぞれ接地電圧に接続され、前記第２の電界効果トランジスタのゲート及びサブストレートゲート、並びに前記第３の電界効果トランジスタのゲートは、前記出力端をなす第２及び第３の各電界効果トランジスタの接続部にそれぞれ接続され、前記第２及び第３の各電界効果トランジスタは、ゲート‐ソース間電圧とドレイン電流との関係を示した特性が正又は負の同一極性の温度特性を有するチャネル幅とチャネル長との比になるようにそれぞれ形成されるものである。
一端が所定の電源電圧に接続された、デプレッション型のｎチャネル型電界効果トランジスタである第１の電界効果トランジスタと、
一端が該第１の電界効果トランジスタの他端に接続された、高濃度ｎ型ゲートを有する第２の電界効果トランジスタと、
一端が該第２の電界効果トランジスタの他端に接続され、他端が接地電圧に接続された、高濃度ｐ型ゲートを有する第３の電界効果トランジスタと、
を備え、
前記第１の電界効果トランジスタのゲートは、該第１の電界効果トランジスタと前記第２の電界効果トランジスタとの接続部に接続されると共に、前記第１及び第３の各電界効果トランジスタのサブストレートゲートは、それぞれ接地電圧に接続され、前記第２の電界効果トランジスタのゲート及びサブストレートゲート、並びに前記第３の電界効果トランジスタのゲートは、前記出力端をなす第２及び第３の各電界効果トランジスタの接続部にそれぞれ接続され、前記第２及び第３の各電界効果トランジスタは、ゲート‐ソース間電圧とドレイン電流との関係を示した特性が正又は負の同一極性の温度特性を有するチャネル幅とチャネル長との比になるようにそれぞれ形成されるものである。
また、前記第３の電界効果トランジスタは、チャネル幅とチャネル長との比Ｓ３が、第２の電界効果トランジスタのチャネル幅とチャネル長との比Ｓ２未満であるようにした。
具体的には、前記第２及び第３の各電界効果トランジスタは、チャネル幅とチャネル長との比Ｓ３とＳ２との比Ｓ３／Ｓ２が０.５〜０.６７になるようにそれぞれ形成されるようにした。
更に具体的には、前記第２及び第３の各電界効果トランジスタは、チャネル幅とチャネル長との比Ｓ３とＳ２との比Ｓ３／Ｓ２が０.５４〜０.５８になるようにそれぞれ形成されるようにした。
また、この発明に係る基準電圧発生回路は、所定の基準電圧を生成して出力端から出力する基準電圧発生回路において、
一端が所定の電源電圧に接続された、デプレッション型のｎチャネル型電界効果トランジスタである第１の電界効果トランジスタと、
一端が該第１の電界効果トランジスタの他端に接続された、高濃度ｎ型ゲートを有する第２の電界効果トランジスタと、
一端が該第２の電界効果トランジスタの他端に接続され、他端が接地電圧に接続された、高濃度ｐ型ゲートを有する第３の電界効果トランジスタと、
を備え、
前記第１の電界効果トランジスタのゲートは、該第１の電界効果トランジスタと前記第２の電界効果トランジスタとの接続部に接続されると共に、前記第１から第３の各電界効果トランジスタのサブストレートゲートは、それぞれ接地電圧に接続され、前記第２及び第３の各電界効果トランジスタのゲートは、前記出力端をなす前記第２及び第３の各電界効果トランジスタの接続部にそれぞれ接続され、前記第２及び第３の各電界効果トランジスタは、ゲート‐ソース間電圧とドレイン電流との関係を示した特性が正又は負の同一極性の温度特性を有するチャネル幅とチャネル長との比になるようにそれぞれ形成されるものである。
一端が所定の電源電圧に接続された、デプレッション型のｎチャネル型電界効果トランジスタである第１の電界効果トランジスタと、
一端が該第１の電界効果トランジスタの他端に接続された、高濃度ｎ型ゲートを有する第２の電界効果トランジスタと、
一端が該第２の電界効果トランジスタの他端に接続され、他端が接地電圧に接続された、高濃度ｐ型ゲートを有する第３の電界効果トランジスタと、
を備え、
前記第１の電界効果トランジスタのゲートは、該第１の電界効果トランジスタと前記第２の電界効果トランジスタとの接続部に接続されると共に、前記第１から第３の各電界効果トランジスタのサブストレートゲートは、それぞれ接地電圧に接続され、前記第２及び第３の各電界効果トランジスタのゲートは、前記出力端をなす前記第２及び第３の各電界効果トランジスタの接続部にそれぞれ接続され、前記第２及び第３の各電界効果トランジスタは、ゲート‐ソース間電圧とドレイン電流との関係を示した特性が正又は負の同一極性の温度特性を有するチャネル幅とチャネル長との比になるようにそれぞれ形成されるものである。
また、前記第３の電界効果トランジスタは、チャネル幅とチャネル長との比Ｓ３が、第２の電界効果トランジスタのチャネル幅とチャネル長との比Ｓ２未満であるようにした。
具体的には、前記第２及び第３の各電界効果トランジスタは、チャネル幅とチャネル長との比Ｓ３とＳ２との比Ｓ３／Ｓ２が０.３５〜０.４５になるようにそれぞれ形成されるようにした。
更に具体的には、前記第２及び第３の各電界効果トランジスタは、チャネル幅とチャネル長との比Ｓ３とＳ２との比Ｓ３／Ｓ２が０.３７〜０.４１になるようにそれぞれ形成されるようにした。
また、この発明に係る定電圧回路は、基準電圧発生回路で生成された所定の基準電圧を基準にして、入力電圧から所定の定電圧を生成して出力する定電圧回路において、
前記基準電圧発生回路は、
一端が所定の電源電圧に接続された、デプレッション型のｎチャネル型電界効果トランジスタである第１の電界効果トランジスタと、
一端が該第１の電界効果トランジスタの他端に接続された、高濃度ｎ型ゲートを有する第２の電界効果トランジスタと、
一端が該第２の電界効果トランジスタの他端に接続され、他端が接地電圧に接続された、高濃度ｐ型ゲートを有する第３の電界効果トランジスタと、
を備え、
前記第１の電界効果トランジスタのゲートは、該第１の電界効果トランジスタと前記第２の電界効果トランジスタとの接続部に接続されると共に、前記第１及び第３の各電界効果トランジスタのサブストレートゲートは、それぞれ接地電圧に接続され、前記第２の電界効果トランジスタのゲート及びサブストレートゲート、並びに前記第３の電界効果トランジスタのゲートは、前記基準電圧を出力する出力端をなす前記第２及び第３の各電界効果トランジスタの接続部にそれぞれ接続され、前記第２及び第３の各電界効果トランジスタは、ゲート‐ソース間電圧とドレイン電流との関係を示した特性が正又は負の同一極性の温度特性を有するチャネル幅とチャネル長との比になるようにそれぞれ形成されるものである。
前記基準電圧発生回路は、
一端が所定の電源電圧に接続された、デプレッション型のｎチャネル型電界効果トランジスタである第１の電界効果トランジスタと、
一端が該第１の電界効果トランジスタの他端に接続された、高濃度ｎ型ゲートを有する第２の電界効果トランジスタと、
一端が該第２の電界効果トランジスタの他端に接続され、他端が接地電圧に接続された、高濃度ｐ型ゲートを有する第３の電界効果トランジスタと、
を備え、
前記第１の電界効果トランジスタのゲートは、該第１の電界効果トランジスタと前記第２の電界効果トランジスタとの接続部に接続されると共に、前記第１及び第３の各電界効果トランジスタのサブストレートゲートは、それぞれ接地電圧に接続され、前記第２の電界効果トランジスタのゲート及びサブストレートゲート、並びに前記第３の電界効果トランジスタのゲートは、前記基準電圧を出力する出力端をなす前記第２及び第３の各電界効果トランジスタの接続部にそれぞれ接続され、前記第２及び第３の各電界効果トランジスタは、ゲート‐ソース間電圧とドレイン電流との関係を示した特性が正又は負の同一極性の温度特性を有するチャネル幅とチャネル長との比になるようにそれぞれ形成されるものである。
また、前記第３の電界効果トランジスタは、チャネル幅とチャネル長との比Ｓ３が、第２の電界効果トランジスタのチャネル幅とチャネル長との比Ｓ２未満であるようにした。
具体的には、前記第２及び第３の各電界効果トランジスタは、チャネル幅とチャネル長との比Ｓ３とＳ２との比Ｓ３／Ｓ２が０.５〜０.６７になるようにそれぞれ形成されるようにした。
更に具体的には、前記第２及び第３の各電界効果トランジスタは、チャネル幅とチャネル長との比Ｓ３とＳ２との比Ｓ３／Ｓ２が０.５４〜０.５８になるようにそれぞれ形成されるようにした。
また、この発明に係る定電圧回路は、基準電圧発生回路で生成された所定の基準電圧を基準にして、入力電圧から所定の定電圧を生成して出力する定電圧回路において、
前記基準電圧発生回路は、
一端が所定の電源電圧に接続された、デプレッション型のｎチャネル型電界効果トランジスタである第１の電界効果トランジスタと、
一端が該第１の電界効果トランジスタの他端に接続された、高濃度ｎ型ゲートを有する第２の電界効果トランジスタと、
一端が該第２の電界効果トランジスタの他端に接続され、他端が接地電圧に接続された、高濃度ｐ型ゲートを有する第３の電界効果トランジスタと、
を備え、
前記第１の電界効果トランジスタのゲートは、該第１の電界効果トランジスタと前記第２の電界効果トランジスタとの接続部に接続されると共に、前記第１から第３の各電界効果トランジスタのサブストレートゲートは、それぞれ接地電圧に接続され、前記第２及び第３の各電界効果トランジスタのゲートは、前記基準電圧を出力する出力端をなす前記第２及び第３の各電界効果トランジスタの接続部にそれぞれ接続され、前記第２及び第３の各電界効果トランジスタは、ゲート‐ソース間電圧とドレイン電流との関係を示した特性が正又は負の同一極性の温度特性を有するチャネル幅とチャネル長との比になるようにそれぞれ形成されるものである。
前記基準電圧発生回路は、
一端が所定の電源電圧に接続された、デプレッション型のｎチャネル型電界効果トランジスタである第１の電界効果トランジスタと、
一端が該第１の電界効果トランジスタの他端に接続された、高濃度ｎ型ゲートを有する第２の電界効果トランジスタと、
一端が該第２の電界効果トランジスタの他端に接続され、他端が接地電圧に接続された、高濃度ｐ型ゲートを有する第３の電界効果トランジスタと、
を備え、
前記第１の電界効果トランジスタのゲートは、該第１の電界効果トランジスタと前記第２の電界効果トランジスタとの接続部に接続されると共に、前記第１から第３の各電界効果トランジスタのサブストレートゲートは、それぞれ接地電圧に接続され、前記第２及び第３の各電界効果トランジスタのゲートは、前記基準電圧を出力する出力端をなす前記第２及び第３の各電界効果トランジスタの接続部にそれぞれ接続され、前記第２及び第３の各電界効果トランジスタは、ゲート‐ソース間電圧とドレイン電流との関係を示した特性が正又は負の同一極性の温度特性を有するチャネル幅とチャネル長との比になるようにそれぞれ形成されるものである。
また、前記第３の電界効果トランジスタは、チャネル幅とチャネル長との比Ｓ３が、第２の電界効果トランジスタのチャネル幅とチャネル長との比Ｓ２未満であるようにした。
具体的には、前記第２及び第３の各電界効果トランジスタは、チャネル幅とチャネル長との比Ｓ３とＳ２との比Ｓ３／Ｓ２が０.３５〜０.４５になるようにそれぞれ形成されるようにした。
更に具体的には、前記第２及び第３の各電界効果トランジスタは、チャネル幅とチャネル長との比Ｓ３とＳ２との比Ｓ３／Ｓ２が０.３７〜０.４１になるようにそれぞれ形成されるようにした。
本発明の基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路によれば、例えば、基準電圧発生回路で生成される基準電圧は、従来回路に対して、初期精度が±３０％から±６％に、温度特性は３００ｐｐｍ／℃から４０ｐｐｍ／℃にそれぞれ改善され、更に電源電圧変動に対する基準電圧Ｖｒｅｆの変動を１／１０以下に低減させることができ、プロセス変動、温度変動及び電源電圧変動による基準電圧のばらつきを低減させることができ、更に、定電圧回路においては、出力電圧のばらつきを低減させることができる。
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における基準電圧発生回路の例を示した回路図である。
図１において、基準電圧発生回路１は、ｎチャネル型の電界効果トランジスタＭ１〜Ｍ３で構成され、電源電圧ＶＣＣと接地電圧ＧＮＤとの間に、電界効果トランジスタＭ１〜Ｍ３が直列に接続されている。なお、電界効果トランジスタＭ１は第１の電界効果トランジスタを、電界効果トランジスタＭ２は第２の電界効果トランジスタを、電界効果トランジスタＭ３は第３の電界効果トランジスタをそれぞれなす。
第１の実施の形態．
図１は、本発明の第１の実施の形態における基準電圧発生回路の例を示した回路図である。
図１において、基準電圧発生回路１は、ｎチャネル型の電界効果トランジスタＭ１〜Ｍ３で構成され、電源電圧ＶＣＣと接地電圧ＧＮＤとの間に、電界効果トランジスタＭ１〜Ｍ３が直列に接続されている。なお、電界効果トランジスタＭ１は第１の電界効果トランジスタを、電界効果トランジスタＭ２は第２の電界効果トランジスタを、電界効果トランジスタＭ３は第３の電界効果トランジスタをそれぞれなす。
電界効果トランジスタＭ１は、ｎ型基板のｐウエル内に形成されたデプレッション型トランジスタであり、ゲートとソースが接続され、サブストレートゲートは接地電圧ＧＮＤに接続されている。電界効果トランジスタＭ２及びＭ３は、基板やチャネルドープの不純物濃度が等しく、ｎ型基板のｐウエル内にそれぞれ形成され、電界効果トランジスタＭ２は高濃度ｎ型ゲートを持ち、電界効果トランジスタＭ３は高濃度ｐ型ゲートを持つ。電界効果トランジスタＭ２及びＭ３の接続部に電界効果トランジスタＭ２及びＭ３の各ゲート並びに電界効果トランジスタＭ２のサブストレートゲートがそれぞれ接続されている。該接続部が基準電圧Ｖｒｅｆを出力する出力端をなし、電界効果トランジスタＭ２は定電流源をなしている。また、電界効果トランジスタＭ３のサブストレートゲートは接地電圧に接続されている。
このような構成において、基準電圧Ｖｒｅｆは下記（１）式のようになる。
Ｖｒｅｆ＝ＶｔｈＭ３−（ＫＭ２／ＫＭ３）１／２×ＶｔｈＭ２………（１）
但し、前記（１）式において、ＫＭ２は電界効果トランジスタＭ２の導電係数 、ＫＭ３は電界効果トランジスタＭ３の導電係数、ＶｔｈＭ２は電界効果トランジスタＭ２のしきい値電圧、ＶｔｈＭ３は電界効果トランジスタＭ３のしきい値電圧をそれぞれ示している。
電界効果トランジスタＭ２及びＭ３の導電係数が等しくなるようにすると、前記（１）式は下記（２）式のようになる。
Ｖｒｅｆ＝ＶｔｈＭ３−ＶｔｈＭ２………………（２）
前記（２）式から、基準電圧Ｖｒｅｆは電界効果トランジスタＭ２とＭ３の各しきい値電圧の電圧差になる。
Ｖｒｅｆ＝ＶｔｈＭ３−（ＫＭ２／ＫＭ３）１／２×ＶｔｈＭ２………（１）
但し、前記（１）式において、ＫＭ２は電界効果トランジスタＭ２の導電係数 、ＫＭ３は電界効果トランジスタＭ３の導電係数、ＶｔｈＭ２は電界効果トランジスタＭ２のしきい値電圧、ＶｔｈＭ３は電界効果トランジスタＭ３のしきい値電圧をそれぞれ示している。
電界効果トランジスタＭ２及びＭ３の導電係数が等しくなるようにすると、前記（１）式は下記（２）式のようになる。
Ｖｒｅｆ＝ＶｔｈＭ３−ＶｔｈＭ２………………（２）
前記（２）式から、基準電圧Ｖｒｅｆは電界効果トランジスタＭ２とＭ３の各しきい値電圧の電圧差になる。
次に、図２は、電界効果トランジスタＭ２とＭ３におけるゲート‐ソース間電圧Ｖｇｓとドレイン電流ｉｄとの各関係を示したそれぞれのＶｇｓ‐ｉｄ特性を示している。
図２において、電界効果トランジスタＭ２は、ソースとゲートが接続されているため、ｉｄ２のドレイン電流が流れる。電界効果トランジスタＭ３は、電界効果トランジスタＭ２と直列に接続されていることから、同様にｉｄ２の電流が流れ、このときの電界効果トランジスタＭ２及びＭ３のゲート‐ソース間電圧Ｖｇｓの電圧差が基準電圧Ｖｒｅｆになる。
図２において、電界効果トランジスタＭ２は、ソースとゲートが接続されているため、ｉｄ２のドレイン電流が流れる。電界効果トランジスタＭ３は、電界効果トランジスタＭ２と直列に接続されていることから、同様にｉｄ２の電流が流れ、このときの電界効果トランジスタＭ２及びＭ３のゲート‐ソース間電圧Ｖｇｓの電圧差が基準電圧Ｖｒｅｆになる。
したがって、プロセスの変動によって、基板やチャネルドープの不純物濃度がばらついても、電界効果トランジスタＭ２とＭ３の該各濃度が同様にばらつく。このため、図３に示すように、電界効果トランジスタＭ２とＭ３の各Ｖｇｓ‐ｉｄ特性は、図２の関係を保ったまま、左右に移動するだけであり、基準電圧Ｖｒｅｆの絶対値にはほとんど影響を与えず安定した基準電圧Ｖｒｅｆを発生させることができる。また、実験結果からも、基準電圧Ｖｒｅｆのばらつきが±１％程度に収まり、基準電圧Ｖｒｅｆのばらつきを低減させることができる。
電界効果トランジスタＭ２及びＭ３は、基板やチャネルドープの不純物濃度が等しいデプレッション型トランジスタであり、電界効果トランジスタＭ２は高濃度ｎ型ゲートを持ち、電界効果トランジスタＭ３は高濃度ｐ型ゲートを持つ。電界効果トランジスタＭ２及びＭ３のチャネル領域のポテンシャル差の温度特性を等しくする、すなわち前記（１）式での導電係数が等しくなるようにしても、ゲートの仕事関数差が持つ温度特性のために、得られる基準電圧Ｖｒｅｆは約−５００ｐｐｍ／℃の温度特性を持ってしまう。しかし、該温度特性は、デプレッション型とエンハンスメント型の２種類の電界効果トランジスタを使用し、ゲートの仕事関数差が持つ温度特性はないが、各電界効果トランジスタＭ２及びＭ３のチャネル領域のポテンシャル差の温度特性が同一でない図１９の従来技術よりも小さい。
そこで、電界効果トランジスタＭ２のチャネル幅Ｗ２とチャネル長Ｌ２の比Ｓ２（＝Ｗ２／Ｌ２）と電界効果トランジスタＭ３のチャネル幅Ｗ３とチャネル長Ｌ３の比Ｓ３（＝Ｗ３／Ｌ３）をそれぞれ調整して、更に基準電圧Ｖｒｅｆの温度特性を改善させる。
図４は、Ｓ３／Ｓ２の比を変えたときの基準電圧Ｖｒｅｆの温度特性の実験データを示した図であり、図４では、２５℃をセンターにしたときの実験データを示している。
図４において、実線はＳ３／Ｓ２＝１.００のときを示しており、このときの基準電圧Ｖｒｅｆの温度特性は負を示し−５４５ｐｐｍ／℃である。また、図４の破線はＳ３／Ｓ２＝０.６７のときを示しており、このときの基準電圧Ｖｒｅｆの温度特性は負を示し−１９１ｐｐｍ／℃である。
図４は、Ｓ３／Ｓ２の比を変えたときの基準電圧Ｖｒｅｆの温度特性の実験データを示した図であり、図４では、２５℃をセンターにしたときの実験データを示している。
図４において、実線はＳ３／Ｓ２＝１.００のときを示しており、このときの基準電圧Ｖｒｅｆの温度特性は負を示し−５４５ｐｐｍ／℃である。また、図４の破線はＳ３／Ｓ２＝０.６７のときを示しており、このときの基準電圧Ｖｒｅｆの温度特性は負を示し−１９１ｐｐｍ／℃である。
図４の１点鎖線はＳ３／Ｓ２＝０.５０のときを示しており、このときの基準電圧Ｖｒｅｆの温度特性は正を示し６０ｐｐｍ／℃になる。図４の２点鎖線はＳ３／Ｓ２＝０.４５のときを示しており、このときの基準電圧Ｖｒｅｆの温度特性は正を示し１５４ｐｐｍ／℃になる。すなわち、Ｓ３／Ｓ２が０.５〜０.６７の間の値のときに基準電圧Ｖｒｅｆの温度特性の最小点があることが分かる。該最小点になるＳ３／Ｓ２の値を推定すると０.５４〜０.５８であり、そのときの基準電圧Ｖｒｅｆの温度特性は、約４０ｐｐｍ／℃になることが分かった。
ここで、図５は、電界効果トランジスタＭ２及びＭ３のチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌをそれぞれ５０／１０にしたときの、実験結果で得られた電界効果トランジスタＭ２及びＭ３の各温度でのＶｇｓ‐ｉｄ特性の例を示している。
図５から分かるように、Ｗ／Ｌ＝５０／１０にしたときの電界効果トランジスタＭ２及びＭ３の各Ｖｇｓ‐ｉｄ特性には、しきい値電圧Ｖｔｈと移動度の温度特性がキャンセルされて温度変化に対してほぼ同じドレイン電流が流れるＺＴＣ（Zero Temperature Coefficient）点が存在する。電界効果トランジスタＭ２のＺＴＣ点は、ドレイン電流が３５μＡのときであり、電界効果トランジスタＭ３のＺＴＣ点は、ドレイン電流が７０μＡのときである。
図５から分かるように、Ｗ／Ｌ＝５０／１０にしたときの電界効果トランジスタＭ２及びＭ３の各Ｖｇｓ‐ｉｄ特性には、しきい値電圧Ｖｔｈと移動度の温度特性がキャンセルされて温度変化に対してほぼ同じドレイン電流が流れるＺＴＣ（Zero Temperature Coefficient）点が存在する。電界効果トランジスタＭ２のＺＴＣ点は、ドレイン電流が３５μＡのときであり、電界効果トランジスタＭ３のＺＴＣ点は、ドレイン電流が７０μＡのときである。
電界効果トランジスタＭ２は定電流源をなしていることから、図１の場合、電界効果トランジスタＭ２のゲート‐ソース間電圧Ｖｇｓが０Ｖのときのドレイン電流をｉｄＭとすると、該電流ｉｄＭが電界効果トランジスタＭ３に流れ、各温度での基準電圧Ｖｒｅｆが決まる。電界効果トランジスタＭ２のゲート‐ソース間電圧Ｖｇｓが０Ｖのときのドレイン電流は、−５０℃で１８μＡ、２５℃では２１μＡ、１００℃では２４μＡであり、基準電圧Ｖｒｅｆは、−５０℃では１.０４Ｖ、２５℃では１.０１Ｖ、１００℃では０.９６Ｖになり、−５１７ｐｐｍ／℃の温度特性を持つことになる。
図６は、電界効果トランジスタＭ３のＷ／Ｌを変えたときのＶｇｓ‐ｉｄ特性の実験データと各ＺＴＣ点を示した図である。なお、図６において、電界効果トランジスタＭ２のＷ／Ｌは５０／１０である。
図６で示すように、電界効果トランジスタＭ３のＷ／Ｌが５０／１０であるときは、ＺＴＣ点での電界効果トランジスタＭ３のドレイン電流は７０μＡである。しかし、電界効果トランジスタＭ３のゲート長Ｌを大きくしていくと、ＺＴＣ点での電界効果トランジスタＭ３のドレイン電流は低下し、電界効果トランジスタＭ３のＷ／Ｌが５０／３０のときは、ＺＴＣ点での電界効果トランジスタＭ３のドレイン電流は１７μＡになり、電界効果トランジスタＭ３のＷ／Ｌが５０／５０のときは、ＺＴＣ点での電界効果トランジスタＭ３のドレイン電流は１３μＡになる。
図６で示すように、電界効果トランジスタＭ３のＷ／Ｌが５０／１０であるときは、ＺＴＣ点での電界効果トランジスタＭ３のドレイン電流は７０μＡである。しかし、電界効果トランジスタＭ３のゲート長Ｌを大きくしていくと、ＺＴＣ点での電界効果トランジスタＭ３のドレイン電流は低下し、電界効果トランジスタＭ３のＷ／Ｌが５０／３０のときは、ＺＴＣ点での電界効果トランジスタＭ３のドレイン電流は１７μＡになり、電界効果トランジスタＭ３のＷ／Ｌが５０／５０のときは、ＺＴＣ点での電界効果トランジスタＭ３のドレイン電流は１３μＡになる。
図７は、電界効果トランジスタＭ３のＷ／Ｌが５０／１０、５０／３０及び５０／５０のときの基準電圧Ｖｒｅｆの温度特性を示している。なお、図７では、電界効果トランジスタＭ２のＷ／Ｌは５０／１０である場合を例にして示している。
図７において、実線で示した電界効果トランジスタＭ３のＷ／Ｌが５０／１０のときは、基準電圧Ｖｒｅｆの温度特性は−５１７ｐｐｍ／℃であり、点線で示した電界効果トランジスタＭ３のＷ／Ｌが５０／３０のときの基準電圧Ｖｒｅｆの温度特性は５８５ｐｐｍ／℃であり、１点鎖線で示した電界効果トランジスタＭ３のＷ／Ｌが５０／５０のときの基準電圧Ｖｒｅｆの温度特性は１３０８ｐｐｍ／℃である。
図７において、実線で示した電界効果トランジスタＭ３のＷ／Ｌが５０／１０のときは、基準電圧Ｖｒｅｆの温度特性は−５１７ｐｐｍ／℃であり、点線で示した電界効果トランジスタＭ３のＷ／Ｌが５０／３０のときの基準電圧Ｖｒｅｆの温度特性は５８５ｐｐｍ／℃であり、１点鎖線で示した電界効果トランジスタＭ３のＷ／Ｌが５０／５０のときの基準電圧Ｖｒｅｆの温度特性は１３０８ｐｐｍ／℃である。
基準電圧Ｖｒｅｆが負の温度特性を持つ場合は、電界効果トランジスタＭ２及びＭ３は、電流ｉｄＭよりもＺＴＣ点でのドレイン電流が共に大きいことから、電流ｉｄＭにおけるゲート‐ソース間電圧Ｖｇｓの温度特性はいずれも負である。但し、ＺＴＣ点でのドレイン電流はｎ型電界効果トランジスタＭ２よりも電界効果トランジスタＭ３の方が大きいことから、電界効果トランジスタＭ３のＶｇｓ‐ｉｄ特性はより大きい負の温度特性を持つため、同じく負の温度特性を持つｎ型トランジスタＭ２のＶｇｓ‐ｉｄ特性の温度特性をキャンセルしすぎてしまい、結局基準電圧Ｖｒｅｆは負の温度特性を有することになる。
また、基準電圧Ｖｒｅｆが正の温度特性を持つ場合は、電界効果トランジスタＭ２は、電流ｉｄＭよりもＺＴＣ点でのドレイン電流が大きいことから、電流ｉｄＭにおけるゲート‐ソース間電圧Ｖｇｓの温度特性は負である。一方、電界効果トランジスタＭ３は、電流ｉｄＭよりもＺＴＣ点でのドレイン電流が小さいため、電流ｉｄＭにおけるゲート‐ソース間電圧Ｖｇｓの温度特性は正である。これらのことから、基準電圧Ｖｒｅｆは正の温度特性を持ち、したがって、基準電圧Ｖｒｅｆの温度特性を最小にするには、電界効果トランジスタＭ３は、電界効果トランジスタＭ２と同程度の負の温度特性を持つ必要がある。実験結果から、基準電圧Ｖｒｅｆの温度特性の最小点は、電界効果トランジスタＭ３のＷ／Ｌが５０／１８のときであり、約４０ｐｐｍ／℃であることが分かった。
ここで、ＮＭＯＳトランジスタＭ２及びＭ３の各トランジスタサイズを変えて基準電圧Ｖｒｅｆの温度特性の最小点を探す実験を行っている途中で、図８で示すような現象が発生した。
図８は、電界効果トランジスタＭ２のＷ／Ｌが５０／５であり、電界効果トランジスタＭ３のＷ／Ｌが５０／１０であるときの基準電圧Ｖｒｅｆの温度特性を示した図である。
図８から分かるように、基準電圧Ｖｒｅｆは、図７で示したような正の温度特性又は負の温度特性のみを持つのではなく、低温側では正の温度特性を持ち、高温側では負の温度特性を持っており、特に高温側で温度特性が大きくなっている。
図８は、電界効果トランジスタＭ２のＷ／Ｌが５０／５であり、電界効果トランジスタＭ３のＷ／Ｌが５０／１０であるときの基準電圧Ｖｒｅｆの温度特性を示した図である。
図８から分かるように、基準電圧Ｖｒｅｆは、図７で示したような正の温度特性又は負の温度特性のみを持つのではなく、低温側では正の温度特性を持ち、高温側では負の温度特性を持っており、特に高温側で温度特性が大きくなっている。
図９は、電界効果トランジスタＭ２における、ゲート‐ソース間電圧Ｖｇｓが０Ｖ近辺のときのＶｇｓ‐ｉｄ特性を示した図である。
本来、電界効果トランジスタＭ２のトランジスタサイズでは、動作点の電流ｉｄＭよりもＺＴＣ点でのドレイン電流の方が大きい。このため、ドレイン電流ｉｄが同じであるならばゲート‐ソース間電圧Ｖｇｓは負の温度特性を示すはずであり、言い換えればゲート‐ソース間電圧Ｖｇｓが同じであるならば、ドレイン電流ｉｄは正の温度特性を示すはずである。
しかし、図１０に示すように、電界効果トランジスタＭ２において、ゲート‐ソース間電圧Ｖｇｓが０Ｖ時のドレイン電流ｉｄの温度特性は、上に凸の形状をなしており、一律に正の温度特性にはならない。このため、各温度での電界効果トランジスタＭ３の動作点は、図１１のａ〜ｇ点で示したようになり、最終的に基準電圧Ｖｒｅｆは図８のような温度特性を有してしまうことが分かった。
本来、電界効果トランジスタＭ２のトランジスタサイズでは、動作点の電流ｉｄＭよりもＺＴＣ点でのドレイン電流の方が大きい。このため、ドレイン電流ｉｄが同じであるならばゲート‐ソース間電圧Ｖｇｓは負の温度特性を示すはずであり、言い換えればゲート‐ソース間電圧Ｖｇｓが同じであるならば、ドレイン電流ｉｄは正の温度特性を示すはずである。
しかし、図１０に示すように、電界効果トランジスタＭ２において、ゲート‐ソース間電圧Ｖｇｓが０Ｖ時のドレイン電流ｉｄの温度特性は、上に凸の形状をなしており、一律に正の温度特性にはならない。このため、各温度での電界効果トランジスタＭ３の動作点は、図１１のａ〜ｇ点で示したようになり、最終的に基準電圧Ｖｒｅｆは図８のような温度特性を有してしまうことが分かった。
図５や図６で示すように１点で交わったＺＴＣ点であれば、ゲート‐ソース間電圧Ｖｇｓの温度特性が負である領域１とゲート‐ソース間電圧Ｖｇｓの温度特性が正である領域２の２つの領域に分けることができる。しかし、ＺＴＣ点は厳密には１点で交わっておらず、ゲート‐ソース間電圧Ｖｇｓの温度特性が正の場合と負の場合が混在する、いわばＺＴＣ領域と言うべき領域３が存在する。
電界効果トランジスタＭ２のＺＴＣ点付近を拡大すると図１２のようになる。図１２で示すように、ゲート‐ソース間電圧Ｖｇｓが０Ｖのときが前記ＺＴＣ領域である領域３に存在すると、ドレイン電流ｉｄの温度特性は図１０のようになり、結局基準電圧Ｖｒｅｆは図８のようになって高温側で温度特性を悪化させてしまう。したがって、このような現象を発生させないためには、図１の基準電圧回路１の動作点をＺＴＣ領域である領域３以外の領域にする必要がある。
電界効果トランジスタＭ２のＺＴＣ点付近を拡大すると図１２のようになる。図１２で示すように、ゲート‐ソース間電圧Ｖｇｓが０Ｖのときが前記ＺＴＣ領域である領域３に存在すると、ドレイン電流ｉｄの温度特性は図１０のようになり、結局基準電圧Ｖｒｅｆは図８のようになって高温側で温度特性を悪化させてしまう。したがって、このような現象を発生させないためには、図１の基準電圧回路１の動作点をＺＴＣ領域である領域３以外の領域にする必要がある。
以上のように、回路の動作点をＺＴＣ領域である領域３以外に設定した上で、電界効果トランジスタＭ２及びＭ３のサイズ調整をすることにより、基準電圧Ｖｒｅｆの温度特性を約４０ｐｐｍ／℃にすることができ、従来よりも小さくすることができる。但し、この場合、前記（１）式の導電係数が残るため、基準電圧Ｖｒｅｆのばらつきは±５〜６％程度に大きくなるが、従来よりも基準電圧Ｖｒｅｆのばらつきを小さくすることができる。
次に、図１３は、電界効果トランジスタＭ１のソース電圧Ｖｓとソース電流ｉｓとの関係を示したＶｓ‐ｉｓ特性の例を示した図である。
図１３では、電源電圧ＶＣＣの電圧をＶＡ、ＶＢ、ＶＣと変化させ、電界効果トランジスタＭ１において、ソース電圧Ｖｓを上昇させたときに流れるソース電流ｉｓを示している。例えば、電源電圧ＶＣＣがＶＡのときは、ソース電圧ＶｓがＶＡに近づくとソース電流ｉｓが急激に減少し、Ｖｓ＝ＶＡでソース電流ｉｓは０になる。図２で示したように、定電流源をなす電界効果トランジスタＭ２にはｉｄ２のドレイン電流が流れ、同じ電流パス上にある電界効果トランジスタＭ１にも同じｉｄ２の電流が流れる。
図１３では、電源電圧ＶＣＣの電圧をＶＡ、ＶＢ、ＶＣと変化させ、電界効果トランジスタＭ１において、ソース電圧Ｖｓを上昇させたときに流れるソース電流ｉｓを示している。例えば、電源電圧ＶＣＣがＶＡのときは、ソース電圧ＶｓがＶＡに近づくとソース電流ｉｓが急激に減少し、Ｖｓ＝ＶＡでソース電流ｉｓは０になる。図２で示したように、定電流源をなす電界効果トランジスタＭ２にはｉｄ２のドレイン電流が流れ、同じ電流パス上にある電界効果トランジスタＭ１にも同じｉｄ２の電流が流れる。
したがって、電界効果トランジスタＭ１のソース電圧Ｖｓは、電源電圧ＶＣＣに関係なくＶＣＣ２に固定される。但し、ｉｄ２が小さすぎて、ｉｄ２ａになったときの電界効果トランジスタＭ１のソース電圧Ｖｓの値はＶＣＣ２ａになることから、ＶＣＣ＝ＶＢ又はＶＣＣ＝ＶＣのときは、ＶＣＣ２ａ＜ＶＢ、ＶＣＣ２ａ＜ＶＣであり、電界効果トランジスタＭ１のソース電圧ＶｓはＶＣＣ２ａに固定される。しかし、ＶＣＣ＝ＶＡのときは、ＶＣＣ２ａ＞ＶＡであることから、電界効果トランジスタＭ１のソース電圧ＶｓはＶＡにしかならない。したがって、回路の最低動作電圧によって、必要な電流ｉｄ２、又はＶＣＣ２を設定しなければならないが、これは電界効果トランジスタＭ１のゲート幅Ｗ／ゲート長Ｌを調整することで、簡単に得ることができる。
以上のように、電界効果トランジスタＭ１を設けることにより、電界効果トランジスタＭ２及びＭ３の各ソース‐ドレイン間電圧ＶｄｓＭ２及びＶｄｓＭ３は、
ＶｄｓＭ２＝ＶＣＣ２−Ｖｒｅｆ
ＶｄｓＭ３＝Ｖｒｅｆ
となるため、電源電圧ＶＣＣが変動しても、電界効果トランジスタＭ２及びＭ３の各ソース‐ドレイン間電圧はそれぞれ影響を受けなくなり、基準電圧Ｖｒｅｆの変動が起こらない。
図１４は、電界効果トランジスタＭ１がある場合とない場合における、基準電圧Ｖｒｅｆの電源電圧依存性を示した実験データである。
図１４から分かるように、電界効果トランジスタＭ１がある場合の基準電圧Ｖｒｅｆの電圧変動は、電界効果トランジスタＭ１がない場合の１／１０以下である０.４ｍＶである。このように、電界効果トランジスタＭ１を設けることにより、電源電圧ＶＣＣの変動に対する基準電圧Ｖｒｅｆの変動を減少させることができる。
ＶｄｓＭ２＝ＶＣＣ２−Ｖｒｅｆ
ＶｄｓＭ３＝Ｖｒｅｆ
となるため、電源電圧ＶＣＣが変動しても、電界効果トランジスタＭ２及びＭ３の各ソース‐ドレイン間電圧はそれぞれ影響を受けなくなり、基準電圧Ｖｒｅｆの変動が起こらない。
図１４は、電界効果トランジスタＭ１がある場合とない場合における、基準電圧Ｖｒｅｆの電源電圧依存性を示した実験データである。
図１４から分かるように、電界効果トランジスタＭ１がある場合の基準電圧Ｖｒｅｆの電圧変動は、電界効果トランジスタＭ１がない場合の１／１０以下である０.４ｍＶである。このように、電界効果トランジスタＭ１を設けることにより、電源電圧ＶＣＣの変動に対する基準電圧Ｖｒｅｆの変動を減少させることができる。
ここで、図１５は、前記基準電圧発生回路１を使用した定電圧回路の例を示した図であり、図１５では、シリーズレギュレータに使用した場合を例にして示している。
図１５において、シリーズレギュレータ１０は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路１と、誤差増幅回路Ａ１１と、ＰＭＯＳトランジスタからなる出力トランジスタＭ１１と、出力電圧検出用の抵抗Ｒ１１，Ｒ１２とで構成されている。
入力端子ＩＮと出力端子ＯＵＴとの間に出力トランジスタＭ１１が接続され、出力端子ＯＵＴと接地電圧ＧＮＤとの間に抵抗Ｒ１１及びＲ１２が直列に接続されている。抵抗Ｒ１１及びＲ１２は、出力電圧Ｖｏｕｔを分圧して分圧電圧Ｖｆｂを生成し、誤差増幅回路Ａ１１の非反転入力端に出力する。誤差増幅回路Ａ１１の反転入力端には基準電圧Ｖｒｅｆが入力され、誤差増幅回路Ａ１１は、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆになるように出力トランジスタＭ１１の動作制御を行う。また、出力端子ＯＵＴと接地電圧ＧＮＤとの間には、負荷１１が接続されている。
図１５において、シリーズレギュレータ１０は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路１と、誤差増幅回路Ａ１１と、ＰＭＯＳトランジスタからなる出力トランジスタＭ１１と、出力電圧検出用の抵抗Ｒ１１，Ｒ１２とで構成されている。
入力端子ＩＮと出力端子ＯＵＴとの間に出力トランジスタＭ１１が接続され、出力端子ＯＵＴと接地電圧ＧＮＤとの間に抵抗Ｒ１１及びＲ１２が直列に接続されている。抵抗Ｒ１１及びＲ１２は、出力電圧Ｖｏｕｔを分圧して分圧電圧Ｖｆｂを生成し、誤差増幅回路Ａ１１の非反転入力端に出力する。誤差増幅回路Ａ１１の反転入力端には基準電圧Ｖｒｅｆが入力され、誤差増幅回路Ａ１１は、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆになるように出力トランジスタＭ１１の動作制御を行う。また、出力端子ＯＵＴと接地電圧ＧＮＤとの間には、負荷１１が接続されている。
また、図１６は、前記基準電圧発生回路１を使用した定電圧回路の他の例を示した図であり、図１６では、スイッチングレギュレータに使用した場合を例にして示している。
図１６において、スイッチングレギュレータ２０は、入力電圧Ｖｉｎの出力制御を行うためのスイッチング動作を行うＰＭＯＳトランジスタからなる第１のスイッチング素子Ｍ２１と、ＮＭＯＳトランジスタからなる同期整流用のスイッチング素子Ｍ２２と、平滑回路を構成するインダクタＬ１及びコンデンサＣ１と、出力電圧Ｖｏを分圧して分圧電圧ＶＦＢを生成し出力する出力電圧検出用の抵抗Ｒ２１，Ｒ２２とを備えている。
図１６において、スイッチングレギュレータ２０は、入力電圧Ｖｉｎの出力制御を行うためのスイッチング動作を行うＰＭＯＳトランジスタからなる第１のスイッチング素子Ｍ２１と、ＮＭＯＳトランジスタからなる同期整流用のスイッチング素子Ｍ２２と、平滑回路を構成するインダクタＬ１及びコンデンサＣ１と、出力電圧Ｖｏを分圧して分圧電圧ＶＦＢを生成し出力する出力電圧検出用の抵抗Ｒ２１，Ｒ２２とを備えている。
また、スイッチングレギュレータ２０は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路１と、前記分圧電圧ＶＦＢと該基準電圧Ｖｒｅｆとの電圧比較を行い、該比較結果に応じた電圧の出力信号Ｅｒｒを出力する誤差増幅回路２１と、該誤差増幅回路２１の出力信号Ｅｒｒに応じて第１のスイッチング素子Ｍ２１及び同期整流用のスイッチング素子Ｍ２２に対してＰＷＭ制御を行って第１のスイッチング素子Ｍ２１及び同期整流用のスイッチング素子Ｍ２２のスイッチング制御を行うＰＷＭ制御回路２２と、所定の周波数の三角波信号ＴＷを生成してＰＷＭ制御回路２２に出力する発振回路ＯＳＣとを備えている。
一方、ＰＷＭ制御回路２２は、誤差増幅回路２１の出力信号Ｅｒｒと発振回路ＯＳＣからの三角波信号ＴＷからＰＷＭ制御を行うためのパルス信号Ｓｐｗを生成して出力するＰＷＭ回路２５と、該ＰＷＭ回路２５からのパルス信号Ｓｐｗに応じて、第１のスイッチング素子Ｍ２１のスイッチング制御を行うための制御信号ＰＤと同期整流用のスイッチング素子Ｍ２２のスイッチング制御を行うための制御信号ＮＤをそれぞれ生成して駆動するドライブ回路２６とを備えている。
一方、ＰＷＭ制御回路２２は、誤差増幅回路２１の出力信号Ｅｒｒと発振回路ＯＳＣからの三角波信号ＴＷからＰＷＭ制御を行うためのパルス信号Ｓｐｗを生成して出力するＰＷＭ回路２５と、該ＰＷＭ回路２５からのパルス信号Ｓｐｗに応じて、第１のスイッチング素子Ｍ２１のスイッチング制御を行うための制御信号ＰＤと同期整流用のスイッチング素子Ｍ２２のスイッチング制御を行うための制御信号ＮＤをそれぞれ生成して駆動するドライブ回路２６とを備えている。
出力端子ＯＵＴと接地電圧との間には負荷３０が接続されている。入力端子ＩＮと出力端子ＯＵＴとの間には、第１のスイッチング素子Ｍ２１とインダクタＬ１が直列に接続されている。また、第１のスイッチング素子Ｍ２１とインダクタＬ１との接続部と接地電圧との間に同期整流用のスイッチング素子Ｍ２２が接続され、出力端子ＯＵＴと接地電圧との間にはコンデンサＣ１が接続されている。出力端子ＯＵＴと接地電圧との間に抵抗Ｒ２１と抵抗Ｒ２２の直列回路が接続されている。
抵抗Ｒ２１と抵抗Ｒ２２との接続部は、誤差増幅回路２１の反転入力端に接続され、誤差増幅回路２１の非反転入力端には基準電圧Ｖｒｅｆが入力されている。誤差増幅回路２１の出力信号Ｅｒｒは、ＰＷＭ回路２５をなすコンパレータの反転入力端に出力され、発振回路ＯＳＣからの三角波信号ＴＷは、ＰＷＭ回路１１をなすコンパレータの非反転入力端に出力される。ＰＷＭ回路２５からのパルス信号Ｓｐｗはドライブ回路２６に出力される。ドライブ回路２６は、第１のスイッチング素子Ｍ２１のスイッチング制御を行うための制御信号ＰＤを第１のスイッチング素子Ｍ２１のゲートに出力し、同期整流用のスイッチング素子Ｍ２２のスイッチング制御を行うための制御信号ＮＤを同期整流用のスイッチング素子Ｍ２２のゲートに出力する。
このような構成において、スイッチングレギュレータ２０は、同期整流方式のスイッチングレギュレータとして作動し、第１のスイッチング素子Ｍ２１はスイッチング動作を行う。第１のスイッチング素子Ｍ２１がオンしたときに、インダクタＬ１に電流が供給され、このとき、同期整流用のスイッチング素子Ｍ２２はオフしている。第１のスイッチング素子Ｍ２１がオフすると、同期整流用のスイッチング素子Ｍ２２がオンし、インダクタＬ１に蓄えられていたエネルギーが同期整流用のスイッチング素子Ｍ２２を通して放出される。このとき発生した電流は、コンデンサＣ１で平滑されて出力端子ＯＵＴから負荷３０に出力される。
また、出力端子ＯＵＴから出力される出力電圧Ｖｏは、出力電圧検出用の抵抗Ｒ２１とＲ２２で分圧され、該分圧電圧ＶＦＢが誤差増幅回路２１の反転入力端に入力される。誤差増幅回路２１の非反転入力端には基準電圧Ｖｒｅｆが入力されていることから、分圧電圧ＶＦＢと基準電圧Ｖｒｅｆとの電圧差が誤差増幅回路２１で増幅されてＰＷＭ回路２５の反転入力端に出力される。ＰＷＭ回路２５の非反転入力端には、発振回路ＯＳＣからの三角波信号ＴＷが入力され、ＰＷＭ回路２５は、ＰＷＭ制御されたパルス信号Ｓｐｗをドライブ回路２６に出力する。
スイッチングレギュレータ２０の出力電圧Ｖｏが大きくなると、誤差増幅回路２１の出力信号Ｅｒｒの電圧が低下し、ＰＷＭ回路２５のパルス信号Ｓｐｗのデューティサイクルは小さくなる。その結果、第１のスイッチング素子Ｍ２１がオンする時間が短くなり、スイッチングレギュレータ２０の出力電圧Ｖｏが低下するように制御される。スイッチングレギュレータ２０の出力電圧Ｖｏが小さくなると、前記と逆の動作を行い、結果としてスイッチングレギュレータ２０の出力電圧Ｖｏが一定になるように制御される。
前記のように、本第１の実施の形態における基準電圧発生回路は、従来回路に対して、初期精度は±３０％から±６％に、温度特性は３００ｐｐｍ／℃から４０ｐｐｍ／℃にそれぞれ改善され、更に電源電圧変動に対する基準電圧Ｖｒｅｆの変動を１／１０以下に低減させることができる。
第２の実施の形態．
前記第１の実施の形態では、電界効果トランジスタＭ２のサブストレートゲートは、電界効果トランジスタＭ２のソースに接続されていたが、電界効果トランジスタＭ２のサブストレートゲートを接地電圧ＧＮＤに接続するようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図１７は、本発明の第２の実施の形態における基準電圧発生回路の例を示した回路図である。なお、図１７では、図１と同じものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図１７における図１との相違点は、電界効果トランジスタＭ２のサブストレートゲートを接地電圧ＧＮＤに接続したことにある。
前記第１の実施の形態では、電界効果トランジスタＭ２のサブストレートゲートは、電界効果トランジスタＭ２のソースに接続されていたが、電界効果トランジスタＭ２のサブストレートゲートを接地電圧ＧＮＤに接続するようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図１７は、本発明の第２の実施の形態における基準電圧発生回路の例を示した回路図である。なお、図１７では、図１と同じものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図１７における図１との相違点は、電界効果トランジスタＭ２のサブストレートゲートを接地電圧ＧＮＤに接続したことにある。
このような構成において、前記図１と同様、プロセスの変動によって、基板やチャネルドープの不純物濃度がばらついても、電界効果トランジスタＭ２とＭ３の該各濃度は同様にばらつく。このため、図３に示すように、電界効果トランジスタＭ２とＭ３の各Ｖｇｓ‐ｉｄ特性は、図２の関係を保ったまま、左右に移動するだけであり、基準電圧Ｖｒｅｆの絶対値にはほとんど影響を与えず安定した基準電圧Ｖｒｅｆを発生させることができる。
また、電界効果トランジスタＭ２に基板バイアス効果が発生するため、前記第１の実施の形態と比較して、チャネル領域のポテンシャル差が若干温度特性を持つようになるが、従来よりも温度特性は小さい。
また、電界効果トランジスタＭ２に基板バイアス効果が発生するため、前記第１の実施の形態と比較して、チャネル領域のポテンシャル差が若干温度特性を持つようになるが、従来よりも温度特性は小さい。
そこで、前記第１の実施の形態と同様に、電界効果トランジスタＭ２及びＭ３のドレイン電流がｉｄＭのときの温度特性を正又は負になるように、電界効果トランジスタＭ２及びＭ３のサイズ調整をすることにより、基準電圧Ｖｒｅｆの温度特性を約４０ｐｐｍ／℃にすることができ、従来よりも基準電圧Ｖｒｅｆの温度特性を小さくすることができる。
具体的には、図１８は、Ｓ３／Ｓ２の比に対する基準電圧Ｖｒｅｆの温度特性の実験データを示した図である。図１８から、Ｓ３／Ｓ２の比が０.３５〜０.４５の間に温度特性の最小点があることが分かる。該最小点になる最適の比Ｓ３／Ｓ２を推定すると、０.３７〜０.４１であり、このときの温度特性は、約４０ｐｐｍ／℃になることが分かった。このように、Ｓ３／Ｓ２の値を変えることにより基準電圧Ｖｒｅｆの温度特性を小さくすることができる。
具体的には、図１８は、Ｓ３／Ｓ２の比に対する基準電圧Ｖｒｅｆの温度特性の実験データを示した図である。図１８から、Ｓ３／Ｓ２の比が０.３５〜０.４５の間に温度特性の最小点があることが分かる。該最小点になる最適の比Ｓ３／Ｓ２を推定すると、０.３７〜０.４１であり、このときの温度特性は、約４０ｐｐｍ／℃になることが分かった。このように、Ｓ３／Ｓ２の値を変えることにより基準電圧Ｖｒｅｆの温度特性を小さくすることができる。
また、前記第１の実施の形態と同様、電界効果トランジスタＭ２とＭ３のソース‐ドレイン間電圧ＶｄｓＭ２及びＶｄｓＭ３は、
ＶｄｓＭ２＝Ｖｃｃ２−Ｖｒｅｆ
ＶｄｓＭ３＝Ｖｒｅｆ
となるため、電源電圧ＶＣＣが変動しても、電界効果トランジスタＭ２及びＭ３のソース‐ドレイン間電圧はそれぞれ影響を受けなくなり、基準電圧Ｖｒｅｆの変動が起こらない。
ＶｄｓＭ２＝Ｖｃｃ２−Ｖｒｅｆ
ＶｄｓＭ３＝Ｖｒｅｆ
となるため、電源電圧ＶＣＣが変動しても、電界効果トランジスタＭ２及びＭ３のソース‐ドレイン間電圧はそれぞれ影響を受けなくなり、基準電圧Ｖｒｅｆの変動が起こらない。
このように、本第２の実施の形態の基準電圧発生回路は、前記第１の実施の形態と同様の効果を得ることができると共に、例えば、ｐ型基板中に電界効果トランジスタＭ１〜Ｍ３を構成する場合等、電界効果トランジスタＭ２の基板電圧が接地電圧ＧＮＤに固定されてしまう場合に使用できる。更に、電界効果トランジスタＭ１〜Ｍ３の基板電圧がすべて接地電圧ＧＮＤであることから、電界効果トランジスタ間にスペースを設ける必要がなく、チップ面積を縮小させることができる。
なお、ノイズ特性等、ケースバイケースで前記第１の実施の形態又は第２の実施の形態を選択すればよい。また、前記第１の実施の形態と同様に、前記第２の実施の形態の基準電圧発生回路を図１５及び図１６で示したような定電圧回路に使用することができる。
１ 基準電圧発生回路
Ｍ１〜Ｍ３ 電界効果トランジスタ
１０ シリーズレギュレータ
Ａ１，２１ 誤差増幅回路
Ｍ１０ 出力トランジスタ
Ｒ１，Ｒ２，Ｒ２１，Ｒ２２ 抵抗
２０ スイッチングレギュレータ
Ｍ２１ 第１のスイッチング素子
Ｍ２２ 同期整流用のスイッチング素子
Ｌ１ インダクタ
Ｃ１ コンデンサ
２２ ＰＷＭ制御回路
２５ ＰＷＭ回路
２６ ドライブ回路
ＯＳＣ 発振回路
Ｍ１〜Ｍ３ 電界効果トランジスタ
１０ シリーズレギュレータ
Ａ１，２１ 誤差増幅回路
Ｍ１０ 出力トランジスタ
Ｒ１，Ｒ２，Ｒ２１，Ｒ２２ 抵抗
２０ スイッチングレギュレータ
Ｍ２１ 第１のスイッチング素子
Ｍ２２ 同期整流用のスイッチング素子
Ｌ１ インダクタ
Ｃ１ コンデンサ
２２ ＰＷＭ制御回路
２５ ＰＷＭ回路
２６ ドライブ回路
ＯＳＣ 発振回路
Claims (16)
- 所定の基準電圧を生成して出力端から出力する基準電圧発生回路において、
一端が所定の電源電圧に接続された、デプレッション型のｎチャネル型電界効果トランジスタである第１の電界効果トランジスタと、
一端が該第１の電界効果トランジスタの他端に接続された、高濃度ｎ型ゲートを有する第２の電界効果トランジスタと、
一端が該第２の電界効果トランジスタの他端に接続され、他端が接地電圧に接続された、高濃度ｐ型ゲートを有する第３の電界効果トランジスタと、
を備え、
前記第１の電界効果トランジスタのゲートは、該第１の電界効果トランジスタと前記第２の電界効果トランジスタとの接続部に接続されると共に、前記第１及び第３の各電界効果トランジスタのサブストレートゲートは、それぞれ接地電圧に接続され、前記第２の電界効果トランジスタのゲート及びサブストレートゲート、並びに前記第３の電界効果トランジスタのゲートは、前記出力端をなす第２及び第３の各電界効果トランジスタの接続部にそれぞれ接続され、前記第２及び第３の各電界効果トランジスタは、ゲート‐ソース間電圧とドレイン電流との関係を示した特性が正又は負の同一極性の温度特性を有するチャネル幅とチャネル長との比になるようにそれぞれ形成されることを特徴とする基準電圧発生回路。 - 前記第３の電界効果トランジスタは、チャネル幅とチャネル長との比Ｓ３が、第２の電界効果トランジスタのチャネル幅とチャネル長との比Ｓ２未満であることを特徴とする請求項１記載の基準電圧発生回路。
- 前記第２及び第３の各電界効果トランジスタは、チャネル幅とチャネル長との比Ｓ３とＳ２との比Ｓ３／Ｓ２が０.５〜０.６７になるようにそれぞれ形成されることを特徴とする請求項２記載の基準電圧発生回路。
- 前記第２及び第３の各電界効果トランジスタは、チャネル幅とチャネル長との比Ｓ３とＳ２との比Ｓ３／Ｓ２が０.５４〜０.５８になるようにそれぞれ形成されることを特徴とする請求項３記載の基準電圧発生回路。
- 所定の基準電圧を生成して出力端から出力する基準電圧発生回路において、
一端が所定の電源電圧に接続された、デプレッション型のｎチャネル型電界効果トランジスタである第１の電界効果トランジスタと、
一端が該第１の電界効果トランジスタの他端に接続された、高濃度ｎ型ゲートを有する第２の電界効果トランジスタと、
一端が該第２の電界効果トランジスタの他端に接続され、他端が接地電圧に接続された、高濃度ｐ型ゲートを有する第３の電界効果トランジスタと、
を備え、
前記第１の電界効果トランジスタのゲートは、該第１の電界効果トランジスタと前記第２の電界効果トランジスタとの接続部に接続されると共に、前記第１から第３の各電界効果トランジスタのサブストレートゲートは、それぞれ接地電圧に接続され、前記第２及び第３の各電界効果トランジスタのゲートは、前記出力端をなす前記第２及び第３の各電界効果トランジスタの接続部にそれぞれ接続され、前記第２及び第３の各電界効果トランジスタは、ゲート‐ソース間電圧とドレイン電流との関係を示した特性が正又は負の同一極性の温度特性を有するチャネル幅とチャネル長との比になるようにそれぞれ形成されることを特徴とする基準電圧発生回路。 - 前記第３の電界効果トランジスタは、チャネル幅とチャネル長との比Ｓ３が、第２の電界効果トランジスタのチャネル幅とチャネル長との比Ｓ２未満であることを特徴とする請求項５記載の基準電圧発生回路。
- 前記第２及び第３の各電界効果トランジスタは、チャネル幅とチャネル長との比Ｓ３とＳ２との比Ｓ３／Ｓ２が０.３５〜０.４５になるようにそれぞれ形成されることを特徴とする請求項６記載の基準電圧発生回路。
- 前記第２及び第３の各電界効果トランジスタは、チャネル幅とチャネル長との比Ｓ３とＳ２との比Ｓ３／Ｓ２が０.３７〜０.４１になるようにそれぞれ形成されることを特徴とする請求項７記載の基準電圧発生回路。
- 基準電圧発生回路で生成された所定の基準電圧を基準にして、入力電圧から所定の定電圧を生成して出力する定電圧回路において、
前記基準電圧発生回路は、
一端が所定の電源電圧に接続された、デプレッション型のｎチャネル型電界効果トランジスタである第１の電界効果トランジスタと、
一端が該第１の電界効果トランジスタの他端に接続された、高濃度ｎ型ゲートを有する第２の電界効果トランジスタと、
一端が該第２の電界効果トランジスタの他端に接続され、他端が接地電圧に接続された、高濃度ｐ型ゲートを有する第３の電界効果トランジスタと、
を備え、
前記第１の電界効果トランジスタのゲートは、該第１の電界効果トランジスタと前記第２の電界効果トランジスタとの接続部に接続されると共に、前記第１及び第３の各電界効果トランジスタのサブストレートゲートは、それぞれ接地電圧に接続され、前記第２の電界効果トランジスタのゲート及びサブストレートゲート、並びに前記第３の電界効果トランジスタのゲートは、前記基準電圧を出力する出力端をなす前記第２及び第３の各電界効果トランジスタの接続部にそれぞれ接続され、前記第２及び第３の各電界効果トランジスタは、ゲート‐ソース間電圧とドレイン電流との関係を示した特性が正又は負の同一極性の温度特性を有するチャネル幅とチャネル長との比になるようにそれぞれ形成されることを特徴とする定電圧回路。 - 前記第３の電界効果トランジスタは、チャネル幅とチャネル長との比Ｓ３が、第２の電界効果トランジスタのチャネル幅とチャネル長との比Ｓ２未満であることを特徴とする請求項９記載の定電圧回路。
- 前記第２及び第３の各電界効果トランジスタは、チャネル幅とチャネル長との比Ｓ３とＳ２との比Ｓ３／Ｓ２が０.５〜０.６７になるようにそれぞれ形成されることを特徴とする請求項１０記載の定電圧回路。
- 前記第２及び第３の各電界効果トランジスタは、チャネル幅とチャネル長との比Ｓ３とＳ２との比Ｓ３／Ｓ２が０.５４〜０.５８になるようにそれぞれ形成されることを特徴とする請求項１１記載の定電圧回路。
- 基準電圧発生回路で生成された所定の基準電圧を基準にして、入力電圧から所定の定電圧を生成して出力する定電圧回路において、
前記基準電圧発生回路は、
一端が所定の電源電圧に接続された、デプレッション型のｎチャネル型電界効果トランジスタである第１の電界効果トランジスタと、
一端が該第１の電界効果トランジスタの他端に接続された、高濃度ｎ型ゲートを有する第２の電界効果トランジスタと、
一端が該第２の電界効果トランジスタの他端に接続され、他端が接地電圧に接続された、高濃度ｐ型ゲートを有する第３の電界効果トランジスタと、
を備え、
前記第１の電界効果トランジスタのゲートは、該第１の電界効果トランジスタと前記第２の電界効果トランジスタとの接続部に接続されると共に、前記第１から第３の各電界効果トランジスタのサブストレートゲートは、それぞれ接地電圧に接続され、前記第２及び第３の各電界効果トランジスタのゲートは、前記基準電圧を出力する出力端をなす前記第２及び第３の各電界効果トランジスタの接続部にそれぞれ接続され、前記第２及び第３の各電界効果トランジスタは、ゲート‐ソース間電圧とドレイン電流との関係を示した特性が正又は負の同一極性の温度特性を有するチャネル幅とチャネル長との比になるようにそれぞれ形成されることを特徴とする定電圧回路。 - 前記第３の電界効果トランジスタは、チャネル幅とチャネル長との比Ｓ３が、第２の電界効果トランジスタのチャネル幅とチャネル長との比Ｓ２未満であることを特徴とする請求項１３記載の定電圧回路。
- 前記第２及び第３の各電界効果トランジスタは、チャネル幅とチャネル長との比Ｓ３とＳ２との比Ｓ３／Ｓ２が０.３５〜０.４５になるようにそれぞれ形成されることを特徴とする請求項１４記載の定電圧回路。
- 前記第２及び第３の各電界効果トランジスタは、チャネル幅とチャネル長との比Ｓ３とＳ２との比Ｓ３／Ｓ２が０.３７〜０.４１になるようにそれぞれ形成されることを特徴とする請求項１５記載の定電圧回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005252011A JP4713280B2 (ja) | 2005-08-31 | 2005-08-31 | 基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路 |
| US11/506,029 US7426146B2 (en) | 2005-08-31 | 2006-08-16 | Reference voltage generating circuit and constant voltage circuit |
| US12/187,899 US7843253B2 (en) | 2005-08-31 | 2008-08-07 | Reference voltage generating circuit and constant voltage circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005252011A JP4713280B2 (ja) | 2005-08-31 | 2005-08-31 | 基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007066046A true JP2007066046A (ja) | 2007-03-15 |
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|---|---|
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|---|---|
| JP4713280B2 (ja) | 2011-06-29 |
| US7843253B2 (en) | 2010-11-30 |
| US20080303588A1 (en) | 2008-12-11 |
| US20070047332A1 (en) | 2007-03-01 |
| US7426146B2 (en) | 2008-09-16 |
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| RD03 | Notification of appointment of power of attorney |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
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|
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| S111 | Request for change of ownership or part of ownership |
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|
| R350 | Written notification of registration of transfer |
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|
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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