JP2003031678A - Mos基準電圧回路およびその製造方法 - Google Patents
Mos基準電圧回路およびその製造方法Info
- Publication number
- JP2003031678A JP2003031678A JP2001214742A JP2001214742A JP2003031678A JP 2003031678 A JP2003031678 A JP 2003031678A JP 2001214742 A JP2001214742 A JP 2001214742A JP 2001214742 A JP2001214742 A JP 2001214742A JP 2003031678 A JP2003031678 A JP 2003031678A
- Authority
- JP
- Japan
- Prior art keywords
- reference voltage
- voltage circuit
- temperature
- mos
- type mosfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
動)が小さいMOS基準電圧回路とその製造方法を提供
すること。 【解決手段】デプレション型nチャネルMOSFET2
1のチャネルであるn層6を形成するときのイオン注入
時の不純物ドーズ量(Dep Dose量Xd〔×10
12cm-2〕)を、次式で決めることにより、T1≦T≦
T2の温度範囲において、MOS基準電圧回路の出力電
圧の変動を所定の小さな値(例えば、T1=−10℃、
T2=70℃の場合は、10mV)以下に抑制すること
ができる。 【数1】0.9×〔〔Tm+(1.75Ld+23
0)〕/(0.3Ld+149)〕≦Xd≦1.1×
〔〔Tm+(1.75Ld+230)〕/(0.3Ld
+149)〕 但し、Ldはチャネル長(μm)、Tmは中間温度
(℃)で(T1+T2)/2である。
Description
型MOSFETとエンハンスメント型MOSFETで構
成されるMOS基準電圧回路およびその製造方法に関す
る。
準として使われ、温度や電源電圧の変動にも影響され
ず、常に、一定の電圧を発生することが要求される回路
である。図5は、MOS基準電圧回路の路構成を示す。
この回路はデプレション型MOSFET51とエンハン
スメント型MOSFET52で構成され、それぞれが所
定のチャネル長Ld、Le、チャネル幅Wd、Weを有
している。Vccは電源高電位端子、Vref はMOS基準
電圧回路の出力電圧端子、GNDはグランド端子であ
る。
(3)式で表される。
ートしきい値電圧(V)、Vthe はエンハンスメント型
MOSFET52のゲートしきい値電圧(V)、kd は
デプレッション型MOSFET51のコンダクタンス
(A/V)、ke はエンハンスメント型MOSFET5
2のコンダクタンス(A/V)である。
がないとすると、温度特性をもつパラメータはしきい値
電圧Vthd 、Vthe とコンダクタンスkd 、ke であ
る。ここで(2)式において、
の各しきい値電圧Vthe とVthd の温度特性は負で、ほ
ぼ線形に減少する特性を持っている。さらにMOSのコ
ンダクタンスの比の温度依存性はデプレッションMOS
のしきい値温度依存性に比べ一桁程度小さいことが予想
されるので、(4)式のもほぼ線形であると考えられ
る。
a1 T+b1 、VD =a2 T+b2と近似して(4)式
に代入すると
性は(5)式を温度Tで微分することによって求められ
る。
変動を無くすには第一項と第二項の温度特性が同じにな
るようにサイズ比K、すなわちエンハンスMOSとデプ
レッションMOSのサイズを決定してきた。
は、エンハンス型MOSFET、デプレッション型MO
SFETの各しきい値電圧の曲線性とコンダクタンスの
温度依存性を無視し、各しきい値電圧の温度依存性は一
次式で近似し、コンダクタンスの温度依存性はないもの
として、理想化したものであるのであり、実際は温度が
変化すると、設計値より基準電圧の温度ドリフト(電圧
変動)が大きくなるという問題点があった。このような
基準電圧の温度特性の悪化は、検出電圧の仕様が厳しい
リチウムイオン二次電池充電保護用IC(集積回路)等
で特に問題となっている。
て、基準電圧の温度ドリフト(温度による電圧変動)が
小さいMOS基準電圧回路とその製造方法を提供するこ
とにある。
めに、ディプレション型MOSFETとエンハンスメン
ト型MOSFETとが直列接続され、前記ディプレショ
ン型MOSFETが高電位端子に、前記エンハンスメン
ト型MOSFETが低電位側端子にそれぞれ接続され、
両MOSFETの接続点と両MOSFETのゲートとが
出力端子に接続されたMOS基準電圧回路において、デ
ィプレション型MOSFETのチャネル領域の表面濃度
を、1×1016cm-3以上で、1×1017cm-3以下の
範囲にする。
ャネル領域を形成するために打ち込むイオンドーズ量X
d〔×1012cm-2〕が、次式(1)を満足するものと
する。
(℃)、T1 はMOS基準電圧回路の許容温度範囲の最
低値(℃)、T2 はMOS基準電圧回路の許容温度範囲
の最高値(℃)、Ldは前記のディプレション型MOS
FETのチャネル長(μm)である。この許容温度範囲
とは、MOS基準電圧回路が使用できる温度範囲で、仕
様書などに記載される温度範囲(仕様温度範囲)を指
す。 〔作用〕本発明ではデプレッションMOS基準電圧回路
の温度ドリフトがある許容温度範囲(仕様温度範囲)内
で最適となるように、デプレッションMOSのチャネル
領域を形成するためのイオン打ち込み量(以下Dep
Dose量Xdという)とデプレッションMOSのチャ
ネル長Ldの関係を明かにした。具体的には以下に示
す。
に関してはWd、Ld、We、Leの四種類がある。サ
イズ比Kのみを考えた場合は、ある値を得る為にはどの
パラメータを変更しても同じであるが、基準電圧回路を
設計する上で重要である消費電流の見地から見ると
(3)式から分かるようにWd、Ldが影響してくる。
また樹脂によるモールドという観点から見ると、基準電
圧回路は回路のサイズが小さいと、モールド時の出力電
圧の変動が大きく、さらに温度特性が悪いことが経験的
に分かっている。 従って、Wd、Ldは大きくする必
要があるが、Wdをあまり大きくすると、消費電流を小
さく抑える必要がある時はLdも共に大きくする必要が
あり、面積が非常に大きくなる。よって、サイズ比Kを
変化させる時はLdを変化させて設計すると都合が良
い。
のkd とVthd は、デプレッションMOSのDep D
ose量を制御することによって調整が可能である。以
上のような理由から、温度ドリフトの良い基準電圧回路
のサイズ設計を行ううえで、数あるパラメータの中で、
デプレッションMOSのLdとDep Dose量を変
化させて設計することが最良であると考えられる。
路の中のデプレッションMOSのチャネル長Ldと、そ
のDep Dose量を変化させた回路を試作した。始
めにデプレッションMOS基準電圧回路において、デプ
レッションMOSのチャネル長Ldを幾つか変化させた
TEG(Test Element Group)を試
作した。
=12μmであり、Ld=240μmから10、20μ
m変化させたLd=240、250、260μmの三種
類のTEGを作成した。さらにこのデプレッションMO
SのDep Dose量を、各Ldに対して2.8〜
3.2×1012cm-2と0.1×1012cm-2刻みで変
化させた。
度−10〜70℃の範囲で変化させたときの温度ドリフ
トを測定した。温度ドリフトの測定結果の代表例を図5
に示す。図6は、Ld=240μm、Dep Dose
量=3.1×1012cm-2における、サンプルの測定波
形である。図6から明かな様に、温度ドリフトは二次曲
線で良く近似できることがわかる。これは(6)式から
分かるように、温度係数が正にも負にもなる事と一致す
る。
路の温度特性は上に凸の二次曲線、すなわち、
出力電圧、xは温度、aは係数、bは、基準電圧がピー
ク値を示す温度である。
を用いると、各測定波形に対しての二次曲線の二次係数
aと頂点の温度(上に凸の頂点b)が得られる。図7
は、ピーク値の温度bとDep Dose量Xdの関係
を、チャネル長Ldをパラメータとして示した図であ
る。図7は、Ld=240、250、260μmで、D
ep Dose量Xd=2.8〜3.2×1012cm-2
の5点の組み合わた試料で実験したデータと、この実験
データから得られた近似式(直線)である。
(ピーク値の温度b)はデプレッション型MOSFET
のドーズ量(Dep Dose量Xd)の増加に伴い、
高温側にシフトしていることが分かる。また、チャネル
長Ldを大きくするにつれて、同じドーズ量(Dep
Dose量Xd)でもピーク値の温度bは低温側にシフ
トしていることが分かる。
させることによって、温度ドリフトによる出力電圧のピ
ーク値を示す温度(ピーク値の温度b(℃))を設定す
ることが可能であることがわかる。ここで、これらのL
d=240、250、260μmにおけるピーク温度b
とDep Dose量Xd(×1012cm-2)の関係を
図6から数式化すると
ト)は、MOS基準電圧回路の出力電圧が1Vの場合に
は、10mVであり、これはDep Dose量Xdの
バラツキに換算すると±10%に相当することが実験的
に分かっている。ある許容温度範囲(仕様温度範囲)T
1≦T≦T2(℃)において、基準電圧回路の温度特性
が最も良くなるのは、ピーク値の温度bが温度範囲の中
間Tm〔Tm=(T1+T2)/2〕(℃)と一致した
時である。
抑制するためのDep Dose量Xd(×1012cm
-2)の範囲は次式の様になる。
MOS基準電圧回路を形成した半導体集積回路装置であ
り、同図(a)は要部断面図、同図(b)は同図(a)
のデプレション型MOSFETのチャネル形成箇所の斜
視図である。p基板1の表面層にpウエル領域2を形成
し、pウエル領域2の表面層にデプレション型nチャネ
ルMOSFET21とエンハンスメント型nチャネルM
OSFET22とp+ 領域12をそれぞれ離して形成す
る。デプレション型nチャネルMOSFET21は、n
+ ドレイン領域3とn+ ソース領域4と、pチャネル領
域5(このpチャネル領域5は、pベース領域の役目を
する)の表面層に形成されたn層6(ROMインプラ層
とも言われる層で、この層が実際のn型のチャネル領域
となる)と、n層6上に形成されるゲート電極7で構成
される。このn層6は、V族の元素をイオン注入で打ち
込み、所定の熱処理を行うことで形成される。また、エ
ンハンスメント型nチャネルMOSFET22は、n+
ドレイン領域8と、n+ ソース領域9と、pチャネル領
域10と、ゲート電極11で構成される。ゲート電極7
とn+ ソース領域4とn+ ドレイン領域8とゲート電極
11が接続し、出力端子Vref と接続する。電源高電位
端子Vccはn+ ドレイン領域3と接続し、グランド端子
GNDはp+ 領域12と接続する。この等価回路は図4
と同じである。図中のLdはチャネル長、Wdはチャネ
ル幅である。
ET21のチャネル(電子の通路となる)であるn層6
(ROMインプラ層とも言われる)の表面濃度を1×1
016cm-3〜1×1017cm-3とすることで、MOS基
準電圧回路の出力電圧の変動(温度ドリフト)を、−1
0℃から70℃の許容温度範囲(仕様温度範囲)で、1
0mV以下に抑制することができる。この表面濃度の範
囲を超えると、ピーク温度(基準電圧がピークとなる温
度)が−10℃から70℃の許容温度範囲(仕様温度範
囲)外になり、出力電圧の変動は10mVより大きくな
る。
基準電圧回路の製造方法であり、同図(a)から同図
(c)は工程順に示した要部工程断面図である。同図
(a)において、p基板1の表面層に、pウエル領域2
と選択酸化膜13とpチャネル領域5、10を形成す
る。このpチャネル領域5、10は、ドーズ量1.2×
1012cm-2のボロンを打ち込み同時に形成される。し
かし、pチャネル領域10のみを形成して、デプレショ
ン型nチャネルMOSFET21のpベース領域の働き
をするpチャネル領域5は必ずしも形成しなくても構わ
ない。また、pウエル領域2の表面濃度は1015cm-3
のオーダである。
クにpチャネル領域5(この領域は前記のデプレション
型nチャネルMOSFET21のpベース領域の働きを
する)の表面層に所定のドーズ量(Dep Dose
量)のn型不純物15をイオン注入16で導入する。同
図(c)において、打ち込んだn型不純物15を熱処理
し、n型のチャネル領域となるn層6を形成する。前記
のpチャネル領域5、10の表面濃度は5×1016cm
-3であり、pチャネル領域5、10の表面濃度を差し引
いたn層6の表面濃度が1×1016cm-3から1×10
17cm-3の範囲に入るように、また、次式に示すXdの
不等式が満足されるような所定のドーズ量を設定する。
また、pチャネル領域5が無い場合には、pウエル領域
2の表面濃度(1015cm-3のオーダ)を差し引いたn
層6の表面濃度が1×1016cm-3から1×1017cm
-3の範囲に入るように、また、次式に示すXdの不等式
が満足されるような所定のドース量を設定する。その後
に、図示しないゲート酸化膜上にゲート電極7、11を
形成し、このゲート電極7、11と選択酸化膜13をマ
スクにn型不純物をイオン注入し、熱処理してn+ ドレ
イン領域3、8、n+ ソース領域4、9を形成する。そ
の後、p+ 領域12を形成する。つぎに、Vcc、Vre
f、GNDの各端子を図のように接続して、デプレッシ
ョン型MOSFET21とエンハンスメント型MOSF
ET22で構成されるMOS基準電圧回路が完成する。
ET21のチャネルであるn層6を形成するときのイオ
ン注入時の不純物ドーズ量(Dep Dose量Xd
〔×1012cm-2〕)を、次式で決めることにより、T
1≦T≦T2の許容温度範囲(仕様温度範囲)におい
て、MOS基準電圧回路の出力電圧の変動を所定の小さ
な値(例えば、T1=−10℃、T2=70℃の場合
は、10mV)以下に抑制することができる。
(℃)で(T1+T2)/2である。このXdの範囲
は、当然、n層6がp型に反転しない範囲で決める。
−10℃≦T≦70℃とすると、Tm=30℃となる。
従って(8)式より、各Ldに対し丁度Tm=30℃を
取り得るDep Dose量Xdを計算すると、Ld=
240μmの時はDep Dose量Xd=3.07×
1012cm-2、Ld=250μmの時はDep Dos
e量Xd=3.11×1012cm-2、Ld=260μm
の時はDep Dose量Xd=3.15×1012cm
-2となり、そのときの基準電圧の出力電圧の変動を表1
に示す。
Dose量Xdとすることで、基準電圧回路の出力電
圧が1Vの場合に、−10℃〜70℃の温度範囲で電圧
変動は2mV程度に抑制することができる。また、この
最適なDep Dose量Xdに対して±10%以内に
n層6のドース量を定めることで、MOS基準電圧回路
の出力電圧(1Vの場合)の変動を10mV以下に抑制
することができる。
se量Xd=3.07×1012cm -2とした場合のMO
S基準電圧回路の出力電圧と温度の関係を示す図であ
る。出力電圧の変動(温度ドリフト)が、−10℃〜7
0℃の許容温度範囲(仕様温度範囲)で、2mV以内に
抑制されている。図4は、Ld=240μmで、Dep
Dose量Xdを変化させた場合の基準電圧の変動を
示す図である。許容温度範囲は−10℃≦T≦70℃で
ある。この許容温度範囲では、Tm=30℃に対応する
Dep Dose量Xd=3.07×1012cm-2であ
り、このDep Dose量Xdに対する±10%以内
(2.76×1012cm-2と3.38×1012cm-2の
範囲)で、電圧変動は10mV以内となっている。
SFETのチャネルの表面濃度を1×1016cm-3〜1
×1017cm-3とすることで、−10℃≦T≦70℃の
許容温度範囲(仕様温度範囲)内で、基準電圧の変動を
10mV以内に抑えことができる。
量Xd〔×1012cm-2〕)を次式で決めることによ
り、T1≦T≦T2の所定の許容温度範囲(仕様温度範
囲)において、MOS基準電圧回路の出力電圧の変動を
小さく抑制することができる。この許容温度範囲(仕様
温度範囲9が−10℃≦T≦70℃では、基準電圧の変
動を10mV以内に抑えることができる。
(℃)で(T1+T2)/2である。
形成した半導体集積回路装置であり、(a)は要部断面
図、(b)は(a)のデプレション型MOSFETのチ
ャネル形成箇所の斜視図
の製造方法であり、(a)から(c)は工程順に示した
要部工程断面図
3.07×1012cm-2とした場合の基準電圧回路の出
力電圧と温度の関係を示す図
を変化させた場合の基準電圧の変動を示す図
関係を示す図
T) 4 n+ ソース領域(デプレション型MOSFET) 5 pチャネル領域(デプレション型MOSFET) 6 n層(デプレション型MOSFET) 7 ゲート電極(デプレション型MOSFET) 8 n+ ドレイン領域(エンハンスメント型MOSF
ET) 9 n+ ソース領域(エンハンスメント型MOSFE
T) 10 pチャネル領域(エンハンスメント型MOSF
ET) 11 ゲート電極(エンハンスメント型MOSFE
T) 12 p+ 領域 21 デプレション型MOSFET 22 エンハンスメント型MOSFET Vcc 電源高電位端子 Vref 出力端子 GND グランド端子 Ld チャネル長(デプレション型MOSFET) Wd チャネル幅(デプレション型MOSFET)
Claims (2)
- 【請求項1】ディプレション型MOSFETとエンハン
スメント型MOSFETとが直列接続され、前記ディプ
レション型MOSFETが高電位端子に、前記エンハン
スメント型MOSFETが低電位側端子にそれぞれ接続
され、両MOSFETの接続点と両MOSFETのゲー
トとが出力端子に接続されたMOS基準電圧回路におい
て、 ディプレション型MOSFETのチャネル領域の表面濃
度が、1×1016cm -3以上で、1×1017cm-3以下
の範囲にあることを特徴とするMOS基準電圧回路。 - 【請求項2】ディプレション型MOSFETとエンハン
スメント型MOSFETとが直列接続され、前記ディプ
レション型MOSFETが高電位端子に、前記エンハン
スメント型MOSFETが低電位側端子にそれぞれ接続
され、両MOSFETの接続点と両MOSFETのゲー
トとが出力端子に接続されたMOS基準電圧回路の製造
方法において、 ディプレション型MOSFETのチャネル領域を形成す
るために打ち込むイオンドーズ量Xd〔×1012c
m-2〕が、次式(1)を満足することを特徴とするMO
S基準電圧回路の製造方法。 【数1】 0.9×〔〔Tm+(1.75Ld+230)〕/(0.3Ld+149)〕≦ Xd≦1.1×〔〔Tm+(1.75Ld+230)〕/(0.3Ld+149 )〕・・・・(1) (但し、Tm=(T1 +T2 )/2、Tmは中間温度
(℃)、T1 はMOS基準電圧回路の許容温度範囲の最
低値(℃)、T2 はMOS基準電圧回路の許容温度範囲
の最高値(℃)、Ldは前記のディプレション型MOS
FETのチャネル長(μm)である。)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001214742A JP4691846B2 (ja) | 2001-07-16 | 2001-07-16 | Mos基準電圧回路およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001214742A JP4691846B2 (ja) | 2001-07-16 | 2001-07-16 | Mos基準電圧回路およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003031678A true JP2003031678A (ja) | 2003-01-31 |
JP4691846B2 JP4691846B2 (ja) | 2011-06-01 |
Family
ID=19049506
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001214742A Expired - Fee Related JP4691846B2 (ja) | 2001-07-16 | 2001-07-16 | Mos基準電圧回路およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4691846B2 (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007066046A (ja) * | 2005-08-31 | 2007-03-15 | Ricoh Co Ltd | 基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路 |
JP2007128395A (ja) * | 2005-11-07 | 2007-05-24 | Ricoh Co Ltd | ハーフバンドギャップリファレンス回路 |
JP2007158105A (ja) * | 2005-12-06 | 2007-06-21 | Matsushita Electric Ind Co Ltd | 集積回路およびその製造方法 |
JP2009071101A (ja) * | 2007-09-14 | 2009-04-02 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
JP2011023944A (ja) * | 2009-07-15 | 2011-02-03 | Ricoh Co Ltd | 温度補償回路及びそれを用いた水晶発振回路 |
JP2013080793A (ja) * | 2011-10-03 | 2013-05-02 | Seiko Instruments Inc | 半導体装置の製造方法 |
JP2013243390A (ja) * | 2013-07-24 | 2013-12-05 | Fuji Electric Co Ltd | 半導体装置 |
JP2014071515A (ja) * | 2012-09-27 | 2014-04-21 | Seiko Instruments Inc | 基準電圧発生装置 |
CN110119178A (zh) * | 2018-02-06 | 2019-08-13 | 艾普凌科有限公司 | 基准电压产生装置 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56108258A (en) * | 1980-02-01 | 1981-08-27 | Seiko Instr & Electronics Ltd | Semiconductor device |
JPS57159056A (en) * | 1981-03-07 | 1982-10-01 | Itt | Reference voltage source for monolithic integrated circuit |
JPH08184505A (ja) * | 1994-11-02 | 1996-07-16 | Seiko Instr Inc | 温度検出装置 |
JPH09326469A (ja) * | 1996-06-04 | 1997-12-16 | Seiko Instr Inc | 基準電圧回路およびその設計方法 |
JP2002006968A (ja) * | 2000-06-23 | 2002-01-11 | Ricoh Co Ltd | 基準電圧発生回路及び電源装置 |
JP2002252289A (ja) * | 2001-02-27 | 2002-09-06 | Fuji Electric Co Ltd | 半導体集積回路装置およびその製造方法 |
-
2001
- 2001-07-16 JP JP2001214742A patent/JP4691846B2/ja not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56108258A (en) * | 1980-02-01 | 1981-08-27 | Seiko Instr & Electronics Ltd | Semiconductor device |
JPS57159056A (en) * | 1981-03-07 | 1982-10-01 | Itt | Reference voltage source for monolithic integrated circuit |
JPH08184505A (ja) * | 1994-11-02 | 1996-07-16 | Seiko Instr Inc | 温度検出装置 |
JPH09326469A (ja) * | 1996-06-04 | 1997-12-16 | Seiko Instr Inc | 基準電圧回路およびその設計方法 |
JP2002006968A (ja) * | 2000-06-23 | 2002-01-11 | Ricoh Co Ltd | 基準電圧発生回路及び電源装置 |
JP2002252289A (ja) * | 2001-02-27 | 2002-09-06 | Fuji Electric Co Ltd | 半導体集積回路装置およびその製造方法 |
Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4713280B2 (ja) * | 2005-08-31 | 2011-06-29 | 株式会社リコー | 基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路 |
JP2007066046A (ja) * | 2005-08-31 | 2007-03-15 | Ricoh Co Ltd | 基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路 |
JP2007128395A (ja) * | 2005-11-07 | 2007-05-24 | Ricoh Co Ltd | ハーフバンドギャップリファレンス回路 |
JP2007158105A (ja) * | 2005-12-06 | 2007-06-21 | Matsushita Electric Ind Co Ltd | 集積回路およびその製造方法 |
US8148785B2 (en) | 2007-09-14 | 2012-04-03 | Fuji Electric Co., Ltd. | Semiconductor device |
JP2009071101A (ja) * | 2007-09-14 | 2009-04-02 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
US8507998B2 (en) | 2007-09-14 | 2013-08-13 | Fuji Electric Co., Ltd. | Semiconductor device |
JP2011023944A (ja) * | 2009-07-15 | 2011-02-03 | Ricoh Co Ltd | 温度補償回路及びそれを用いた水晶発振回路 |
JP2013080793A (ja) * | 2011-10-03 | 2013-05-02 | Seiko Instruments Inc | 半導体装置の製造方法 |
JP2014071515A (ja) * | 2012-09-27 | 2014-04-21 | Seiko Instruments Inc | 基準電圧発生装置 |
JP2013243390A (ja) * | 2013-07-24 | 2013-12-05 | Fuji Electric Co Ltd | 半導体装置 |
CN110119178A (zh) * | 2018-02-06 | 2019-08-13 | 艾普凌科有限公司 | 基准电压产生装置 |
KR20190095113A (ko) | 2018-02-06 | 2019-08-14 | 에이블릭 가부시키가이샤 | 기준 전압 발생 장치 |
US10886267B2 (en) | 2018-02-06 | 2021-01-05 | Ablic Inc. | Reference voltage generation device |
Also Published As
Publication number | Publication date |
---|---|
JP4691846B2 (ja) | 2011-06-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7820517B2 (en) | Control of hot carrier injection in a metal-oxide semiconductor device | |
US4021835A (en) | Semiconductor device and a method for fabricating the same | |
US4472871A (en) | Method of making a plurality of MOSFETs having different threshold voltages | |
JP2662095B2 (ja) | 低減化したゲートおよび拡散キャパシタンスをもつフェルミしきい電圧電界効果トランジスタ | |
US4114255A (en) | Floating gate storage device and method of fabrication | |
US20050280083A1 (en) | Standby current reduction over a process window with a trimmable well bias | |
US7709875B2 (en) | Memory cell comprising one MOS transistor with an isolated body having an improved read sensitivity | |
Lou et al. | A novel single-device DC method for extraction of the effective mobility and source-drain resistances of fresh and hot-carrier degraded drain-engineered MOSFET's | |
JP2008124492A (ja) | 輪郭形成タブ・フェルミスレショルド電界効果型トランジスタとその製造方法 | |
JPH08181314A (ja) | 低閾値電圧mosトランジスタおよびその製造方法 | |
US20090096507A1 (en) | Integrated Semiconductor Metal-Insulator-Semiconductor Capacitor | |
US10056481B2 (en) | Semiconductor device structure | |
US11164967B2 (en) | Power silicon carbide based MOSFET transistors with improved short circuit capabilities and methods of making such devices | |
JP2003031678A (ja) | Mos基準電圧回路およびその製造方法 | |
KR20150131195A (ko) | 수직 전계 효과 디바이스들의 온도 보상을 위한 디바이스 아키텍처 및 방법 | |
US20210111279A1 (en) | Semiconductor device with improved short circuit withstand time and methods for manufacturing the same | |
JP2003008028A (ja) | 半導体装置 | |
TW201448052A (zh) | 利用氟摻雜形成半導體設備結構之方法及相應的半導體設備結構 | |
JPH08236754A (ja) | pチャネル型高耐圧MOSFET | |
US20080023763A1 (en) | Threshold-voltage trimming of insulated-gate power devices | |
Buchanan et al. | SOS device radiation effects and hardening | |
US7736961B2 (en) | High voltage depletion FET employing a channel stopping implant | |
US20030151092A1 (en) | Power mosfet device with reduced snap-back and being capable of increasing avalanche-breakdown current endurance, and method of manafacturing the same | |
Lee et al. | Device simulation modeling of 1200 V SiC MOSFETs | |
US20180097014A1 (en) | Fdsoi-type field-effect transistors |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060703 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060704 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080617 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20081216 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090219 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20091112 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100930 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101005 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101203 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110125 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110207 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140304 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140304 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140304 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |