JPH08236754A - ｐチャネル型高耐圧ＭＯＳＦＥＴ - Google Patents
ｐチャネル型高耐圧ＭＯＳＦＥＴInfo
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- JPH08236754A JPH08236754A JP3330595A JP3330595A JPH08236754A JP H08236754 A JPH08236754 A JP H08236754A JP 3330595 A JP3330595 A JP 3330595A JP 3330595 A JP3330595 A JP 3330595A JP H08236754 A JPH08236754 A JP H08236754A
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Abstract
(57)【要約】
【目的】半導体基板上に貼り合わせ酸化膜を介してｎ型
半導体層を接合したＳＯＩウェハのｎ型半導体層の表面
層に形成したｐチャネル型ＭＯＳＦＥＴの、ソース電極
に基板に対して正の電位が印加される状態でのソース電
極・ドレイン電極間の耐圧を向上させる。 【構成】ｐ型ドレインドリフト領域４の表面不純物濃度
を１×１０14〜１×１０16ｃｍ-3に、拡散深さを０．５
〜４．０μｍに、シリコン層３の不純物濃度を２×１０
14〜１×１０16ｃｍ-3とする。またｐ型ドレイン領域と
ｐ型ドレインドリフト領域を表面不純物濃度と拡散深さ
が同じｐ型拡散領域１４とする。
半導体層を接合したＳＯＩウェハのｎ型半導体層の表面
層に形成したｐチャネル型ＭＯＳＦＥＴの、ソース電極
に基板に対して正の電位が印加される状態でのソース電
極・ドレイン電極間の耐圧を向上させる。 【構成】ｐ型ドレインドリフト領域４の表面不純物濃度
を１×１０14〜１×１０16ｃｍ-3に、拡散深さを０．５
〜４．０μｍに、シリコン層３の不純物濃度を２×１０
14〜１×１０16ｃｍ-3とする。またｐ型ドレイン領域と
ｐ型ドレインドリフト領域を表面不純物濃度と拡散深さ
が同じｐ型拡散領域１４とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上に絶縁膜
を介して接合されたｎ型半導体層に形成されるｐチャネ
ル型ＭＯＳＦＥＴに関する。
を介して接合されたｎ型半導体層に形成されるｐチャネ
ル型ＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】図８に半導体基板上に絶縁膜を介して接
合されたｎ型半導体層に形成されるｐチャネル型ＭＯＳ
ＦＥＴ（金属−酸化膜−半導体構造の電界効果トランジ
スタ、以後ｐＭＯＳＦＥＴと称する）の従来例を示す。
この図は支持基板１に張り合わせ酸化膜２を介して接合
したシリコン層３を有するＳＯＩ基板のシリコン層３の
表面層に形成されたｐＭＯＳＦＥＴの要部断面図であ
る。近年デバイスの高耐圧化や、基板との絶縁、寄生容
量の低減のため、このようなＳＯＩ（シリコンオンイン
シュレータ）基板を用いた半導体装置が多数製造されて
いる。張り合わせ酸化膜２の膜厚は１〜３μｍ、シリコ
ン層３は、ｎ型で不純物濃度は２．０×１０ 14ｃｍ-3、
厚さは１０μｍである。シリコン層３の表面層の一部
に、表面不純物濃度が３．０×１０16ｃｍ-3、拡散深さ
が２．０μｍのｐ型ドレインドリフト領域４と、表面不
純物濃度が３．７×１０15ｃｍ-3、拡散深さが６．０μ
ｍのｐ型ドレイン領域８が接続して形成されている。ま
たシリコン層３の表面層の一部にｐ型ドレインドリフト
領域４から少し離して、表面不純物濃度が１．０×１０
17ｃｍ-3、拡散深さが４．５μｍのｎ型ベース領域５
と、そのｎ型ベース領域５の表面層の一部に表面不純物
濃度が２．６×１０19ｃｍ-3、拡散深さが０．８μｍの
ｐ型ソース領域９が形成されている。ｎ型ベース領域５
の表面層にはまた、高濃度のｎ型コンタクト領域１０が
形成されている。ｐ型ドレインドリフト領域４の表面上
には、厚いＬＯＣＯＳ酸化膜６がある。ｐ型ソース領域
９とｐ型ドレインドリフト領域４に挟まれたｎ型ベース
領域５およびシリコン層３の表面露出部の表面上には、
ゲート酸化膜７を介してゲート電極１１が設けられ、ｐ
型ドレイン領域８の表面上にはドレイン電極１３が、ｐ
型ソース領域９の表面上にはソース電極１２がそれぞれ
設けられている。このｐＭＯＳＦＥＴは、ゲート電極１
１への負電圧の印加によりゲート電極１１の直下のｎ型
ベース領域５およびシリコン層３の表面近傍に反転層を
生じ、ソース電極１２とドレイン電極１３との間が導通
するものである。
合されたｎ型半導体層に形成されるｐチャネル型ＭＯＳ
ＦＥＴ（金属−酸化膜−半導体構造の電界効果トランジ
スタ、以後ｐＭＯＳＦＥＴと称する）の従来例を示す。
この図は支持基板１に張り合わせ酸化膜２を介して接合
したシリコン層３を有するＳＯＩ基板のシリコン層３の
表面層に形成されたｐＭＯＳＦＥＴの要部断面図であ
る。近年デバイスの高耐圧化や、基板との絶縁、寄生容
量の低減のため、このようなＳＯＩ（シリコンオンイン
シュレータ）基板を用いた半導体装置が多数製造されて
いる。張り合わせ酸化膜２の膜厚は１〜３μｍ、シリコ
ン層３は、ｎ型で不純物濃度は２．０×１０ 14ｃｍ-3、
厚さは１０μｍである。シリコン層３の表面層の一部
に、表面不純物濃度が３．０×１０16ｃｍ-3、拡散深さ
が２．０μｍのｐ型ドレインドリフト領域４と、表面不
純物濃度が３．７×１０15ｃｍ-3、拡散深さが６．０μ
ｍのｐ型ドレイン領域８が接続して形成されている。ま
たシリコン層３の表面層の一部にｐ型ドレインドリフト
領域４から少し離して、表面不純物濃度が１．０×１０
17ｃｍ-3、拡散深さが４．５μｍのｎ型ベース領域５
と、そのｎ型ベース領域５の表面層の一部に表面不純物
濃度が２．６×１０19ｃｍ-3、拡散深さが０．８μｍの
ｐ型ソース領域９が形成されている。ｎ型ベース領域５
の表面層にはまた、高濃度のｎ型コンタクト領域１０が
形成されている。ｐ型ドレインドリフト領域４の表面上
には、厚いＬＯＣＯＳ酸化膜６がある。ｐ型ソース領域
９とｐ型ドレインドリフト領域４に挟まれたｎ型ベース
領域５およびシリコン層３の表面露出部の表面上には、
ゲート酸化膜７を介してゲート電極１１が設けられ、ｐ
型ドレイン領域８の表面上にはドレイン電極１３が、ｐ
型ソース領域９の表面上にはソース電極１２がそれぞれ
設けられている。このｐＭＯＳＦＥＴは、ゲート電極１
１への負電圧の印加によりゲート電極１１の直下のｎ型
ベース領域５およびシリコン層３の表面近傍に反転層を
生じ、ソース電極１２とドレイン電極１３との間が導通
するものである。
【０００３】このｐＭＯＳＦＥＴの使用回路の例を図９
に示す。この回路は高耐圧負荷の駆動回路である。電源
１０１とグラウンド１００との間にｐＭＯＳＦＥＴ２０
１とｎチャネル型ＭＯＳＦＥＴ（ｎＭＯＳＦＥＴ）２０
２とがドレインを共通にして直列に接続されており、共
通にしたドレインから出力端子１０２が取り出されてい
る。負荷は出力端子１０２とグラウンド１００との間に
接続される。電源１０１の電圧は例えば２００Ｖであ
る。この回路の動作を簡単に説明する。ｐＭＯＳＦＥＴ
２０１のゲート電極１１に接続された入力端子１０３に
（負の）オン信号が入力され、ｎＭＯＳＦＥＴ２０２の
ゲート電極に接続された入力端子１０４に（負の）オフ
信号が入力されると、ｐＭＯＳＦＥＴ２０１はオン状
態、ｎＭＯＳＦＥＴ２０２はオフ状態となり、出力端子
１０２は電源電位となる。一方、入力端子１０３に（正
の）オフ信号、入力端子１０４に（正の）オン信号が入
力されると、ｐＭＯＳＦＥＴ２０１はオフ状態、ｎＭＯ
ＳＦＥＴ２０２はオン状態となり、出力端子１０２は接
地電位となる。ｐＭＯＳＦＥＴ２０１のソース電極１２
は、常に電源端子１０１から供給される電源の電位とな
っている。従って、出力端子１０２が接地電位となる場
合、ｐＭＯＳＦＥＴ２０１のドレイン電極１３も接地電
位となり、ｐＭＯＳＦＥＴ２０１のソース電極１２とド
レイン電極１３との間には電源電圧が印加された状態と
なる。
に示す。この回路は高耐圧負荷の駆動回路である。電源
１０１とグラウンド１００との間にｐＭＯＳＦＥＴ２０
１とｎチャネル型ＭＯＳＦＥＴ（ｎＭＯＳＦＥＴ）２０
２とがドレインを共通にして直列に接続されており、共
通にしたドレインから出力端子１０２が取り出されてい
る。負荷は出力端子１０２とグラウンド１００との間に
接続される。電源１０１の電圧は例えば２００Ｖであ
る。この回路の動作を簡単に説明する。ｐＭＯＳＦＥＴ
２０１のゲート電極１１に接続された入力端子１０３に
（負の）オン信号が入力され、ｎＭＯＳＦＥＴ２０２の
ゲート電極に接続された入力端子１０４に（負の）オフ
信号が入力されると、ｐＭＯＳＦＥＴ２０１はオン状
態、ｎＭＯＳＦＥＴ２０２はオフ状態となり、出力端子
１０２は電源電位となる。一方、入力端子１０３に（正
の）オフ信号、入力端子１０４に（正の）オン信号が入
力されると、ｐＭＯＳＦＥＴ２０１はオフ状態、ｎＭＯ
ＳＦＥＴ２０２はオン状態となり、出力端子１０２は接
地電位となる。ｐＭＯＳＦＥＴ２０１のソース電極１２
は、常に電源端子１０１から供給される電源の電位とな
っている。従って、出力端子１０２が接地電位となる場
合、ｐＭＯＳＦＥＴ２０１のドレイン電極１３も接地電
位となり、ｐＭＯＳＦＥＴ２０１のソース電極１２とド
レイン電極１３との間には電源電圧が印加された状態と
なる。
【０００４】
【発明が解決しようとする課題】一般に半導体装置の基
板は接地電位に置かれることが多い。そのような場合に
図９の回路に使用された図８のｐＭＯＳＦＥＴを考える
と、そのｐＭＯＳＦＥＴがオフ状態の時は、支持基板１
およびドレイン電極１３には接地電位、ソース電極１２
には、（正の）電源電位が与えられた状態となる。
板は接地電位に置かれることが多い。そのような場合に
図９の回路に使用された図８のｐＭＯＳＦＥＴを考える
と、そのｐＭＯＳＦＥＴがオフ状態の時は、支持基板１
およびドレイン電極１３には接地電位、ソース電極１２
には、（正の）電源電位が与えられた状態となる。
【０００５】図１０に、図８のｐＭＯＳＦＥＴ２０１の
素子耐圧のソース電極電位依存性を示す。横軸は基板１
の電位を基準にしたソース電極１２の電位、縦軸は素子
耐圧すなわちソース電極１２とドレイン電極１３との間
の耐圧である。ソース電極電位が負の場合は２００Ｖ以
上の耐圧を示し、ソース電極電位が零では３００Ｖ以上
の耐圧を示すのに対し、ソース電極電位が正の場合は１
００Ｖ程度の耐圧を示すに過ぎない。
素子耐圧のソース電極電位依存性を示す。横軸は基板１
の電位を基準にしたソース電極１２の電位、縦軸は素子
耐圧すなわちソース電極１２とドレイン電極１３との間
の耐圧である。ソース電極電位が負の場合は２００Ｖ以
上の耐圧を示し、ソース電極電位が零では３００Ｖ以上
の耐圧を示すのに対し、ソース電極電位が正の場合は１
００Ｖ程度の耐圧を示すに過ぎない。
【０００６】すなわち、図８のｐＭＯＳＦＥＴ２０１を
基板接地、ソース電極には正電位がかかる状態で使用す
る場合、素子耐圧はおよそ１００Ｖであり、図９に示す
ようなソース電極１２に２００Ｖの電位が印加される回
路には適用できないことになる。以上の問題に鑑み、本
発明の目的は、基板に対するソース電極電位が高い状態
でのソース・ドレイン間耐圧の高いｐチャネル型ＭＯＳ
ＦＥＴを提供することにある。
基板接地、ソース電極には正電位がかかる状態で使用す
る場合、素子耐圧はおよそ１００Ｖであり、図９に示す
ようなソース電極１２に２００Ｖの電位が印加される回
路には適用できないことになる。以上の問題に鑑み、本
発明の目的は、基板に対するソース電極電位が高い状態
でのソース・ドレイン間耐圧の高いｐチャネル型ＭＯＳ
ＦＥＴを提供することにある。
【０００７】
【課題を解決するための手段】ソース電極に印加される
電位が正の場合、素子耐圧の低下が起こる理由を解析し
た。先ず図１１は、ソース電極１２が基板１と同じ接地
電位の場合の電位分布を示している。ソース電極１２と
ドレイン電極１３間には３００Ｖの電圧が印加されてい
る。この場合、ソース電極１２の電位と支持基板１の電
位は同じ接地電位であり、基板１とドレイン電極１３間
にも３００Ｖが印加されている。図の実線は３０Ｖごと
の等電位線を表している。空乏層はｎ型ベース領域５と
ｐ型ドレイン領域８との間に広く広がっていて、ｐ型ド
レインドリフト領域４はほぼ全部空乏化している。ま
た、深さ方向では、ｐ型ドレイン領域８の下のシリコン
層３および張り合わせ酸化膜２内にも広がっている。こ
の広い空乏層に支えられて、３００Ｖという高耐圧が保
たれていることがわかる。
電位が正の場合、素子耐圧の低下が起こる理由を解析し
た。先ず図１１は、ソース電極１２が基板１と同じ接地
電位の場合の電位分布を示している。ソース電極１２と
ドレイン電極１３間には３００Ｖの電圧が印加されてい
る。この場合、ソース電極１２の電位と支持基板１の電
位は同じ接地電位であり、基板１とドレイン電極１３間
にも３００Ｖが印加されている。図の実線は３０Ｖごと
の等電位線を表している。空乏層はｎ型ベース領域５と
ｐ型ドレイン領域８との間に広く広がっていて、ｐ型ド
レインドリフト領域４はほぼ全部空乏化している。ま
た、深さ方向では、ｐ型ドレイン領域８の下のシリコン
層３および張り合わせ酸化膜２内にも広がっている。こ
の広い空乏層に支えられて、３００Ｖという高耐圧が保
たれていることがわかる。
【０００８】一方、図１２にソース電極１２が基板１に
対して正の電位に保たれた場合の電位分布を示す。前述
の接地電位の場合と異なりソース電極１２と基板１との
間には２００Ｖの電圧が印加されている。空乏層はｎベ
ース領域５の下方のシリコン層３および張り合わせ酸化
膜２に広がるが、横方向には、ｐ型ドレインドリフト領
域４の途中で詰まってしまい、十分に広がらないので耐
圧は余り高くならない。図の実線は１０Ｖごとの等電位
線を表していて、ソース電極１２とドレイン電極１３と
の間の耐圧は１００Ｖ程しかない。
対して正の電位に保たれた場合の電位分布を示す。前述
の接地電位の場合と異なりソース電極１２と基板１との
間には２００Ｖの電圧が印加されている。空乏層はｎベ
ース領域５の下方のシリコン層３および張り合わせ酸化
膜２に広がるが、横方向には、ｐ型ドレインドリフト領
域４の途中で詰まってしまい、十分に広がらないので耐
圧は余り高くならない。図の実線は１０Ｖごとの等電位
線を表していて、ソース電極１２とドレイン電極１３と
の間の耐圧は１００Ｖ程しかない。
【０００９】両者を比較すると、ソース電極１２に正の
電位が印加された場合は、ソース電極１２に接地電位が
印加された場合よりもｐ型ドレインドリフト領域４の空
乏化が進まず、ゲート電極１１の下のＬＯＣＯＳ酸化膜
６の端近傍で電界集中が発生してブレークダウンを起こ
す。これは、シリコン層３の電荷が張り合わせ酸化膜２
から広がる空乏層を補償するため、ｐ型ドレインドリフ
ト領域４から広がる空乏層を補償する電荷が不足するた
めに起こると考えられる。
電位が印加された場合は、ソース電極１２に接地電位が
印加された場合よりもｐ型ドレインドリフト領域４の空
乏化が進まず、ゲート電極１１の下のＬＯＣＯＳ酸化膜
６の端近傍で電界集中が発生してブレークダウンを起こ
す。これは、シリコン層３の電荷が張り合わせ酸化膜２
から広がる空乏層を補償するため、ｐ型ドレインドリフ
ト領域４から広がる空乏層を補償する電荷が不足するた
めに起こると考えられる。
【００１０】以上に述べた耐圧機構の差異により、ソー
ス電極１２に印加される電位が正の場合、耐圧の低下が
起こる。そして、この耐圧低下の問題を解決するために
は、ソース電極１２に正の電位が印加された場合のシリ
コン層３とｐ型ドレインドリフト領域４との電荷量の均
衡を図り、ｐ型ドレインドリフト領域の空乏化を促進す
ることが重要である。そのためには、 ｐ型ドレインドリフト領域４およびｐ型ドレイン領域
８の不純物濃度の低減 シリコン層３の不純物濃度の増加 の二つの方法がある。しかし、の方法は、同じシリコ
ン層３に形成される他の素子への影響が懸念されるので
大きく変えることは難しい。
ス電極１２に印加される電位が正の場合、耐圧の低下が
起こる。そして、この耐圧低下の問題を解決するために
は、ソース電極１２に正の電位が印加された場合のシリ
コン層３とｐ型ドレインドリフト領域４との電荷量の均
衡を図り、ｐ型ドレインドリフト領域の空乏化を促進す
ることが重要である。そのためには、 ｐ型ドレインドリフト領域４およびｐ型ドレイン領域
８の不純物濃度の低減 シリコン層３の不純物濃度の増加 の二つの方法がある。しかし、の方法は、同じシリコ
ン層３に形成される他の素子への影響が懸念されるので
大きく変えることは難しい。
【００１１】ここに本発明は、半導体基板上に絶縁膜を
介して接合されたｎ型半導体層と、そのｎ型半導体層の
表面層に形成されたｎ型ベース領域と、そのｎ型ベース
領域の表面層の一部に形成されたｐ型ソース領域と、ｎ
型ベース領域と離してｎ型半導体層の表面層に形成され
たｐ型ドレインドリフト領域と、ｐ型ドレインドリフト
領域のｎ型ベース領域から遠い側のｎ型半導体層の表面
層にｐ型ドレインドリフト領域と接続して形成されたｐ
型ドレイン領域と、ｐ型ソース領域とｐ型ドレインドリ
フト領域に挟まれたｎ型ベース領域およびｎ型半導体層
の表面露出部の表面上にゲート絶縁膜を介して設けられ
たゲート電極と、ｐ型ドレインドリフト領域の表面上に
形成された厚いＬＯＣＯＳ酸化膜と、ｐ型ソース領域と
ｐ型ドレイン領域との表面上にそれぞれ設けられたソー
ス電極、ドレイン電極とを有するｐチャネル型ＭＯＳＦ
ＥＴにおいて、ｐ型ドレインドリフト領域の表面不純物
濃度が１．０×１０14〜１．０×１０16ｃｍ-3であるも
のとする。
介して接合されたｎ型半導体層と、そのｎ型半導体層の
表面層に形成されたｎ型ベース領域と、そのｎ型ベース
領域の表面層の一部に形成されたｐ型ソース領域と、ｎ
型ベース領域と離してｎ型半導体層の表面層に形成され
たｐ型ドレインドリフト領域と、ｐ型ドレインドリフト
領域のｎ型ベース領域から遠い側のｎ型半導体層の表面
層にｐ型ドレインドリフト領域と接続して形成されたｐ
型ドレイン領域と、ｐ型ソース領域とｐ型ドレインドリ
フト領域に挟まれたｎ型ベース領域およびｎ型半導体層
の表面露出部の表面上にゲート絶縁膜を介して設けられ
たゲート電極と、ｐ型ドレインドリフト領域の表面上に
形成された厚いＬＯＣＯＳ酸化膜と、ｐ型ソース領域と
ｐ型ドレイン領域との表面上にそれぞれ設けられたソー
ス電極、ドレイン電極とを有するｐチャネル型ＭＯＳＦ
ＥＴにおいて、ｐ型ドレインドリフト領域の表面不純物
濃度が１．０×１０14〜１．０×１０16ｃｍ-3であるも
のとする。
【００１２】特に、ｐ型ドレインドリフト領域の拡散深
さが０．５〜４．０μｍであること、ｎ型半導体層の不
純物濃度が２×１０14〜１×１０16ｃｍ-3であることが
重要である。更に、ｐ型ドレインドリフト領域およびｐ
型ドレイン領域が同じｐ型拡散領域からなることがよ
い。
さが０．５〜４．０μｍであること、ｎ型半導体層の不
純物濃度が２×１０14〜１×１０16ｃｍ-3であることが
重要である。更に、ｐ型ドレインドリフト領域およびｐ
型ドレイン領域が同じｐ型拡散領域からなることがよ
い。
【００１３】ｎ型ベース領域とｐ型ドレインドリフト領
域とが接続していてもよい。
域とが接続していてもよい。
【００１４】
【作用】前述の手段を講じ、ｐ型ドレインドリフト領域
の表面不純物濃度が１．０×１０14〜１．０×１０16ｃ
ｍ-3であるものとすれば、ｐ型ドレインドリフト領域の
空乏化が促される。更に、ｐ型ドレインドリフト領域の
拡散深さが０．５〜４．０μｍであり、また、ｎ型半導
体層の不純物濃度が２×１０14〜１×１０16ｃｍ-3であ
るものとすれば、ｎ型半導体層およびｐドレインドリフ
ト領域の空乏層の電荷がバランスする。
の表面不純物濃度が１．０×１０14〜１．０×１０16ｃ
ｍ-3であるものとすれば、ｐ型ドレインドリフト領域の
空乏化が促される。更に、ｐ型ドレインドリフト領域の
拡散深さが０．５〜４．０μｍであり、また、ｎ型半導
体層の不純物濃度が２×１０14〜１×１０16ｃｍ-3であ
るものとすれば、ｎ型半導体層およびｐドレインドリフ
ト領域の空乏層の電荷がバランスする。
【００１５】特に、ｐ型ドレインドリフト領域およびｐ
型ドレイン領域が同じｐ型拡散領域からなるものとすれ
ば、両領域が同時に形成できる。ｎ型ベース領域とｐ型
ドレインドリフト領域とが接続していれば、ゲート電圧
印加時のチャネル長を短くできる。
型ドレイン領域が同じｐ型拡散領域からなるものとすれ
ば、両領域が同時に形成できる。ｎ型ベース領域とｐ型
ドレインドリフト領域とが接続していれば、ゲート電圧
印加時のチャネル長を短くできる。
【００１６】
【実施例】以下に図面を参照しながら本発明の実施例に
ついて説明する。図３は、本発明第一の実施例のＭＯＳ
ＦＥＴの断面図である。図は、支持基板１に張り合わせ
酸化膜２を介して接合したシリコン層３を有するＳＯＩ
基板のシリコン層３の表面層に形成したｐＭＯＳＦＥＴ
の要部断面図である。図３はｐＭＯＳＦＥＴのスイッチ
ング作用を行う活性部の一部を示しており、ｐＭＯＳＦ
ＥＴには他に主に周辺に耐圧を分担する部分があるが、
その部分は通常の構造をとればよいのでここでは省略す
る。図３は図８の従来のものと類似の構造であるが、念
のため各パラメータを説明する。張り合わせ酸化膜２の
膜厚は１〜３μｍ、シリコン層３は、ｎ型で不純物濃度
は１．０×１０15ｃｍ-3、厚さは１０μｍである。シリ
コン層３の表面層の一部に、表面不純物濃度が１．０×
１０15ｃｍ-3、拡散深さが２．０μｍのｐ型ドレインド
リフト領域４と、表面不純物濃度が３．７×１０15ｃｍ
-3、拡散深さが６．０μｍのｐ型ドレイン領域８とが接
続して形成されている。またシリコン層３の表面層の一
部にｐ型ドレインドリフト領域４から少し離して、表面
不純物濃度が１．０×１０17ｃｍ-3、拡散深さが４．５
μｍのｎ型ベース領域５と、そのｎ型ベース領域５の表
面層の一部に表面不純物濃度が２．６×１０19ｃｍ-3、
拡散深さが０．８μｍのｐ型ソース領域９が形成されて
いる。ｎ型ベース領域５の表面層にはまた、高濃度のｎ
型コンタクト領域１０が形成されている。ｐ型ドレイン
ドリフト領域４のｎ型ベース領域５に近い部分の表面上
には、厚いＬＯＣＯＳ酸化膜６がある。ｐ型ソース領域
９とｐ型ドレインドリフト領域４に挟まれたｎ型ベース
領域５およびシリコン層３の表面露出部の表面上には、
ゲート酸化膜７を介して多結晶シリコンからなるゲート
電極１１が設けられ、ｐ型ドレイン領域８の表面上には
Ａｌ合金からなるドレイン電極１３が、ｐ型ソース領域
９およびｎ型コンタクト領域１０の表面上には共通に接
触するソース電極１２がそれぞれ設けられている。ドレ
イン電極１３が設けられるｐ型ドレイン領域８の表面層
には、表面不純物濃度１×１０20ｃｍ-3、拡散深さ１μ
ｍのｐ型コンタクト領域１５を形成し、接触抵抗を下げ
ている。支持基板１はｐ型でもｎ型でもよい。
ついて説明する。図３は、本発明第一の実施例のＭＯＳ
ＦＥＴの断面図である。図は、支持基板１に張り合わせ
酸化膜２を介して接合したシリコン層３を有するＳＯＩ
基板のシリコン層３の表面層に形成したｐＭＯＳＦＥＴ
の要部断面図である。図３はｐＭＯＳＦＥＴのスイッチ
ング作用を行う活性部の一部を示しており、ｐＭＯＳＦ
ＥＴには他に主に周辺に耐圧を分担する部分があるが、
その部分は通常の構造をとればよいのでここでは省略す
る。図３は図８の従来のものと類似の構造であるが、念
のため各パラメータを説明する。張り合わせ酸化膜２の
膜厚は１〜３μｍ、シリコン層３は、ｎ型で不純物濃度
は１．０×１０15ｃｍ-3、厚さは１０μｍである。シリ
コン層３の表面層の一部に、表面不純物濃度が１．０×
１０15ｃｍ-3、拡散深さが２．０μｍのｐ型ドレインド
リフト領域４と、表面不純物濃度が３．７×１０15ｃｍ
-3、拡散深さが６．０μｍのｐ型ドレイン領域８とが接
続して形成されている。またシリコン層３の表面層の一
部にｐ型ドレインドリフト領域４から少し離して、表面
不純物濃度が１．０×１０17ｃｍ-3、拡散深さが４．５
μｍのｎ型ベース領域５と、そのｎ型ベース領域５の表
面層の一部に表面不純物濃度が２．６×１０19ｃｍ-3、
拡散深さが０．８μｍのｐ型ソース領域９が形成されて
いる。ｎ型ベース領域５の表面層にはまた、高濃度のｎ
型コンタクト領域１０が形成されている。ｐ型ドレイン
ドリフト領域４のｎ型ベース領域５に近い部分の表面上
には、厚いＬＯＣＯＳ酸化膜６がある。ｐ型ソース領域
９とｐ型ドレインドリフト領域４に挟まれたｎ型ベース
領域５およびシリコン層３の表面露出部の表面上には、
ゲート酸化膜７を介して多結晶シリコンからなるゲート
電極１１が設けられ、ｐ型ドレイン領域８の表面上には
Ａｌ合金からなるドレイン電極１３が、ｐ型ソース領域
９およびｎ型コンタクト領域１０の表面上には共通に接
触するソース電極１２がそれぞれ設けられている。ドレ
イン電極１３が設けられるｐ型ドレイン領域８の表面層
には、表面不純物濃度１×１０20ｃｍ-3、拡散深さ１μ
ｍのｐ型コンタクト領域１５を形成し、接触抵抗を下げ
ている。支持基板１はｐ型でもｎ型でもよい。
【００１７】このｐＭＯＳＦＥＴの動作は、従来のもの
と同じであり、ゲート電極１１への負電圧の印加でゲー
ト電極１１の直下のｎ型ベース領域５およびシリコン層
３の表面近傍に反転層を生じ、ソース電極１２からドレ
イン電極１３へと電流が流れる。その負電圧を取り去れ
ば、ソース電極１２からドレイン電極１３へと電流は止
まる。
と同じであり、ゲート電極１１への負電圧の印加でゲー
ト電極１１の直下のｎ型ベース領域５およびシリコン層
３の表面近傍に反転層を生じ、ソース電極１２からドレ
イン電極１３へと電流が流れる。その負電圧を取り去れ
ば、ソース電極１２からドレイン電極１３へと電流は止
まる。
【００１８】図２に、図３のｐＭＯＳＦＥＴの素子耐圧
のソース電極電位依存性を■印で示す。横軸は基板１の
電位を基準にしたソース電極１２の電位、縦軸は素子耐
圧すなわちソース電極１２とドレイン電極１３との間の
耐圧である。ソース電極電位が負の場合は１５０Ｖ以下
の耐圧を示し、ソース電極電位が零では約１５０Ｖの耐
圧を示すのに対し、ソース電極電位が正の場合は耐圧が
向上し、ソース電極電位が２００Ｖでは３００Ｖ以上の
耐圧を示す。従って、図９のようなソース電極に正電位
が印加される回路に適用できる。
のソース電極電位依存性を■印で示す。横軸は基板１の
電位を基準にしたソース電極１２の電位、縦軸は素子耐
圧すなわちソース電極１２とドレイン電極１３との間の
耐圧である。ソース電極電位が負の場合は１５０Ｖ以下
の耐圧を示し、ソース電極電位が零では約１５０Ｖの耐
圧を示すのに対し、ソース電極電位が正の場合は耐圧が
向上し、ソース電極電位が２００Ｖでは３００Ｖ以上の
耐圧を示す。従って、図９のようなソース電極に正電位
が印加される回路に適用できる。
【００１９】図３のｐＭＯＳＦＥＴは、基本的な構造は
従来のものと同じであるが、ｐ型ドレインドリフト領域
４の表面不純物濃度が低められていることが特徴であ
る。従って、その製造方法としてはｐ型ドレインドリフ
ト領域４を形成するためのｐ型不純物のイオン注入量を
変えるだけで済み、大きな工程変更を要しない。主な製
造条件について検討を行った。図１に、図３のｐＭＯＳ
ＦＥＴの素子耐圧のｐ型ドレインドリフト領域４の表面
不純物濃度依存性を示す。パラメータとしては、シリコ
ン層３の不純物濃度が１×１０15ｃｍ-3でｐ型ドレイン
ドリフト領域４の拡散深さが２．０μｍのときである。
横軸はｐ型ドレインドリフト領域４の表面不純物濃度、
縦軸は素子耐圧すなわちソース電極１２とドレイン電極
１３との間の耐圧である。ｐ型ドレインドリフト領域４
の表面不純物濃度が１×１０14ｃｍ-3から１×１０16ｃ
ｍ-3の範囲で耐圧は２００Ｖ以上になっている。る。
従来のものと同じであるが、ｐ型ドレインドリフト領域
４の表面不純物濃度が低められていることが特徴であ
る。従って、その製造方法としてはｐ型ドレインドリフ
ト領域４を形成するためのｐ型不純物のイオン注入量を
変えるだけで済み、大きな工程変更を要しない。主な製
造条件について検討を行った。図１に、図３のｐＭＯＳ
ＦＥＴの素子耐圧のｐ型ドレインドリフト領域４の表面
不純物濃度依存性を示す。パラメータとしては、シリコ
ン層３の不純物濃度が１×１０15ｃｍ-3でｐ型ドレイン
ドリフト領域４の拡散深さが２．０μｍのときである。
横軸はｐ型ドレインドリフト領域４の表面不純物濃度、
縦軸は素子耐圧すなわちソース電極１２とドレイン電極
１３との間の耐圧である。ｐ型ドレインドリフト領域４
の表面不純物濃度が１×１０14ｃｍ-3から１×１０16ｃ
ｍ-3の範囲で耐圧は２００Ｖ以上になっている。る。
【００２０】図４に、図３のｐＭＯＳＦＥＴの素子耐圧
のｐ型ドレインドリフト領域４の拡散深さ依存性を示
す。横軸はｐ型ドレインドリフト領域４の拡散深さ、縦
軸は素子耐圧である。パラメータとしては、シリコン層
３の不純物濃度が１×１０15ｃｍ-3でｐ型ドレインドリ
フト領域４の表面不純物濃度が１×１０15ｃｍ-3のとき
である。ｐ型ドレインドリフト領域４の拡散深さが０．
５〜４．０μｍの範囲で耐圧は２００Ｖ以上になってい
る。
のｐ型ドレインドリフト領域４の拡散深さ依存性を示
す。横軸はｐ型ドレインドリフト領域４の拡散深さ、縦
軸は素子耐圧である。パラメータとしては、シリコン層
３の不純物濃度が１×１０15ｃｍ-3でｐ型ドレインドリ
フト領域４の表面不純物濃度が１×１０15ｃｍ-3のとき
である。ｐ型ドレインドリフト領域４の拡散深さが０．
５〜４．０μｍの範囲で耐圧は２００Ｖ以上になってい
る。
【００２１】図５に、図３のｐＭＯＳＦＥＴの素子耐圧
のシリコン層３の不純物濃度依存性を示す。横軸はシリ
コン層３の不純物濃度、縦軸は素子耐圧である。パラメ
ータとしては、ｐ型ドレインドリフト領域４の表面不純
物濃度が１×１０15ｃｍ-3、拡散深さが２．０μｍのと
きである。シリコン層３の不純物濃度が２×１０14ｃｍ
-3から１×１０16ｃｍ-3の範囲で耐圧は２００Ｖ以上に
なっている。
のシリコン層３の不純物濃度依存性を示す。横軸はシリ
コン層３の不純物濃度、縦軸は素子耐圧である。パラメ
ータとしては、ｐ型ドレインドリフト領域４の表面不純
物濃度が１×１０15ｃｍ-3、拡散深さが２．０μｍのと
きである。シリコン層３の不純物濃度が２×１０14ｃｍ
-3から１×１０16ｃｍ-3の範囲で耐圧は２００Ｖ以上に
なっている。
【００２２】これらの範囲においては、空乏層内のシリ
コン層３とｐ型ドレインドリフト領域４の電荷がバラン
スし、空乏化が促進されるため耐圧が高くなるのであ
る。このようにＳＯＩ基板上に形成したｐチャネル型Ｍ
ＯＳＦＥＴにおいて、ソース電極に正電位が印加される
状態で高耐圧を得るためには、以下の条件が望ましいこ
とがわかった。
コン層３とｐ型ドレインドリフト領域４の電荷がバラン
スし、空乏化が促進されるため耐圧が高くなるのであ
る。このようにＳＯＩ基板上に形成したｐチャネル型Ｍ
ＯＳＦＥＴにおいて、ソース電極に正電位が印加される
状態で高耐圧を得るためには、以下の条件が望ましいこ
とがわかった。
【００２３】（１）ｐ型ドレインドリフト領域４の表面
不純物濃度が１×１０14ｃｍ-3〜１×１０16ｃｍ-3の範
囲であること。 （２）ｐドレインドリフト領域４の拡散深さが０．５〜
４．０μｍの範囲であること。 （３）シリコン層３の不純物濃度が２×１０14ｃｍ-3〜
１×１０16ｃｍ-3の範囲であること。
不純物濃度が１×１０14ｃｍ-3〜１×１０16ｃｍ-3の範
囲であること。 （２）ｐドレインドリフト領域４の拡散深さが０．５〜
４．０μｍの範囲であること。 （３）シリコン層３の不純物濃度が２×１０14ｃｍ-3〜
１×１０16ｃｍ-3の範囲であること。
【００２４】図６は、本発明第二の実施例のｐＭＯＳＦ
ＥＴの要部断面図である。図３の第一の実施例と類似の
構造のｐＭＯＳＦＥＴであるが、次の点で異なってい
る。すなわち、シリコン層３の表面層に、表面不純物濃
度が１．０×１０15ｃｍ-3、拡散深さが２．０μｍのｐ
型拡散領域１４が形成されていて、ｐ型ドレインドリフ
ト領域とｐ型ドレイン領域とを兼ねていることである。
また、この場合はシリコン層３の不純物濃度が３×１０
14ｃｍ-3と第一の実施例に比べてやや低い実験例であ
る。このｐＭＯＳＦＥＴの動作は、従来のものと同じで
ある。
ＥＴの要部断面図である。図３の第一の実施例と類似の
構造のｐＭＯＳＦＥＴであるが、次の点で異なってい
る。すなわち、シリコン層３の表面層に、表面不純物濃
度が１．０×１０15ｃｍ-3、拡散深さが２．０μｍのｐ
型拡散領域１４が形成されていて、ｐ型ドレインドリフ
ト領域とｐ型ドレイン領域とを兼ねていることである。
また、この場合はシリコン層３の不純物濃度が３×１０
14ｃｍ-3と第一の実施例に比べてやや低い実験例であ
る。このｐＭＯＳＦＥＴの動作は、従来のものと同じで
ある。
【００２５】図２に、図６のｐＭＯＳＦＥＴの素子耐圧
のソース電極電位依存性を●印で示す。横軸は基板１の
電位を基準にしたソース電極１２の電位、縦軸は素子耐
圧すなわちソース電極１２とドレイン電極１３との間の
耐圧である。ソース電極電位が負の場合は１５０〜１７
０Ｖの低い耐圧を示し、ソース電極電位が零では約１８
０Ｖの耐圧を示すのに対し、ソース電極電位が正の場合
は耐圧が向上し、ソース電極電位が１５０Ｖでは３００
Ｖ以上の耐圧を示す。ソース電極電位が１５０Ｖを越え
ると耐圧が低下するが、２００Ｖのとき２１０Ｖの素子
耐圧を示し、図９の回路への適用が可能であることがわ
かる。この場合はシリコン層３の不純物濃度が３×１０
14ｃｍ-3と第一の実施例に比べてやや低い実験例であ
り、図５の依存性からシリコン層３の不純物濃度を高く
すれば、更に高耐圧に出来ると考えられる。
のソース電極電位依存性を●印で示す。横軸は基板１の
電位を基準にしたソース電極１２の電位、縦軸は素子耐
圧すなわちソース電極１２とドレイン電極１３との間の
耐圧である。ソース電極電位が負の場合は１５０〜１７
０Ｖの低い耐圧を示し、ソース電極電位が零では約１８
０Ｖの耐圧を示すのに対し、ソース電極電位が正の場合
は耐圧が向上し、ソース電極電位が１５０Ｖでは３００
Ｖ以上の耐圧を示す。ソース電極電位が１５０Ｖを越え
ると耐圧が低下するが、２００Ｖのとき２１０Ｖの素子
耐圧を示し、図９の回路への適用が可能であることがわ
かる。この場合はシリコン層３の不純物濃度が３×１０
14ｃｍ-3と第一の実施例に比べてやや低い実験例であ
り、図５の依存性からシリコン層３の不純物濃度を高く
すれば、更に高耐圧に出来ると考えられる。
【００２６】特に、図６のｐＭＯＳＦＥＴは、図３の第
一の実施例のｐドレインドリフト領域４とｐ型ドレイン
領域８に比べて、ｐ型拡散領域１４の形成が一度の不純
物の導入ですむので、工程数が減少するという利点があ
る。図７は、本発明第三の実施例のｐＭＯＳＦＥＴの断
面図であり、図６の第二の実施例の変形である。このｐ
ＭＯＳＦＥＴにおいては、ｐ型拡散領域１４がｎ型ベー
ス領域５と接続するように形成されていて、ゲート電極
１１は、ｐ型ソース領域９とｐ型拡散領域１４に挟まれ
たｎ型ベース領域５の表面上にゲート酸化膜７を介して
設けられている。ｐ型拡散領域１４の表面不純物濃度お
よび拡散深さは、第二の実施例と同様とする。ｐ型拡散
領域１４への空乏層の広がりも同様で、ソース電極電極
１２に正の電位が印加された状態でも十分高い耐圧が得
られることは第二の実施例と同じである。このｐＭＯＳ
ＦＥＴは、ゲート電極１１に電圧を印加した際に生じる
チャネルの長さが短くでき、半導体素子の高耐圧化とオ
ン動作時の電圧降下すなわちオン電圧の低減を両立する
ことが可能である。
一の実施例のｐドレインドリフト領域４とｐ型ドレイン
領域８に比べて、ｐ型拡散領域１４の形成が一度の不純
物の導入ですむので、工程数が減少するという利点があ
る。図７は、本発明第三の実施例のｐＭＯＳＦＥＴの断
面図であり、図６の第二の実施例の変形である。このｐ
ＭＯＳＦＥＴにおいては、ｐ型拡散領域１４がｎ型ベー
ス領域５と接続するように形成されていて、ゲート電極
１１は、ｐ型ソース領域９とｐ型拡散領域１４に挟まれ
たｎ型ベース領域５の表面上にゲート酸化膜７を介して
設けられている。ｐ型拡散領域１４の表面不純物濃度お
よび拡散深さは、第二の実施例と同様とする。ｐ型拡散
領域１４への空乏層の広がりも同様で、ソース電極電極
１２に正の電位が印加された状態でも十分高い耐圧が得
られることは第二の実施例と同じである。このｐＭＯＳ
ＦＥＴは、ゲート電極１１に電圧を印加した際に生じる
チャネルの長さが短くでき、半導体素子の高耐圧化とオ
ン動作時の電圧降下すなわちオン電圧の低減を両立する
ことが可能である。
【００２７】
【発明の効果】以上に述べたように、本発明のｐＭＯＳ
ＦＥＴは、ｐ型ドレインドリフト領域の表面不純物濃度
を１．０×１０14〜１．０×１０16ｃｍ-3とすることに
よって、ｐ型ドレインドリフト領域の空乏化が促進さ
れ、基板に対するソース電極電位が高い状態でのソース
・ドレイン間耐圧の高いｐチャネル型ＭＯＳＦＥＴが実
現される。
ＦＥＴは、ｐ型ドレインドリフト領域の表面不純物濃度
を１．０×１０14〜１．０×１０16ｃｍ-3とすることに
よって、ｐ型ドレインドリフト領域の空乏化が促進さ
れ、基板に対するソース電極電位が高い状態でのソース
・ドレイン間耐圧の高いｐチャネル型ＭＯＳＦＥＴが実
現される。
【００２８】更に、ｐ型ドレインドリフト領域の拡散深
さが０．５〜４．０μｍであり、また、ｎ型半導体層の
不純物濃度が２×１０14〜１×１０16ｃｍ-3であるもの
とすれば、ｎ型半導体層およびｐ型ドレインドリフト領
域の空乏層の電荷がバランスし、それら領域の空乏化が
一層促進され、ソース・ドレイン間耐圧の高いｐチャネ
ル型ＭＯＳＦＥＴが実現できる。
さが０．５〜４．０μｍであり、また、ｎ型半導体層の
不純物濃度が２×１０14〜１×１０16ｃｍ-3であるもの
とすれば、ｎ型半導体層およびｐ型ドレインドリフト領
域の空乏層の電荷がバランスし、それら領域の空乏化が
一層促進され、ソース・ドレイン間耐圧の高いｐチャネ
ル型ＭＯＳＦＥＴが実現できる。
【００２９】特に、ｐ型ドレインドリフト領域およびｐ
型ドレイン領域が同じｐ型拡散領域からなるものとすれ
ば、両領域が同時に形成できて、製造工程の簡易化、更
には製品の価格低減につながる。
型ドレイン領域が同じｐ型拡散領域からなるものとすれ
ば、両領域が同時に形成できて、製造工程の簡易化、更
には製品の価格低減につながる。
【図１】図３の本発明第一の実施例のｐチャネル型ＭＯ
ＳＦＥＴにおける素子耐圧のｐ型ドレインドリフト領域
の表面不純物濃度依存性を示す図
ＳＦＥＴにおける素子耐圧のｐ型ドレインドリフト領域
の表面不純物濃度依存性を示す図
【図２】本発明のｐチャネル型ＭＯＳＦＥＴにおける素
子耐圧のソース電極電位依存性を示す図
子耐圧のソース電極電位依存性を示す図
【図３】本発明の第一の実施例のｐチャネル型ＭＯＳＦ
ＥＴの要部断面図
ＥＴの要部断面図
【図４】図３の本発明第一の実施例のｐチャネル型ＭＯ
ＳＦＥＴにおける素子耐圧のｐ型拡散領域の拡散深さ依
存性を示す図
ＳＦＥＴにおける素子耐圧のｐ型拡散領域の拡散深さ依
存性を示す図
【図５】図１の本発明第一の実施例のｐチャネル型ＭＯ
ＳＦＥＴにおける素子耐圧のシリコン層の不純物濃度依
存性を示す図
ＳＦＥＴにおける素子耐圧のシリコン層の不純物濃度依
存性を示す図
【図６】本発明の第二の実施例のｐチャネル型ＭＯＳＦ
ＥＴの要部断面図
ＥＴの要部断面図
【図７】本発明の第三の実施例のｐチャネル型ＭＯＳＦ
ＥＴの要部断面図
ＥＴの要部断面図
【図８】従来のｐチャネル型ＭＯＳＦＥＴの要部断面図
【図９】ｐチャネル型ＭＯＳＦＥＴの適用回路図
【図１０】従来のｐチャネル型ＭＯＳＦＥＴにおける素
子耐圧のソース電極電位依存性を示す図
子耐圧のソース電極電位依存性を示す図
【図１１】従来のｐチャネル型ＭＯＳＦＥＴにおいてソ
ース電極に接地電位を印加した場合の電位分布図
ース電極に接地電位を印加した場合の電位分布図
【図１２】従来のｐチャネル型ＭＯＳＦＥＴにおいてソ
ース電極に正の電位を印加した場合の電位分布図
ース電極に正の電位を印加した場合の電位分布図
１ 支持基板 ２ 張り合わせ酸化膜 ３ シリコン層 ４ ｐ型ドレインドリフト領域 ５ ｎ型ベース領域 ６ ＬＯＣＯＳ酸化膜 ７ ゲート酸化膜 ８ ｐ型ドレイン領域 ９ ｐ型ソース領域 １０ ｎ型コンタクト領域 １１ ゲート電極 １２ ソース電極 １３ ドレイン電極 １４ ｐ型拡散領域 １５ ｐ型コンタクト領域 １００ グラウンド １０１ 電源端子 １０２ 出力端子 １０３ 入力端子 １０４ 入力端子 ２０１ ｐチャネル型ＭＯＳＦＥＴ ２０２ ｎチャネル型ＭＯＳＦＥＴ
Claims (5)
- 【請求項１】半導体基板上に絶縁膜を介して接合された
ｎ型半導体層と、そのｎ型半導体層の表面層に形成され
たｎ型ベース領域と、そのｎ型ベース領域の表面層の一
部に形成されたｐ型ソース領域と、ｎ型ベース領域と離
してｎ型半導体層の表面層に形成されたｐ型ドレインド
リフト領域と、ｐ型ドレインドリフト領域のｎ型ベース
領域から遠い側のｎ型半導体層の表面層にｐ型ドレイン
ドリフト領域と接続して形成されたｐ型ドレイン領域
と、ｐ型ソース領域とｐ型ドレインドリフト領域に挟ま
れたｎ型ベース領域およびｎ型半導体層の表面露出部の
表面上にゲート絶縁膜を介して設けられたゲート電極
と、ｐ型ドレインドリフト領域の表面上に形成された厚
いＬＯＣＯＳ酸化膜と、ｐ型ソース領域とｐ型ドレイン
領域との表面上にそれぞれ設けられたソース電極、ドレ
イン電極とを有し、半導体基板に対してソース電極に正
の電位が印加されるようにして使用するものにおいて、
ｐ型ドレインドリフト領域の表面不純物濃度が１．０×
１０14〜１．０×１０16ｃｍ-3であることを特徴とする
ｐチャネル型高耐圧ＭＯＳＦＥＴ。 - 【請求項２】ｐ型ドレインドリフト領域の拡散深さが
０．５〜４．０μｍであることを特徴とする請求項１に
記載のｐチャネル型高耐圧ＭＯＳＦＥＴ。 - 【請求項３】ｎ型半導体層の不純物濃度が２×１０14〜
１×１０16ｃｍ-3であることを特徴とする請求項２に記
載のｐチャネル型高耐圧ＭＯＳＦＥＴ。 - 【請求項４】ｐ型ドレインドリフト領域およびｐ型ドレ
イン領域が同じｐ型拡散領域からなることを特徴とする
請求項３に記載のｐチャネル型高耐圧ＭＯＳＦＥＴ。 - 【請求項５】ｎ型ベース領域とｐ型ドレインドリフト領
域とが接続していることを特徴とする請求項１ないし４
のいずれかに記載のｐチャネル型高耐圧ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3330595A JPH08236754A (ja) | 1995-02-22 | 1995-02-22 | ｐチャネル型高耐圧ＭＯＳＦＥＴ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3330595A JPH08236754A (ja) | 1995-02-22 | 1995-02-22 | ｐチャネル型高耐圧ＭＯＳＦＥＴ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08236754A true JPH08236754A (ja) | 1996-09-13 |
Family
ID=12382851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3330595A Pending JPH08236754A (ja) | 1995-02-22 | 1995-02-22 | ｐチャネル型高耐圧ＭＯＳＦＥＴ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08236754A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1995
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