JPH05121738A - Ｍｉｓｆｅｔを有する半導体装置 - Google Patents
Ｍｉｓｆｅｔを有する半導体装置Info
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- JPH05121738A JPH05121738A JP3277486A JP27748691A JPH05121738A JP H05121738 A JPH05121738 A JP H05121738A JP 3277486 A JP3277486 A JP 3277486A JP 27748691 A JP27748691 A JP 27748691A JP H05121738 A JPH05121738 A JP H05121738A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】 ＣＭＯＳを製造するプロセスと同様のプロセ
スを用いて高耐圧のＭＩＳＦＥＴを形成できるドレイン
オフセット型のＭＩＳＦＥＴを有する半導体装置におい
て、オフ耐圧時にバーズビーク近傍に集中する電界を緩
和してさらに高耐圧のＭＩＳＦＥＴを実現する。 【構成】 オフセット拡散層２の表面のバーズビーク１
１近傍に、Ｐ- 型の緩和層１０を形成する。この緩和層
内で、等電位線の間隔が広がり、フィールド酸化膜４に
おける電界集中が緩和され、静電破壊耐圧の大きなＭＩ
ＳＦＥＴを有する半導体装置を実現することができる。
スを用いて高耐圧のＭＩＳＦＥＴを形成できるドレイン
オフセット型のＭＩＳＦＥＴを有する半導体装置におい
て、オフ耐圧時にバーズビーク近傍に集中する電界を緩
和してさらに高耐圧のＭＩＳＦＥＴを実現する。 【構成】 オフセット拡散層２の表面のバーズビーク１
１近傍に、Ｐ- 型の緩和層１０を形成する。この緩和層
内で、等電位線の間隔が広がり、フィールド酸化膜４に
おける電界集中が緩和され、静電破壊耐圧の大きなＭＩ
ＳＦＥＴを有する半導体装置を実現することができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＩＳＦＥＴの構造に
関し、特に、フラットパネルディスプレイのドライブ回
路、スイッチング電源などに用いられる半導体装置のＭ
ＩＳＦＥＴの構造に関するものである。
関し、特に、フラットパネルディスプレイのドライブ回
路、スイッチング電源などに用いられる半導体装置のＭ
ＩＳＦＥＴの構造に関するものである。
【０００２】
【従来の技術】フラットパネルディスプレイのドライブ
回路、スイッチング電源回路などに用いられるＩＣは、
低耐圧の素子により構成される論理・演算部と、高耐圧
の素子により構成される出力・駆動回路部を備えてい
る。そして、この高耐圧の素子としては、標準的なＣＭ
ＯＳプロセスと同一のプロセスにより形成可能なドレイ
ンオフセット構造を有するＭＩＳＦＥＴが採用されるこ
とが多い。
回路、スイッチング電源回路などに用いられるＩＣは、
低耐圧の素子により構成される論理・演算部と、高耐圧
の素子により構成される出力・駆動回路部を備えてい
る。そして、この高耐圧の素子としては、標準的なＣＭ
ＯＳプロセスと同一のプロセスにより形成可能なドレイ
ンオフセット構造を有するＭＩＳＦＥＴが採用されるこ
とが多い。
【０００３】図５に、従来用いられているドレインオフ
セット構造のＭＩＳＦＥＴを示す。
セット構造のＭＩＳＦＥＴを示す。
【０００４】このＭＩＳＦＥＴは、Ｐ型の半導体基板１
の表面に、Ｎ- 型の拡散層であるオフセット拡散層２
が、ＣＭＯＳプロセスにおいてＮ型ウェルと同様のプロ
セスにより形成されている。また、このオフセット拡散
層２と対峙する半導体基板１の表面にＰ型ウェルと同様
のプロセスによりＰ型の拡散層であるＰチャネル拡散層
３が形成されている。そして、Ｎ+ 型のドレイン層９が
オフセット拡散層２の略中央に、Ｎ+ 型のソース層７が
Ｐチャネル拡散層３の略中央に形成されている。ソース
層７と隣接してＰ+ 型のチャネルコンタクト層８が形成
されている。また、これらのオフセット拡散層２、Ｐチ
ャネル拡散層３、ソース層７、チャネルコンタクト層８
は、ドレイン層９を中心とした同心円状に形成されてい
る。ソース層７およびチャネルコンタクト層８に低電位
が印加されるソース電極１２が設置されており、ドレイ
ン層９には高電位の印加されるドレイン電極１３が設置
されている。そして、ソース層７からオフセット拡散層
２に亘るＰチャネル拡散層３および半導体基板１の表面
に薄いシリコン酸化膜によるゲート酸化膜５が形成され
ている。このゲート酸化膜５および上記の電極の設置さ
れている表面以外の半導体基板１の表面は、ゲート酸化
膜５より膜厚の厚いフィールド酸化膜４により覆われて
いる。そして、ゲート酸化膜５の上に、このゲート酸化
膜５に接するフィールド酸化膜４にかけてポリシリコン
製のゲート電極６が形成されている。そして、フィール
ド酸化膜４はゲート酸化膜５の接する境界部１１におい
て徐々に薄くなっており、バーズビークと呼ばれてい
る。
の表面に、Ｎ- 型の拡散層であるオフセット拡散層２
が、ＣＭＯＳプロセスにおいてＮ型ウェルと同様のプロ
セスにより形成されている。また、このオフセット拡散
層２と対峙する半導体基板１の表面にＰ型ウェルと同様
のプロセスによりＰ型の拡散層であるＰチャネル拡散層
３が形成されている。そして、Ｎ+ 型のドレイン層９が
オフセット拡散層２の略中央に、Ｎ+ 型のソース層７が
Ｐチャネル拡散層３の略中央に形成されている。ソース
層７と隣接してＰ+ 型のチャネルコンタクト層８が形成
されている。また、これらのオフセット拡散層２、Ｐチ
ャネル拡散層３、ソース層７、チャネルコンタクト層８
は、ドレイン層９を中心とした同心円状に形成されてい
る。ソース層７およびチャネルコンタクト層８に低電位
が印加されるソース電極１２が設置されており、ドレイ
ン層９には高電位の印加されるドレイン電極１３が設置
されている。そして、ソース層７からオフセット拡散層
２に亘るＰチャネル拡散層３および半導体基板１の表面
に薄いシリコン酸化膜によるゲート酸化膜５が形成され
ている。このゲート酸化膜５および上記の電極の設置さ
れている表面以外の半導体基板１の表面は、ゲート酸化
膜５より膜厚の厚いフィールド酸化膜４により覆われて
いる。そして、ゲート酸化膜５の上に、このゲート酸化
膜５に接するフィールド酸化膜４にかけてポリシリコン
製のゲート電極６が形成されている。そして、フィール
ド酸化膜４はゲート酸化膜５の接する境界部１１におい
て徐々に薄くなっており、バーズビークと呼ばれてい
る。
【０００５】
【発明が解決しようとする課題】このような標準ＣＭＯ
Ｓプロセスにより形成できるドレインオフセット構造の
ＭＩＳＦＥＴは、論理回路などを構成する他のＣＭＯＳ
と同じプロセスにより高耐圧の素子を形成できる点で優
れている。しかしながら、近年、スイッチング電源用Ｉ
Ｃなどに要求されている高耐圧（５００Ｖ程度以上）に
対応するためには、さらに高い静電破壊耐力が必要であ
り、電界集中を緩和するなどして静電破壊に対し対策を
とる必要がある。例えば、オフ電圧として高い電圧がか
かると、バーズビーク付近の酸化膜中の電界集中が顕著
となり、このため、従来のドレインオフセット構造のＭ
ＩＳＦＥＴではオープンドレイン方式で用いられた場合
に、静電破壊が生じてしまうという問題がある。
Ｓプロセスにより形成できるドレインオフセット構造の
ＭＩＳＦＥＴは、論理回路などを構成する他のＣＭＯＳ
と同じプロセスにより高耐圧の素子を形成できる点で優
れている。しかしながら、近年、スイッチング電源用Ｉ
Ｃなどに要求されている高耐圧（５００Ｖ程度以上）に
対応するためには、さらに高い静電破壊耐力が必要であ
り、電界集中を緩和するなどして静電破壊に対し対策を
とる必要がある。例えば、オフ電圧として高い電圧がか
かると、バーズビーク付近の酸化膜中の電界集中が顕著
となり、このため、従来のドレインオフセット構造のＭ
ＩＳＦＥＴではオープンドレイン方式で用いられた場合
に、静電破壊が生じてしまうという問題がある。
【０００６】図６に、図５に示した従来のドレインオフ
セット構造によるＭＩＳＦＥＴのバーズビーク付近を拡
大し、デバイスシミュレーションにより求めた電界の様
子を等電位線を用いて示してある。なお、シミュレーシ
ョンは半導体基板１の不純物濃度を５×１０15ｃｍ-3、
オフセット拡散層２の不純物の表面濃度を２×１０16ｃ
ｍ-3、また、Ｐチャネル拡散層３の不純物の表面濃度を
２×１０16ｃｍ-3としている。
セット構造によるＭＩＳＦＥＴのバーズビーク付近を拡
大し、デバイスシミュレーションにより求めた電界の様
子を等電位線を用いて示してある。なお、シミュレーシ
ョンは半導体基板１の不純物濃度を５×１０15ｃｍ-3、
オフセット拡散層２の不純物の表面濃度を２×１０16ｃ
ｍ-3、また、Ｐチャネル拡散層３の不純物の表面濃度を
２×１０16ｃｍ-3としている。
【０００７】ドレインオフセット構造によるＭＩＳＦＥ
Ｔは、ドレイン層９の端部に発生する電界集中を緩和す
るために、不純物濃度の低いオフセット拡散層２を形成
してある。しかしながら、本図にて判るように、高電圧
がオフ時に印加されると、オフセット拡散層２の表面の
バーズビーク１１付近のフィールド酸化膜４に電界が集
中してしまう。６００Ｖを印加した時の最大電界強度Ｅ
ｍａｘは、バーズビーク近傍において１．０×１０6 Ｖ
／ｃｍ（Ｓｉ中）、２．１×１０6 Ｖ／ｃｍ（ＳｉＯ2
中）と非常に大きな値となっている。
Ｔは、ドレイン層９の端部に発生する電界集中を緩和す
るために、不純物濃度の低いオフセット拡散層２を形成
してある。しかしながら、本図にて判るように、高電圧
がオフ時に印加されると、オフセット拡散層２の表面の
バーズビーク１１付近のフィールド酸化膜４に電界が集
中してしまう。６００Ｖを印加した時の最大電界強度Ｅ
ｍａｘは、バーズビーク近傍において１．０×１０6 Ｖ
／ｃｍ（Ｓｉ中）、２．１×１０6 Ｖ／ｃｍ（ＳｉＯ2
中）と非常に大きな値となっている。
【０００８】そこで本発明においては、このような電界
集中を緩和し、さらに高耐圧のドレインオフセット構造
のＭＩＳＦＥＴとすることにより、スイッチングＩＣな
どをさらに高耐圧なものとすることを目的としている。
集中を緩和し、さらに高耐圧のドレインオフセット構造
のＭＩＳＦＥＴとすることにより、スイッチングＩＣな
どをさらに高耐圧なものとすることを目的としている。
【０００９】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明においては、オフセット拡散層よりさらに
不純物濃度の低い電界緩和層をオフセット拡散層の表面
に形成することにより、電界集中を緩和するようにして
いる。すなわち、本発明に係る第１導電型の半導体基層
の表面に、ソース電位の印加される第２導電型のソース
層と、ドレイン電位の印加される第２導電型のドレイン
層と、このドレイン層から半導体基層の表面に沿ってソ
ース層の方向に広がった第２導電型のオフセット拡散層
と、このオフセット拡散層からソース層に亘って半導体
基層の表面にゲート絶縁膜を介して設置されたゲート電
極とにより構成されるＭＩＳＦＥＴを少なくとも備えた
ＭＩＳＦＥＴを有する半導体装置においては、オフセッ
ト拡散層の表面に、このオフセット拡散層より第２導電
型の不純物濃度の薄い電界緩和拡散層が形成されている
ことを特徴としている。
めに、本発明においては、オフセット拡散層よりさらに
不純物濃度の低い電界緩和層をオフセット拡散層の表面
に形成することにより、電界集中を緩和するようにして
いる。すなわち、本発明に係る第１導電型の半導体基層
の表面に、ソース電位の印加される第２導電型のソース
層と、ドレイン電位の印加される第２導電型のドレイン
層と、このドレイン層から半導体基層の表面に沿ってソ
ース層の方向に広がった第２導電型のオフセット拡散層
と、このオフセット拡散層からソース層に亘って半導体
基層の表面にゲート絶縁膜を介して設置されたゲート電
極とにより構成されるＭＩＳＦＥＴを少なくとも備えた
ＭＩＳＦＥＴを有する半導体装置においては、オフセッ
ト拡散層の表面に、このオフセット拡散層より第２導電
型の不純物濃度の薄い電界緩和拡散層が形成されている
ことを特徴としている。
【００１０】この電界緩和拡散層は、オフセット拡散層
内に独立して形成されたフローティング層で良く、少な
くともゲート絶縁膜の端部と対峙したオフセット拡散層
の表面に形成されていることが望ましい。
内に独立して形成されたフローティング層で良く、少な
くともゲート絶縁膜の端部と対峙したオフセット拡散層
の表面に形成されていることが望ましい。
【００１１】また、複数の電界緩和拡散層が、オフセッ
ト拡散層のソース層側の端部からドレイン層に亘って形
成されていることが望ましい。電界緩和拡散層として
は、第１導電型の拡散層を用いることができ、電界緩和
拡散層の不純物濃度は、ほぼオフセット拡散層の不純物
濃度程度以下であることが望ましい。
ト拡散層のソース層側の端部からドレイン層に亘って形
成されていることが望ましい。電界緩和拡散層として
は、第１導電型の拡散層を用いることができ、電界緩和
拡散層の不純物濃度は、ほぼオフセット拡散層の不純物
濃度程度以下であることが望ましい。
【００１２】
【作用】かかる手段により、オフセット拡散層の表面
に、オフセット拡散層と同じ導電型の不純物の濃度が低
い電界緩和拡散層を形成することにより、オフセット拡
散層より不純物イオンの濃度の低い領域が形成される。
空乏層内の電荷の殆どを受け持つ不純物イオンの濃度が
低い領域においては、電位の急激な勾配は形成されず電
界の集中が発生し難い。従って、電界の集中が緩和され
るので、この電界の集中に起因する静電破壊が防止さ
れ、高耐圧のＭＩＳＦＥＴが実現される。不純物濃度の
低い領域によるオン抵抗の増加を防止するため、電界集
中の起こり易いオフセット拡散層の表面、特に、ゲート
絶縁膜の境界に対応したオフセット拡散層の表面に形成
することにより、電界の集中を効果的に緩和することが
できる。
に、オフセット拡散層と同じ導電型の不純物の濃度が低
い電界緩和拡散層を形成することにより、オフセット拡
散層より不純物イオンの濃度の低い領域が形成される。
空乏層内の電荷の殆どを受け持つ不純物イオンの濃度が
低い領域においては、電位の急激な勾配は形成されず電
界の集中が発生し難い。従って、電界の集中が緩和され
るので、この電界の集中に起因する静電破壊が防止さ
れ、高耐圧のＭＩＳＦＥＴが実現される。不純物濃度の
低い領域によるオン抵抗の増加を防止するため、電界集
中の起こり易いオフセット拡散層の表面、特に、ゲート
絶縁膜の境界に対応したオフセット拡散層の表面に形成
することにより、電界の集中を効果的に緩和することが
できる。
【００１３】また、複数の電界緩和拡散層をオフセット
拡散層のソース拡散層側の端部からドレイン拡散層に亘
って形成することにより、オフセット拡散層表面の電位
勾配を調整でき、さらに電界集中の発生は抑制される。
従って、ＭＩＳＦＥＴのオフ耐圧性能の向上が図られ
る。
拡散層のソース拡散層側の端部からドレイン拡散層に亘
って形成することにより、オフセット拡散層表面の電位
勾配を調整でき、さらに電界集中の発生は抑制される。
従って、ＭＩＳＦＥＴのオフ耐圧性能の向上が図られ
る。
【００１４】このような電界緩和拡散層としては、オフ
セット拡散層と反対の導電型による拡散層を用いて形成
することができ、その不純物濃度の低い拡散を用いるこ
とにより、空乏層内の電位に影響を与える不純物イオン
の濃度が低減された電界緩和拡散層が形成される。
セット拡散層と反対の導電型による拡散層を用いて形成
することができ、その不純物濃度の低い拡散を用いるこ
とにより、空乏層内の電位に影響を与える不純物イオン
の濃度が低減された電界緩和拡散層が形成される。
【００１５】
【実施例】以下に図面を参照して、本発明の実施例を説
明する。
明する。
【００１６】〔実施例１〕図１に本発明の実施例１に係
るＭＩＳＦＥＴを有する半導体装置の断面を示してあ
る。本例の半導体装置に形成されたオフセットドレイン
型のＭＩＳＦＥＴは、先に図５に基づき説明した従来の
ＭＩＳＦＥＴと同様の構成であり、Ｐ型の半導体基板１
（不純物濃度５×１０15ｃｍ-3）の表面に形成されたＮ
- 型の拡散層であるオフセット拡散層２（不純物の表面
濃度２×１０16ｃｍ-3）と、このオフセット拡散層２と
対峙する半導体基板１の表面に形成されたＰ型の拡散層
であるＰチャネル拡散層３（不純物の表面濃度２×１０
16ｃｍ-3）と、オフセット拡散層２またはＰチャネル拡
散層３の表面に形成されたドレイン層９、ソース層７、
チャネルコンタクト層８、これらの表面に形成されたゲ
ート酸化膜５、フィールド酸化膜４、そしてソース電極
１２、ドレイン電極１３、ゲート電極６により構成され
ている。各構成部分の構造などは、先に説明した従来の
ＭＩＳＦＥＴと同様につき、同じ符号を付して説明を省
略する。
るＭＩＳＦＥＴを有する半導体装置の断面を示してあ
る。本例の半導体装置に形成されたオフセットドレイン
型のＭＩＳＦＥＴは、先に図５に基づき説明した従来の
ＭＩＳＦＥＴと同様の構成であり、Ｐ型の半導体基板１
（不純物濃度５×１０15ｃｍ-3）の表面に形成されたＮ
- 型の拡散層であるオフセット拡散層２（不純物の表面
濃度２×１０16ｃｍ-3）と、このオフセット拡散層２と
対峙する半導体基板１の表面に形成されたＰ型の拡散層
であるＰチャネル拡散層３（不純物の表面濃度２×１０
16ｃｍ-3）と、オフセット拡散層２またはＰチャネル拡
散層３の表面に形成されたドレイン層９、ソース層７、
チャネルコンタクト層８、これらの表面に形成されたゲ
ート酸化膜５、フィールド酸化膜４、そしてソース電極
１２、ドレイン電極１３、ゲート電極６により構成され
ている。各構成部分の構造などは、先に説明した従来の
ＭＩＳＦＥＴと同様につき、同じ符号を付して説明を省
略する。
【００１７】本装置において着目すべき点は、オフセッ
ト拡散層２の表面のバーズピーク１１近傍からドレイン
層９に向かって延びるように、Ｐ- 型の不純物の表面濃
度が３×１０16ｃｍ-3でオフセット拡散層２より浅い緩
和層１０が拡散により形成されている点である。この緩
和層１０は、いずれの電極とも接続されていない独立し
たフローティング状態の拡散層であり、オフセット拡散
層２の領域内に形成されている。そして、この緩和層１
０の表面にゲート酸化膜５とフィールド酸化膜６とが形
成されており、これらの上部にゲート電極６が設置され
ている。
ト拡散層２の表面のバーズピーク１１近傍からドレイン
層９に向かって延びるように、Ｐ- 型の不純物の表面濃
度が３×１０16ｃｍ-3でオフセット拡散層２より浅い緩
和層１０が拡散により形成されている点である。この緩
和層１０は、いずれの電極とも接続されていない独立し
たフローティング状態の拡散層であり、オフセット拡散
層２の領域内に形成されている。そして、この緩和層１
０の表面にゲート酸化膜５とフィールド酸化膜６とが形
成されており、これらの上部にゲート電極６が設置され
ている。
【００１８】図２に、本装置の緩和層１０近傍を拡大し
て示すと共に、デバイスシミュレーションを行った結果
を示してある。本図にはシミュレーションの結果による
電界の様子を等電位線を用いて示してある。また、本例
のシミュレーションにおいても、先に図６に基づき説明
したシミュレーションと同様に６００Ｖの電圧を印加し
ている。しかしながら、本図に示したように、本例の装
置においては、緩和層１０を設置することにより、バー
ズビーク１１近傍の電界集中が緩和されており、オフセ
ット拡散層２内に特に電界の集中している箇所は見当た
らない。このように、本例の装置により、先に説明した
従来のドレインオフセット型のＭＩＳＦＥＴと同様の範
囲に空乏層１４が形成され、さらに、バーズビーク１１
近傍において集中し易かった電界が、略均等に分散され
てた、非常に高耐圧のＭＩＳＦＥＴを実現できることが
判る。すなわち、従来のＭＩＳＦＥＴにおいては、オフ
セット拡散層２の表面において等電位線の間隔が狭ま
り、フィールド酸化膜４において電界の集中が発生して
いた。しかし、本例の装置においては、Ｐ- 型の緩和層
１０の内部にも空乏層が広がり、緩和層１０内の等電位
線の間隔が略等間隔となっている。このため、フィール
ド酸化膜４における電界集中が防止され、静電破壊が防
がれている。なお、本例の装置において６００Ｖを印加
した場合の最大電界強度Ｅｍａｘは、Ｓｉ内において
３．５×１０5 Ｖ／ｃｍ、ＳｉＯ2 内において５．５×
１０5 Ｖ／ｃｍと大幅に緩和されており、従来の装置の
最大電界強度の１／３〜１／４程度である。
て示すと共に、デバイスシミュレーションを行った結果
を示してある。本図にはシミュレーションの結果による
電界の様子を等電位線を用いて示してある。また、本例
のシミュレーションにおいても、先に図６に基づき説明
したシミュレーションと同様に６００Ｖの電圧を印加し
ている。しかしながら、本図に示したように、本例の装
置においては、緩和層１０を設置することにより、バー
ズビーク１１近傍の電界集中が緩和されており、オフセ
ット拡散層２内に特に電界の集中している箇所は見当た
らない。このように、本例の装置により、先に説明した
従来のドレインオフセット型のＭＩＳＦＥＴと同様の範
囲に空乏層１４が形成され、さらに、バーズビーク１１
近傍において集中し易かった電界が、略均等に分散され
てた、非常に高耐圧のＭＩＳＦＥＴを実現できることが
判る。すなわち、従来のＭＩＳＦＥＴにおいては、オフ
セット拡散層２の表面において等電位線の間隔が狭ま
り、フィールド酸化膜４において電界の集中が発生して
いた。しかし、本例の装置においては、Ｐ- 型の緩和層
１０の内部にも空乏層が広がり、緩和層１０内の等電位
線の間隔が略等間隔となっている。このため、フィール
ド酸化膜４における電界集中が防止され、静電破壊が防
がれている。なお、本例の装置において６００Ｖを印加
した場合の最大電界強度Ｅｍａｘは、Ｓｉ内において
３．５×１０5 Ｖ／ｃｍ、ＳｉＯ2 内において５．５×
１０5 Ｖ／ｃｍと大幅に緩和されており、従来の装置の
最大電界強度の１／３〜１／４程度である。
【００１９】このように、オフセット拡散層に緩和層の
形成されたＭＩＳＦＥＴにおいては、オフ耐圧時におけ
る電界集中が緩和されるので、素子の静電破壊が防止さ
れ、高耐圧のドレインオフセット型のＭＩＳＦＥＴを実
現することができる。そして、このＭＩＳＦＥＴは、Ｃ
ＭＯＳ製造プロセスと同様のプロセスにより形成できる
ので、論理回路などと共にスイッチングＩＣなどに搭載
することができ、耐圧の高いスイッチング素子を有する
半導体装置を実現することができる。
形成されたＭＩＳＦＥＴにおいては、オフ耐圧時におけ
る電界集中が緩和されるので、素子の静電破壊が防止さ
れ、高耐圧のドレインオフセット型のＭＩＳＦＥＴを実
現することができる。そして、このＭＩＳＦＥＴは、Ｃ
ＭＯＳ製造プロセスと同様のプロセスにより形成できる
ので、論理回路などと共にスイッチングＩＣなどに搭載
することができ、耐圧の高いスイッチング素子を有する
半導体装置を実現することができる。
【００２０】〔実施例２〕図３に本発明の実施例２に係
るＭＩＳＦＥＴを有する半導体装置の断面を示してあ
る。本例の半導体装置に用いられたオフセットドレイン
型のＭＩＳＦＥＴにおける半導体基板１、オフセット拡
散層２、Ｐチャネル拡散層３、ドレイン層９、ソース層
７、チャネルコンタクト層８、ゲート酸化膜５、フィー
ルド酸化膜４、ソース電極１２、ドレイン電極１３、ゲ
ート電極６などの構成は、実施例１の装置と同様につ
き、同じ符号を付して説明を省略する。
るＭＩＳＦＥＴを有する半導体装置の断面を示してあ
る。本例の半導体装置に用いられたオフセットドレイン
型のＭＩＳＦＥＴにおける半導体基板１、オフセット拡
散層２、Ｐチャネル拡散層３、ドレイン層９、ソース層
７、チャネルコンタクト層８、ゲート酸化膜５、フィー
ルド酸化膜４、ソース電極１２、ドレイン電極１３、ゲ
ート電極６などの構成は、実施例１の装置と同様につ
き、同じ符号を付して説明を省略する。
【００２１】本装置において着目すべき点は、オフセッ
ト拡散層２の表面のバーズピーク１１近傍からドレイン
層９に向かって、Ｐ- 型の不純物の表面濃度が３×１０
16ｃｍ-3でオフセット拡散層２より薄い複数の緩和層１
０ａ、ｂ、ｃが形成されている点である。すなわち、本
例の装置は、複数（本例においては３つ）の緩和層１０
ａ〜ｃが形成されている点が実施例１の装置と異なって
いる。しかしながら、各緩和層１０ａ〜ｃにおける電界
の緩和状況は同じであり、各緩和層１０ａ〜ｃ内に空乏
層が広がって、等電位線の間隔は広く保持されている。
これらの緩和層１０ａ〜ｃは、バーズビーク１１近傍か
ら、ドレイン層９に向かって略等間隔にドレイン層９の
回りを取り囲むように形成されており、バーズビーク１
１近傍に集中する電界の緩和に加え、オフセット拡散層
２の表面全体に亘って電界の調整が図られている。この
ため、電界の分散を図ることができるので、さらに高電
圧まで静電破壊を防止でき、オフ耐圧の高い素子を実現
することができる。
ト拡散層２の表面のバーズピーク１１近傍からドレイン
層９に向かって、Ｐ- 型の不純物の表面濃度が３×１０
16ｃｍ-3でオフセット拡散層２より薄い複数の緩和層１
０ａ、ｂ、ｃが形成されている点である。すなわち、本
例の装置は、複数（本例においては３つ）の緩和層１０
ａ〜ｃが形成されている点が実施例１の装置と異なって
いる。しかしながら、各緩和層１０ａ〜ｃにおける電界
の緩和状況は同じであり、各緩和層１０ａ〜ｃ内に空乏
層が広がって、等電位線の間隔は広く保持されている。
これらの緩和層１０ａ〜ｃは、バーズビーク１１近傍か
ら、ドレイン層９に向かって略等間隔にドレイン層９の
回りを取り囲むように形成されており、バーズビーク１
１近傍に集中する電界の緩和に加え、オフセット拡散層
２の表面全体に亘って電界の調整が図られている。この
ため、電界の分散を図ることができるので、さらに高電
圧まで静電破壊を防止でき、オフ耐圧の高い素子を実現
することができる。
【００２２】図４に、本例の装置のバーズビーク１１近
傍を拡大して示し、合わせて本装置のデバイスシミュレ
ーションの結果を示す。本例の装置においても、実施例
１と同様に、バーズビーク１１近傍の電界集中はなくな
り、略均等な等電位線が形成されていることが判る。さ
らに、本例の装置においては、複数の緩和層１０ａ〜ｂ
が形成されており、本図より判るように、等電位線は緩
和層１０のドレイン側に狭く、ソース側に広くなるよう
に形成されている。従って、複数の緩和層を形成するこ
とにより、オフセット拡散層２の表面の電位勾配を自由
に調整することができることが判る。このように、フロ
ーティング状態のＰ-型の緩和層を複数形成することに
より、電界の分散を自由に調整することができるので、
オフセット拡散層の表面に電界の集中し難いＭＩＳＦＥ
Ｔを容易で実現することができる。
傍を拡大して示し、合わせて本装置のデバイスシミュレ
ーションの結果を示す。本例の装置においても、実施例
１と同様に、バーズビーク１１近傍の電界集中はなくな
り、略均等な等電位線が形成されていることが判る。さ
らに、本例の装置においては、複数の緩和層１０ａ〜ｂ
が形成されており、本図より判るように、等電位線は緩
和層１０のドレイン側に狭く、ソース側に広くなるよう
に形成されている。従って、複数の緩和層を形成するこ
とにより、オフセット拡散層２の表面の電位勾配を自由
に調整することができることが判る。このように、フロ
ーティング状態のＰ-型の緩和層を複数形成することに
より、電界の分散を自由に調整することができるので、
オフセット拡散層の表面に電界の集中し難いＭＩＳＦＥ
Ｔを容易で実現することができる。
【００２３】また、本例の装置において６００Ｖを印加
した場合の最大電界強度Ｅｍａｘは、Ｓｉ内において
３．４×１０5 Ｖ／ｃｍ、ＳｉＯ2 内において５．５×
１０5 Ｖ／ｃｍと大幅に緩和されており、実施例１と同
様に、従来の装置の最大電界強度の１／３〜１／４程度
である。このように、本例の装置においても、耐圧性能
の向上されたＭＩＳＦＥＴを実現することができる。
した場合の最大電界強度Ｅｍａｘは、Ｓｉ内において
３．４×１０5 Ｖ／ｃｍ、ＳｉＯ2 内において５．５×
１０5 Ｖ／ｃｍと大幅に緩和されており、実施例１と同
様に、従来の装置の最大電界強度の１／３〜１／４程度
である。このように、本例の装置においても、耐圧性能
の向上されたＭＩＳＦＥＴを実現することができる。
【００２４】なお、実施例１および２において、緩和層
をＰ型の不純物を拡散して形成しているが、この緩和層
は、耐圧時においてオフセット拡散層より不純物イオン
の濃度が低くなる層であれば良く、低濃度のＮ型不純物
によっても形成でき、また、Ｐ型の不純物濃度も、上記
の数値に限定されるものではないことは勿論である。
をＰ型の不純物を拡散して形成しているが、この緩和層
は、耐圧時においてオフセット拡散層より不純物イオン
の濃度が低くなる層であれば良く、低濃度のＮ型不純物
によっても形成でき、また、Ｐ型の不純物濃度も、上記
の数値に限定されるものではないことは勿論である。
【００２５】また、Ｐ型の半導体基板に形成されたＭＩ
ＳＦＥＴに基づき説明しているが、拡散により形成され
たウェル状に構成されたＭＩＳＦＥＴであっても勿論良
い。さらに、Ｎチャネル型のＭＩＳＦＥＴに基づき説明
しているが、Ｐチャネル型のＭＩＳＦＥＴにおいても同
様であることは勿論であり、複数のＭＩＳＦＥＴが形成
された半導体装置においても、また、異なる導電型のＭ
ＩＳＦＥＴが混在して形成された半導体装置においても
適用できることは勿論である。
ＳＦＥＴに基づき説明しているが、拡散により形成され
たウェル状に構成されたＭＩＳＦＥＴであっても勿論良
い。さらに、Ｎチャネル型のＭＩＳＦＥＴに基づき説明
しているが、Ｐチャネル型のＭＩＳＦＥＴにおいても同
様であることは勿論であり、複数のＭＩＳＦＥＴが形成
された半導体装置においても、また、異なる導電型のＭ
ＩＳＦＥＴが混在して形成された半導体装置においても
適用できることは勿論である。
【００２６】
【発明の効果】以上において説明したように、本発明に
おいては、ドレインオフセット構造のＭＩＳＦＥＴを有
する半導体装置のオフセット拡散層に、オフセット拡散
層よりその不純物濃度の低くフローティング状態の１ま
たは２以上の電界緩和拡散層を形成することにより、バ
ーズビーク近傍に発生する電界集中を緩和することがで
きる。従って、電界集中に起因する静電破壊を防止する
ことができ、信頼性が高く、また、オープンドレイン型
で使用される場合の静電破壊耐力の大幅に向上したＭＩ
ＳＦＥＴを実現することができる。また、複数の電界緩
和拡散層を形成することによりオフセット拡散層全体に
亘って電界集中の緩和を図ることができるので、さらに
高耐圧のＭＩＳＦＥＴを実現することができる。
おいては、ドレインオフセット構造のＭＩＳＦＥＴを有
する半導体装置のオフセット拡散層に、オフセット拡散
層よりその不純物濃度の低くフローティング状態の１ま
たは２以上の電界緩和拡散層を形成することにより、バ
ーズビーク近傍に発生する電界集中を緩和することがで
きる。従って、電界集中に起因する静電破壊を防止する
ことができ、信頼性が高く、また、オープンドレイン型
で使用される場合の静電破壊耐力の大幅に向上したＭＩ
ＳＦＥＴを実現することができる。また、複数の電界緩
和拡散層を形成することによりオフセット拡散層全体に
亘って電界集中の緩和を図ることができるので、さらに
高耐圧のＭＩＳＦＥＴを実現することができる。
【００２７】このように、本発明に係るＭＩＳＦＥＴは
ＣＭＯＳプロセスと同様のプロセスにより形成可能なＭ
ＩＳＦＥＴでありながら高い耐圧性能を有しているの
で、本発明に係るＭＩＳＦＥＴを用いることにより、ド
ライブ回路、スイッチング電源回路などに用いられる高
耐圧で信頼性の高いＭＩＳＦＥＴを有する半導体装置を
実現することができる。
ＣＭＯＳプロセスと同様のプロセスにより形成可能なＭ
ＩＳＦＥＴでありながら高い耐圧性能を有しているの
で、本発明に係るＭＩＳＦＥＴを用いることにより、ド
ライブ回路、スイッチング電源回路などに用いられる高
耐圧で信頼性の高いＭＩＳＦＥＴを有する半導体装置を
実現することができる。
【図１】本発明の実施例１に係る半導体装置の構成を示
す平面図（ａ）および断面図（ｂ）である。
す平面図（ａ）および断面図（ｂ）である。
【図２】実施例１のデバイスシミュレーションの結果を
示す説明図である。
示す説明図である。
【図３】本発明の実施例２に係る半導体装置の構成を示
す平面図（ａ）および断面図（ｂ）である。
す平面図（ａ）および断面図（ｂ）である。
【図４】実施例２のデバイスシミュレーションの結果を
示す説明図である。
示す説明図である。
【図５】従来の半導体装置の構成を示す平面図（ａ）お
よび断面図（ｂ）である。
よび断面図（ｂ）である。
【図６】従来の半導体装置のデバイスシミュレーション
の結果を示す説明図である。
の結果を示す説明図である。
１ ・・・Ｐ型の半導体基板 ２ ・・・Ｎ- 型のオフセット拡散層 ３ ・・・Ｐ型のＰチャネル拡散層 ４ ・・・フィールド酸化膜 ５ ・・・ゲート酸化膜 ６ ・・・ゲート電極 ７ ・・・ソース層 ８ ・・・チャネルコンタクト層 ９ ・・・ドレイン層 １０・・・Ｐ- 型の緩和層 １１・・・バーズビーク １２・・・ソース電極 １３・・・ドレイン電極 １４・・・空乏層端
Claims (6)
- 【請求項１】 第１導電型の半導体基層の表面に、ソー
ス電位の印加される第２導電型のソース層と、ドレイン
電位の印加される第２導電型のドレイン層と、このドレ
イン層から前記半導体基層の表面に沿って前記ソース層
の方向に広がった第２導電型のオフセット拡散層と、こ
のオフセット拡散層から前記ソース層に亘って前記半導
体基層の表面にゲート絶縁膜を介して設置されたゲート
電極とにより構成されるＭＩＳＦＥＴを少なくとも備え
たＭＩＳＦＥＴを有する半導体装置において、前記オフ
セット拡散層の表面に、このオフセット拡散層より第２
導電型の不純物濃度の薄い電界緩和拡散層が形成されて
いることを特徴とするＭＩＳＦＥＴを有する半導体装
置。 - 【請求項２】 請求項１において、前記電界緩和拡散層
は、前記オフセット拡散層内に独立して形成されたフロ
ーティング層であることを特徴とするＭＩＳＦＥＴを有
する半導体装置。 - 【請求項３】 請求項１または２において、前記電界緩
和拡散層は、少なくとも前記ゲート絶縁膜の端部と対峙
した前記オフセット拡散層の表面に形成されていること
を特徴とするＭＩＳＦＥＴを有する半導体装置。 - 【請求項４】 請求項１ないし３のいずれかにおいて、
複数の前記電界緩和拡散層が前記オフセット拡散層の前
記ソース層側の端部から前記ドレイン層に亘って形成さ
れていることを特徴とするＭＩＳＦＥＴを有する半導体
装置。 - 【請求項５】 請求項１ないし４のいずれかにおいて、
前記電界緩和拡散層は、第１導電型の拡散層であること
を特徴とするＭＩＳＦＥＴを有する半導体装置。 - 【請求項６】 請求項５において、前記電界緩和拡散層
の不純物濃度は、ほぼ前記オフセット拡散層の不純物濃
度程度以下であることを特徴とするＭＩＳＦＥＴを有す
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3277486A JPH05121738A (ja) | 1991-10-24 | 1991-10-24 | Ｍｉｓｆｅｔを有する半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3277486A JPH05121738A (ja) | 1991-10-24 | 1991-10-24 | Ｍｉｓｆｅｔを有する半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121738A true JPH05121738A (ja) | 1993-05-18 |
Family
ID=17584268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3277486A Pending JPH05121738A (ja) | 1991-10-24 | 1991-10-24 | Ｍｉｓｆｅｔを有する半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05121738A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005507164A (ja) * | 2001-10-12 | 2005-03-10 | インターシル アメリカズ インク | 寄生バイポーラトランジスタ作用を減少したｍｏｓ構造を有する集積回路 |
| EP1571711A1 (en) * | 2002-10-25 | 2005-09-07 | Shindengen Electric Manufacturing Co., Ltd. | Lateral short-channel dmos, method for manufacturing same and semiconductor device |
| JP2007080919A (ja) * | 2005-09-12 | 2007-03-29 | Sanyo Electric Co Ltd | 半導体装置 |
| EP1852916A1 (en) * | 2006-05-05 | 2007-11-07 | Austriamicrosystems AG | High voltage transistor |
| JP2008066508A (ja) * | 2006-09-07 | 2008-03-21 | New Japan Radio Co Ltd | 半導体装置 |
| JP2008091932A (ja) * | 1995-04-12 | 2008-04-17 | Fuji Electric Device Technology Co Ltd | 高耐圧ｉｃ |
| JP2009239096A (ja) * | 2008-03-27 | 2009-10-15 | Renesas Technology Corp | 半導体装置 |
| JP2010016041A (ja) * | 2008-07-01 | 2010-01-21 | Sharp Corp | 半導体装置 |
| CN102637743A (zh) * | 2012-05-02 | 2012-08-15 | 杭州士兰微电子股份有限公司 | 一种功率器件及其制造方法 |
| JP2018530922A (ja) * | 2015-10-08 | 2018-10-18 | 無錫華潤上華科技有限公司Ｃｓｍｃ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｆａｂ２ Ｃｏ．， Ｌｔｄ． | 横方向拡散金属酸化物半導体電界効果トランジスタ |
| WO2022230093A1 (ja) * | 2021-04-28 | 2022-11-03 | サンケン電気株式会社 | 半導体装置 |
-
1991
- 1991-10-24 JP JP3277486A patent/JPH05121738A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008091932A (ja) * | 1995-04-12 | 2008-04-17 | Fuji Electric Device Technology Co Ltd | 高耐圧ｉｃ |
| JP2005507164A (ja) * | 2001-10-12 | 2005-03-10 | インターシル アメリカズ インク | 寄生バイポーラトランジスタ作用を減少したｍｏｓ構造を有する集積回路 |
| EP1571711A1 (en) * | 2002-10-25 | 2005-09-07 | Shindengen Electric Manufacturing Co., Ltd. | Lateral short-channel dmos, method for manufacturing same and semiconductor device |
| EP1571711A4 (en) * | 2002-10-25 | 2008-07-09 | Shindengen Electric Mfg | LATERAL SHORT CHANNEL DMOS, MANUFACTURING METHOD AND SEMICONDUCTOR ELEMENT |
| JP2007080919A (ja) * | 2005-09-12 | 2007-03-29 | Sanyo Electric Co Ltd | 半導体装置 |
| EP1852916A1 (en) * | 2006-05-05 | 2007-11-07 | Austriamicrosystems AG | High voltage transistor |
| WO2007128383A1 (en) * | 2006-05-05 | 2007-11-15 | Austriamicrosystems Ag | High voltage transistor with improved high side performance |
| US8212318B2 (en) | 2006-05-05 | 2012-07-03 | Austriamicrosystems Ag | High-voltage transistor with improved high stride performance |
| JP2008066508A (ja) * | 2006-09-07 | 2008-03-21 | New Japan Radio Co Ltd | 半導体装置 |
| JP2009239096A (ja) * | 2008-03-27 | 2009-10-15 | Renesas Technology Corp | 半導体装置 |
| JP2010016041A (ja) * | 2008-07-01 | 2010-01-21 | Sharp Corp | 半導体装置 |
| CN102637743A (zh) * | 2012-05-02 | 2012-08-15 | 杭州士兰微电子股份有限公司 | 一种功率器件及其制造方法 |
| JP2018530922A (ja) * | 2015-10-08 | 2018-10-18 | 無錫華潤上華科技有限公司Ｃｓｍｃ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｆａｂ２ Ｃｏ．， Ｌｔｄ． | 横方向拡散金属酸化物半導体電界効果トランジスタ |
| WO2022230093A1 (ja) * | 2021-04-28 | 2022-11-03 | サンケン電気株式会社 | 半導体装置 |
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