JPH04241463A - 半導体装置 - Google Patents

半導体装置

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JPH04241463A
JPH04241463A JP3003206A JP320691A JPH04241463A JP H04241463 A JPH04241463 A JP H04241463A JP 3003206 A JP3003206 A JP 3003206A JP 320691 A JP320691 A JP 320691A JP H04241463 A JPH04241463 A JP H04241463A
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JP
Japan
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conductivity type
conductor type
drain contact
semiconductor device
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JP3003206A
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Hideo Kawasaki
川崎　英夫
Yuji Yamanishi
山西　雄司
Hiroshi Tanida
宏 谷田
Hiroyuki Shindo
裕之 進藤
Toshihiko Uno
宇野　利彦
Seiki Yamaguchi
山口　誠毅
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Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は高耐圧横型ＭＯＳ電界効
果トランジスタ等の半導体装置に関する。
【０００２】
【従来の技術】従来の高耐圧横型ＭＯＳ電界効果トラン
ジスタ（以下、ＬＭＯＳと略す）について説明する。
【０００３】図３は従来のＬＭＯＳの断面図である。高
濃度のドレインコンタクト領域１は延長ドレイン領域２
ａ中に形成され、さらに同様に延長ドレイン領域２に包
含されたシリコン基板４と同一導電型領域３ｂ（以下、
ＰＴ領域と称する）に周囲を取り囲まれている。延長ド
レイン領域２とシリコン基板４とのシリコン表面部にお
ける接合部のシリコン基板４の側にはチャンネル部５が
形成され、チャンネル部５の上にはゲート酸化膜６およ
び多結晶シリコン膜からなるゲート電極７が並設されて
いる。チャンネル部５の横には延長ドレイン領域２に相
対して第二導電型のソース領域８が形成されており、ま
たソース領域８を取り囲むようにして高濃度の第二導電
型のチャンネルストッパ９が形成されている。さらにチ
ャンネル部５の基板バイアス効果を抑制するため、ソー
ス領域８に隣接して第二導電型の高濃度領域１０を設け
、ソース領域８と同様にソース電極１１と電気的に接続
されている。またＰＴ領域３ｂはシリコン基板４と電気
的に接続されている。
【０００４】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、延長ドレイン領域表面全域にわたってＰ
Ｔ領域が形成されているため、電流の流れる領域は延長
ドレイン領域の深さとＰＴ領域の深さの差が幅となり、
さらにシリコン表面から深いため、延長ドレイン領域の
濃度の薄い領域である。またこのＰＴ領域の下の延長ド
レイン領域の抵抗成分が、全オン抵抗の大部分を占めて
いるため、ゲートがオン時のドレイン電極−ソース電極
間の損失（オン抵抗）が大きくなるという課題を有して
いた。
【０００５】本発明は上記従来の課題を解決するもので
、オン抵抗を低減した半導体装置を提供することを目的
とする。
【０００６】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置は、第一導電型の半導体基板に形
成されたＬＭＯＳの第二導電型のソース領域とドレイン
コンタクト領域の間にドレインコンタクト領域に接して
形成した第二導電型の延長ドレイン領域中にドレインコ
ンタクト領域を取り囲むように第一導電型領域をリング
状に複数形成し、かつこの第一導電型領域の一部と半導
体基板を電気的に接続した構成を有している。
【０００７】
【作用】この構成によって、同じプロセス工程数で、か
つ同じ高耐圧品でのオン抵抗の低減が可能であり、大幅
なコストダウンが可能となる。
【０００８】
【実施例】以下本発明の一実施例について図面を参照し
ながら説明する。
【０００９】図１は本発明の一実施例における半導体装
置の断面図である。図１において、１は高濃度のドレイ
ンコンタクト領域、２は延長ドレイン領域、３ａはＰＴ
領域、４はシリコン基板、５はチャンネル部、６はゲー
ト酸化膜、７はポリシリコン膜からなるゲート電極、８
はソース領域、９はチャンネルストッパ、１０は高濃度
領域、１１はソース電極、１２はドレイン電極を示して
いる。
【００１０】本実施例では図１に示すように、ＰＴ領域
３ａがドレインコンタクト領域１を取り囲むように、リ
ング状に複数形成される。このため、電流の流れる延長
ドレイン領域２の中のシリコン表面の高濃度部も電流の
流れる領域となるため、オン抵抗は低減する。ここで、
重要なことは耐圧の低下をおこさないことである。そこ
で、ＰＴ領域３ａの間隔は、ゲートオフ時に延長ドレイ
ン領域２内に空乏層が閉じ込められるような間隔でなけ
ればならない。また、複数のリング状のＰＴ領域３ａは
、すべてシリコン基板４と電気的に接続されるか、また
はリングの間隔を考慮して中心のリング状のＰＴ領域３
ａのみがシリコン基板４と電気的に接続されてもよい。
【００１１】図２は従来品と本実施例との、同一チップ
サイズにおけるオン抵抗の比較図である。本実施例のオ
ン抵抗は従来品と比較すると約７０％に低減されている
。
【００１２】
【発明の効果】以上のように本発明は、延長ドレイン領
域内にドレインコンタクト領域を囲んでリング状の高濃
度領域（ＰＴ領域）を設け、そのリング状の高濃度領域
の一部を半導体基板と電気的に接続した構成とすること
により、耐圧を低下させることなく、オン抵抗を低減で
きる優れた半導体装置を実現できるものである。
【００１３】さらには、同じプロセスで素子を縮小する
ことが可能であり、全体としてコストダウンできる。
【図面の簡単な説明】
【図１】本発明の一実施例における半導体装置の断面図
【図２】従来品と本実施例との同一チップサイズにおけ
るオン抵抗の比較図
【図３】従来の半導体装置の断面図
【符号の説明】
１　　ドレインコンタクト領域 ２　　延長ドレイン領域 ３ａ　　ＰＴ領域（第一導電型領域） ４　　シリコン基板（半導体基板） ８　　ソース領域

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】第一導電型の半導体基板に形成された横型
    ＭＯＳ電界効果トランジスタの第二導電型のソース領域
    とドレインコンタクト領域との間に、前記ドレインコン
    タクト領域に接して第二導電型の延長ドレイン領域を有
    し、前記延長ドレイン領域の内部においてドレインコン
    タクト領域を取り囲むように第一導電型領域をリング状
    に複数形成し、かつ前記第一導電型領域の一部を半導体
    基板と電気的に接続したことを特徴とする半導体装置。
JP3003206A 1991-01-16 1991-01-16 半導体装置 Pending JPH04241463A (ja)

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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