JP2002076020A - 半導体装置 - Google Patents
半導体装置Info
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- JP2002076020A JP2002076020A JP2000262627A JP2000262627A JP2002076020A JP 2002076020 A JP2002076020 A JP 2002076020A JP 2000262627 A JP2000262627 A JP 2000262627A JP 2000262627 A JP2000262627 A JP 2000262627A JP 2002076020 A JP2002076020 A JP 2002076020A
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- jfet
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- semiconductor device
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Abstract
(57)【要約】
【課題】 使用温度を高め、高いスイッチング速度を有
し、回路スペースをコンパクトにできる、ノーマリーオ
フ型のＳｉＣの半導体装置を提供する。 【解決手段】 ノーマリーオフ型のＪＦＥＴ１０とノー
マリーオン型のＪＦＥＴ２０とが組み合わされ、ノーマ
リーオフ型のＪＦＥＴのソース電極１１とノーマリーオ
ン型のＪＦＥＴのゲート電極２２とが接続され、ノーマ
リーオフ型のＪＦＥＴのドレイン電極１３とノーマリー
オン型のＪＦＥＴのソース電極２１とが接続されてい
る。
し、回路スペースをコンパクトにできる、ノーマリーオ
フ型のＳｉＣの半導体装置を提供する。 【解決手段】 ノーマリーオフ型のＪＦＥＴ１０とノー
マリーオン型のＪＦＥＴ２０とが組み合わされ、ノーマ
リーオフ型のＪＦＥＴのソース電極１１とノーマリーオ
ン型のＪＦＥＴのゲート電極２２とが接続され、ノーマ
リーオフ型のＪＦＥＴのドレイン電極１３とノーマリー
オン型のＪＦＥＴのソース電極２１とが接続されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、より具体的には、複数のＳｉＣ接合型電界効果トラ
ンジスタ（JFET:Junction Field Effect Transistor）
を組み合わせて、ノーマリーオフ動作を可能とする半導
体装置に関するものである。
し、より具体的には、複数のＳｉＣ接合型電界効果トラ
ンジスタ（JFET:Junction Field Effect Transistor）
を組み合わせて、ノーマリーオフ動作を可能とする半導
体装置に関するものである。
【０００２】
【従来の技術】ＳｉＣのＪＦＥＴは、耐圧が高くスイッ
チング速度が速く、使用できる温度も高温まで可能なの
で、大電力用スイッチング素子として使用が増大してい
る。一般に、ＪＦＥＴでは、オンオフ動作は、チャネル
領域を遮断する空乏層の除去と形成とによって行われ
る。
チング速度が速く、使用できる温度も高温まで可能なの
で、大電力用スイッチング素子として使用が増大してい
る。一般に、ＪＦＥＴでは、オンオフ動作は、チャネル
領域を遮断する空乏層の除去と形成とによって行われ
る。
【０００３】チャネル領域をキャリアが通過している状
態であるオン状態は、ゲート電位をソース電位（通常、
接地電位）に対してゼロまたはわずかにプラス電位を印
加したときに、実現される構造とするほうが製造しやす
い。ゲートにゼロまたはわずかにプラスの電位を与え、
空乏層によるチャネル領域の遮断を実現するためには、
チャネル領域の厚さを薄くしたり、ゲート領域の不純物
濃度を非常に高めたりするなど、製造工程における困難
度が増大する。このため、大電力のスイッチングに用い
るＪＦＥＴは、通常、ノーマリーオンの動作を行うこと
を想定した構造とされている。
態であるオン状態は、ゲート電位をソース電位（通常、
接地電位）に対してゼロまたはわずかにプラス電位を印
加したときに、実現される構造とするほうが製造しやす
い。ゲートにゼロまたはわずかにプラスの電位を与え、
空乏層によるチャネル領域の遮断を実現するためには、
チャネル領域の厚さを薄くしたり、ゲート領域の不純物
濃度を非常に高めたりするなど、製造工程における困難
度が増大する。このため、大電力のスイッチングに用い
るＪＦＥＴは、通常、ノーマリーオンの動作を行うこと
を想定した構造とされている。
【０００４】
【発明が解決しようとする課題】しかしながら、ノーマ
リーオン型のＪＦＥＴを、例えば回転機制御等に用いる
場合、ゲート回路構成が複雑になる。すなわち、ノーマ
リーオン型のＪＦＥＴでは、ゲートに電圧を加えていな
いときにオン状態になるので、ゲート回路が故障した場
合、回転機は回転したままとなり危険である。このた
め、故障に備えて、ゲート回路に故障の際にオフさせる
ための機構を設ける必要がある。また、オフ状態で電圧
を印加しつづける必要があるので、オフの期間に、電力
消費が生じるという問題がある。
リーオン型のＪＦＥＴを、例えば回転機制御等に用いる
場合、ゲート回路構成が複雑になる。すなわち、ノーマ
リーオン型のＪＦＥＴでは、ゲートに電圧を加えていな
いときにオン状態になるので、ゲート回路が故障した場
合、回転機は回転したままとなり危険である。このた
め、故障に備えて、ゲート回路に故障の際にオフさせる
ための機構を設ける必要がある。また、オフ状態で電圧
を印加しつづける必要があるので、オフの期間に、電力
消費が生じるという問題がある。
【０００５】これを解決するため、図４に示すように、
ノーマリーオン型のＳｉＣ ＪＦＥＴ１２０と、ノーマ
リーオフ型のＳｉ ＭＯＳＦＥＴ(Metal Oxide Semicond
uctor Field Effect Transistor)１００とを組み合わせ
て、ノーマリーオフ型の半導体装置を形成する提案がな
された（H.Mitlehner et al: Dynamic characteristics
of high voltage 4H-SiC vertical JFETs, 1999 IEE
E)。この半導体装置では、縦型ＪＦＥＴ１２０のソース
１２１にＭＯＳＦＥＴ１００のドレイン１０３を接続す
るとともに、ＭＯＳＦＥＴのソース１０１とＪＦＥＴの
ゲート１２２とを接続する。この構成によれば、ＭＯＳ
ＦＥＴのゲートに信号が入力されない限り、ＪＦＥＴが
オン状態にならないので、ノーマリーオフ型となる。
ノーマリーオン型のＳｉＣ ＪＦＥＴ１２０と、ノーマ
リーオフ型のＳｉ ＭＯＳＦＥＴ(Metal Oxide Semicond
uctor Field Effect Transistor)１００とを組み合わせ
て、ノーマリーオフ型の半導体装置を形成する提案がな
された（H.Mitlehner et al: Dynamic characteristics
of high voltage 4H-SiC vertical JFETs, 1999 IEE
E)。この半導体装置では、縦型ＪＦＥＴ１２０のソース
１２１にＭＯＳＦＥＴ１００のドレイン１０３を接続す
るとともに、ＭＯＳＦＥＴのソース１０１とＪＦＥＴの
ゲート１２２とを接続する。この構成によれば、ＭＯＳ
ＦＥＴのゲートに信号が入力されない限り、ＪＦＥＴが
オン状態にならないので、ノーマリーオフ型となる。
【０００６】しかしながら、上記のＳｉ ＭＯＳＦＥＴ
とＳｉＣ ＪＦＥＴとを組み合わせた半導体装置は、次
の問題を有している。 （１） 使用可能な温度範囲が狭い。Ｓｉ ＭＯＳＦＥ
Ｔの上限温度は１５０℃程度であり、上記半導体装置は
１５０℃を超えて使用することができない。 （２） ＳｉＣ ＪＦＥＴの良好なスイッチング特性を
生かすことができない。すなわち、ＳｉＣ ＪＦＥＴに
比べてＳｉ ＭＯＳＦＥＴのほうが、スイッチング速度
が遅く、２つを接続した場合、遅いほうの素子によりス
イッチング速度が律速される。 （３） 回路スペースが大きい。ＪＦＥＴとＭＯＳＦＥ
Ｔとを、別々の材料で作製するため、１つの基板上で形
成することは困難となる。このため、２つの基板に形成
された端子電極を配線で接続しなければならず、回路ス
ペースが大きくなる。
とＳｉＣ ＪＦＥＴとを組み合わせた半導体装置は、次
の問題を有している。 （１） 使用可能な温度範囲が狭い。Ｓｉ ＭＯＳＦＥ
Ｔの上限温度は１５０℃程度であり、上記半導体装置は
１５０℃を超えて使用することができない。 （２） ＳｉＣ ＪＦＥＴの良好なスイッチング特性を
生かすことができない。すなわち、ＳｉＣ ＪＦＥＴに
比べてＳｉ ＭＯＳＦＥＴのほうが、スイッチング速度
が遅く、２つを接続した場合、遅いほうの素子によりス
イッチング速度が律速される。 （３） 回路スペースが大きい。ＪＦＥＴとＭＯＳＦＥ
Ｔとを、別々の材料で作製するため、１つの基板上で形
成することは困難となる。このため、２つの基板に形成
された端子電極を配線で接続しなければならず、回路ス
ペースが大きくなる。
【０００７】上記の（１）、（２）、（３）の問題を解
決したノーマリーオフ型のＳｉＣＪＦＥＴを提供するこ
とができれば、各種回転機の制御に非常に有用になる。
また、電力用パワーデバイスに用いて、オフ時に電力消
費を発生させないようにすることができる。さらに、高
温環境下で使用可能、または冷却設備の簡素化という効
果を得ることができる。
決したノーマリーオフ型のＳｉＣＪＦＥＴを提供するこ
とができれば、各種回転機の制御に非常に有用になる。
また、電力用パワーデバイスに用いて、オフ時に電力消
費を発生させないようにすることができる。さらに、高
温環境下で使用可能、または冷却設備の簡素化という効
果を得ることができる。
【０００８】そこで、本発明は、使用可能温度を高め、
ＳｉＣの良好なスイッチング速度を利用でき、回路スペ
ースをコンパクトにすることができる、ノーマリーオフ
型のＳｉＣの半導体装置を提供することを目的とする。
ＳｉＣの良好なスイッチング速度を利用でき、回路スペ
ースをコンパクトにすることができる、ノーマリーオフ
型のＳｉＣの半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
ノーマリーオフ型のＪＦＥＴとノーマリーオン型のＪＦ
ＥＴとが組み合わされた半導体装置である。この半導体
装置では、ノーマリーオフ型のＪＦＥＴのソース電極と
ノーマリーオン型のＪＦＥＴのゲート電極とが接続さ
れ、ノーマリーオフ型のＪＦＥＴのドレイン電極とノー
マリーオン型のＪＦＥＴのソース電極とが接続されてい
る（請求項１）。
ノーマリーオフ型のＪＦＥＴとノーマリーオン型のＪＦ
ＥＴとが組み合わされた半導体装置である。この半導体
装置では、ノーマリーオフ型のＪＦＥＴのソース電極と
ノーマリーオン型のＪＦＥＴのゲート電極とが接続さ
れ、ノーマリーオフ型のＪＦＥＴのドレイン電極とノー
マリーオン型のＪＦＥＴのソース電極とが接続されてい
る（請求項１）。
【００１０】上記構成によれば、ノーマリーオン型ＪＦ
ＥＴのドレインを当該半導体装置のドレインとし、ノー
マリーオフ型ＪＦＥＴのゲートを当該半導体装置のゲー
トとし、ノーマリーオフ型ＪＦＥＴのソースを当該半導
体装置のソースとする。ノーマリーオフ型ＪＦＥＴがオ
フ状態のとき、そのＪＦＥＴのチャネルは遮断されてい
るので、そのＪＦＥＴのドレインをキャリアが移動する
ことはない。したがって、ノーマリーオン型ＪＦＥＴの
ソースをキャリアが移動することがないので、ノーマリ
ーオン型ＪＦＥＴがオン状態になることはない。このと
き、ノーマリーオフ型ＪＦＥＴのソース−ドレイン間電
圧により、ノーマリーオン型ＪＦＥＴのチャネルは空乏
化している。
ＥＴのドレインを当該半導体装置のドレインとし、ノー
マリーオフ型ＪＦＥＴのゲートを当該半導体装置のゲー
トとし、ノーマリーオフ型ＪＦＥＴのソースを当該半導
体装置のソースとする。ノーマリーオフ型ＪＦＥＴがオ
フ状態のとき、そのＪＦＥＴのチャネルは遮断されてい
るので、そのＪＦＥＴのドレインをキャリアが移動する
ことはない。したがって、ノーマリーオン型ＪＦＥＴの
ソースをキャリアが移動することがないので、ノーマリ
ーオン型ＪＦＥＴがオン状態になることはない。このと
き、ノーマリーオフ型ＪＦＥＴのソース−ドレイン間電
圧により、ノーマリーオン型ＪＦＥＴのチャネルは空乏
化している。
【００１１】一方、ノーマリーオフ型ＪＦＥＴがオン状
態のとき、キャリアがそのＪＦＥＴのドレインを通過
し、したがって、ノーマリーオン型ＪＦＥＴのソースを
キャリアが通過する。ノーマリーオン型のゲートはノー
マリーオフ型ＪＦＥＴのソースと導通しているので、例
えば接地電位とすれば、ノーマリーオン型ＪＦＥＴで
は、オン状態が実現される。
態のとき、キャリアがそのＪＦＥＴのドレインを通過
し、したがって、ノーマリーオン型ＪＦＥＴのソースを
キャリアが通過する。ノーマリーオン型のゲートはノー
マリーオフ型ＪＦＥＴのソースと導通しているので、例
えば接地電位とすれば、ノーマリーオン型ＪＦＥＴで
は、オン状態が実現される。
【００１２】上記の動作は、上記２つのＪＦＥＴを組み
合わせた半導体装置が、ノーマリーオフの動作をするこ
とを示している。したがって、回転機制御にコンパクト
な回路構造で用いることができ、パワーデバイスに用い
た場合、オフ時に電力消費が発生することがなくなる。
また、上記のＪＦＥＴは２つともＳｉＣで形成すること
ができるので、使用温度を高くすることができ、大きな
スイッチング速度を確保することができ、さらに同じ共
通のＳｉＣ基板に小型化して形成することができる。さ
らに、上記ノーマリーオン型ＪＦＥＴの耐圧を高め、ノ
ーマリーオフ型ＪＦＥＴにオン抵抗の低い構造、例え
ば、横型ＪＦＥＴでチャネル長の短いものを用いること
により、高耐圧低オン抵抗のＪＦＥＴを得ることができ
る。
合わせた半導体装置が、ノーマリーオフの動作をするこ
とを示している。したがって、回転機制御にコンパクト
な回路構造で用いることができ、パワーデバイスに用い
た場合、オフ時に電力消費が発生することがなくなる。
また、上記のＪＦＥＴは２つともＳｉＣで形成すること
ができるので、使用温度を高くすることができ、大きな
スイッチング速度を確保することができ、さらに同じ共
通のＳｉＣ基板に小型化して形成することができる。さ
らに、上記ノーマリーオン型ＪＦＥＴの耐圧を高め、ノ
ーマリーオフ型ＪＦＥＴにオン抵抗の低い構造、例え
ば、横型ＪＦＥＴでチャネル長の短いものを用いること
により、高耐圧低オン抵抗のＪＦＥＴを得ることができ
る。
【００１３】上記本発明の半導体装置では、ノーマリー
オフ型のＪＦＥＴでは、チャネル領域とゲート領域との
間の接合面において、拡散電位によって空乏層が形成さ
れ、当該空乏層がチャネル領域を遮断している（請求項
２）。
オフ型のＪＦＥＴでは、チャネル領域とゲート領域との
間の接合面において、拡散電位によって空乏層が形成さ
れ、当該空乏層がチャネル領域を遮断している（請求項
２）。
【００１４】上記構成により、ノーマリーオフ型のＳｉ
Ｃ ＪＦＥＴを形成することができる。このノーマリー
オフ型のＳｉＣ ＪＦＥＴを形成するには、チャネル領
域の厚みを薄くし、チャネル領域に接して接合面を形成
するゲート領域の不純物濃度をチャネル領域の不純物濃
度に比して、非常に高濃度にする。これらの構造によ
り、ゲート領域とチャネル領域との接合面には、拡散電
位により空乏層が形成され、ゲートに電圧を印加しなく
てもチャネル領域を遮断してオフ状態が実現する。すな
わち、ノーマリーオフ型ＪＦＥＴが形成される。このノ
ーマリーオフ型ＪＦＥＴは、オン抵抗を低くすることに
より、半導体装置全体のオン抵抗を低下することができ
る。また、ノーマリーオン型の耐圧は容易に高くするこ
とができるので、ノーマリーオフ型の耐圧は大きくなく
ても、半導体装置としては大きな耐圧を有することがで
きる。
Ｃ ＪＦＥＴを形成することができる。このノーマリー
オフ型のＳｉＣ ＪＦＥＴを形成するには、チャネル領
域の厚みを薄くし、チャネル領域に接して接合面を形成
するゲート領域の不純物濃度をチャネル領域の不純物濃
度に比して、非常に高濃度にする。これらの構造によ
り、ゲート領域とチャネル領域との接合面には、拡散電
位により空乏層が形成され、ゲートに電圧を印加しなく
てもチャネル領域を遮断してオフ状態が実現する。すな
わち、ノーマリーオフ型ＪＦＥＴが形成される。このノ
ーマリーオフ型ＪＦＥＴは、オン抵抗を低くすることに
より、半導体装置全体のオン抵抗を低下することができ
る。また、ノーマリーオン型の耐圧は容易に高くするこ
とができるので、ノーマリーオフ型の耐圧は大きくなく
ても、半導体装置としては大きな耐圧を有することがで
きる。
【００１５】上記本発明の半導体装置では、ノーマリー
オフ型のＪＦＥＴおよびノーマリーオン型のＪＦＥＴ
は、ともに同じ基板上に配置されている（請求項３）。
オフ型のＪＦＥＴおよびノーマリーオン型のＪＦＥＴ
は、ともに同じ基板上に配置されている（請求項３）。
【００１６】この結果、半導体装置をコンパクトに構成
することができる。また、製造工程の成膜工程等を両方
のＪＦＥＴに共通の１工程で行うことができる場合が多
いので、製造工程の省略、製造期間の短縮等をすること
ができる。
することができる。また、製造工程の成膜工程等を両方
のＪＦＥＴに共通の１工程で行うことができる場合が多
いので、製造工程の省略、製造期間の短縮等をすること
ができる。
【００１７】上記本発明の半導体装置では、ノーマリー
オフ型のＪＦＥＴが横型ＪＦＥＴである（請求項４）。
オフ型のＪＦＥＴが横型ＪＦＥＴである（請求項４）。
【００１８】横型ＪＦＥＴは、チャネル長を短くするこ
とにより、オン抵抗を減少させることができる。また、
耐圧はそれほど高くすることができないので、耐圧をノ
ーマリーオン型ＪＦＥＴに負担させて、低オン抵抗で高
耐圧の半導体装置を形成することが可能となる。
とにより、オン抵抗を減少させることができる。また、
耐圧はそれほど高くすることができないので、耐圧をノ
ーマリーオン型ＪＦＥＴに負担させて、低オン抵抗で高
耐圧の半導体装置を形成することが可能となる。
【００１９】上記本発明の半導体装置では、ノーマリー
オン型のＪＦＥＴが縦型ＪＦＥＴである（請求項５）。
オン型のＪＦＥＴが縦型ＪＦＥＴである（請求項５）。
【００２０】縦型ＪＦＥＴは、ソースとドレインとが同
一面にないので、高耐圧とすることができ、沿面放電を
防止することができる。また、低オン抵抗のノーマリー
オフ型の横型ＪＦＥＴと組み合わせて高耐圧、低オン抵
抗の半導体装置を形成することが可能となる。
一面にないので、高耐圧とすることができ、沿面放電を
防止することができる。また、低オン抵抗のノーマリー
オフ型の横型ＪＦＥＴと組み合わせて高耐圧、低オン抵
抗の半導体装置を形成することが可能となる。
【００２１】
【発明の実施の形態】次に図面を用いて、本発明の実施
の形態について説明する。図１は、本発明の実施の形態
における半導体装置の断面図である。同図において、Ｓ
ｉＣのノーマリーオフ型のＪＦＥＴ１０とＳｉＣのノー
マリーオン型のＪＦＥＴ２０とが組み合わされている。
ノーマリーオフ型のＳｉＣのＪＦＥＴ１０のソース１１
とノマリーオン型のＳｉＣのＪＦＥＴ２０のゲート２２
とが接続され、また同じくＪＦＥＴ１０のドレイン１３
とＪＦＥＴ２０のソース２１とが接続されている。
の形態について説明する。図１は、本発明の実施の形態
における半導体装置の断面図である。同図において、Ｓ
ｉＣのノーマリーオフ型のＪＦＥＴ１０とＳｉＣのノー
マリーオン型のＪＦＥＴ２０とが組み合わされている。
ノーマリーオフ型のＳｉＣのＪＦＥＴ１０のソース１１
とノマリーオン型のＳｉＣのＪＦＥＴ２０のゲート２２
とが接続され、また同じくＪＦＥＴ１０のドレイン１３
とＪＦＥＴ２０のソース２１とが接続されている。
【００２２】図２は、図１に示した回路構成を１つのＳ
ｉＣ基板に形成した具体例を示す図である。ｎ+型Ｓｉ
Ｃ基板１の上に、ＳｉＣのノーマリーオフ型のＪＦＥＴ
１０とＳｉＣのノーマリーオン型のＪＦＥＴ２０とが形
成されている。
ｉＣ基板に形成した具体例を示す図である。ｎ+型Ｓｉ
Ｃ基板１の上に、ＳｉＣのノーマリーオフ型のＪＦＥＴ
１０とＳｉＣのノーマリーオン型のＪＦＥＴ２０とが形
成されている。
【００２３】まず、ＳｉＣのノーマリーオフ型のＪＦＥ
Ｔ１０について説明する。このＪＦＥＴ１０は横型であ
り、キャリアである電子は、チャネル領域１５を基板面
に平行に駆動される。ｎ+型ＳｉＣ基板１の上にキャリ
アの通過を阻止する低濃度のｎ型不純物を含むｎ-Ｓｉ
Ｃエピタキシャル膜１６が形成され、その上にチャネル
領域１５とｎｐ+接合面を形成するゲート領域１２ａが
形成される。このゲート領域１２ａの両端上にゲート電
極１２が設けられる。このゲート領域１２ａの上には、
チャネル領域１５と、そのチャネル領域１５を間にはさ
んでソース領域１１ｂ、ドレイン領域１３ｂが配置され
る。これらソース領域１１ｂ、ドレイン領域１３ｂの上
には、オーミック接触を実現するための高濃度不純物領
域であるソース電極下部１１ａ、ドレイン電極下部１３
ａが形成され、その上にソース電極１１、ドレイン電極
１３が形成されている。
Ｔ１０について説明する。このＪＦＥＴ１０は横型であ
り、キャリアである電子は、チャネル領域１５を基板面
に平行に駆動される。ｎ+型ＳｉＣ基板１の上にキャリ
アの通過を阻止する低濃度のｎ型不純物を含むｎ-Ｓｉ
Ｃエピタキシャル膜１６が形成され、その上にチャネル
領域１５とｎｐ+接合面を形成するゲート領域１２ａが
形成される。このゲート領域１２ａの両端上にゲート電
極１２が設けられる。このゲート領域１２ａの上には、
チャネル領域１５と、そのチャネル領域１５を間にはさ
んでソース領域１１ｂ、ドレイン領域１３ｂが配置され
る。これらソース領域１１ｂ、ドレイン領域１３ｂの上
には、オーミック接触を実現するための高濃度不純物領
域であるソース電極下部１１ａ、ドレイン電極下部１３
ａが形成され、その上にソース電極１１、ドレイン電極
１３が形成されている。
【００２４】このＳｉＣのノーマリーオフ型のＪＦＥＴ
１０においては、ゲート電極１２がゼロ電位であって
も、拡散電位によりゲート領域１２ａとのｎｐ+接合面
からチャネル領域に向けて空乏層が延びて、チャネル領
域を遮断している。このため、ノーマリーオフの動作を
行うことができる。すなわち、ゲートがゼロ電位のとき
オフ状態であり、ゲートが所定のプラス電位になってオ
ン状態が実現する。
１０においては、ゲート電極１２がゼロ電位であって
も、拡散電位によりゲート領域１２ａとのｎｐ+接合面
からチャネル領域に向けて空乏層が延びて、チャネル領
域を遮断している。このため、ノーマリーオフの動作を
行うことができる。すなわち、ゲートがゼロ電位のとき
オフ状態であり、ゲートが所定のプラス電位になってオ
ン状態が実現する。
【００２５】次に、ＳｉＣのノーマリーオン型のＪＦＥ
Ｔ２０について説明する。このＪＦＥＴ２０は縦型であ
り、キャリアである電子は基板面に交差する厚み方向に
駆動される。この縦型ＪＦＥＴのドレイン電極２３は、
ＳｉＣ基板の裏面に形成されている。ＳｉＣ基板１の上
には低濃度不純物領域であるｎ-ＳｉＣエピタキシャル
膜２６が形成され、その上端面の中央がチャネル領域２
５に連続している。チャネル領域２５の両側にはゲート
領域２２ａが配置され、その上にゲート電極２２が設け
られている。また、チャネル領域２５の上には、オーミ
ック接触を実現する高濃度のｎ型不純物を含むソース領
域２１ａが設けられ、ソース電極２１と接続している。
Ｔ２０について説明する。このＪＦＥＴ２０は縦型であ
り、キャリアである電子は基板面に交差する厚み方向に
駆動される。この縦型ＪＦＥＴのドレイン電極２３は、
ＳｉＣ基板の裏面に形成されている。ＳｉＣ基板１の上
には低濃度不純物領域であるｎ-ＳｉＣエピタキシャル
膜２６が形成され、その上端面の中央がチャネル領域２
５に連続している。チャネル領域２５の両側にはゲート
領域２２ａが配置され、その上にゲート電極２２が設け
られている。また、チャネル領域２５の上には、オーミ
ック接触を実現する高濃度のｎ型不純物を含むソース領
域２１ａが設けられ、ソース電極２１と接続している。
【００２６】このノーマリーオンの縦型ＪＦＥＴ２０で
は、ゲート電圧がゼロ電位のとき、チャネル領域２５を
遮断する空乏層は形成されないので、電子はソース領域
２１ａからドレインに向かって駆動され、オン状態とな
る。オフ状態にするには、ゲート領域２２ａとチャネル
領域２５との接合面に逆バイアス電圧を印加して空乏層
をチャネル領域に延ばして遮断する。
は、ゲート電圧がゼロ電位のとき、チャネル領域２５を
遮断する空乏層は形成されないので、電子はソース領域
２１ａからドレインに向かって駆動され、オン状態とな
る。オフ状態にするには、ゲート領域２２ａとチャネル
領域２５との接合面に逆バイアス電圧を印加して空乏層
をチャネル領域に延ばして遮断する。
【００２７】配線は、横型ＪＦＥＴ１０のソース電極１
１と縦型ＪＦＥＴ２０のゲート電極２２とが、また、横
型ＪＦＥＴ１０のドレイン電極１３と縦型ＪＦＥＴ２０
のソース電極２１とが、それぞれ接続されている。
１と縦型ＪＦＥＴ２０のゲート電極２２とが、また、横
型ＪＦＥＴ１０のドレイン電極１３と縦型ＪＦＥＴ２０
のソース電極２１とが、それぞれ接続されている。
【００２８】上記の半導体装置３０は、そのゲート電極
として横型ＪＦＥＴ１０のゲート電極１２を有し、その
ソース電極として横型ＪＦＥＴ１０のソース電極１１を
有し、そのドレイン電極として縦型ＪＦＥＴ２０のドレ
イン電極２３を有しているとみることができる。横型Ｊ
ＦＥＴのチャネル１５はゲート電極１２に所定のプラス
電位を印加しないとオン状態にならない。このため、ゲ
ート電位がゼロの状態では、ドレイン電極１３を通っ
て、縦型ＪＦＥＴのソース領域２１ａに電子が流れ込ま
ないので、ソース領域２１ａからドレイン電極２３に電
子が流れない。したがって、この半導体装置３０は、ゲ
ート電極１２の電位がゼロの場合、ドレイン電極に流れ
込む電子はない。このとき、ノーマリーオフ型ＪＦＥＴ
のソース−ドレイン間電圧によりノーマリーオン型ＪＦ
ＥＴのチャネルは空乏化している。
として横型ＪＦＥＴ１０のゲート電極１２を有し、その
ソース電極として横型ＪＦＥＴ１０のソース電極１１を
有し、そのドレイン電極として縦型ＪＦＥＴ２０のドレ
イン電極２３を有しているとみることができる。横型Ｊ
ＦＥＴのチャネル１５はゲート電極１２に所定のプラス
電位を印加しないとオン状態にならない。このため、ゲ
ート電位がゼロの状態では、ドレイン電極１３を通っ
て、縦型ＪＦＥＴのソース領域２１ａに電子が流れ込ま
ないので、ソース領域２１ａからドレイン電極２３に電
子が流れない。したがって、この半導体装置３０は、ゲ
ート電極１２の電位がゼロの場合、ドレイン電極に流れ
込む電子はない。このとき、ノーマリーオフ型ＪＦＥＴ
のソース−ドレイン間電圧によりノーマリーオン型ＪＦ
ＥＴのチャネルは空乏化している。
【００２９】一方、ゲート電極１２ｂに所定のプラス電
位を印加した場合、チャネル領域１５を経由してソース
領域１１ｂからドレイン領域へ電子が駆動される。この
駆動された電子は配線を通って、縦型ＪＦＥＴ２０のソ
ース電極２１に流れ込む。、縦型ＪＦＥＴ２０のゲート
電極は横型ＪＦＥＴ１０のソース電極１１に接続してお
り、マイナス電位になっていない。そこで、上記電子の
流れは、チャネル領域２５、ドリフト領域２６およびＳ
ｉＣ基板１を経由してドレイン電極２３に流れる。
位を印加した場合、チャネル領域１５を経由してソース
領域１１ｂからドレイン領域へ電子が駆動される。この
駆動された電子は配線を通って、縦型ＪＦＥＴ２０のソ
ース電極２１に流れ込む。、縦型ＪＦＥＴ２０のゲート
電極は横型ＪＦＥＴ１０のソース電極１１に接続してお
り、マイナス電位になっていない。そこで、上記電子の
流れは、チャネル領域２５、ドリフト領域２６およびＳ
ｉＣ基板１を経由してドレイン電極２３に流れる。
【００３０】上記の半導体装置３０の動作は、まさにノ
ーマリーオフの動作であり、上記の構成により、ノーマ
リーオフ動作を実現できるようになった。
ーマリーオフの動作であり、上記の構成により、ノーマ
リーオフ動作を実現できるようになった。
【００３１】この半導体装置は、ＳｉＣのみによって構
成される。図３に示すように、ＳｉＣのイントリンシッ
クな電子濃度の温度依存性によれば、１１００Ｋでも電
子濃度は、１×１０12ｃｍ-3と低い値にとどまってい
る。このため、使用可能な温度も８００℃程度くらいま
で上げることができる。
成される。図３に示すように、ＳｉＣのイントリンシッ
クな電子濃度の温度依存性によれば、１１００Ｋでも電
子濃度は、１×１０12ｃｍ-3と低い値にとどまってい
る。このため、使用可能な温度も８００℃程度くらいま
で上げることができる。
【００３２】また、上記の半導体装置では、半導体装置
のゲート電極によるスイッチング動作は、ＳｉＣの横型
ＪＦＥＴ１０のゲート電極によって行われる。図４に示
した従来の半導体装置におけるＳｉのＭＯＳＦＥＴで
は、スイッチングに要する時間は１００ｎｓ程度であっ
たが、上記ノマリーオフ型ＪＦＥＴをＳｉＣによって構
成することにより、スイッチング時間を１ｎｓ以下にす
ることができる。このスイッチング速度の向上は、実に
１００倍以上に達するものである。
のゲート電極によるスイッチング動作は、ＳｉＣの横型
ＪＦＥＴ１０のゲート電極によって行われる。図４に示
した従来の半導体装置におけるＳｉのＭＯＳＦＥＴで
は、スイッチングに要する時間は１００ｎｓ程度であっ
たが、上記ノマリーオフ型ＪＦＥＴをＳｉＣによって構
成することにより、スイッチング時間を１ｎｓ以下にす
ることができる。このスイッチング速度の向上は、実に
１００倍以上に達するものである。
【００３３】さらに、図２に示すように、１つのＳｉＣ
基板の上に、ノーマリーオフ型のＪＦＥＴとノーマリー
オン型のＪＦＥＴとが形成されるので、半導体装置をコ
ンパクトに形成することができ、小型化することができ
る。
基板の上に、ノーマリーオフ型のＪＦＥＴとノーマリー
オン型のＪＦＥＴとが形成されるので、半導体装置をコ
ンパクトに形成することができ、小型化することができ
る。
【００３４】また、上記の縦型ＪＦＥＴ２０の耐圧は、
例えば、５００Ｖ程度であり、横型ＪＦＥＴ１０の耐圧
は５０Ｖ程度あるので、この半導体装置は高い耐圧を得
ることができる。また、縦型ＪＦＥＴのオン抵抗は、上
記ノーマリーオン型の場合を、１とすれば、ノーマリー
オフ型の場合、１０程度となる。また、横型ＪＦＥＴの
オン抵抗は、上記ノーマリーオフ型の場合であっても、
チャネル長さを短くすることにより、０．１程度にする
ことができる。このため、縦型のノーマリーオフ型ＪＦ
ＥＴのみを用いるより、縦型のノーマリーオン型ＪＦＥ
Ｔと横型のノーマリーオフ型ＪＦＥＴとを組み合わせた
本発明の半導体装置のほうが、高耐圧で、低オン抵抗を
容易に実現することができる。
例えば、５００Ｖ程度であり、横型ＪＦＥＴ１０の耐圧
は５０Ｖ程度あるので、この半導体装置は高い耐圧を得
ることができる。また、縦型ＪＦＥＴのオン抵抗は、上
記ノーマリーオン型の場合を、１とすれば、ノーマリー
オフ型の場合、１０程度となる。また、横型ＪＦＥＴの
オン抵抗は、上記ノーマリーオフ型の場合であっても、
チャネル長さを短くすることにより、０．１程度にする
ことができる。このため、縦型のノーマリーオフ型ＪＦ
ＥＴのみを用いるより、縦型のノーマリーオン型ＪＦＥ
Ｔと横型のノーマリーオフ型ＪＦＥＴとを組み合わせた
本発明の半導体装置のほうが、高耐圧で、低オン抵抗を
容易に実現することができる。
【００３５】上記において、本発明の実施の形態につい
て説明を行ったが、上記に開示された本発明の実施の形
態は、あくまで例示であって、本発明の範囲はこれら発
明の実施の形態に限定されない。本発明の範囲は、特許
請求の範囲の記載によって示され、さらに特許請求の範
囲の記載と均等の意味および範囲内でのすべての変更を
含むものである。
て説明を行ったが、上記に開示された本発明の実施の形
態は、あくまで例示であって、本発明の範囲はこれら発
明の実施の形態に限定されない。本発明の範囲は、特許
請求の範囲の記載によって示され、さらに特許請求の範
囲の記載と均等の意味および範囲内でのすべての変更を
含むものである。
【００３６】
【発明の効果】本発明により、高温使用でき、スイッチ
ング速度が速く、回路スペースを小さくできる、高耐圧
で、低オン抵抗のＳｉＣのＪＦＥＴを得ることができ
る。
ング速度が速く、回路スペースを小さくできる、高耐圧
で、低オン抵抗のＳｉＣのＪＦＥＴを得ることができ
る。
【図１】 本発明の実施の形態における半導体装置の回
路図である。
路図である。
【図２】 図１の回路を１つのＳｉＣ基板に具体的に形
成した構造を示す断面図である。
成した構造を示す断面図である。
【図３】 ＳｉＣのイントリンシックな電子濃度の温度
依存性を示す図である。
依存性を示す図である。
【図４】 従来のノーマリーオフ型の半導体装置を示す
回路図である。
回路図である。
１ ｎ+ＳｉＣ基板、１０ ノーマリーオフ型ＪＦＥ
Ｔ、１１ ソース電極、１１ａ ソース電極下部、１１
ｂ ソース領域、１２ ゲート電極、１２ａ ゲート領
域、１３ ドレイン電極、１３ａ ドレイン電極下部、
１３ｂ ドレイン領域、１５ チャネル領域、１６ 抵
抗層、２０ ノーマリーオン型ＪＦＥＴ、２１ チャネ
ル電極、２１ａ チャネル領域、２２ ゲート電極、２
２ａ ゲート領域、２３ ドレイン電極、２５ チャネ
ル領域、２６ ドリフト領域、３０半導体装置。
Ｔ、１１ ソース電極、１１ａ ソース電極下部、１１
ｂ ソース領域、１２ ゲート電極、１２ａ ゲート領
域、１３ ドレイン電極、１３ａ ドレイン電極下部、
１３ｂ ドレイン領域、１５ チャネル領域、１６ 抵
抗層、２０ ノーマリーオン型ＪＦＥＴ、２１ チャネ
ル電極、２１ａ チャネル領域、２２ ゲート電極、２
２ａ ゲート領域、２３ ドレイン電極、２５ チャネ
ル領域、２６ ドリフト領域、３０半導体装置。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F102 FA00 FA01 FA04 GA01 GA02 GB01 GB02 GC01 GC07 GD04 GJ02 GL02 GM02 GN02 GR04 GS03 HC01
Claims (5)
- 【請求項１】 ノーマリーオフ型の接合型電界効果トラ
ンジスター（JFET:Junction Field Effect Transistor)
とノーマリーオン型の接合型電界効果トランジスターと
が組み合わされた半導体装置であって、 前記ノーマリーオフ型の接合型電界効果トランジスター
のソース電極と前記ノーマリーオン型の接合型電界効果
トランジスターのゲート電極とが接続され、 前記ノーマリーオフ型の接合型電界効果トランジスター
のドレイン電極と前記ノーマリーオン型の接合型電界効
果トランジスターのソース電極とが接続された、半導体
装置。 - 【請求項２】 前記ノーマリーオフ型の接合型電界効果
トランジスターでは、チャネル領域とゲート領域との間
の接合面において、拡散電位によって空乏層が形成さ
れ、当該空乏層がチャネル領域を遮断している、請求項
１に記載の半導体装置。 - 【請求項３】 前記ノーマリーオフ型の接合型電界効果
トランジスターおよびノーマリーオン型の接合型電界効
果トランジスターは、ともに同じ基板上に配置されてい
る、請求項１または２に記載の半導体装置。 - 【請求項４】 前記ノーマリーオフ型の接合型電界効果
トランジスターが横型接合型電界効果トランジスターで
ある、請求項１〜３のいずれかに記載の半導体装置。 - 【請求項５】 前記ノーマリーオン型の接合型電界効果
トランジスターが縦型接合型電界効果トランジスターで
ある、請求項１〜３のいずれかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000262627A JP2002076020A (ja) | 2000-08-31 | 2000-08-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000262627A JP2002076020A (ja) | 2000-08-31 | 2000-08-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002076020A true JP2002076020A (ja) | 2002-03-15 |
Family
ID=18750282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000262627A Pending JP2002076020A (ja) | 2000-08-31 | 2000-08-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002076020A (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005191052A (ja) * | 2003-12-24 | 2005-07-14 | Sumitomo Electric Ind Ltd | 半導体装置および半導体装置の製造方法 |
| WO2006060337A2 (en) | 2004-12-01 | 2006-06-08 | Semisouth Laboratories, Inc. | Normally-off integrated jfet power switches in wide bandgap semiconductors and methods of making |
| JP2006324839A (ja) * | 2005-05-18 | 2006-11-30 | Fuji Electric Holdings Co Ltd | 複合型半導体装置 |
| JP2006351691A (ja) * | 2005-06-14 | 2006-12-28 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2007036218A (ja) * | 2005-06-27 | 2007-02-08 | Internatl Rectifier Corp | 非対称のｃｍｏｓを介した、ノーマリーオン、ノーマリーオフカスコード接続構成デバイスのアクティブ駆動 |
| JP2008522435A (ja) * | 2004-12-01 | 2008-06-26 | セミサウス ラボラトリーズ， インコーポレーテッド | 広いバンドギャップの半導体材料における横型トレンチ電界効果トランジスタ、該トランジスタを製造する方法、および該トランジスタを組み込む集積回路 |
| US7485509B2 (en) | 2003-02-13 | 2009-02-03 | Denso Corporation | Semiconductor device provided by silicon carbide substrate and method for manufacturing the same |
| JP2009159222A (ja) * | 2007-12-26 | 2009-07-16 | Sanken Electric Co Ltd | スイッチ装置 |
| JP2009530862A (ja) * | 2006-03-20 | 2009-08-27 | インターナショナル レクティファイアー コーポレイション | 併合ゲートカスコードトランジスタ |
| JP2011166673A (ja) * | 2010-02-15 | 2011-08-25 | Denso Corp | ハイブリッドパワーデバイス |
| US8017981B2 (en) | 2004-07-08 | 2011-09-13 | Semisouth Laboratories, Inc. | Normally-off integrated JFET power switches in wide bandgap semiconductors and methods of making |
| JP2012010582A (ja) * | 2010-05-26 | 2012-01-12 | Semiconductor Energy Lab Co Ltd | 光電変換装置 |
| WO2014034346A1 (ja) * | 2012-08-28 | 2014-03-06 | シャープ株式会社 | 複合型半導体装置 |
| CN111199972A (zh) * | 2018-11-16 | 2020-05-26 | 深圳比亚迪微电子有限公司 | 集成级联器件及其制备方法 |
| JP2020178312A (ja) * | 2019-04-22 | 2020-10-29 | 株式会社東芝 | 電流遮断装置及びトランジスタ選定方法 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54145486A (en) * | 1978-05-08 | 1979-11-13 | Handotai Kenkyu Shinkokai | Gaas semiconductor device |
| JPS6453442A (en) * | 1988-07-30 | 1989-03-01 | Semiconductor Res Found | Gaas semiconductor device |
| JPH02228066A (ja) * | 1989-03-01 | 1990-09-11 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0690009A (ja) * | 1992-03-05 | 1994-03-29 | Toshiba Corp | 半導体装置 |
| JPH07142731A (ja) * | 1993-05-26 | 1995-06-02 | Texas Instr Inc <Ti> | パワーデバイスおよびそれを形成するための方法 |
| JPH07326754A (ja) * | 1993-11-29 | 1995-12-12 | Texas Instr Inc <Ti> | 埋め込みドープ領域製造方法及び縦型電界効果型トランジスタ |
| JPH10107214A (ja) * | 1996-10-01 | 1998-04-24 | Masashi Mukogawa | 半導体装置 |
| JPH11150264A (ja) * | 1997-09-12 | 1999-06-02 | Sony Corp | 半導体装置およびその製造方法ならびに無線通信装置 |
| JPH11195655A (ja) * | 1998-01-06 | 1999-07-21 | Fuji Electric Co Ltd | 炭化けい素縦形ｆｅｔの製造方法および炭化けい素縦形ｆｅｔ |
| JPH11284222A (ja) * | 1998-03-31 | 1999-10-15 | Kyocera Corp | 半導体装置 |
-
2000
- 2000-08-31 JP JP2000262627A patent/JP2002076020A/ja active Pending
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54145486A (en) * | 1978-05-08 | 1979-11-13 | Handotai Kenkyu Shinkokai | Gaas semiconductor device |
| JPS6453442A (en) * | 1988-07-30 | 1989-03-01 | Semiconductor Res Found | Gaas semiconductor device |
| JPH02228066A (ja) * | 1989-03-01 | 1990-09-11 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0690009A (ja) * | 1992-03-05 | 1994-03-29 | Toshiba Corp | 半導体装置 |
| JPH07142731A (ja) * | 1993-05-26 | 1995-06-02 | Texas Instr Inc <Ti> | パワーデバイスおよびそれを形成するための方法 |
| JPH07326754A (ja) * | 1993-11-29 | 1995-12-12 | Texas Instr Inc <Ti> | 埋め込みドープ領域製造方法及び縦型電界効果型トランジスタ |
| JPH10107214A (ja) * | 1996-10-01 | 1998-04-24 | Masashi Mukogawa | 半導体装置 |
| JPH11150264A (ja) * | 1997-09-12 | 1999-06-02 | Sony Corp | 半導体装置およびその製造方法ならびに無線通信装置 |
| JPH11195655A (ja) * | 1998-01-06 | 1999-07-21 | Fuji Electric Co Ltd | 炭化けい素縦形ｆｅｔの製造方法および炭化けい素縦形ｆｅｔ |
| JPH11284222A (ja) * | 1998-03-31 | 1999-10-15 | Kyocera Corp | 半導体装置 |
Cited By (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004006537B4 (de) * | 2003-02-13 | 2012-11-15 | Denso Corporation | Durch ein Siliziumkarbidsubstrat gebildete Halbleitervorrichtung und Verfahren zur Herstellung derselben |
| US7485509B2 (en) | 2003-02-13 | 2009-02-03 | Denso Corporation | Semiconductor device provided by silicon carbide substrate and method for manufacturing the same |
| JP2005191052A (ja) * | 2003-12-24 | 2005-07-14 | Sumitomo Electric Ind Ltd | 半導体装置および半導体装置の製造方法 |
| US8017981B2 (en) | 2004-07-08 | 2011-09-13 | Semisouth Laboratories, Inc. | Normally-off integrated JFET power switches in wide bandgap semiconductors and methods of making |
| JP2008522435A (ja) * | 2004-12-01 | 2008-06-26 | セミサウス ラボラトリーズ， インコーポレーテッド | 広いバンドギャップの半導体材料における横型トレンチ電界効果トランジスタ、該トランジスタを製造する方法、および該トランジスタを組み込む集積回路 |
| JP2012212934A (ja) * | 2004-12-01 | 2012-11-01 | Ss Sc Ip Llc | ワイドバンドギャップ半導体における常時オフ集積ｊｆｅｔ電源スイッチおよび作成方法 |
| JP2008522436A (ja) * | 2004-12-01 | 2008-06-26 | セミサウス ラボラトリーズ， インコーポレーテッド | ワイドバンドギャップ半導体における常時オフ集積ｊｆｅｔ電源スイッチおよび作成方法 |
| US8502282B2 (en) | 2004-12-01 | 2013-08-06 | Power Integrations, Inc. | Normally-off integrated JFET power switches in wide bandgap semiconductors and methods of making |
| EP1829113A2 (en) * | 2004-12-01 | 2007-09-05 | Semisouth Laboratories, Inc. | Normally-off integrated jfet power switches in wide bandgap semiconductors and methods of making |
| EP1829113A4 (en) * | 2004-12-01 | 2011-06-15 | Semisouth Lab Inc | NORMALLY DISCONNECTED INTEGRATED JFET POWER SWITCHES IN SEMICONDUCTORS WITH HIGH BANDWIDTH PROHIBITED AND METHODS OF MAKING SAME |
| KR101260082B1 (ko) * | 2004-12-01 | 2013-05-02 | 에스에스 에스시 아이피, 엘엘시 | 와이드 대역갭 반도체의 노멀리-오프 통합 ｊｆｅｔ 전력스위치 및 그 제조 방법 |
| KR101224810B1 (ko) | 2004-12-01 | 2013-01-21 | 에스에스 에스시 아이피, 엘엘시 | 넓은 밴드갭 반도체 재료로 이루어진 래터럴 트렌치 전계 효과 트랜지스터, 그 제조 방법 및 그러한 트랜지스터를 통합하는 집적 회로 |
| WO2006060337A2 (en) | 2004-12-01 | 2006-06-08 | Semisouth Laboratories, Inc. | Normally-off integrated jfet power switches in wide bandgap semiconductors and methods of making |
| JP2006324839A (ja) * | 2005-05-18 | 2006-11-30 | Fuji Electric Holdings Co Ltd | 複合型半導体装置 |
| JP2006351691A (ja) * | 2005-06-14 | 2006-12-28 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP4645313B2 (ja) * | 2005-06-14 | 2011-03-09 | 富士電機システムズ株式会社 | 半導体装置 |
| JP2007036218A (ja) * | 2005-06-27 | 2007-02-08 | Internatl Rectifier Corp | 非対称のｃｍｏｓを介した、ノーマリーオン、ノーマリーオフカスコード接続構成デバイスのアクティブ駆動 |
| JP2009530862A (ja) * | 2006-03-20 | 2009-08-27 | インターナショナル レクティファイアー コーポレイション | 併合ゲートカスコードトランジスタ |
| US8264003B2 (en) | 2006-03-20 | 2012-09-11 | International Rectifier Corporation | Merged cascode transistor |
| JP2009159222A (ja) * | 2007-12-26 | 2009-07-16 | Sanken Electric Co Ltd | スイッチ装置 |
| JP2011166673A (ja) * | 2010-02-15 | 2011-08-25 | Denso Corp | ハイブリッドパワーデバイス |
| JP2012010582A (ja) * | 2010-05-26 | 2012-01-12 | Semiconductor Energy Lab Co Ltd | 光電変換装置 |
| WO2014034346A1 (ja) * | 2012-08-28 | 2014-03-06 | シャープ株式会社 | 複合型半導体装置 |
| CN104604133A (zh) * | 2012-08-28 | 2015-05-06 | 夏普株式会社 | 复合型半导体器件 |
| US9356015B2 (en) | 2012-08-28 | 2016-05-31 | Sharp Kabushiki Kaisha | Composite semiconductor device |
| CN104604133B (zh) * | 2012-08-28 | 2017-03-01 | 夏普株式会社 | 复合型半导体器件 |
| CN111199972A (zh) * | 2018-11-16 | 2020-05-26 | 深圳比亚迪微电子有限公司 | 集成级联器件及其制备方法 |
| JP2020178312A (ja) * | 2019-04-22 | 2020-10-29 | 株式会社東芝 | 電流遮断装置及びトランジスタ選定方法 |
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