JP2004134547A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2004134547A JP2004134547A JP2002297026A JP2002297026A JP2004134547A JP 2004134547 A JP2004134547 A JP 2004134547A JP 2002297026 A JP2002297026 A JP 2002297026A JP 2002297026 A JP2002297026 A JP 2002297026A JP 2004134547 A JP2004134547 A JP 2004134547A
- Authority
- JP
- Japan
- Prior art keywords
- region
- electrode
- semiconductor device
- control
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 239000012535 impurity Substances 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 abstract description 11
- 230000000903 blocking effect Effects 0.000 abstract description 9
- 230000015556 catabolic process Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000001590 oxidative effect Effects 0.000 description 5
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006698 induction Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1066—Gate region of field-effect devices with PN junction gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/7722—Field effect transistors using static field induced regions, e.g. SIT, PBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
【課題】比較的低いエネルギーでのイオン注入により、低オン抵抗化とブロッキング効果を向上し、良好な電気特性を実現できる半導体装置を得る。
【解決手段】ドリフト領域１１のソース側の面にトレンチ溝３２を形成し、溝３２の底部にｐ型ゲート領域１３とゲート電極２３を設け、絶縁膜３３を介して単位素子全面にソース電極２２を形成する。また、チャネル１４の最狭部をｐ型ゲート領域１３の接合の１／２よりも深くする。これにより、低いエネルギーでもドレイン側のチャネル１４の幅を狭くでき、ゲートのブロッキング効果を高めることができる。
【選択図】 図１
【解決手段】ドリフト領域１１のソース側の面にトレンチ溝３２を形成し、溝３２の底部にｐ型ゲート領域１３とゲート電極２３を設け、絶縁膜３３を介して単位素子全面にソース電極２２を形成する。また、チャネル１４の最狭部をｐ型ゲート領域１３の接合の１／２よりも深くする。これにより、低いエネルギーでもドレイン側のチャネル１４の幅を狭くでき、ゲートのブロッキング効果を高めることができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、接合ＦＥＴ（ＪＦＥＴ）あるいは静電誘導トランジスタ（ＳＩＴ）等のトランジスタの構造の改良に関する。
【０００２】
【従来の技術】
シリコンカーバイド（ＳｉＣ）は絶縁破壊電界がＳｉに比べ約１０倍大きいため、耐圧を維持するドリフト領域を薄く、かつ高濃度にすることができ、損失を低減できる材料である。ＳｉＣを用いたパワー半導体素子の一つに接合ＦＥＴ（ＪＦＥＴ）あるいは静電誘導トランジスタ（ＳＩＴ）がある。ＳｉＣの特長を利用したＳＩＴの例として、特許文献１に記載された構造がある。この特許文献１では、ｎ＋ドレイン領域、ｎ−ドリフト領域、ｎ＋ソース領域、ｐ型ゲート領域、ｐ＋コンタクト領域を備えている。また、ドレイン電極、ソース電極、ゲート電極がある。ＳＩＴは、ゲートからチャネルに拡がる空乏層により電流をオンオフするトランジスタである。ｐ型ゲート領域の間隔であるチャネル幅を微細にすることで、ゲート電圧が０［Ｖ］の場合でもオフ状態を保持できるノーマリオフを実現している。チャネルは、両側からのｐ型ゲート領域に挟まれた領域であり、ｐ型ゲート領域の厚みがチャネル長になる。ｐ型ゲート領域のうち浅いコンタクト領域からｎ−型ドリフト領域側に拡がる空乏層は電流制御には関与していない。また、チャネル両側のｐ型ゲート領域の不純物濃度が低い場合は、チャネル側だけでなくｐ型領域側にも空乏層が拡がるため、オフ状態において、ドレイン電圧のブロッキング効果が弱い。このため高耐圧を実現するには極めて微細なチャネル幅にする必要がある。
【０００３】
【特許文献１】
特開２００１−９４１２０号公報（図１ほか）
【０００４】
【発明が解決しようとする課題】
耐圧数百［Ｖ］のＳＩＴを考えた場合、具体的にはチャネル長であるｐ型ゲート領域の厚さが０．５［μｍ］程度の場合、オン遮断能力を確保するためには、０．３［μｍ］以下のチャネル幅が必要になる。ｐ型ゲート領域の接合深さとして１［μｍ］程度が必要であり、このような深さの接合を得るためには、大きな加速エネルギーでイオン注入を行う必要がある。このため、［ＭｅＶ］レベルという高エネルギーのイオン注入を用いることが考えられる。しかし、高エネルギーのイオン注入の場合、遮蔽用のマスク材を厚くする必要があるため、微細チャネルを形成するには、アスペクト比の大きな微細ラインをホトリソプロセスで形成する必要があり、ばらつきの影響を被り易くなる。その時のプロセスばらつきとして±０．０５［μｍ］を考慮すると、オン電圧、耐圧共プロセスばらつきの影響を被るため、所定の耐圧が得られない、あるいは狭すぎてオン状態でも電流が流れないという特性ばらつきを生ずる。
【０００５】
本発明の目的は、比較的低いエネルギーでのイオン注入により、低オン抵抗化とブロッキング効果を向上した半導体装置を実現することである。
【０００６】
【課題を解決するための手段】
ゲートのブロッキング効果を高めるには、チャネル幅を狭くすることが効果的である。特にドレイン側からの電界の侵入を如何にして抑えるかが重要である。従って、チャネルの深さ方向全体にわたって幅を狭めることは必ずしも必要ではない。ドレイン側のチャネル幅が狭くなっていることが重要である。さらにｐ型ゲート領域の濃度が低いと、ｐ型ゲート領域から拡がるポテンシャルバリアが低いドレイン電圧でも低下するため、ブロッキング効果がなくなってしまう。
【０００７】
本発明はその一面において、ドリフト領域の第二面に形成された溝と、この溝の底部からドリフト領域に向けて形成されたｐ型ゲート領域と、このゲート領域に形成されたゲート電極と、このゲート電極の上部に絶縁膜を介して形成されたソース電極を備える。
【０００８】
本発明は他の一面において、バンドギャップが２．０［ｅＶ］以上の半導体であり、低不純物濃度の第一導電型の基体と、この基体の第一面に形成されかつ同一導電型を有し基体より低抵抗の第一領域と、この第一領域の他面に形成された第一電極と、基体の第二面に形成され基体と同じ導電型の第二領域と、この第二領域に形成された第二電極を備えた半導体装置において、基体の第二面に形成された溝と、この溝の底部から基体に向けて形成され、かつ基体と異なる導電型の制御領域と、この制御領域に形成された制御電極と、この制御電極の上部に絶縁膜を介して形成された第二電極を備える。
【０００９】
本発明はさらに他の一面において、バンドギャップが２．０［ｅＶ］以上の半導体であり、低不純物濃度のｎ型ドリフト領域と、このドリフト領域の第一面に形成されかつドリフト領域よりも低抵抗のｎ型ドレイン領域と、このドレイン領域の他面に形成されたドレイン電極と、ドリフト領域の第二面に形成され同じｎ型のソース領域と、このソース領域に形成されたソース電極を備えた半導体装置において、ドリフト領域の第二面に形成された溝と、この溝の底部からドリフト領域に向けて形成されたｐ型ゲート領域と、このゲート領域に形成されたゲート電極と、このゲート電極の上部に絶縁膜を介して形成されたソース電極を備えている。
【００１０】
このように、本発明では高エネルギーイオン注入を使わない方法として、ソース側の基板表面にトレンチ溝を形成し、かつ少なくとも溝の底部にｐ型ゲート領域とゲート電極を設ける。これにより、低いエネルギーでもドレイン側のチャネル幅を狭い構造とすることができ、ゲートのブロッキング効果を高めることが可能である。
【００１１】
さらに、ゲート電極上に絶縁膜を形成することにより、単位素子全面にソース電極を形成する構造とすれば、微細なパターンであってもソース電極における抵抗の増大を抑制でき、さらに低オン抵抗の実現が可能となる。
【００１２】
【発明の実施の形態】
以下、本発明を実施例により詳細に説明する。
【００１３】
図１は、本発明の第１の実施例によるＳＩＴの断面構造図である。図において１１は低不純物濃度の第一導電型の基体すなわちｎ型ドリフト領域である。１０は、前記ｎ型ドリフト領域（基体）１１の第一面に形成され、かつ同一導電型ｎを有しドリフト領域１１より低抵抗の第一領域すなわちｎ＋ドレイン領域である。１２は、基体１１の第二面に形成され基体１１と同じ導電型ｎの第二領域すなわちｎ型ソース領域である。３２は、ドリフト領域（基体）１１の第二面に形成されたトレンチ溝である。この溝３２の底部から基体１１に向けて、基体１１と異なる導電型ｐの制御領域すなわちゲート領域１３が形成されている。この制御領域１３に形成された制御（ゲート）電極２３と、この制御電極２３の上部に絶縁膜３３を介して第二（ソース）電極２２を備える。２２１は、第二（ソース）単位電極、２１は第一（ドレイン）電極である。
【００１４】
本実施例においては、窒素のイオン注入によりｎ＋ソース１２を素子の機能部全面に形成した後、ドライエッチングにより１［μｍ］深さのトレンチ溝３２を形成した。そのトレンチ溝３２の底部に、最大３５０［ｋｅＶ］の加速エネルギーでＡｌをイオン注入することにより、ｐ型ゲート領域１３を形成した。トレンチ溝３２の間隔（ｎ＋ソース領域１２の幅）は０．５［μｍ］である。これにより、１［ＭｅＶ］のような高エネルギーを用いることなく１［μｍ］より深い接合を形成することができた。
【００１５】
図２は、本発明の作用を説明するための第１の実施例における不純物濃度プロファイルである。接合深さＤは約１．４［μｍ］、チャネル１４の幅が最も狭くなる最狭部の深さは約１［μｍ］であり、接合深さＤの約７０［％］である。
【００１６】
図３は、耐圧およびオン抵抗に対する最小チャネルの最狭部の深さと接合深さの比の関係を調べた結果である。耐圧は深さ比が０．５より小さくなると急激に減少する。一方、オン抵抗の深さ比依存性は耐圧ほど大きくはなく、深さ比が０．５より大きな場合であっても、オン抵抗の増大は顕著ではない。従って、チャネル幅が最小値となる深さを接合深さの１／２より深くすることにより、オン抵抗の著しい増大を招くことなく、ブロッキング性能の向上を図ることができる。
【００１７】
本発明の第１の実施例によれば、上記のように、チャネル１４の最狭部が接合深さ約１［μｍ］の１／２より十分に深い約７０［％］である。このため、１５［Ｖ］のゲート逆バイアスで、６００［Ｖ］以上の耐圧を得ることができ、また、オン抵抗は１［ｍΩ・ｃｍ２］という良好な特性を得ることができた。
【００１８】
図４は、本発明の第２の実施例を示すＳＩＴの断面構造図である。本実施例においては、ｐ型ゲート領域１３をイオン注入で形成する時に、斜めイオン注入の手法を適用することにより、トレンチ溝３２の側壁部へもｐ型ゲート領域１３１を形成したものである。
【００１９】
これにより、１０［Ｖ］のゲート逆バイアスで６００［Ｖ］以上の耐圧を得ることができ、またオン抵抗は１．２［ｍΩ・ｃｍ２］と、良好な特性であった。
【００２０】
図５は、本発明の第３の実施例を示すＳＩＴの断面構造図である。本実施例においては、実施例２におけるトレンチ溝３２の側壁部への斜めイオン注入を、３００［ｋｅＶ］より低く抑えることにより、ｐ型ゲート領域１３の幅を、ドレイン側１３２よりもソース側１３３で狭くしたものである。
【００２１】
これにより、５［Ｖ］のゲート逆バイアスで６００［Ｖ］以上の耐圧を得ることができ、またオン抵抗は１．５［ｍΩ・ｃｍ２］と、良好な特性であった。
【００２２】
図６は、本発明の第４の実施例を示すＳＩＴの断面構造図である。本実施例においては、図４の実施例２におけるトレンチ溝３２の側壁部のｐ型ゲート領域１３４を、ｎ＋ソース領域１２に接するように形成した。これはＳｉＣでは絶縁破壊電界が高いため、高濃度のｐｎ接合でも耐圧を確保できるからである。
【００２３】
これにより、ゲート電圧で制御できるチャネル長を延ばすことができ、２．５［Ｖ］のゲート逆バイアスで６００［Ｖ］以上の耐圧を得ることができ、またオン抵抗は１．７［ｍΩ・ｃｍ２］と、良好な特性であった。
【００２４】
図７は、本発明の第５の実施例を示すＳＩＴの断面構造図である。本実施例においては、図５の実施例３に加え、トレンチ溝３２の側壁部のｐ型ゲート領域１３５を、ｎ＋ソース領域１２に接するように形成した。これにより、ゲート電圧で制御できるチャネル１４の長さを延ばすことができ、ゲート逆バイアスなしで６００［Ｖ］以上の耐圧を得ることができ、またオン抵抗は２［ｍΩ・ｃｍ２］と、良好な特性であった。
【００２５】
図８は、本発明の第６の実施例を示すＳＩＴの断面構造図である。本実施例においては、図１の実施例１において、トレンチ溝３２の側壁を酸化するなどして、絶縁膜のサイドウォール３３１を形成した。
【００２６】
本実施例においても、図１の実施例１と同様の良好な特性が得られた。
【００２７】
図９は、本発明の第７の実施例を示すＳＩＴの断面構造図である。本実施例においては、図４の実施例２において、トレンチ溝３２の側壁を酸化するなどして、絶縁膜のサイドウォール３３２を形成した。
【００２８】
本実施例においても、図４の実施例２と同様の良好な特性が得られた。
【００２９】
図１０は、本発明の第８の実施例を示すＳＩＴの断面構造図である。本実施例においては、図５の実施例３において、トレンチ溝３２の側壁を酸化するなどして、絶縁膜のサイドウォール３３３を形成した。本実施例においても、図５の実施例３と同様の良好な特性が得られた。
【００３０】
図１１は、本発明の第９の実施例を示すＳＩＴの断面構造図である。本実施例においては、図６の実施例４において、トレンチ溝３２の側壁を酸化するなどして、絶縁膜のサイドウォール３３４を形成した。
【００３１】
本実施例においても実施例６と同様の良好な特性が得られた。
【００３２】
図１２は、本発明の第１０の実施例を示すＳＩＴの断面構造図である。本実施例においては、図７の実施例５において、トレンチ溝３２の側壁を酸化するなどして、絶縁膜のサイドウォール３３５を形成した。
【００３３】
本実施例においても実施例７と同様の良好な特性が得られた。
【００３４】
図１３は、本発明の第１１の実施例を示すＳＩＴの断面構造図である。本実施例は、図１の実施例１に加えて、溝３２の側壁に接するチャネル１４の側壁部をＭＯＳチャネルとした例である。図において、３１はゲート絶縁膜、２３１はＭＯＳＦＥＴのゲート電極であり、低抵抗多結晶シリコンや、Ａｌなどの金属である。本実施例では、制御領域１３に挟まれたチャネル領域１４のうち、前記溝３２の側壁へ隣接する側壁部をＭＯＳチャネルとし、通常のＳＩＴ動作に加えて、チャネル１４にＭＯＳＦＥＴを設けることでオフ特性を向上する。同時に、オン状態ではゲートに正電圧を加えることでトレンチ溝３２の側壁に導通用のＭＯＳチャネルを形成できるようにし、オン特性の改善を試みたものである。
【００３５】
これにより、ゲート逆バイアスなしで、６００［Ｖ］以上の耐圧を得ることができ、また、オン抵抗は、１．７［ｍΩ・ｃｍ２］と、良好な特性が得られた。
【００３６】
図１４は、本発明の第１２の実施例を示すＳＩＴの断面構造図である。本実施例は、図１の実施例１に加えて、チャネル１４側壁部にＭＥＳＦＥＴを形成した例である。図において、２４はＭＥＳＦＥＴのショットキーゲート電極である。これにより、前記トレンチ溝３２の側壁部に接する制御領域１３６は、前記側壁部でショットキーコンタクトを形成している。本実施例では、通常のＳＩＴ動作に加えて、チャネル１４部にＭＥＳＦＥＴを設けることで、オフ特性を向上できる。また、オン状態ではゲートに正電圧を加えることで、トレンチ溝３２の側壁に導通用のＭＯＳチャネルを形成できるようにし、オン特性の改善を試みたものである。
【００３７】
この構成によれば、ゲート逆バイアスなしで、６００［Ｖ］以上の耐圧を得ることができ、オン抵抗は１．５［ｍΩ・ｃｍ２］という良好な特性が得られた。
【００３８】
以上の実施例によれば、低ゲート逆バイアスかつ低オン抵抗が実現できるため、インバーター用のスイッチングデバイスに用いるとゲート駆動が容易になると共に損失を低減できるという効果を持つ。
【００３９】
【発明の効果】
本発明によれば、比較的低いエネルギーでのイオン注入により、低オン抵抗化とブロッキング効果を向上した半導体装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例によるＳＩＴの断面構造図。
【図２】本発明の第１の実施例における不純物濃度プロファイルを示すグラフ。
【図３】耐圧、オン抵抗対チャネル最狭部の深さと接合深さの比の関係を示すグラフ。
【図４】本発明の第２の実施例を示すＳＩＴの断面構造図。
【図５】本発明の第３の実施例を示すＳＩＴの断面構造図。
【図６】本発明の第４の実施例を示すＳＩＴの断面構造図。
【図７】本発明の第５の実施例を示すＳＩＴの断面構造図。
【図８】本発明の第６の実施例を示すＳＩＴの断面構造図。
【図９】本発明の第７の実施例を示すＳＩＴの断面構造図。
【図１０】本発明の第８の実施例を示すＳＩＴの断面構造図。
【図１１】本発明の第９の実施例を示すＳＩＴの断面構造図。
【図１２】本発明の第１０の実施例を示すＳＩＴの断面構造図。
【図１３】本発明の第１１の実施例を示すＳＩＴの断面構造図。
【図１４】本発明の第１２の実施例を示すＳＩＴの断面構造図。
【符号の説明】
１０…第一領域（ｎ型ドレイン領域）、１１…基体（ｎ型ドリフト領域）、１２…第二領域（ｎソース領域）、１３…ｐ型ゲート領域、１４…チャネル、２１…第一（ドレイン）電極、２２…第二（ソース）電極、２３…ゲート電極、２４…ショットキーゲート電極、３１…ゲート酸化膜、３２…トレンチ溝、３３１〜３３５…サイドウォール酸化膜、３３…埋め込み酸化膜。
【発明の属する技術分野】
本発明は、接合ＦＥＴ（ＪＦＥＴ）あるいは静電誘導トランジスタ（ＳＩＴ）等のトランジスタの構造の改良に関する。
【０００２】
【従来の技術】
シリコンカーバイド（ＳｉＣ）は絶縁破壊電界がＳｉに比べ約１０倍大きいため、耐圧を維持するドリフト領域を薄く、かつ高濃度にすることができ、損失を低減できる材料である。ＳｉＣを用いたパワー半導体素子の一つに接合ＦＥＴ（ＪＦＥＴ）あるいは静電誘導トランジスタ（ＳＩＴ）がある。ＳｉＣの特長を利用したＳＩＴの例として、特許文献１に記載された構造がある。この特許文献１では、ｎ＋ドレイン領域、ｎ−ドリフト領域、ｎ＋ソース領域、ｐ型ゲート領域、ｐ＋コンタクト領域を備えている。また、ドレイン電極、ソース電極、ゲート電極がある。ＳＩＴは、ゲートからチャネルに拡がる空乏層により電流をオンオフするトランジスタである。ｐ型ゲート領域の間隔であるチャネル幅を微細にすることで、ゲート電圧が０［Ｖ］の場合でもオフ状態を保持できるノーマリオフを実現している。チャネルは、両側からのｐ型ゲート領域に挟まれた領域であり、ｐ型ゲート領域の厚みがチャネル長になる。ｐ型ゲート領域のうち浅いコンタクト領域からｎ−型ドリフト領域側に拡がる空乏層は電流制御には関与していない。また、チャネル両側のｐ型ゲート領域の不純物濃度が低い場合は、チャネル側だけでなくｐ型領域側にも空乏層が拡がるため、オフ状態において、ドレイン電圧のブロッキング効果が弱い。このため高耐圧を実現するには極めて微細なチャネル幅にする必要がある。
【０００３】
【特許文献１】
特開２００１−９４１２０号公報（図１ほか）
【０００４】
【発明が解決しようとする課題】
耐圧数百［Ｖ］のＳＩＴを考えた場合、具体的にはチャネル長であるｐ型ゲート領域の厚さが０．５［μｍ］程度の場合、オン遮断能力を確保するためには、０．３［μｍ］以下のチャネル幅が必要になる。ｐ型ゲート領域の接合深さとして１［μｍ］程度が必要であり、このような深さの接合を得るためには、大きな加速エネルギーでイオン注入を行う必要がある。このため、［ＭｅＶ］レベルという高エネルギーのイオン注入を用いることが考えられる。しかし、高エネルギーのイオン注入の場合、遮蔽用のマスク材を厚くする必要があるため、微細チャネルを形成するには、アスペクト比の大きな微細ラインをホトリソプロセスで形成する必要があり、ばらつきの影響を被り易くなる。その時のプロセスばらつきとして±０．０５［μｍ］を考慮すると、オン電圧、耐圧共プロセスばらつきの影響を被るため、所定の耐圧が得られない、あるいは狭すぎてオン状態でも電流が流れないという特性ばらつきを生ずる。
【０００５】
本発明の目的は、比較的低いエネルギーでのイオン注入により、低オン抵抗化とブロッキング効果を向上した半導体装置を実現することである。
【０００６】
【課題を解決するための手段】
ゲートのブロッキング効果を高めるには、チャネル幅を狭くすることが効果的である。特にドレイン側からの電界の侵入を如何にして抑えるかが重要である。従って、チャネルの深さ方向全体にわたって幅を狭めることは必ずしも必要ではない。ドレイン側のチャネル幅が狭くなっていることが重要である。さらにｐ型ゲート領域の濃度が低いと、ｐ型ゲート領域から拡がるポテンシャルバリアが低いドレイン電圧でも低下するため、ブロッキング効果がなくなってしまう。
【０００７】
本発明はその一面において、ドリフト領域の第二面に形成された溝と、この溝の底部からドリフト領域に向けて形成されたｐ型ゲート領域と、このゲート領域に形成されたゲート電極と、このゲート電極の上部に絶縁膜を介して形成されたソース電極を備える。
【０００８】
本発明は他の一面において、バンドギャップが２．０［ｅＶ］以上の半導体であり、低不純物濃度の第一導電型の基体と、この基体の第一面に形成されかつ同一導電型を有し基体より低抵抗の第一領域と、この第一領域の他面に形成された第一電極と、基体の第二面に形成され基体と同じ導電型の第二領域と、この第二領域に形成された第二電極を備えた半導体装置において、基体の第二面に形成された溝と、この溝の底部から基体に向けて形成され、かつ基体と異なる導電型の制御領域と、この制御領域に形成された制御電極と、この制御電極の上部に絶縁膜を介して形成された第二電極を備える。
【０００９】
本発明はさらに他の一面において、バンドギャップが２．０［ｅＶ］以上の半導体であり、低不純物濃度のｎ型ドリフト領域と、このドリフト領域の第一面に形成されかつドリフト領域よりも低抵抗のｎ型ドレイン領域と、このドレイン領域の他面に形成されたドレイン電極と、ドリフト領域の第二面に形成され同じｎ型のソース領域と、このソース領域に形成されたソース電極を備えた半導体装置において、ドリフト領域の第二面に形成された溝と、この溝の底部からドリフト領域に向けて形成されたｐ型ゲート領域と、このゲート領域に形成されたゲート電極と、このゲート電極の上部に絶縁膜を介して形成されたソース電極を備えている。
【００１０】
このように、本発明では高エネルギーイオン注入を使わない方法として、ソース側の基板表面にトレンチ溝を形成し、かつ少なくとも溝の底部にｐ型ゲート領域とゲート電極を設ける。これにより、低いエネルギーでもドレイン側のチャネル幅を狭い構造とすることができ、ゲートのブロッキング効果を高めることが可能である。
【００１１】
さらに、ゲート電極上に絶縁膜を形成することにより、単位素子全面にソース電極を形成する構造とすれば、微細なパターンであってもソース電極における抵抗の増大を抑制でき、さらに低オン抵抗の実現が可能となる。
【００１２】
【発明の実施の形態】
以下、本発明を実施例により詳細に説明する。
【００１３】
図１は、本発明の第１の実施例によるＳＩＴの断面構造図である。図において１１は低不純物濃度の第一導電型の基体すなわちｎ型ドリフト領域である。１０は、前記ｎ型ドリフト領域（基体）１１の第一面に形成され、かつ同一導電型ｎを有しドリフト領域１１より低抵抗の第一領域すなわちｎ＋ドレイン領域である。１２は、基体１１の第二面に形成され基体１１と同じ導電型ｎの第二領域すなわちｎ型ソース領域である。３２は、ドリフト領域（基体）１１の第二面に形成されたトレンチ溝である。この溝３２の底部から基体１１に向けて、基体１１と異なる導電型ｐの制御領域すなわちゲート領域１３が形成されている。この制御領域１３に形成された制御（ゲート）電極２３と、この制御電極２３の上部に絶縁膜３３を介して第二（ソース）電極２２を備える。２２１は、第二（ソース）単位電極、２１は第一（ドレイン）電極である。
【００１４】
本実施例においては、窒素のイオン注入によりｎ＋ソース１２を素子の機能部全面に形成した後、ドライエッチングにより１［μｍ］深さのトレンチ溝３２を形成した。そのトレンチ溝３２の底部に、最大３５０［ｋｅＶ］の加速エネルギーでＡｌをイオン注入することにより、ｐ型ゲート領域１３を形成した。トレンチ溝３２の間隔（ｎ＋ソース領域１２の幅）は０．５［μｍ］である。これにより、１［ＭｅＶ］のような高エネルギーを用いることなく１［μｍ］より深い接合を形成することができた。
【００１５】
図２は、本発明の作用を説明するための第１の実施例における不純物濃度プロファイルである。接合深さＤは約１．４［μｍ］、チャネル１４の幅が最も狭くなる最狭部の深さは約１［μｍ］であり、接合深さＤの約７０［％］である。
【００１６】
図３は、耐圧およびオン抵抗に対する最小チャネルの最狭部の深さと接合深さの比の関係を調べた結果である。耐圧は深さ比が０．５より小さくなると急激に減少する。一方、オン抵抗の深さ比依存性は耐圧ほど大きくはなく、深さ比が０．５より大きな場合であっても、オン抵抗の増大は顕著ではない。従って、チャネル幅が最小値となる深さを接合深さの１／２より深くすることにより、オン抵抗の著しい増大を招くことなく、ブロッキング性能の向上を図ることができる。
【００１７】
本発明の第１の実施例によれば、上記のように、チャネル１４の最狭部が接合深さ約１［μｍ］の１／２より十分に深い約７０［％］である。このため、１５［Ｖ］のゲート逆バイアスで、６００［Ｖ］以上の耐圧を得ることができ、また、オン抵抗は１［ｍΩ・ｃｍ２］という良好な特性を得ることができた。
【００１８】
図４は、本発明の第２の実施例を示すＳＩＴの断面構造図である。本実施例においては、ｐ型ゲート領域１３をイオン注入で形成する時に、斜めイオン注入の手法を適用することにより、トレンチ溝３２の側壁部へもｐ型ゲート領域１３１を形成したものである。
【００１９】
これにより、１０［Ｖ］のゲート逆バイアスで６００［Ｖ］以上の耐圧を得ることができ、またオン抵抗は１．２［ｍΩ・ｃｍ２］と、良好な特性であった。
【００２０】
図５は、本発明の第３の実施例を示すＳＩＴの断面構造図である。本実施例においては、実施例２におけるトレンチ溝３２の側壁部への斜めイオン注入を、３００［ｋｅＶ］より低く抑えることにより、ｐ型ゲート領域１３の幅を、ドレイン側１３２よりもソース側１３３で狭くしたものである。
【００２１】
これにより、５［Ｖ］のゲート逆バイアスで６００［Ｖ］以上の耐圧を得ることができ、またオン抵抗は１．５［ｍΩ・ｃｍ２］と、良好な特性であった。
【００２２】
図６は、本発明の第４の実施例を示すＳＩＴの断面構造図である。本実施例においては、図４の実施例２におけるトレンチ溝３２の側壁部のｐ型ゲート領域１３４を、ｎ＋ソース領域１２に接するように形成した。これはＳｉＣでは絶縁破壊電界が高いため、高濃度のｐｎ接合でも耐圧を確保できるからである。
【００２３】
これにより、ゲート電圧で制御できるチャネル長を延ばすことができ、２．５［Ｖ］のゲート逆バイアスで６００［Ｖ］以上の耐圧を得ることができ、またオン抵抗は１．７［ｍΩ・ｃｍ２］と、良好な特性であった。
【００２４】
図７は、本発明の第５の実施例を示すＳＩＴの断面構造図である。本実施例においては、図５の実施例３に加え、トレンチ溝３２の側壁部のｐ型ゲート領域１３５を、ｎ＋ソース領域１２に接するように形成した。これにより、ゲート電圧で制御できるチャネル１４の長さを延ばすことができ、ゲート逆バイアスなしで６００［Ｖ］以上の耐圧を得ることができ、またオン抵抗は２［ｍΩ・ｃｍ２］と、良好な特性であった。
【００２５】
図８は、本発明の第６の実施例を示すＳＩＴの断面構造図である。本実施例においては、図１の実施例１において、トレンチ溝３２の側壁を酸化するなどして、絶縁膜のサイドウォール３３１を形成した。
【００２６】
本実施例においても、図１の実施例１と同様の良好な特性が得られた。
【００２７】
図９は、本発明の第７の実施例を示すＳＩＴの断面構造図である。本実施例においては、図４の実施例２において、トレンチ溝３２の側壁を酸化するなどして、絶縁膜のサイドウォール３３２を形成した。
【００２８】
本実施例においても、図４の実施例２と同様の良好な特性が得られた。
【００２９】
図１０は、本発明の第８の実施例を示すＳＩＴの断面構造図である。本実施例においては、図５の実施例３において、トレンチ溝３２の側壁を酸化するなどして、絶縁膜のサイドウォール３３３を形成した。本実施例においても、図５の実施例３と同様の良好な特性が得られた。
【００３０】
図１１は、本発明の第９の実施例を示すＳＩＴの断面構造図である。本実施例においては、図６の実施例４において、トレンチ溝３２の側壁を酸化するなどして、絶縁膜のサイドウォール３３４を形成した。
【００３１】
本実施例においても実施例６と同様の良好な特性が得られた。
【００３２】
図１２は、本発明の第１０の実施例を示すＳＩＴの断面構造図である。本実施例においては、図７の実施例５において、トレンチ溝３２の側壁を酸化するなどして、絶縁膜のサイドウォール３３５を形成した。
【００３３】
本実施例においても実施例７と同様の良好な特性が得られた。
【００３４】
図１３は、本発明の第１１の実施例を示すＳＩＴの断面構造図である。本実施例は、図１の実施例１に加えて、溝３２の側壁に接するチャネル１４の側壁部をＭＯＳチャネルとした例である。図において、３１はゲート絶縁膜、２３１はＭＯＳＦＥＴのゲート電極であり、低抵抗多結晶シリコンや、Ａｌなどの金属である。本実施例では、制御領域１３に挟まれたチャネル領域１４のうち、前記溝３２の側壁へ隣接する側壁部をＭＯＳチャネルとし、通常のＳＩＴ動作に加えて、チャネル１４にＭＯＳＦＥＴを設けることでオフ特性を向上する。同時に、オン状態ではゲートに正電圧を加えることでトレンチ溝３２の側壁に導通用のＭＯＳチャネルを形成できるようにし、オン特性の改善を試みたものである。
【００３５】
これにより、ゲート逆バイアスなしで、６００［Ｖ］以上の耐圧を得ることができ、また、オン抵抗は、１．７［ｍΩ・ｃｍ２］と、良好な特性が得られた。
【００３６】
図１４は、本発明の第１２の実施例を示すＳＩＴの断面構造図である。本実施例は、図１の実施例１に加えて、チャネル１４側壁部にＭＥＳＦＥＴを形成した例である。図において、２４はＭＥＳＦＥＴのショットキーゲート電極である。これにより、前記トレンチ溝３２の側壁部に接する制御領域１３６は、前記側壁部でショットキーコンタクトを形成している。本実施例では、通常のＳＩＴ動作に加えて、チャネル１４部にＭＥＳＦＥＴを設けることで、オフ特性を向上できる。また、オン状態ではゲートに正電圧を加えることで、トレンチ溝３２の側壁に導通用のＭＯＳチャネルを形成できるようにし、オン特性の改善を試みたものである。
【００３７】
この構成によれば、ゲート逆バイアスなしで、６００［Ｖ］以上の耐圧を得ることができ、オン抵抗は１．５［ｍΩ・ｃｍ２］という良好な特性が得られた。
【００３８】
以上の実施例によれば、低ゲート逆バイアスかつ低オン抵抗が実現できるため、インバーター用のスイッチングデバイスに用いるとゲート駆動が容易になると共に損失を低減できるという効果を持つ。
【００３９】
【発明の効果】
本発明によれば、比較的低いエネルギーでのイオン注入により、低オン抵抗化とブロッキング効果を向上した半導体装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例によるＳＩＴの断面構造図。
【図２】本発明の第１の実施例における不純物濃度プロファイルを示すグラフ。
【図３】耐圧、オン抵抗対チャネル最狭部の深さと接合深さの比の関係を示すグラフ。
【図４】本発明の第２の実施例を示すＳＩＴの断面構造図。
【図５】本発明の第３の実施例を示すＳＩＴの断面構造図。
【図６】本発明の第４の実施例を示すＳＩＴの断面構造図。
【図７】本発明の第５の実施例を示すＳＩＴの断面構造図。
【図８】本発明の第６の実施例を示すＳＩＴの断面構造図。
【図９】本発明の第７の実施例を示すＳＩＴの断面構造図。
【図１０】本発明の第８の実施例を示すＳＩＴの断面構造図。
【図１１】本発明の第９の実施例を示すＳＩＴの断面構造図。
【図１２】本発明の第１０の実施例を示すＳＩＴの断面構造図。
【図１３】本発明の第１１の実施例を示すＳＩＴの断面構造図。
【図１４】本発明の第１２の実施例を示すＳＩＴの断面構造図。
【符号の説明】
１０…第一領域（ｎ型ドレイン領域）、１１…基体（ｎ型ドリフト領域）、１２…第二領域（ｎソース領域）、１３…ｐ型ゲート領域、１４…チャネル、２１…第一（ドレイン）電極、２２…第二（ソース）電極、２３…ゲート電極、２４…ショットキーゲート電極、３１…ゲート酸化膜、３２…トレンチ溝、３３１〜３３５…サイドウォール酸化膜、３３…埋め込み酸化膜。
Claims (10)
- バンドギャップが２．０［ｅＶ］以上の半導体であり、低不純物濃度の第一導電型の基体と、この基体の第一面に形成されかつ同一導電型を有し基体より低抵抗の第一領域と、この第一領域の他面に形成された第一電極と、前記基体の第二面に形成され基体と同じ導電型の第二領域と、この第二領域に形成された第二電極とから構成された半導体装置において、前記第二面に形成された溝と、この溝の底部から前記基体に向けて形成され、かつ基体と異なる導電型の制御領域と、この制御領域に形成された制御電極と、この制御電極の上部に絶縁膜を介して形成された前記第二電極を備えたことを特徴とする半導体装置。
- 請求項１において、前記溝の側壁の少なくとも一部に、前記基体と異なる導電型の制御領域を形成したことを特徴とする半導体装置。
- 請求項２において、前記側壁部の前記制御領域は、前記第二領域に接するように形成したことを特徴とする半導体装置。
- 請求項２又は３において、前記第二領域の下部にあり前記制御領域に挟まれたチャネル領域の最狭部が、前記制御領域の深さの１／２より深い位置にあることを特徴とする半導体装置。
- 請求項２〜４のいずれかにおいて、前記側壁と前記制御領域との間に絶縁膜を形成したことを特徴とする半導体装置。
- 請求項２〜４のいずれかにおいて、前記制御領域の幅を、第一領域側よりも第二領域側で狭くしたことを特徴とする半導体装置。
- 請求項２〜４のいずれかにおいて、前記制御領域に挟まれたチャネル領域のうち前記溝の側壁へ隣接する側壁部をＭＯＳチャネルとしたことを特徴とする半導体装置。
- 請求項２〜４のいずれかにおいて、前記溝の側壁部に接する制御領域は、ショットキーコンタクトを形成し、ＭＥＳＦＥＴを設けたことを特徴とする半導体装置。
- 請求項１〜８のいずれかにおいて、前記第二電極を、単位素子全面に形成したことを特徴とする半導体装置。
- バンドギャップが２．０［ｅＶ］以上の半導体であり、低不純物濃度のｎ型ドリフト領域と、このドリフト領域の第一面に形成されかつドリフト領域よりも低抵抗のｎ型ドレイン領域と、このドレイン領域の他面に形成されたドレイン電極と、ドリフト領域の第二面に形成され同じｎ型のソース領域と、このソース領域に形成されたソース電極を備えた半導体装置において、ドリフト領域の第二面に形成された溝と、この溝の底部からドリフト領域に向けて形成されたｐ型ゲート領域と、このゲート領域に形成されたゲート電極と、このゲート電極の上部に絶縁膜を介して形成されたソース電極を備えたことを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002297026A JP2004134547A (ja) | 2002-10-10 | 2002-10-10 | 半導体装置 |
| US10/681,126 US6917054B2 (en) | 2002-10-10 | 2003-10-09 | Semiconductor device |
| US11/135,417 US20050218424A1 (en) | 2002-10-10 | 2005-05-24 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002297026A JP2004134547A (ja) | 2002-10-10 | 2002-10-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004134547A true JP2004134547A (ja) | 2004-04-30 |
Family
ID=32286830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002297026A Pending JP2004134547A (ja) | 2002-10-10 | 2002-10-10 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6917054B2 (ja) |
| JP (1) | JP2004134547A (ja) |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006093186A (ja) * | 2004-09-21 | 2006-04-06 | Hitachi Ltd | 半導体装置 |
| JP2006202842A (ja) * | 2005-01-18 | 2006-08-03 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JP2006253292A (ja) * | 2005-03-09 | 2006-09-21 | National Institute Of Advanced Industrial & Technology | 炭化珪素トランジスタ装置及びその製造方法 |
| JP2007128965A (ja) * | 2005-11-01 | 2007-05-24 | Renesas Technology Corp | スイッチング半導体装置及びその製造方法 |
| JP2008506274A (ja) * | 2004-07-08 | 2008-02-28 | セミサウス ラボラトリーズ， インコーポレーテッド | シリコンカーバイドから製造されるモノリシックな縦型接合型電界効果トランジスタおよびショットキーバリアダイオード、および、その製造方法 |
| JP2009016571A (ja) * | 2007-07-04 | 2009-01-22 | Rohm Co Ltd | 半導体装置 |
| US7772613B2 (en) | 2008-08-04 | 2010-08-10 | Renesas Technology Corp. | Semiconductor device with large blocking voltage and method of manufacturing the same |
| JP2011521446A (ja) * | 2008-05-08 | 2011-07-21 | セミサウス ラボラトリーズ， インコーポレーテッド | 促進された導電性を有する非パンチスルー半導体チャネルを備えた半導体素子及び製法 |
| US8049223B2 (en) | 2007-07-13 | 2011-11-01 | Renesas Electronics Corporation | Semiconductor device with large blocking voltage |
| JP2011254087A (ja) * | 2011-07-07 | 2011-12-15 | National Institute Of Advanced Industrial & Technology | 炭化珪素トランジスタ装置の製造方法 |
| CN102751284A (zh) * | 2011-07-28 | 2012-10-24 | 李思敏 | 集成二极管的槽形栅多晶硅结构的联栅晶体管 |
| US8390001B2 (en) | 2010-03-12 | 2013-03-05 | Renesas Electronics Corporation | Electronic circuit device |
| JP2013513252A (ja) * | 2009-12-08 | 2013-04-18 | エスエス エスシー アイピー、エルエルシー | 打込みされた側壁を有する半導体デバイスを製造する方法およびそれによって製造されたデバイス |
| US8436397B2 (en) | 2008-12-22 | 2013-05-07 | Renesas Electronics Corporation | Semiconductor device including normally-off type junction transistor and method of manufacturing the same |
| JP2013530527A (ja) * | 2010-05-25 | 2013-07-25 | エスエス エスシー アイピー、エルエルシー | 逆方向バイアス下においてゲート−ソース漏れが低減された自己整合半導体デバイスおよび作製方法 |
| US8766277B2 (en) | 2010-02-17 | 2014-07-01 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of the same |
| EP2782122A2 (en) | 2013-03-21 | 2014-09-24 | Renesas Electronics Corporation | Manufacturing method of JFET semiconductor device and JFET semiconductor device |
| KR20150041051A (ko) * | 2012-09-06 | 2015-04-15 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
| CN109873029A (zh) * | 2017-12-04 | 2019-06-11 | 贵州恒芯微电子科技有限公司 | 一种沟槽栅超势垒整流器 |
| JP2022503903A (ja) * | 2018-09-28 | 2022-01-12 | ゼネラル・エレクトリック・カンパニイ | ユニポーラ荷電平衡半導体パワー・デバイスのためのシステムおよび方法 |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004134547A (ja) * | 2002-10-10 | 2004-04-30 | Hitachi Ltd | 半導体装置 |
| DE102005023891B4 (de) * | 2004-05-24 | 2009-08-27 | DENSO CORPORATION, Kariya-shi | Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung und Siliziumkarbid-Halbleitervorrichtung |
| DE102004046697B4 (de) * | 2004-09-24 | 2020-06-10 | Infineon Technologies Ag | Hochspannungsfestes Halbleiterbauelement mit vertikal leitenden Halbleiterkörperbereichen und einer Grabenstruktur sowie Verfahren zur Herstellung desselben |
| TWI278090B (en) * | 2004-10-21 | 2007-04-01 | Int Rectifier Corp | Solderable top metal for SiC device |
| US7812441B2 (en) | 2004-10-21 | 2010-10-12 | Siliconix Technology C.V. | Schottky diode with improved surge capability |
| US7834376B2 (en) * | 2005-03-04 | 2010-11-16 | Siliconix Technology C. V. | Power semiconductor switch |
| US9419092B2 (en) * | 2005-03-04 | 2016-08-16 | Vishay-Siliconix | Termination for SiC trench devices |
| JP4996828B2 (ja) | 2005-03-23 | 2012-08-08 | 本田技研工業株式会社 | 接合型半導体装置の製造方法 |
| JP4777676B2 (ja) | 2005-03-23 | 2011-09-21 | 本田技研工業株式会社 | 接合型半導体装置および接合型半導体装置の製造方法 |
| US7719080B2 (en) | 2005-06-20 | 2010-05-18 | Teledyne Scientific & Imaging, Llc | Semiconductor device with a conduction enhancement layer |
| US8368165B2 (en) | 2005-10-20 | 2013-02-05 | Siliconix Technology C. V. | Silicon carbide Schottky diode |
| US7314799B2 (en) | 2005-12-05 | 2008-01-01 | Semisouth Laboratories, Inc. | Self-aligned trench field effect transistors with regrown gates and bipolar junction transistors with regrown base contact regions and methods of making |
| KR101193453B1 (ko) * | 2006-07-31 | 2012-10-24 | 비쉐이-실리코닉스 | 실리콘 카바이드 쇼트키 다이오드를 위한 몰리브덴 장벽 금속 및 제조방법 |
| GB0721930D0 (en) * | 2007-11-09 | 2007-12-19 | Rolls Royce Plc | A method of manufacturing a current limiting diode and a current limiting diode |
| US7994548B2 (en) * | 2008-05-08 | 2011-08-09 | Semisouth Laboratories, Inc. | Semiconductor devices with non-punch-through semiconductor channels having enhanced conduction and methods of making |
| CN102239563B (zh) | 2008-11-05 | 2013-08-14 | Ssscip有限公司 | 具有倾斜侧壁的垂向结型场效应晶体管及其制造方法 |
| JP5310687B2 (ja) * | 2010-09-30 | 2013-10-09 | 株式会社デンソー | 接合型電界効果トランジスタを備えた半導体装置およびその製造方法 |
| DE102010043088A1 (de) * | 2010-10-29 | 2012-05-03 | Robert Bosch Gmbh | Halbleiteranordnung mit Schottkydiode |
| US20120104467A1 (en) * | 2010-10-29 | 2012-05-03 | Monolithic Power Systems, Inc. | Self-aligned contact structure trench jfet |
| JP2013201190A (ja) | 2012-03-23 | 2013-10-03 | Toshiba Corp | 接合形電界効果トランジスタ及びその製造方法 |
| US9356113B2 (en) | 2012-09-05 | 2016-05-31 | Institut National Des Sciences Appliquees De Lyon | Method of producing a junction field-effect transistor (JFET) |
| DE102014107994A1 (de) * | 2014-06-05 | 2015-12-17 | Infineon Technologies Austria Ag | Halbleitervorrichtung und Verfahren zum Herstellen der Halbleitervorrichtung |
| DE102016204250A1 (de) * | 2016-03-15 | 2017-09-21 | Robert Bosch Gmbh | Trench basierte Diode und Verfahren zur Herstellung einer solchen Diode |
| JP6717242B2 (ja) * | 2017-03-13 | 2020-07-01 | 豊田合成株式会社 | 半導体装置 |
| CN106920835A (zh) * | 2017-03-31 | 2017-07-04 | 李思敏 | 没有多晶硅发射极的联栅晶体管 |
| KR102406116B1 (ko) * | 2018-04-27 | 2022-06-07 | 현대자동차 주식회사 | 반도체 소자 및 그 제조 방법 |
| US11335810B2 (en) * | 2019-07-22 | 2022-05-17 | Nexgen Power Systems, Inc. | Method and system for fabrication of a vertical fin-based field effect transistor |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5399515A (en) * | 1993-07-12 | 1995-03-21 | Motorola, Inc. | Method of fabricating a silicon carbide vertical MOSFET and device |
| US5396085A (en) * | 1993-12-28 | 1995-03-07 | North Carolina State University | Silicon carbide switching device with rectifying-gate |
| DE4423068C1 (de) * | 1994-07-01 | 1995-08-17 | Daimler Benz Ag | Feldeffekt-Transistoren aus SiC und Verfahren zu ihrer Herstellung |
| US5753938A (en) * | 1996-08-08 | 1998-05-19 | North Carolina State University | Static-induction transistors having heterojunction gates and methods of forming same |
| US5945701A (en) * | 1997-12-19 | 1999-08-31 | Northrop Grumman Corporation | Static induction transistor |
| US6380569B1 (en) * | 1999-08-10 | 2002-04-30 | Rockwell Science Center, Llc | High power unipolar FET switch |
| JP3460639B2 (ja) | 1999-09-21 | 2003-10-27 | 株式会社デンソー | 炭化珪素半導体装置及びその製造方法 |
| US6617653B1 (en) * | 2000-05-31 | 2003-09-09 | Matsushita Electric Industrial Co., Ltd. | Misfet |
| EP1428248B1 (en) * | 2001-07-12 | 2011-11-23 | Mississippi State University | Method of making transistor topologies in silicon carbide through the use of selective epitaxy |
| US6855981B2 (en) * | 2001-08-29 | 2005-02-15 | Denso Corporation | Silicon carbide power device having protective diode |
| JP2004134547A (ja) * | 2002-10-10 | 2004-04-30 | Hitachi Ltd | 半導体装置 |
-
2002
- 2002-10-10 JP JP2002297026A patent/JP2004134547A/ja active Pending
-
2003
- 2003-10-09 US US10/681,126 patent/US6917054B2/en not_active Expired - Lifetime
-
2005
- 2005-05-24 US US11/135,417 patent/US20050218424A1/en not_active Abandoned
Cited By (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008506274A (ja) * | 2004-07-08 | 2008-02-28 | セミサウス ラボラトリーズ， インコーポレーテッド | シリコンカーバイドから製造されるモノリシックな縦型接合型電界効果トランジスタおよびショットキーバリアダイオード、および、その製造方法 |
| JP2006093186A (ja) * | 2004-09-21 | 2006-04-06 | Hitachi Ltd | 半導体装置 |
| JP2006202842A (ja) * | 2005-01-18 | 2006-08-03 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JP2006253292A (ja) * | 2005-03-09 | 2006-09-21 | National Institute Of Advanced Industrial & Technology | 炭化珪素トランジスタ装置及びその製造方法 |
| JP2007128965A (ja) * | 2005-11-01 | 2007-05-24 | Renesas Technology Corp | スイッチング半導体装置及びその製造方法 |
| JP2009016571A (ja) * | 2007-07-04 | 2009-01-22 | Rohm Co Ltd | 半導体装置 |
| US8049223B2 (en) | 2007-07-13 | 2011-11-01 | Renesas Electronics Corporation | Semiconductor device with large blocking voltage |
| JP2011521446A (ja) * | 2008-05-08 | 2011-07-21 | セミサウス ラボラトリーズ， インコーポレーテッド | 促進された導電性を有する非パンチスルー半導体チャネルを備えた半導体素子及び製法 |
| US7772613B2 (en) | 2008-08-04 | 2010-08-10 | Renesas Technology Corp. | Semiconductor device with large blocking voltage and method of manufacturing the same |
| US8436397B2 (en) | 2008-12-22 | 2013-05-07 | Renesas Electronics Corporation | Semiconductor device including normally-off type junction transistor and method of manufacturing the same |
| JP2013513252A (ja) * | 2009-12-08 | 2013-04-18 | エスエス エスシー アイピー、エルエルシー | 打込みされた側壁を有する半導体デバイスを製造する方法およびそれによって製造されたデバイス |
| US8766277B2 (en) | 2010-02-17 | 2014-07-01 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of the same |
| US9293453B2 (en) | 2010-03-12 | 2016-03-22 | Renesas Electronics Corporation | Electronic circuit device |
| US8872191B2 (en) | 2010-03-12 | 2014-10-28 | Renesas Electronics Corporation | Electronic circuit device |
| US8390001B2 (en) | 2010-03-12 | 2013-03-05 | Renesas Electronics Corporation | Electronic circuit device |
| JP2013530527A (ja) * | 2010-05-25 | 2013-07-25 | エスエス エスシー アイピー、エルエルシー | 逆方向バイアス下においてゲート−ソース漏れが低減された自己整合半導体デバイスおよび作製方法 |
| JP2011254087A (ja) * | 2011-07-07 | 2011-12-15 | National Institute Of Advanced Industrial & Technology | 炭化珪素トランジスタ装置の製造方法 |
| CN102751284A (zh) * | 2011-07-28 | 2012-10-24 | 李思敏 | 集成二极管的槽形栅多晶硅结构的联栅晶体管 |
| CN102751284B (zh) * | 2011-07-28 | 2015-08-26 | 李思敏 | 集成二极管的槽形栅多晶硅结构的联栅晶体管 |
| KR101638754B1 (ko) | 2012-09-06 | 2016-07-11 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
| KR20150041051A (ko) * | 2012-09-06 | 2015-04-15 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
| US9048264B2 (en) | 2013-03-21 | 2015-06-02 | Renesas Electronics Corporation | Manufacturing method of semiconductor device and semiconductor device |
| EP2782122A2 (en) | 2013-03-21 | 2014-09-24 | Renesas Electronics Corporation | Manufacturing method of JFET semiconductor device and JFET semiconductor device |
| US9406743B2 (en) | 2013-03-21 | 2016-08-02 | Renesas Electronics Corporation | Semiconductor device with counter doped layer |
| CN109873029A (zh) * | 2017-12-04 | 2019-06-11 | 贵州恒芯微电子科技有限公司 | 一种沟槽栅超势垒整流器 |
| JP2022503903A (ja) * | 2018-09-28 | 2022-01-12 | ゼネラル・エレクトリック・カンパニイ | ユニポーラ荷電平衡半導体パワー・デバイスのためのシステムおよび方法 |
| JP7317952B2 (ja) | 2018-09-28 | 2023-07-31 | ゼネラル・エレクトリック・カンパニイ | ユニポーラ荷電平衡半導体パワー・デバイスのためのシステムおよび方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6917054B2 (en) | 2005-07-12 |
| US20040135178A1 (en) | 2004-07-15 |
| US20050218424A1 (en) | 2005-10-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2004134547A (ja) | 半導体装置 | |
| KR101836256B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| JP6367760B2 (ja) | 絶縁ゲート型スイッチング装置とその製造方法 | |
| US7508032B2 (en) | High voltage device with low on-resistance | |
| JP5613995B2 (ja) | 炭化珪素半導体装置およびその製造方法 | |
| CN110326109B (zh) | 功率半导体装置和用于制造功率半导体装置的方法 | |
| WO2011027540A1 (ja) | 半導体素子およびその製造方法 | |
| JP2011023675A (ja) | 半導体装置及びその製造方法 | |
| JP2007027266A (ja) | 半導体素子及びその製造方法 | |
| JPH0936359A (ja) | 炭化けい素縦型ｆｅｔ | |
| WO2004036655A1 (ja) | 炭化ケイ素半導体装置及びその製造方法 | |
| JP2001267570A (ja) | 半導体装置及び半導体装置製造方法 | |
| TW201023363A (en) | Power MOSFET having a strained channel in a semiconductor heterostructure on metal substrate | |
| JP4039376B2 (ja) | 半導体装置 | |
| JP3826828B2 (ja) | 炭化珪素半導体を用いた電界効果トランジスタ | |
| KR20230059176A (ko) | 트렌치 하단 차폐 구조체들을 갖는 트렌치 반도체 디바이스들 | |
| JP2010040686A (ja) | 半導体装置およびその製造方法 | |
| JP4948784B2 (ja) | 半導体装置及びその製造方法 | |
| JP2003318397A (ja) | 電界効果トランジスタとその製造方法 | |
| US20110204439A1 (en) | Semiconductor device | |
| JP5148852B2 (ja) | 半導体装置 | |
| JP2004200391A (ja) | 半導体装置 | |
| JP3963151B2 (ja) | 炭化珪素半導体装置 | |
| JP3997886B2 (ja) | 炭化珪素半導体装置の製造方法 | |
| JP2006086549A (ja) | 電界効果トランジスタ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041019 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051220 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070828 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071026 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20071026 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080115 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080313 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080507 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080702 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080819 |