JP2011521446A - 促進された導電性を有する非パンチスルー半導体チャネルを備えた半導体素子及び製法 - Google Patents

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Abstract

半導体素子が記載されており、当該素子における電流の流れは変換接合（例えば、ｐ−ｎ接合又は金属−半導体接合）の間に閉じ込められる。当該素子は、非パンチスルー挙動と、促進された導電可能性とをもたらす。当該素子は、接合型電界効果トランジスタ（ＪＦＥＴ）、スタティック誘導トランジスタ（ＳＩＴ）、接合型電界効果サイリスタ、又はＪＦＥＴ電流リミッタであり得る。当該素子は、炭化ケイ素（ＳｉＣ）などの広いバンドギャップ半導体により製造され得る。いくつかの実施形態によれば、当該素子は、通常ＯＦＦのＳｉＣ垂直接合型電界効果トランジスタであり得る。当該素子の製法、及び当該素子を備えた回路も記載されている。
【選択図】図１

Description

本明細書用いられた表題は構成上の目的用のみのものであって、本明細書に記載された主題を限定すると解釈されるべきではない。
この出願は、一般的に半導体素子と当該素子を製造する方法に関するものである。
パワースイッチング応用に用いられる接合型電界効果素子においてチャネル抵抗を減少させるばかりでなくＭＯＳＦＥＴのようなスイッチング挙動を提供することがしばしば強く望まれる。特に、ゲートに印加されるしきい電圧によってチャネルが締め付けられると、素子が最大電圧を妨げるが定格電圧を妨げるが望まれる。そのような素子の特性は非常に高い電圧ブロック利得βを必要とする。接合型電界効果素子においては、低いチャネル抵抗と高い電圧ブロック利得は、典型的には競い合う素子の特徴とみられている例えば短いチャネルＪＦＥＴまたはＳＩＴにおいてトータルの素子抵抗のチャネル成分は比較的小さく、電流飽和は、長いチャネルＪＦＥＴ構造よりも顕著ではない。
しかし、また電流阻止利得は小さく、しきい電圧と、最大ドレン電圧を阻止するのに要求されるゲートバイアスとの差異は非常に著しく、いくつかの場合に数十ボルトに達している（例えば、Ｍｅｒｒｅｔら［１］）。一方、高い電圧阻止利得を提供し得る長いチャネル強化モードＪＦＥＴにおいては、電流は非常に速く飽和するので、線形領域における比較的低いオン状態のチャネル抵抗を完全に利用できない（例えば、Ｚｈａoら［２］と、Ｓａｎｎｕｔｉら［３］参照）。この問題は、パワーＳｉＣＶＪＦＥＴの場合、特に際立っている。その結果、通常ＯＦＦ（ｎｏｒｍａｌｌｙ ｏｆｆ）のスイッチング素子の開発が損なわれていた。
それゆえ、低いＯＮ状態のチャネル抵抗と、高い電圧阻止利得とを有する接合型電界効果半導体素子に対する必要性がある。
第一導電型の半導体材料の基板層、
前記基板層上の前記第一導電型の半導体材料の第一層、
前記第一層上の前記第一導電型の半導体材料の上昇領域であって、上部表面と第一及び第二テーパー状側壁とを含む上昇領域、
前記上昇領域の前記第一及び第二側壁と前記上昇領域に隣接した前記第一層の前記上部表面上の前記第一導電型と異なる第二導電型半導体材料、及び
前記上昇領域の前記上部表面上の前記第一導電型の半導体材料の第三層
を含み、
前記上昇領域が、前記第三層に隣接した、第一平均ドーパント濃度をもつ第一の部分と、前記第一の部分と前記第一層との間で、第二平均ドーパント濃度をもつ第二の部分とを含み、前記第一平均ドーパント濃度が前記第二平均ドーパント濃度より低く、前記第二平均ドーパント濃度が前記第一層の平均ドーパント濃度より高い
半導体素子が提供される。
上述のとおりの半導体を一つ又は二以上含んでなる回路も提供される。
半導体素子の製法も提供される。当該製法は、第一導電型の半導体材料の第三層を介して選択的にエッチングする工程を含み、前記第三層は前記第一導電型の半導体材料の第二層上にあり、前記第二層は前記第一導電型の半導体材料の第一層上にあり、前記第一層は前記第一導電型の半導体材料の基板層上にあり、前記第三層を介して選択的にエッチングする工程は、下の前記第二層内に選択的にエッチングする工程を含み、これにより前記第一導電型半導体材料の上昇領域が形成される。前記上昇領域は前記第三層の半導体材料を含む上部表面と、前記第二層の半導体材料を含むテーパー状の側壁とを有し、前記製法は、さらに、前記上昇領域の前記側壁上の前記第二層の半導体材料内にドーパントを選択的に打ち込む工程を含み、これにより、前記上昇領域の前記側壁上及び前記上昇領域に隣接する前記第一層の前記上部表面上の前記第一導電型とは異なる前記第二導電型の半導体材料の領域を形成し、
前記第二層は、前記第三層に隣接する、第一平均ドーパント濃度をもつ第一の部分と、前記第一の部分と前記第一層との間の、第二平均ドーパント濃度をもつ第二の部分とを含み、前記第一平均ドーパント濃度が前記第二平均ドーパント濃度より低く、前記第二平均ドーパント濃度が前記第一層の前記平均ドーパント濃度よりも高い。
本教示にかかるこれらの特徴及び他の特徴は本明細書に記載される。当業者は、以下に記載された図面が図示の目的だけのためのものであることを理解するであろう。当該図面は本教示の範囲を限定することを意図されない。
図１は減少された抵抗を有する非パンチスルー（ＮＰＴ）チャネルをもつＳｉＣ ＶＪＦＥＴ構造の概略断面図である。 図２は、不均一にドープされた非パンチスルー（ＮＰＴ）チャネルにおけるドーピング・プロファイルの種々の例を示す概略説明図である。 図３Ａは徐々にドープされた電界抑制層を有する不均一にドープされた非パンチスルー（ＮＰＴ）チャネルにおけるドーピングプロファイルの種々の例を示す概略説明図である。 図３Ｂは階段状にドープされた電界抑制層を有する不均一にドープされた非パンチスルー（ＮＰＴ）チャネルにおけるドーピングプロファイルの種々の例を示す阿木略説明図である。 図４は５ｘ１０１６ｃｍ−３の一様なドーピング濃度と、ゼロ度のイオン打ち込みを用いて形成された変換接合とを有するチャネルをもつ１ｍｍ２の通常ｏｆｆの１５００Ｖ４Ｈ−ＳｉＣ ＶＪＦＥＴ素子の、測定されたＩ−Ｖ特性とシミュレートされたＩ−Ｖ特性を示すグラフである。 図５Ａは一様なチャネルドーピングを有するゼロ度のイオン打ち込みを用いて形成された変換接合をもつ１ｍｍ２の通常ｏｆｆの８００Ｖ−ＳｉＣ ＶＪＦＥＴ素子の、シミュレータされたＩ−Ｖ特性を示すグラフである。 図５Ｂは一様なチャネルドーピングを有するゼロ度のイオ打ち込みを用いて形成された変換接合をもつ１ｍｍ２の通常ｏｆｆの８００Ｖ−ＳｉＣ ＶＪＦＥＴについての全抵抗の構成を示す円グラフである。 図６Ａは不均一なチャネルドーピングをもつゼロ度のイオン打ち込みを用いて形成された変換接合をもつ１ｍｍ２の通常ｏｆｆの８００Ｖ−ＳｉＣ ＶＪＦＥＴについてシミュレートされたＩ-Ｖ特性を示すグラフである。 図６Ｂは不均一なチャネルドーピングをもつゼロ度のイオン打ち込みを用いて形成された変換接合をもつ１ｍｍ２の通常ｏｆｆの８００Ｖ−ＳｉＣ ＶＪＦＥＴについての全抵抗の構成を示す円グラフである。
本明細書を理解するために、「又は（ｏｒ）」の使用は、他に特段の説明がないか、あるいは「及び（ａｎｄ）／又は（ｏｒ）」の使用が不適切でない限り、本明細書において「及び（ａｎｄ）／又は（ｏｒ）」を意味する。「一つの（ａ）」の使用は、他に特段の説明がないか、あるいは「一つ（ａ）又は二以上（ｍｏｒｅ）」の使用が不適切でない限り、本明細書において「一つ（ａ）又は二以上（ｍｏｒｅ）」を意味する。「備える（ｃｏｍｐｒｉｓｅ）」、「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅ）」、「含む（ｉｎｃｌｕｄｅｓ）」及び「含んでいる（ｉｎｃｌｕｄｉｎｇ）」の使用は、相互に交換可能であり、限定していることが意図されていない。そのうえ、一又は二以上の実施形態の記載が、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」という用語を使用しているとき、当業者は、いくつかの特定の場合に当該実施例又は複数の実施例は、「本質的に〜からなる（ｃｏｎｓｉｔｉｎｇ ｅｓｓｅｎｔｉａｌｌｙ ｏｆ）」及び／又は「〜からなる（ｃｏｎｓｉｓｔｉｎｇ ｏｆ）」という用語を用いて代替的に記載され得る。いくつかの実施形態において、工程の順序又はある行為を実行するための順序は、本教示が操作可能である限り、重要ではないことを理解されるべきである。そのうえ、いくつかの実施形態において、二又は三以上の工程又は行為は同時に行われ得る。
高チャネル抵抗と低電圧ブロック利得は、過去においては別々の課題として扱われてきた。チャネル抵抗はチャネル端末と変換接合とに加えられたバイアスの非線形関数である。二つの領域がチャネルのＩ−Ｖ特性において条件的に区別されることができ、当該チャネル抵抗は殆ど一定であり、すなわち線形領域及び飽和領域である。線形領域において、チャネル領域はチャネル長さに比例し、電流パスのドープ濃度及び断面積に逆比例する。飽和領域においては、チャネル抵抗は劇的に成長し、多くのパワースイッチング応用においてはこの領域を利用しない。
接合型電界効果トランジスタ電流のメカニズムはショックレイ［４］により開示された。この効果は、つぎのとおりに記載され得る。ＪＦＥＴ構造に加えられるドレイン−ソースバイアスが固定されたゲート−ソースバイアスで増加するにつれて、電流の流れに沿うチャネルでの電圧降下がチャネル内側の消耗領域をドレインに向かって拡大せしめる。このため、当該チャネル内側の電流路はドレインに向かって狭くなり、電流を飽和せしめる。ショックレイに記載されたメカニズムは、後に、高い電場でのキャリアのドリフト速度の飽和により、一層厳しいことが分かった。オームの法則によれば、チャネルの抵抗がドレインに向かって増加するにつれて、電場も増加して、キャリアの移動性の劣化を引き起こし、チャネル抵抗のさらなる増大と、ドレイン電流の一層早期の飽和とを引き起こす。
早期の電流飽和の課題を解決するためのいくつかのアプローチが提案されている。例えば、米国特許第２，９８４，７５２号は、合金のｐ−ｎ接合間の不均一な空間を利用して電流飽和の効果を減じるチャネル構造を開示している。スペース荷電領域を結合することによって、当該荷電領域のピンチオフ（ｐｉｎｃｈ−ｏｆｆ）前に、チャネルを介して駆動され得る高い電流を引き起こす高いバイアスと共に、接合間の距離が線形的に増加する。米国特許第２，９８４，７５２号に開示された素子の構造は、合金接合のために製造することが著しく困難である。また、米国特許第２，９８４，７５２号に開示された素子は高電圧の印加に適していない。なぜなら、チャネルとドレインとの間に電圧阻止層（すなわち、ドリフト領域）を有していないからである。ドリフト領域の抵抗は、次式に示されたとおりドーピングＮｄｒと厚さｔｄｒとを選択して、目標となる破壊電圧Ｖｂと最大許容プレーン（ｐｌａｉｎ）接合電場ＥＩＤＭＡＸを求めて最小化することができる。
プラズマエッチングによって形成され、打ち込まれた変換接合によって囲まれる垂直チャネル構造を有する素子は米国特許第４，４０３，３９６号に開示されている。ドリフト領域を有する垂直ＳｉＣＪＦＥＴであって、接合間の不均一な空間を用いて飽和電流が改善される垂直ＳｉＣＪＦＥＴは、米国特許第５，７４７，８３１号に開示されている。この素子は、米国特許第２，９８４，７５２号に開示された素子よりも容易に製造できるが米国特許第５，７４７，８３１号に開示された垂直ＳｉＣＪＦＥＴは、後述するとおりのＭＯＳＦＥＴのようなスイッチング挙動（すなわち、無限に高いブロック利得）を示す高電圧素子には適していない。
無限に高いブロック利得は次式によって表される。
ソース（ｙ＝０）入口とドレイン（ｙ＝Ｌ）入口の間を電流が流れ、かつチャネル軸に関して対称である変換接合（例えば、ｐ−ｎ接合）によって囲まれる、長さＬの仮想的なチャネルが考慮され得る。Ｎ（ｙ）及びａ（ｙ）によって定義される当該チャネル間のドーピング濃度は、変換接合間の半分の距離であり、ピンチオフ電圧はつぎのとおりチャネル軸に亘って定義される。
つぎの非パンチスルー（ｎｏｎ−ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）ＮＰＴ条件は、Ｖｂｉ（ｙ）がビルトイン電圧で、Ｅｍは最大ドレイン電圧（ＤＤＳ＝Ｖｂ）が印加されたときのチャネルのドレイン入口で起こる最大電場を意味するが、チャネル軸に亘って設定され得る。
式（１）を用いて、最小抵抗、目標となる破壊電圧（Ｖｂ）及び最大許容プレーン接合電場ＥＩＤＭＡＸを求めて最適化されるドリフト領域を有する素子構造の場合、前記条件（３）乃至（４）は、つぎのとおり書き改められる。
一様なドーピング濃度の場合には、前記条件（５）の数式セットは、つぎのとおりに単純化される。
米国特許第５，７４７，８３１号に開示された垂直ＳｉＣＪＦＥＴは、同一のドーピング濃度（Ｎｄｒ＝Ｎｃｈ）をもつチャネルとドリフト領域とを有しているので、条件（６）が満たされると、この構造におけるチャネル長さはドリフト領域の厚さ（Ｌ＞ｔｄｒ）を超える。これは、比較的厚い低ドープドリフト領域を要求する高電圧素子については実際的ではない。
ドリフト領域よりチャネル層において高いドーピング濃度を有する垂直ＳｉＣ静的誘導トランジスタ（ＳＩＴ）は米国特許第５，９４５，７０１号に開示されている。
チャネルが、「低い」不純物濃度をもつ層をもつソースからからなり、該チャネルが「非常に低い」不純物濃度を層をソースから分離された静的誘導トランジスタ（ＳＩＴ）構造は、米国特許第４，３６４，０７２号に開示されている。
米国特許出願公開第２００７／０１８７７１５Ａ１は、非パンチスルーを提供し得る一様にドープされたチャネル構造を有する素子を開示している。米国特許出願公開第２００７／０１８７７１５Ａ１に開示された構造は、しかしながら、つぎの論文で説明されているように、ある制限を有している。
式（１）からの最適パラメータをもつドリフト領域の特異的な抵抗はつぎのとおりに導かれ得る。
（７）に示されるとおり、与えられた阻止（ｂｌｏｃｋｉｎｇ）の要求について、ドリフト領域の特異的な抵抗は最大の一次元電場（ＥＩＤＭＡＸ）の３乗に反比例する。４Ｈ−ＳｉＣにおいて、適切に終了した急峻な接合において許容される最大電場は２．４ＭＶ／ｃｍを超え得る（Ｓａｎｋｉｎら［５］）。その結果、ＯＮ状態の損失を低減するために電力素子においてＳｉＣを用いる強い動機がある。しかし、一様にドープされた非パンチスルーチャネルをもつ接合型電界効果素子においてＳｉＣを用いるとき、チャネルドース（Ｄｃｈ＝ＮｃｈＬ）は、低い臨界電場をもつ半導体に対してよりもひじょうに高いものが選択されるべきである。チャネル抵抗を最小にするために、その長さよりむしろドーピングを増大させることによってチャネルドースを増加させることが好ましい。しかし、与えられた閾電圧に対して、チャネルドーピングを高めると、変換接合間の距離が小さくなる。ひいては、とくに正の閾電圧が要求されるときに、コストがかかるリソグラフィー技術を必要とする。ｐ−ｎ接合が打ち込まれる場合、チャネルの厚さが縮むと、横方向の打ち込みプロファイルをチャネル軸において結合せしめ正味のチャネルドーピングの減少を引き起こし、側壁から横方向に拡がる打ち込み損失のためにチャネル電子移動性をも劣化させる。かかる効果は、チャネル抵抗の増大と、チャネル電流の早期飽和を引き起こす。実際、米国特許出願公開第２００７／０１８７７１５Ａ１に開示された素子のＩ−Ｖ特性は非常に小さい飽和電圧（ＶＧＳ＝２．５ＶにおいてＶｓａｔ＜１ボルト）を示す。その結果、米国特許出願公開第２００７／０１８７７１５Ａ１に開示されたゲート対ソース・バイアスがｐ−ｎ接合制御のビルトイン電圧を超えてはならない素子をユニポラー（ｕｎｉｐｏｌａｒ）モードで動作することは困難となる。
チャネル領域とドリフト領域に異なるドーピングレベルを有する素子が米国特許第７，１８７，０２１号に開示されている。
促進領域と欠乏領域とからなる「非均一ゲート領域」をもつＭＯＳトランジスタ構造は、Ｎａｇａｔａら［６］に開示されている。
素子内の電流の流れが当該素子の、チャネルと呼ばれる領域における変換接合の間に閉じ込められる半導体素子が開示されている。当該変換接合は、例えば、ｐ−ｎ接合又は／及び金属半導体接合であり得る。この半導体の構成が、非パンチスルー挙動と促進された導電性とをもたらす。当該素子は接合型電界効果トランジスタ（ＪＦＥＴ）、スタティック誘導トランジスタ（ＳＩＴ）、接合型電界効果サイリスタ、ＪＦＥＴ電流リミッタなどのパワー半導体素子であり得る。かかる素子は、炭化ケイ素（ＳｉＣ）などの、広いバンドギャップ半導体に製造され得る。いくつかの実施形態によれば、当該素子は通常ＯＦＦのＳｉＣ垂直接合型電界効果トランジスタ（すなわち、ＶＪＦＥＴ）であり得る。
いくつかの実施形態によれば、チャネル構造をもつ素子が記載され、当該チャネル構造は非パンチスルー性能（例えば式（５）の条件を満たす）を提供する。とくに、ゲートに印加される閾電圧によってチャネルがピンチオフ（ｐｉｎｃｈ ｏｆｆ）されると、次式によって表される最大電圧を阻止することができる。
素子のチャネル構造は、劇的に減少した抵抗をもたらし、早期の電流飽和の課題を減少又は除去することができる。当該素子は、素子の抵抗のチャネル及びドリフト成分の間のトレードオフ（ｔｒａｄｅ ｏｆｆ）の必要性を除去することによって、非パンチスルー接合型電界効果素子のバンドギャップ半導体の破壊強度を、完全に利用することができる。
いくつかの実施形態によれば、当該素子は垂直チャネル構造を有し、当該垂直チャネル構造は不均一にドープされ、ソースに近接して設けられたチャネルの一部がチャネルの下の部分より低い平均ドーピング濃度を有する。チャネルの比較的短いドープ部又は「ＶＴＨ制御チャネル」は、全素子抵抗に顕著な成分を加えることなく、要求される閾電圧に等しいゲートバイアスによってピンチオフされ得る。チャネル又は「電界ストップチャネル」の高くドープされた下部のドーパント濃度は、非パンチスルー性能を提供するために{例えば、条件（４）を満たすために}充分高いレベルで選択される。高くドープされた「電界ストップチャネル」の変換接合間の距離が「ＶＴＨ制御チャネル」の変換接合間の距離より長いか、「ＶＴＨ制御チャネル」の変換接合間の距離に等しいので、その抵抗は一層小さくなり得る。
素子の「ＶＴＨ制御チャネル」と「電界ストップチャネル」との間の分割が条件であることは理解されるべきである。チャネルドーピング濃度Ｎ（ｙ）と変換接合間の距離ａ（ｙ）は条件（５）を満たすことができるが、式（２）において定義される結果としてのピンチオフ電圧Ｖｐ（ｙ）は、階段状に成長する関数であるか、厳密に成長する関数であるかのいずれかであり得る。
不均一にドープされた非パンチスルーチャネルをもつ一例の４Ｈ−ＳｉＣ ＶＪＦＥＴ構造の概略断面は、図１に示される。一例のチャネルドーピングプロファイルが図２に示される。これらの図で、参照符号１、２及び３は、それぞれチャネル領域、変換接合及びドリフト領域を示す。図１における参照符号４、５及び６は、それぞれＰ＋ゲート領域、Ｎ＋ドレイン領域及びＮ＋ソース層をそれぞれ示す。図２における数字１０１、１０２、１０３及び１０４は、チャネル及びドリフト領域における一例のドーピングプロファイルを表している。図２におけるローマ数字Ｉ及びＩＩは、それぞれ長さＬ１及びＬ２をもつチャネルの条件として定義された「ＶＴＨ制御チャネル」と「電界ストップチャネル」とを表す。
図２に示されたドーピングプロファイルは一例にすぎない。そのうえ、チャネルに沿ったドーピング分布は、チャネル抵抗とＯＮ状態における電流飽和の効果とを最小にしながら、ＯＦＦにしている間にもっとも高い電圧利得を提供するために最適化され得る。例えば、ドーピングプロファイルは、高次の多項式又は他の分析関数によって定義され得る。上述のとおり、本明細書に記載された素子は顕著に減少した抵抗をもつ非パンチスルーチャネルを有し、変換接合間の充分な距離を維持しながらチャネルドーピング濃度を増加させることによって達成され得る。これは、ゲートドリフト接合に印加された最大許容一次元電場を最終的に低下させるより顕著な電界促進を引き起こすチャネル入口で、極めて著しい接合の特異性を引き起こし得る。そのうえ、トレンチ幅を減少することによって、チャネル充填密度を増加させようとすると、ゲート接合「シリンダー」の半径が減少されることができ、さらなる電界促進を引き起こす。変換接合で電場促進を抑制するために、高ドープ「電界ストップチャネル」と低ドープドリフト領域との間のチャネルのドレインの入口に設けられた比較的薄い半導体層をもつ素子が提供される。緩やかにドープされた電界抑制層又は「電界平滑層」及び階段状にドープされた電界抑制層又は「電界平滑層」をもつ不均一にドープされたＮＰＴチャネルにおける一例のドーププロファイルが、それずれ図３Ａおよび３Ｂに示される。図３Ａ及び３Ｂにおける参照符号２０１〜２０４及び３０１〜３０４は、緩やかにドープされた「電界平滑層」（図３Ａ）及び階段状にドープされた「電界平滑層」（図３Ｂ）を概略的に表している。これらの図におけるローマ数字Ｉ、ＩＩ及びＩＩＩは、それぞれ長さＬ１、Ｌ２及びＬ３をもつチャネルの、条件的に定義された「ＶＴＨ制御チャネル」と「電界ストップチャネル」と「電界平滑層」とを表している。前述の実施形態のように、チャネルの「電界平滑層」部におけるドーピング濃度は高次の多項式又は他の分析関数によって定義され得る。
いくつかの実施形態によれば、電流の流れを閉じ込める変換接合が電気的に結合されるか、又は独立してバイアスがかけられ、若しくは変換接合の少なくとも一つがチャネルの入口の一つと電気的に結合される、上述のとおりに不均一にドープされたチャネルをもつ素子が設けられる。
上述のとおりに不均一にドープされたチャネルは垂直チャネル構造をもつ電界効果半導体素子における電流の流れを制御するために用いることができ、当該電界効果半導体素子は、接合型電界効果トランジスタ（ＪＦＥＴ）、スタティック誘導トランジスタ（ＳＩＴ）、接合型電界効果サイリスタ、ＪＦＥＴ電流リミッタを含むが限定されない。
例えば、上述のとおりに不均一にドープされたチャネルは、通常ＯＦＦのＳｉＣの垂直接合型電界効果トランジスタ（ＶＪＦＥＴ）における電流の流れを制御するために使用される。
チャネルの「ＶＴＨ制御」部における電流路に沿って算出された平均ドーピング濃度は１ｘ１０１６ｃｍ−３乃至１ｘ１０１７ｃｍ−３の範囲である。
チャネルの「ＶＴＨ制御」部における変換接合間の平均距離は、所望の閾電圧を提供するために選択することができ、０．３μｍ乃至１．７μｍの範囲である。
電流路に沿って測定されたチャネルの「ＶＴＨ制御」部の長さは、０．２５μｍ乃至１μｍの間で変化し得る。
チャネルの「電界ストップ」部の平均ドーピング濃度は、３ｘ１０１６ｃｍ−３乃至３ｘ１０１７ｃｍ−３の範囲である。
電流路に沿って測定されたチャネルの「電界ストップ」部の長さが０．５μｍから３μｍまで変化し得る。
電流路に沿って測定されたチャネルの「電界平滑」部の長さが０．２５μｍから０．７５μｍまで変化し得る。
電流路に沿って測定されたチャネルの任意の「電界平滑」部の平均ドーピング濃度は、１ｘ１０１６ｃｍ−３から１ｘ１０１７ｃｍ−３まで変化し得る。
いくつかの実施形態によれば、素子はパンチスルー電場（すなわち、チャネルに印加されたときパンチスルー挙動を引き起こす最小の電場）をもつチャネルを有し、２．４ＭＶ／ｃｍより大きい。例えば、素子は２．４ＭＶ／ｃｍ以下の印加電場での挙動を通じて非パンチスルーを示し得る。
不均一にドープされたチャネルを有する素子は、広いバンドギャップの半導体（例えば、ＥＧ＞２ｅＶをもつ半導体材料）から製造され、打ち込まれるか、再成長されるｐ−ｎ接合のいずれかによるか、若しくはショットキコンタクトを変換することによって閉じ込められた垂直チャネル構造を有する通常ＯＦＦ接合型電界効果トランジスタであり得る。この不均一にドープされたチャネルは、設計において、そして垂直チャネル構造を有する他の広いバンドギャップ半導体素子の製造においても使用されうる。そのような素子の例は、接合型電界効果トランジスタ（ＪＦＥＴ）、スタティック誘導トランジスタ（ＳＩＴ）、接合型電界効果サイリスタ、ＪＦＥＴ電流リミッタを含むが限定されない。
そのうえ、素子は、電流の流れが変換接合によって閉じ込められる垂直チャネル構造を有するいかなる半導体素子であり得る。そのような素子の例は、限定されることはないが、電流の流れが垂直チャネルと直列に接続される横方向のチャネルを通じて起こる接合型電界効果トランジスタ及びサイリスタ、ｐ−ｎ接合によって閉じ込められた垂直チャネルによって直列接続されたＭＯＳチャネルを通じて起こる酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、及びｐ−ｎ接合によって閉じ込められたチャネルを通じて起こる接合場バリアショットキ（ＪＢＳ）ダイオードを含む。
上述のとおり、半導体素子はＳｉＣなどの広いバンドギャップ半導体材料により製造され得る。ＳｉＣは４Ｈ−ＳｉＣであり得る。しかし、他のポリタイプのＳｉＣ（例えば、６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ又は１５Ｒ−ＳｉＣ）又は三属チッ素化合物半導体（例えば、チッ化ガリウムＧａＮ）などの広いバンドギャップ半導体材料も使用され得る。
本明細書に記載された不均一にドープされたチャネル構造は、与えられた閾電圧に対して最小の抵抗による非パンチスルー挙動を提供し得る。チャネル領域における不均一なドーピング濃度はエピタキシャル成長を用いて達成され得る。例えば、エピタキシャル反応器を用いることによって、時間の分析関数としてガス流を特定せしめる（例えば、引用例［７］参照）。代替的に、チャネル領域における不均一なドーピング濃度はマルチ・ドースのイオン打ち込みを介して達成されうる。
不均一なドープ濃度を定義するために、最近の商業的エピタキシャル反応器は時間の分析関数としてガス流を特定せしめるが（例えば、引用例［７］参照）、結果としてのドーププロファイルは期待されたものとは異なり得る。成長した「電界ストップ」及び「ＶＴＨ制御」層中に取り込まれた要求されるドーピング濃度がエピタキシャル処理中に経時的に減少し得るので、いわゆるメモリー効果分析的に特定されるドーピング濃度に加えて意図しないドーピングを引き起こし得る。「メモリー効果」はエピタキシャル成長の初期の段階でエピタキシャル成長器の内面に吸収されるドーパント種によって引き起こされる。当該効果はガス流を定義する分析方程式に較正項を追加することによって補償され得る。
不均一なドーピングプロファイルを形成するためにイオン打ち込みを使用する場合、かかるプロファイルは打ち込みエネルギーに対応する濃度ピーク間の「谷」を認識することになる。濃度ピーク間のかかる「谷」の影響を最小にするために、打ち込みスケジュール（エネルギーとドース）は注意深く設計され得る。
零度のイオン打ち込みは変換接合を形成するために使用され得る。零度のイオン打ち込みの使用はチャネルへの横方向に拡がる打ち込み障害の量を顕著に低減することができ、それによって電流飽和（ＶＧＳ＝２．５ボルトにおける飽和電流密度より高い度合いのオーダー）の効果を顕著に減じる。いくつかの実施形態によれば、イオン打ち込みは基板に対して垂直方向から＋／−２度以内の角度でなされ得る。いくつかの実施形態によれば、イオン打ち込みは基板に対して垂直方向から＋／−１度以内の角度でなされ得る。
図４は、一様なドーピング濃度５ｘ１０１６ｃｍ−３と零度のイオン打ち込みを用いて形成された変換接合を有するチャネルをもつ１ｍｍ２の通常ＯＦＦの１５００Ｖ ４Ｈ−ＳｉＣ ＶＪＦＥＴの測定され、シミュレートされた上層のＩ−Ｖ特性を示す。
図５Ａは一様なチャネルドーピングを有する零度のイオン打ち込みを用いて形成された変換接合をもつ１ｍｍ２の通常ＯＦＦの８００Ｖ ＳｉＣ ＶＪＦＥＴに対するシミュレートされたＩ−Ｖ特性を示すグラフである。図５Ｂは一様なチャネルドーピングを有する零度のイオン打ち込みを用いて形成された変換接合をもつ１ｍｍ２の通常ＯＦＦの８００Ｖ ＳｉＣ ＶＪＦＥＴに対する全抵抗の構成を示す円グラフである。
図６Ａは不均一なチャネルドーピングを有する零度のイオン打ち込みを用いて形成された変換接合をもつ１ｍｍ２の通常ＯＦＦの８００Ｖ ＳｉＣ ＶＪＦＥＴに対するシミュレートされたＩ−Ｖ特性を示すグラフである。図６Ｂは不均一なチャネルドーピングを有する零度のイオン打ち込みを用いて形成された変換接合をもつ１ｍｍ２の通常ＯＦＦの８００Ｖ ＳｉＣ ＶＪＦＥＴに対する全抵抗の構成を示す円グラフである。
両方の素子のドリフトパラメータは、ＥＩＤＭＡＸとＶｂを求めて式（１）を用いて算出され、それぞれ２．３ＭＶ／ｃｍと８００Ｖに等しかった。
説明の目的のために提供された例とともに、上述の明細書は本発明の原理を教示したが、この開示を読んだ当業者により、形態及び細部における種々の変更が本発明の範囲から逸脱せずになし得ることが認識されるであろう。
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Claims (28)

  1. 第一導電型の半導体材料の基板層を含み、
    前記基板層上の前記第一導電型の半導体材料の第一層を含み、
    前記第一層上の前記第一導電型の半導体材料の上昇領域を含み、該上昇領域は、上部表面と第一及び第二テーパー状側壁とを含み、
    前記上昇領域の前記第一及び第二側壁と前記上昇領域に隣接した前記第一層の前記上部表面上の前記第一導電型と異なる第二導電型半導体材料を含み、そして
    前記上昇領域の前記上部表面上の前記第一導電型の半導体材料の第三層を含み、
    前記上昇領域が、前記第三層に隣接した、第一平均ドーパント濃度をもつ第一の部分と、前記第一の部分と前記第一層との間で、第二平均ドーパント濃度をもつ第二の部分とを含み、前記第一平均ドーパント濃度が前記第二平均ドーパント濃度より低く、前記第二平均ドーパント濃度が前記第一層の平均ドーパント濃度より高い
    ことを特徴とする半導体素子。
  2. 前記上昇領域が、前記上昇領域の前記第一の部分と第二の部分との間で第三平均ドーパント濃度をもつ第三の部分をさらに備え、前記第三平均ドーパント濃度が前記第一層平均ドーパント濃度より高く、前記第三ドーパント濃度が前記第二平均ドーパント濃度より低いことを特徴とする請求項１記載の素子。
  3. 前記上昇領域の前記第三の部分が、前記上昇領域の前記上部表面に対して垂直方向に０．２５μｍから０．７５μｍの厚さを有することを特徴とする請求項２記載の素子。
  4. 前記上昇領域の前記第三の部分の前記ドーパント濃度が前記上昇領域の前記上部表面に対して垂直方向に不均一であり、前記上昇領域の前記第二の部分に隣接する前記上昇領域の前記第三の部分の前記ドーパント濃度が、前記第一層に隣接する前記上昇領域の前記第三の部分における前記ドーパント濃度より高いことを特徴とする請求項２記載の素子。
  5. 前記第三平均ドーパント濃度が１ｘ１０１６ｃｍ−３から１ｘ１０１７ｃｍ−３であることを特徴とする請求項２記載の素子。
  6. 前記第一導電型の前記半導体材料がｎ型の半導体材料であり、前記第二型の前記半導体材料がｐ型の半導体材料であることを特徴とする請求項１記載の素子。
  7. 前記半導体材料が広いバンドギャップ半導体材料であることを特徴とする請求項７記載の素子。
  8. 前記半導体材料がＳｉＣであることを特徴とする請求項１記載の素子。
  9. 前記上昇領域の前記第一の部分の前記平均幅が、前記上昇領域の前記上部表面に平行な方向に０．３μｍ乃至１．７μｍであることを特徴とする請求項１記載の素子。
  10. 前記上昇領域の前記第一の部分が、前記上昇領域の前記上部表面に対して垂直方向に０．２５μｍから１μｍの厚さを有することを特徴とする請求項１記載の素子。
  11. 前記第一平均ドーパント濃度が１ｘ１０１６ｃｍ−３から１ｘ１０１７ｃｍ−３であることを特徴とする請求項１記載の素子。
  12. 前記第二平均ドーパント濃度が３ｘ１０１６ｃｍ−３から３ｘ１０１７ｃｍ−３であることを特徴とする請求項１記載の素子。
  13. 前記上昇領域の前記第二の部分が、前記上昇領域の前記上部表面に対して垂直方向に０．５μｍから３μｍの厚さを有することを特徴とする請求項１記載の素子。
  14. 前記上昇領域の前記第一の部分における前記ドーパント濃度が一様であり、前記上昇領域の前記第二の部分における前記ドーパント濃度が前記上昇領域の前記上部表面に対して垂直方向に階段状の関係で変化することを特徴とする請求項１記載の素子。
  15. 前記上昇領域の前記第一の部分における前記ドーパント濃度が一様であり、前記上昇領域の前記第二の部分における前記ドーパント濃度が前記上昇領域の前記上部表面に対して垂直方向に線形関係で変化することを特徴とする請求項１記載の素子。
  16. 前記上昇領域の前記第一の部分における前記ドーパント濃度が一様であり、前記上昇領域の前記第二の部分における前記ドーパント濃度が前記上昇領域の前記上部表面に対して垂直方向に線形関係で変化することを特徴とする請求項１記載の素子。
  17. 前記素子が接合型電界効果トランジスタ（ＪＦＥＴ）、スタティック誘導トランジスタ（ＳＩＴ）、接合型電界効果サイリスタ、又はＪＦＥＴ電流リミッタであることを特徴とする請求項１記載の素子。
  18. 前記素子が２．４ＭＶ／ｃｍ以下の印加電場での挙動を通じてパンチスルーを示すことを特徴とする請求項１記載の素子。
  19. 前記上昇領域の前記第一側壁上及び前記第一側壁に隣接する前記第一層の前記上部表面上の前記第二導電型の前記半導体材料上の第一ゲートコンタクトと、
    前記上昇領域の前記第二側壁上及び前記第二側壁に隣接する前記第一層の前記上部表面上の前記第二導電型の前記半導体材料上の第二ゲートコンタクトと、
    前記第三層上のソースコンタクトと、
    前記第一層に対向する前記基板層上のドレインコンタクトと
    をさらに備えてなることを特徴とする請求項１記載の素子。
  20. 請求項１９の前記半導体素子を備えることを特徴とする回路。
  21. 前記第一及び第二ゲートコンタクトが電気的に結合されることを特徴とする請求項２０記載の回路。
  22. 前記第一及び第二ゲートコンタクトが電気的に結合されないことを特徴とする請求項２０記載の回路。
  23. 請求項１９に記載のとおりの第一及び第二の半導体素子を備え、前記第一素子のソースコンタクトが第二素子のゲートコンタクトと電気的に結合されてなることを特徴とする回路。
  24. 前記回路が集積回路であることを特徴とする請求項２０記載の回路。
  25. 第一導電型の半導体材料の第三層を介して選択的にエッチングする工程を含み、前記第三層は前記第一導電型の半導体材料の第二層上にあり、前記第二層は前記第一導電型の半導体材料の第一層上にあり、前記第一層は前記第一導電型の半導体材料の基板層上にあり、前記第三層を介して選択的にエッチングする工程は、下の前記第二層内に選択的にエッチングする工程を含み、これにより前記第一導電型半導体材料の上昇領域が形成される。前記上昇領域は前記第三層の半導体材料を含む上部表面と、前記第二層の半導体材料を含むテーパー状の側壁とを有し、前記製法は、さらに、前記上昇領域の前記側壁上、及び前記上昇領域に隣接する前記第一層の前記上部表面上に前記第二層の半導体材料内にドーパントを選択的に打ち込む工程を含み、これにより、前記上昇領域の前記側壁上及び前記上昇領域に隣接する前記第一層の前記上部表面上の前記第一導電型とは異なる第二導電型の半導体材料の領域を形成し、
    前記第二層は、前記第三層に隣接する、第一平均ドーパント濃度をもつ第一の部分と、前記第一の部分と前記第一層との間の、第二平均ドーパント濃度をもつ第二の部分とを含み、前記第一平均ドーパント濃度が前記第二平均ドーパント濃度より低く、前記第二平均ドーパント濃度が前記第一層の前記平均ドーパント濃度よりも高い
    ことを特徴とする半導体素子の製法。
  26. 前記トーパントが、前記上昇領域の前記上部表面に対して垂直方向から２度以内の方向に打ち込まれてなることを特徴とする請求項２５記載の方法。
  27. 前記上昇領域が、前記第二層の前記第一層と前記第二の部分との間で第三平均ドーパント濃度をもつ第三の部分をさらに備え、前記第三平均ドーパント濃度が前記第一層平均ドーパント濃度より高く、前記第三ドーパント濃度が前記第二平均ドーパン濃度より低いことを特徴とする請求項２５記載の方法。
  28. 前記第二層を形成するために、前記第一層上に前記第一導電型の半導体材料をエピタキシャル成長させる工程と、
    前記第三層を形成するために、前記第二層上に前記第一導電型の半導体材料をエピタキシャル成長させる工程とをさらに含み、
    前記第一層上の前記第一層上に前記第一導電型の半導体材料をエピタキシャル成長させる工程が、前記表面を前記第一導電型の前記半導体材料を形成するために反応する複数のガスと接触させる工程を含み、前記複数のガスの中の一又は二以上の前記濃度がエピタキシャル成長中に変化して、前記第二層における前記ドーパント濃度が不均一であることを特徴とする請求項２５記載の方法。
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